JPS59126671A - 半導体装置 - Google Patents
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- JPS59126671A JPS59126671A JP58003141A JP314183A JPS59126671A JP S59126671 A JPS59126671 A JP S59126671A JP 58003141 A JP58003141 A JP 58003141A JP 314183 A JP314183 A JP 314183A JP S59126671 A JPS59126671 A JP S59126671A
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- collector
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- polycrystalline
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
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- H01L21/761—PN junctions
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野」
この発明は半導体装置に係り、特にバイポーラ大規模集
積回路装置（Ｂｉｐ−ＬＳＩ）などに用いられるサイド
クオ〜ル・ベースΦコンタクト・ストラクテアＯトラン
ジスタ（Ｓｉｄｅｗａｌｌ Ｂａ５ｅ Ｃｏｎｔａｃｔ
Ｓｔｒｕｃｔｕｒｅ Ｔｒａｎｓｉｓｔｏｒ ＠ Ｓ工
Ｃ０８Ｔ）に関するものである。
積回路装置（Ｂｉｐ−ＬＳＩ）などに用いられるサイド
クオ〜ル・ベースΦコンタクト・ストラクテアＯトラン
ジスタ（Ｓｉｄｅｗａｌｌ Ｂａ５ｅ Ｃｏｎｔａｃｔ
Ｓｔｒｕｃｔｕｒｅ Ｔｒａｎｓｉｓｔｏｒ ＠ Ｓ工
Ｃ０８Ｔ）に関するものである。
近年、Ｂｌｐ−ＬＳＩの微細化、高集積化などを図る上
でこれに用いられ−るトランジスタでは、写真製版技術
、ドライエツチング技術などによる微細化プロセスによ
って、従来構造の酸化膜分離を併用したトランジスタの
微細化が進む一方、新分離方法によるトランジスタや新
構造のトランジスタの提案が活発に行われている。
でこれに用いられ−るトランジスタでは、写真製版技術
、ドライエツチング技術などによる微細化プロセスによ
って、従来構造の酸化膜分離を併用したトランジスタの
微細化が進む一方、新分離方法によるトランジスタや新
構造のトランジスタの提案が活発に行われている。
特に、ＩＥＥＥ ＴＲＡＮＳＡＣＴ工０１！ ＯＮ Ｅ
ＬＥＣ’ｌ’ＲＯＭＤＥＶＩＣＥＳ、ＶＯＬ、ＦＤ−２
９，ＮＯ，４，ＡＰＲＩＬ １９Ｂ２．Ｐ。
ＬＥＣ’ｌ’ＲＯＭＤＥＶＩＣＥＳ、ＶＯＬ、ＦＤ−２
９，ＮＯ，４，ＡＰＲＩＬ １９Ｂ２．Ｐ。
５９６〜６００に記載場れているＳ工Ｃ０８Ｔは、コレ
クタ・ベース接合およびエミッタ拳ベース接合がそれぞ
れ活性ベース領域の両生面部にのみ形成され非活性ベー
ス領域に形成されないようにすることによって、コレク
ターベース接合容ｔＣ１゜およびエミッタ・ベース接合
容ｔｃＴ、ｔ−極めて小さくすることができ、このＳ工
Ｃ０８Ｔを用いたＢｉｐ −ＬＳＩの性能向上に寄与す
るところが大きい。
クタ・ベース接合およびエミッタ拳ベース接合がそれぞ
れ活性ベース領域の両生面部にのみ形成され非活性ベー
ス領域に形成されないようにすることによって、コレク
ターベース接合容ｔＣ１゜およびエミッタ・ベース接合
容ｔｃＴ、ｔ−極めて小さくすることができ、このＳ工
Ｃ０８Ｔを用いたＢｉｐ −ＬＳＩの性能向上に寄与す
るところが大きい。
第１図は従来のＳ工Ｃ０８Ｔの一例を示す断面図である
。
。
図において、（１）はｐ−形シリコン（Ｓｉ）基板、（
２）はｐ−形Ｓ１基板（１）の主面部の一部に形成され
たｎ＋形埋込みコレクタ層、（３） 、 （４）および
（５）はそれぞれ単結晶Ｓｉ層からな、９ｎ＋形城込み
コレクタ層（２）の表面の一部分上に順次互いに重なり
合うように形成されｎ−ｐ” ｎ＋構造のｎｐｎ ）ラ
ンジスタを構成するｉ形コレクタ領域、ｐ＋形活性ペー
ス領域および♂形工ミッタ領域、（６）は単結晶８１層
からクシ♂形埋込みコレクタ層（２）の表面のｉ形コレ
クタ領域（３）の形成部分以外の部分の一部上にｎ−形
コレクタ領域（３）との間に間隔をおいて形成部れた♂
形コレクタ引き出し領域、（７）はｐ−形Ｓｉ基板（１
）の主面部の♂形埋込みコレクタ層（２）の形成領域以
外の部分に形成されたり形チャネルカット領域、（８）
はｎ−形コレクタ領域（３） 、 ｐ＋形活性ペース領
域（４）および♂形工ミッタ領域（５）と♂形コレクタ
引き出し領域（６）とを取シ囲んでｎ＋形埋込みコレク
タ層（２）の表面上およびｐ＋形チャネルカット領域（
７）の表面上にわたって形成された酸化ケイ素（Ｓ１０
□）膜、（９）はｒ形多結晶Ｓｉ層からなり一方の端部
がｐ＋形活性ベース領域（４）の側面所要部分？取り囲
みこれに接するようにＳｉＯ□膜（８）内に埋設された
ｐ＋＃非活性多結晶ペース領域、ＱＱはアルミニウム（
Ａ／１．）膜からなシル形弁活性多結晶ベース領域（９
）の他方の端部にこの端部上のＳ ｉＯ２膜（８）の部
分を貫通して設けられたコンタクトホールを通して接続
された・ベース電極、（ｌすけＡｔ膜からな［ｎ＋形エ
ミッタ領域（４）に接続されたエミッタ電極、ｔｌはＡ
ｔ膜からなりｎ＋形コレクタ引き出し領域（６）に接続
されたコレクタ電極である。
２）はｐ−形Ｓ１基板（１）の主面部の一部に形成され
たｎ＋形埋込みコレクタ層、（３） 、 （４）および
（５）はそれぞれ単結晶Ｓｉ層からな、９ｎ＋形城込み
コレクタ層（２）の表面の一部分上に順次互いに重なり
合うように形成されｎ−ｐ” ｎ＋構造のｎｐｎ ）ラ
ンジスタを構成するｉ形コレクタ領域、ｐ＋形活性ペー
ス領域および♂形工ミッタ領域、（６）は単結晶８１層
からクシ♂形埋込みコレクタ層（２）の表面のｉ形コレ
クタ領域（３）の形成部分以外の部分の一部上にｎ−形
コレクタ領域（３）との間に間隔をおいて形成部れた♂
形コレクタ引き出し領域、（７）はｐ−形Ｓｉ基板（１
）の主面部の♂形埋込みコレクタ層（２）の形成領域以
外の部分に形成されたり形チャネルカット領域、（８）
はｎ−形コレクタ領域（３） 、 ｐ＋形活性ペース領
域（４）および♂形工ミッタ領域（５）と♂形コレクタ
引き出し領域（６）とを取シ囲んでｎ＋形埋込みコレク
タ層（２）の表面上およびｐ＋形チャネルカット領域（
７）の表面上にわたって形成された酸化ケイ素（Ｓ１０
□）膜、（９）はｒ形多結晶Ｓｉ層からなり一方の端部
がｐ＋形活性ベース領域（４）の側面所要部分？取り囲
みこれに接するようにＳｉＯ□膜（８）内に埋設された
ｐ＋＃非活性多結晶ペース領域、ＱＱはアルミニウム（
Ａ／１．）膜からなシル形弁活性多結晶ベース領域（９
）の他方の端部にこの端部上のＳ ｉＯ２膜（８）の部
分を貫通して設けられたコンタクトホールを通して接続
された・ベース電極、（ｌすけＡｔ膜からな［ｎ＋形エ
ミッタ領域（４）に接続されたエミッタ電極、ｔｌはＡ
ｔ膜からなりｎ＋形コレクタ引き出し領域（６）に接続
されたコレクタ電極である。
この従来例では、ｎ−形コレクタ領域（３） 、 ｐ＋
形活性ベース領域（４）およびｎ＋形エミッタ領域（５
）がｎ＋形埋込みコレクタ層（２）上に順次互いに重な
り合うように形成６れているので、ｐ＋形活性ベース領
域（４〕とｎ−形コレクタ領域（３）との接合面および
ｐ＋形活性ベース領域（４）と♂形工ミッタ領域（５）
との接合面にのみそれぞれコレクタ・ベース接合および
エミッタ・ベース接合が形成され、Ｐ＋形非活性多結晶
ペース領域（９）とｎ−形コレクタ領域（３）およびｎ
彫工、ツタ領域（５）との間にはｐｎ接合が形成されな
い０これは、コレクタ領域の表面部の一部にベース領域
が形成されこのベース領域の表面部の一部にエミッタ領
域が形成された従来構造のトランジスタにおいて、エミ
ッタ領域の側面とベース領域のエミッタ領域直下の活性
ベース領域以外の部分である非活性ベース領域との間に
形成されるエミッタ・ベース接合および非活性ベース領
域とコレクタ領域との間に形成されるコレクターベース
接合が取り除かれたことになるので、この従来例のコレ
およびＣ□より極めて小さくすることができる。特に、
エミッタ・ベース接合容ｉｔＣ□を小さくできることは
、構造の微細化が進めば進む程効果が大きい。例えば、
エミッタ領域が０．ｂμｍ角で、その不純物拡散深さが
０．４μｍであれは、このエミッタ領域の低面の面積が
０．５Ｘ０．５＝０．２５μｍ２となり、その側面の面
積が０．５ Ｘ ４ Ｘ Ｏ，４＝ Ｏ，８μｍ とな
る。従って、この従来例のエミッタ・ベース接合容ｔＣ
ＴＩと上記従来構造のトランジスタのエミッタ・ベース
接合容量Ｃ１との比率は、エミッタ領域の活性ベース領
域と接する底面の面積（０，２５μｍ）とこの底面の面
積（０，２５μｍ２）にエミッタ領域の非活性ベース領
域と接する側面の面積（０，８μｍ）を加えた面積（０
，２５＋ ０．８ｍ １μｍ２）との比率になり、この
従来例のエミッタ・ベース接合容量ＣＴ−上記従来檜造
のトランジスタのエミッタ・ベース接合容量ＣＴＫの１
／ ４になる。しかも、エミッタ領域の表面部の不純物
濃度が底面部のそれより高いので、接合容量Ｃ１゜全上
記面積比率よシ一層低減することができる。これによっ
て、この従来例を用いたＢｉｐ −ＬＳＩなどのデバイ
スの性能の向上を図り得る利点がある。
形活性ベース領域（４）およびｎ＋形エミッタ領域（５
）がｎ＋形埋込みコレクタ層（２）上に順次互いに重な
り合うように形成６れているので、ｐ＋形活性ベース領
域（４〕とｎ−形コレクタ領域（３）との接合面および
ｐ＋形活性ベース領域（４）と♂形工ミッタ領域（５）
との接合面にのみそれぞれコレクタ・ベース接合および
エミッタ・ベース接合が形成され、Ｐ＋形非活性多結晶
ペース領域（９）とｎ−形コレクタ領域（３）およびｎ
彫工、ツタ領域（５）との間にはｐｎ接合が形成されな
い０これは、コレクタ領域の表面部の一部にベース領域
が形成されこのベース領域の表面部の一部にエミッタ領
域が形成された従来構造のトランジスタにおいて、エミ
ッタ領域の側面とベース領域のエミッタ領域直下の活性
ベース領域以外の部分である非活性ベース領域との間に
形成されるエミッタ・ベース接合および非活性ベース領
域とコレクタ領域との間に形成されるコレクターベース
接合が取り除かれたことになるので、この従来例のコレ
およびＣ□より極めて小さくすることができる。特に、
エミッタ・ベース接合容ｉｔＣ□を小さくできることは
、構造の微細化が進めば進む程効果が大きい。例えば、
エミッタ領域が０．ｂμｍ角で、その不純物拡散深さが
０．４μｍであれは、このエミッタ領域の低面の面積が
０．５Ｘ０．５＝０．２５μｍ２となり、その側面の面
積が０．５ Ｘ ４ Ｘ Ｏ，４＝ Ｏ，８μｍ とな
る。従って、この従来例のエミッタ・ベース接合容ｔＣ
ＴＩと上記従来構造のトランジスタのエミッタ・ベース
接合容量Ｃ１との比率は、エミッタ領域の活性ベース領
域と接する底面の面積（０，２５μｍ）とこの底面の面
積（０，２５μｍ２）にエミッタ領域の非活性ベース領
域と接する側面の面積（０，８μｍ）を加えた面積（０
，２５＋ ０．８ｍ １μｍ２）との比率になり、この
従来例のエミッタ・ベース接合容量ＣＴ−上記従来檜造
のトランジスタのエミッタ・ベース接合容量ＣＴＫの１
／ ４になる。しかも、エミッタ領域の表面部の不純物
濃度が底面部のそれより高いので、接合容量Ｃ１゜全上
記面積比率よシ一層低減することができる。これによっ
て、この従来例を用いたＢｉｐ −ＬＳＩなどのデバイ
スの性能の向上を図り得る利点がある。
次に、この従来例の利点を具体例を挙けて説明する。
一般に、カレントスイッチングトランジスタとエミッタ
ホロワトランジスタとで構成されたエミッタ結合論理回
路（ＥＣＬ）では伝播遅延時間ｔＰｄは次式で表わされ
る。
ホロワトランジスタとで構成されたエミッタ結合論理回
路（ＥＣＬ）では伝播遅延時間ｔＰｄは次式で表わされ
る。
ｔ、、 ＝ ０．７ｒ ｂｂ ｌ ’Ｉ Ｃ、。＋０．
７Ｒｃ（Ｃ１８＋ＣＲ）＋ｏ、ｂｘ［ｏ、ｙ刈Ｒｃ＋ｒ
ｂｂ７） Ｃ１ｒｌＥｖ＋Ｏ、ｂΔ■。・ＣｖｒＡｔ
ｒ］−−−−−（Ｉ） ここで、Ｒｏ＝Δｖ０／工。８ Ｃ，ｎ＝ ２Ｇ、。＋ ０．５ＣＴ、 ＋ Ｉ、。／２
πｆ、Δ■ｉｎ−−−−−等価入力容量 ＣＴＢ”−ｍ−”’−コレクタ・基板接合容量（単位Ｆ
） ｒ ｂｂｌ ’−−−−一ベース抵抗（単位Ω）Δ■１
ｎ−−−−人力論理振幅（単位■）Δｖｏ−−−−−出
力論理振＠（単位Ｖ）ＣＲ−−−−−−コレクタ負荷の
寄生容量（単位Ｆ）■ｃｓ”’−＝−−−スイッテンＱ
ＩＩｔ、Ｃ単位Ａ）添付記号ＥＦ−−−エミッタホロワ
トランジスタを示す。
７Ｒｃ（Ｃ１８＋ＣＲ）＋ｏ、ｂｘ［ｏ、ｙ刈Ｒｃ＋ｒ
ｂｂ７） Ｃ１ｒｌＥｖ＋Ｏ、ｂΔ■。・ＣｖｒＡｔ
ｒ］−−−−−（Ｉ） ここで、Ｒｏ＝Δｖ０／工。８ Ｃ，ｎ＝ ２Ｇ、。＋ ０．５ＣＴ、 ＋ Ｉ、。／２
πｆ、Δ■ｉｎ−−−−−等価入力容量 ＣＴＢ”−ｍ−”’−コレクタ・基板接合容量（単位Ｆ
） ｒ ｂｂｌ ’−−−−一ベース抵抗（単位Ω）Δ■１
ｎ−−−−人力論理振幅（単位■）Δｖｏ−−−−−出
力論理振＠（単位Ｖ）ＣＲ−−−−−−コレクタ負荷の
寄生容量（単位Ｆ）■ｃｓ”’−＝−−−スイッテンＱ
ＩＩｔ、Ｃ単位Ａ）添付記号ＥＦ−−−エミッタホロワ
トランジスタを示す。
このＥＣＬのカレントスイッチングトランジスタとエミ
ッタホロワトランジスタとにこの従来例のＳＴＣＯ８Ｔ
を用いた場合には、カレントスイッチングトランジスタ
と壬ミンタホロヮトランジスタとが同一構造になり、上
記ＣＩ）式を下記式に書き改めることができる。ただし
、微細化構造を考慮に入れて下記の定数を仮定し、接合
容量のみによる比率が分りやすくなるようにした。
ッタホロワトランジスタとにこの従来例のＳＴＣＯ８Ｔ
を用いた場合には、カレントスイッチングトランジスタ
と壬ミンタホロヮトランジスタとが同一構造になり、上
記ＣＩ）式を下記式に書き改めることができる。ただし
、微細化構造を考慮に入れて下記の定数を仮定し、接合
容量のみによる比率が分りやすくなるようにした。
ＣＥＦ ”” ”ｉｎ （次段１個のゲートを駆動する
）。
）。
■Ｅ、 ＝ Ｉ ｃｓ ＝ ３００（μＡ） 、ＣＲ＝
０．０１４（ＰＦ） 、 ｒｂ、ｔ＝ ２００ （Ω
）Δｖｏ＝ △ｙ、ｎ＝＝ｏ、６（ｖ） 、 ｆＴＦ５
（ＧＨ２）ｔ ＝ ２．８２００ ＋ Ｏ，’７０
５ＣＴ、 ＋ １．４００Ｃ，８ｐｄ
ＴＣ ＋ ０．０４２（ｎｓｅｃ、） −−−（ＩＩ）ここで
、”ＴＣＩ ＣＴＥおよびＣ７０の単位はｐＦである。
０．０１４（ＰＦ） 、 ｒｂ、ｔ＝ ２００ （Ω
）Δｖｏ＝ △ｙ、ｎ＝＝ｏ、６（ｖ） 、 ｆＴＦ５
（ＧＨ２）ｔ ＝ ２．８２００ ＋ Ｏ，’７０
５ＣＴ、 ＋ １．４００Ｃ，８ｐｄ
ＴＣ ＋ ０．０４２（ｎｓｅｃ、） −−−（ＩＩ）ここで
、”ＴＣＩ ＣＴＥおよびＣ７０の単位はｐＦである。
この従来例では、接合容ｆｔ ＣＴＣＩ ＣＴＥを極め
て小さくすることができるので、上記［１１］式から分
るように、この従来例を用いたＥＣＬの伝播遅延時間ｔ
工を改嵜する上で寄与するところが大きいが、なお−要
改善するためには、コレクタ吻基板接合容量ＣＴ８を小
さくする必要がある。しかし、ｎ形埋込みコレクタ層（
２）の表面上にｎ−形コレクタ領域（３）とｎ＋形コレ
クタ引き出し領域（６）とを形成せねばならず、ｎ＋形
埋込みコレクタ層（２）を小でくすることができないの
で、ｎ＋形埋込みコレクタ層（２）とｐ−形Ｓｉ基板（
１）およびｐ＋形チャネルカット領域（７）との間に形
成されるｐｎ接合に基づくコレクタ・基板接合容量ＣＴ
８を小さくすることは容易ではないという欠点があった
。
て小さくすることができるので、上記［１１］式から分
るように、この従来例を用いたＥＣＬの伝播遅延時間ｔ
工を改嵜する上で寄与するところが大きいが、なお−要
改善するためには、コレクタ吻基板接合容量ＣＴ８を小
さくする必要がある。しかし、ｎ形埋込みコレクタ層（
２）の表面上にｎ−形コレクタ領域（３）とｎ＋形コレ
クタ引き出し領域（６）とを形成せねばならず、ｎ＋形
埋込みコレクタ層（２）を小でくすることができないの
で、ｎ＋形埋込みコレクタ層（２）とｐ−形Ｓｉ基板（
１）およびｐ＋形チャネルカット領域（７）との間に形
成されるｐｎ接合に基づくコレクタ・基板接合容量ＣＴ
８を小さくすることは容易ではないという欠点があった
。
この発明は、上述の欠点を改良する目的でなされたもの
で、コレクタ領域とコレクタ引き出し領域との間に埋込
みコレクタ層を介在させないようにすることによって、
埋込みコレクタ層を小さくできるようにして、コレクタ
・基板接合容量ＣＴ８を小さくしたＳ工Ｃ０８Ｔを提供
するものである。
で、コレクタ領域とコレクタ引き出し領域との間に埋込
みコレクタ層を介在させないようにすることによって、
埋込みコレクタ層を小さくできるようにして、コレクタ
・基板接合容量ＣＴ８を小さくしたＳ工Ｃ０８Ｔを提供
するものである。
第２図はこの発明の一実施例のＳ工Ｃ０８Ｔを示す断面
図である。
図である。
図において、第１図に示した従来例の符号と同一符号は
同等部分を示す。（９ａ）は第１図に示した従来例のｐ
＋形非活性多結晶ベース領域（９）に相当する第１のｐ
＋形多結晶ベース引き出し領域、（Ｉ３１は羊結晶Ｓｉ
層からなりｎ＋形埋込みコレクタ層（２）の表面のｎ′
″形コレクタ領域（３）に対応する部分とｎ−形コレク
タ領域（３）との間にｎ−形コレクタ領域（３）と互い
に重なり合うように形成されたｎ＋形コレクタ領域、Ｑ
４はｎ＋形多結晶８１層からなり一方の端部がｎ＋形コ
レクタ領域（Ｉｌｌの側面所要部分を取シ囲みこれに接
し他方の端部が後述の第２の♂形多結晶コレクタ引き出
し領域に接続されるようにＳ ｉＯ２膜（８〕内に埋設
された第１の♂形多結晶コレクタ引き出し領域、（１句
はｎ＋形多結晶Ｓｉ層からなり第１のｎ＋形多結晶コレ
クタ引き出し領域（１４）の他方の端部上のするように
形成場れた第２の♂形多結晶コレクタ引き出し領域、（
１６１はｐ＋形多結晶Ｓｉ層からなり第１のｐ＋形多結
晶ベース引き出し領域（９ａ）のｐ＋形活性ベース領域
（４）側とは反対側の端部上のＳ ｉＯ２膜（８）の部
分を貫通して設けられたコンタクトホール内に第１のｐ
＋形多結晶ペース引き出し領域（９ａ）と接するように
形成された第２のｐ＋形多結晶ベース引き出し領域であ
る。なお、ベース電極αＱは第２のｐ＋形多結晶ベース
引き出し領域１１６１に接続されておシ、コレクタ電極
（Ｉ＠は第２の♂形多結晶コレクタ引き出し領域Ｏ＠に
接続されている。
同等部分を示す。（９ａ）は第１図に示した従来例のｐ
＋形非活性多結晶ベース領域（９）に相当する第１のｐ
＋形多結晶ベース引き出し領域、（Ｉ３１は羊結晶Ｓｉ
層からなりｎ＋形埋込みコレクタ層（２）の表面のｎ′
″形コレクタ領域（３）に対応する部分とｎ−形コレク
タ領域（３）との間にｎ−形コレクタ領域（３）と互い
に重なり合うように形成されたｎ＋形コレクタ領域、Ｑ
４はｎ＋形多結晶８１層からなり一方の端部がｎ＋形コ
レクタ領域（Ｉｌｌの側面所要部分を取シ囲みこれに接
し他方の端部が後述の第２の♂形多結晶コレクタ引き出
し領域に接続されるようにＳ ｉＯ２膜（８〕内に埋設
された第１の♂形多結晶コレクタ引き出し領域、（１句
はｎ＋形多結晶Ｓｉ層からなり第１のｎ＋形多結晶コレ
クタ引き出し領域（１４）の他方の端部上のするように
形成場れた第２の♂形多結晶コレクタ引き出し領域、（
１６１はｐ＋形多結晶Ｓｉ層からなり第１のｐ＋形多結
晶ベース引き出し領域（９ａ）のｐ＋形活性ベース領域
（４）側とは反対側の端部上のＳ ｉＯ２膜（８）の部
分を貫通して設けられたコンタクトホール内に第１のｐ
＋形多結晶ペース引き出し領域（９ａ）と接するように
形成された第２のｐ＋形多結晶ベース引き出し領域であ
る。なお、ベース電極αＱは第２のｐ＋形多結晶ベース
引き出し領域１１６１に接続されておシ、コレクタ電極
（Ｉ＠は第２の♂形多結晶コレクタ引き出し領域Ｏ＠に
接続されている。
次に、この実施例を製造する方法をその主要段階の状態
を示す第３図（Ａ）〜（Ｆ）の断面図について説明する
。
を示す第３図（Ａ）〜（Ｆ）の断面図について説明する
。
まず、第３図（Ａ）に示すように、ｐ−形８１基板（１
）の主面部にｐ形不純物を導入してｐ“形チャネルカッ
ト領域（７）を形成し、このり形チャネルカット領域（
７）の表面部に酸化法によって膜厚が３０００膜程度で
ある第１のＳｉＯ□膜（８ａ）を形成する。次いで、第
１の８ ｚ Ｏ２膜（８ａ）の表面の第１の♂形多結晶
コレクタ引き出し領域を形成すべき部位に対応する部分
上に選択的に第１の多結晶Ｓｉ層を形。成し、この第１
の多結晶Ｓｉ層にヒ素（Ａｓ）、リン（Ｐ）などのｎ形
不純物のイオンを注入したのちに、１０５０膜程度の高
温の窒素（Ｎ２）雰西気中′での熱処理によって、上記
第１の多結晶Ｓｉ層の上記ｎ形不純物イオンの注入によ
る照射損傷の回復とともに上記ｎ形不純物イオンの拡散
を行うと、第１のｎ形多結晶コレクタ引き出し領域Ｈが
形成される。次に、第３図（Ｂ）に示すように、第１の
♂形多結晶コレクタ引き出し領域（Ｉ４）の表面上およ
び第１の８ｉ０□膜（８ａ）の入面上にわたってスパッ
タリング法または化学的気相蒸着（ＣＶＤ）法によって
第１の♂形多結晶コレクタ引き出し領域（１４）の表面
上での膜厚が３０００膜程度である第２の８ｉ０□膜（
８ｂ）を形成し、この第２のＳ ｉＯ２膜（８ｂ）の表
面の第１のｐ＋形多結晶ベース引き出し領域を形成すべ
き部位に対応する部分上に選択的に４０００膜程度の膜
厚を有する第２の多結晶Ｓｉ層を形成する。次いで、こ
の第２の多結晶Ｓｉ層にホウ素（Ｂ）などのｐ形不純物
のイオンを注入したのちに、１０５０膜程度の高温のＮ
２雰囲気中での熱処理によって、上記第２の多結晶８１
層の上記ｐ形不純物イオンの注入による照射損傷の回復
とともに上記ｐ形不純物イオンの拡散を行うと、第１の
ｐ＋形多結晶ペース引き出し領域（９ａ）が形成される
。しかるのち、第１のｐ＋形多結晶ベース引き出し領域
（９ａ）の表面上および第２の８１０２膜（８ｂ）の表
面上にわたってスパッタリング法またはＣＶＤ法によっ
て第１のｐ＋形多結晶ベース引き出し領域（９ａ）の表
面上での膜厚が３０００膜以上である第３の８ｉ０□膜
（８ｃ）を形成する。第１の８ＬＯ２膜（８ａ） ＃
ｓ ２の８１０□膜（８ｂ）および第３のＳｉＯ□膜（
８ｃ）は第２図に示したｓｉｏ□膜（８）を構成する。
）の主面部にｐ形不純物を導入してｐ“形チャネルカッ
ト領域（７）を形成し、このり形チャネルカット領域（
７）の表面部に酸化法によって膜厚が３０００膜程度で
ある第１のＳｉＯ□膜（８ａ）を形成する。次いで、第
１の８ ｚ Ｏ２膜（８ａ）の表面の第１の♂形多結晶
コレクタ引き出し領域を形成すべき部位に対応する部分
上に選択的に第１の多結晶Ｓｉ層を形。成し、この第１
の多結晶Ｓｉ層にヒ素（Ａｓ）、リン（Ｐ）などのｎ形
不純物のイオンを注入したのちに、１０５０膜程度の高
温の窒素（Ｎ２）雰西気中′での熱処理によって、上記
第１の多結晶Ｓｉ層の上記ｎ形不純物イオンの注入によ
る照射損傷の回復とともに上記ｎ形不純物イオンの拡散
を行うと、第１のｎ形多結晶コレクタ引き出し領域Ｈが
形成される。次に、第３図（Ｂ）に示すように、第１の
♂形多結晶コレクタ引き出し領域（Ｉ４）の表面上およ
び第１の８ｉ０□膜（８ａ）の入面上にわたってスパッ
タリング法または化学的気相蒸着（ＣＶＤ）法によって
第１の♂形多結晶コレクタ引き出し領域（１４）の表面
上での膜厚が３０００膜程度である第２の８ｉ０□膜（
８ｂ）を形成し、この第２のＳ ｉＯ２膜（８ｂ）の表
面の第１のｐ＋形多結晶ベース引き出し領域を形成すべ
き部位に対応する部分上に選択的に４０００膜程度の膜
厚を有する第２の多結晶Ｓｉ層を形成する。次いで、こ
の第２の多結晶Ｓｉ層にホウ素（Ｂ）などのｐ形不純物
のイオンを注入したのちに、１０５０膜程度の高温のＮ
２雰囲気中での熱処理によって、上記第２の多結晶８１
層の上記ｐ形不純物イオンの注入による照射損傷の回復
とともに上記ｐ形不純物イオンの拡散を行うと、第１の
ｐ＋形多結晶ペース引き出し領域（９ａ）が形成される
。しかるのち、第１のｐ＋形多結晶ベース引き出し領域
（９ａ）の表面上および第２の８１０２膜（８ｂ）の表
面上にわたってスパッタリング法またはＣＶＤ法によっ
て第１のｐ＋形多結晶ベース引き出し領域（９ａ）の表
面上での膜厚が３０００膜以上である第３の８ｉ０□膜
（８ｃ）を形成する。第１の８ＬＯ２膜（８ａ） ＃
ｓ ２の８１０□膜（８ｂ）および第３のＳｉＯ□膜（
８ｃ）は第２図に示したｓｉｏ□膜（８）を構成する。
次に、第３図（Ｃ）に示すように、第３の８１０□膜（
８ｃ）の表面上に、第１のｐ＋形多結晶ベース引き出し
領域（９ａ）の表面の第２のｐ＋形多結晶ベース引き出
し領域を形成すべき部位に対応する部分、ｐ＋形チャネ
ルカット領域（７）の表面の♂形コレクタ領域０３）
、 ｎ−形コレクタ領域（３） 、 ｐ＋形活性ペース
領域（４）およびｎ＋形エミッタ領域（５）を順次互い
に重なり合うように形成すべき部位に対応する部分およ
び第１のｎ＋形多結晶コレクタ引き出し領域（１４１の
表面の第２の♂形多結晶コレクタ引き出し領域を形成す
べき部位に対応する部分にそれぞれ開口α〜、開口０９
）および開口−を有するエツチングマスク用のレジスト
膜Ｑηを形成する。次に、第３図（Ｄ）に示すように、
レジスト膜Ｕηをマスクにした反応性イオンエツチング
法によって、第３の８ｉ０□膜（８ｃ）のレジスト膜Ｑ
７）の開口α樽および開口α９）に対応する部分にそれ
ぞれＳ ｘ ＯＺ膜（８ｃ）の表面から第１のｐ”Ｍ多
結晶ベース引き出を領域（９ａ）に達する第２のｐ＋形
多結晶ベース引き出し領域形成用のコンタクトホールＱ
ρおよびｎ＋形形工ッタ領域形成川用コンタクトホール
（２２ａ）を形成すると同時に、第３の５１０２膜（８
ｃ）および第２の５１ｏ２膜（８ｂ）のレジスト膜◇η
の開口−に対応する部分に８１０２膜（８ｃ）の表面か
ら第１のｎ４形多結晶コレクタ引き出し領域Ｑ荀に達す
る第２のｎ＋形多結晶コレクタ引き出し領域形成用のコ
ンタクトホール（２）を形成する。反応性イオンエツチ
ング法は、ｓｉｏ 膜のエツチング速度が多結晶Ｓｉ
層のエツチング速度より約１０倍速いので、コンタクト
ホールｅυ、（２２ａ）、（２）を容易に同時に形成す
ることができ、しかも反応性イオンエツチング法のサイ
ドエツチングが極めて小さいので、コンタクトホール（
：１１） 、（２２ａ） 、（ｐの横断面形状はそれぞ
れ開口＋１．１％ ｓ （＋９） 、シＱの横断面形状
と１１は同一になる。次に、第３図（Ｅ）に示すように
、第３のＳ ｉＯ２膜（８ｃ）の表面上からレジスト膜
すηを除去し、新たに第３のＳ ｉＯ２％ （８ｃ ）
の表面上に、コンタクトホールＱρ、磐内をふさぎかつ
コンタクトホール（２２ａ−）に対応する部分に開口に
）を有するレジスト膜（ハ）を形成する。そして、レジ
ス）１１［をマスクにした反応性イオンエツチング法に
よって、開口に）およびコンタクトホール（２２ａ）を
通してコンタクトホール（２２ａ）に対応する第１のｐ
＋形多結晶ベース引き出し領域（９ａ） ＋ ８１０２
膜（ｓｂ）、第１のｎ＋形多結晶コレクタ引き出し領域
＜１４）およびＳ １０２膜（８ａ）の部分に第１のｐ
＋＃多結多結晶ベース高し領域（９ａ）の表面からり形
チャネルカット領域（７）に達するコンタクトホール（
２２ｂ）を形成する。次いで、ｐ＋形チャネルカット領
域（７）の表面部のコンタクトホール（２２ｂ）内に露
出する部分に、レジスト膜−〇開口に）およびコンタク
トホール（２２ａ） 、 （２２ｂ）を通してＡｓ、Ｐ
などのｎ形不純物を注入してｎ＋形城込みコレクタ層形
成用のｎ＋形イオン注入層ＣＩ４を形成する。
８ｃ）の表面上に、第１のｐ＋形多結晶ベース引き出し
領域（９ａ）の表面の第２のｐ＋形多結晶ベース引き出
し領域を形成すべき部位に対応する部分、ｐ＋形チャネ
ルカット領域（７）の表面の♂形コレクタ領域０３）
、 ｎ−形コレクタ領域（３） 、 ｐ＋形活性ペース
領域（４）およびｎ＋形エミッタ領域（５）を順次互い
に重なり合うように形成すべき部位に対応する部分およ
び第１のｎ＋形多結晶コレクタ引き出し領域（１４１の
表面の第２の♂形多結晶コレクタ引き出し領域を形成す
べき部位に対応する部分にそれぞれ開口α〜、開口０９
）および開口−を有するエツチングマスク用のレジスト
膜Ｑηを形成する。次に、第３図（Ｄ）に示すように、
レジスト膜Ｕηをマスクにした反応性イオンエツチング
法によって、第３の８ｉ０□膜（８ｃ）のレジスト膜Ｑ
７）の開口α樽および開口α９）に対応する部分にそれ
ぞれＳ ｘ ＯＺ膜（８ｃ）の表面から第１のｐ”Ｍ多
結晶ベース引き出を領域（９ａ）に達する第２のｐ＋形
多結晶ベース引き出し領域形成用のコンタクトホールＱ
ρおよびｎ＋形形工ッタ領域形成川用コンタクトホール
（２２ａ）を形成すると同時に、第３の５１０２膜（８
ｃ）および第２の５１ｏ２膜（８ｂ）のレジスト膜◇η
の開口−に対応する部分に８１０２膜（８ｃ）の表面か
ら第１のｎ４形多結晶コレクタ引き出し領域Ｑ荀に達す
る第２のｎ＋形多結晶コレクタ引き出し領域形成用のコ
ンタクトホール（２）を形成する。反応性イオンエツチ
ング法は、ｓｉｏ 膜のエツチング速度が多結晶Ｓｉ
層のエツチング速度より約１０倍速いので、コンタクト
ホールｅυ、（２２ａ）、（２）を容易に同時に形成す
ることができ、しかも反応性イオンエツチング法のサイ
ドエツチングが極めて小さいので、コンタクトホール（
：１１） 、（２２ａ） 、（ｐの横断面形状はそれぞ
れ開口＋１．１％ ｓ （＋９） 、シＱの横断面形状
と１１は同一になる。次に、第３図（Ｅ）に示すように
、第３のＳ ｉＯ２膜（８ｃ）の表面上からレジスト膜
すηを除去し、新たに第３のＳ ｉＯ２％ （８ｃ ）
の表面上に、コンタクトホールＱρ、磐内をふさぎかつ
コンタクトホール（２２ａ−）に対応する部分に開口に
）を有するレジスト膜（ハ）を形成する。そして、レジ
ス）１１［をマスクにした反応性イオンエツチング法に
よって、開口に）およびコンタクトホール（２２ａ）を
通してコンタクトホール（２２ａ）に対応する第１のｐ
＋形多結晶ベース引き出し領域（９ａ） ＋ ８１０２
膜（ｓｂ）、第１のｎ＋形多結晶コレクタ引き出し領域
＜１４）およびＳ １０２膜（８ａ）の部分に第１のｐ
＋＃多結多結晶ベース高し領域（９ａ）の表面からり形
チャネルカット領域（７）に達するコンタクトホール（
２２ｂ）を形成する。次いで、ｐ＋形チャネルカット領
域（７）の表面部のコンタクトホール（２２ｂ）内に露
出する部分に、レジスト膜−〇開口に）およびコンタク
トホール（２２ａ） 、 （２２ｂ）を通してＡｓ、Ｐ
などのｎ形不純物を注入してｎ＋形城込みコレクタ層形
成用のｎ＋形イオン注入層ＣＩ４を形成する。
次に、第３図鉾）に示すように、レジスト膜■を除去し
たのちに、第１のｐ＋形多結晶ベース引き出し領域（９
ａ）の表面のコンタクトホールｅ〃内の嬉出部分上、ｎ
＋形イオン注入層（７）の表面のコンタクトη（−ル（
、ｚｚａ） ｌ （２２ｂ）内の露出部分上および第１
のｎ＋形多結晶コレクタ引き出し領域（１４）の表面の
コンタクトホールに）内の露出部分上に１〜２０ａｍ程
度の比抵抗を有するｎ−形Ｓ１層のエピタキシャル成長
を行う。このとき、単結晶８１層上には単結晶Ｓｉ層が
形成され、多結晶Ｓｉ層上には多結晶Ｓｉ層が形成され
、かつＳ ｘ Ｏ２膜土には結晶成長が行われないので
、第１のｐ＋形多結晶ベース引き出し領域（９ａ）の表
面のコンタクトホールＱυ内の露出部分上および第１の
♂形多結晶コレクタ引き出し領域（１４）の表面のコン
タクトホール脅内の露出部分上にはｎ′″形多結晶Ｓｉ
層が形成され、ｎ＋形イオン注入層に）の表面のコンタ
クトホール（２２ａ） 、（２２ｂ）内の露出部分上に
はｎ−形単結晶Ｓｉ４が形成される。そしてこのｎ−形
単結晶Ｓｉ層の形成中に、このｎ−形単結晶Ｓｉ層のｎ
＋形イオン注入層（ホ）および第１のｎ＋形多結晶コレ
クタ引き出し領域−と接する側の端部にｎ形イオン注入
層に）のｎ形不純物イオンおよび第１のｎ＋形多結晶コ
レクタ引き出し領域（１４）のｎ形不純物の拡散によっ
てｎ＋形コレクタ領域（１３）が形成され、第１のｐ＋
形多結晶ベース引き出し領域（９ａ）と接する部分に第
１のｐ＋形多結晶ペース引き出し領域（９ａ）のｐ形不
純物の拡散によってｐ＋形活性ペース領域（４）が形成
されるとともに、ｐ＋形活性ベース領域（４〕とｎ＋形
コレクタ領域ＵＳとの間の部分にｉ形コレクタ領域（３
）が形成され、同時にｎ＋形イオン注入層に）のｎ形不
純物イオンのｐ＋形チャネルカット領域（７）およびｐ
−形Ｓｉ基板（１）への拡散によって♂形埋込みコレク
タ層（２）が形成される。次いで、コンタクトホール（
２２ａ）内の上記ｎ−形単結晶Ｓｉ層の端部およびコン
タクトホールに）内の上記ｎ−形多結晶Ｓｉ層にＡｓ
、 Ｐなどのｎ形不純物イオンを注入拡散させてコンタ
クトホール（２２ａ）内にＰ＋形活性ベース領域（４）
に接するｎ＋形エミッタ領域（５）を形成するとともに
、コンタクトホール■内に第１のｎ＋形多結晶品レしタ
引き出し狐域α旬に接する第２のｎ＋形多結晶コレクタ
引き出し領域（＋５）を形成する。このとき、不純物の
多結晶８ｉ４への拡散速度が単結晶Ｓｉ層への拡散速度
より速いので、ｎ＋形エミッタ領域（５）と第２のｎ＋
形多結晶コレクタ引き出し領域０５）とを容易に同時に
形成することができる。しかるのち、コンタクトホール
（ハ）内の上記ｎ−形多結晶Ｓｉ層にＢなどのｐ形不純
物イオンを注入拡散させてコンタクトホールシリ内に第
１のｐ形多結晶ベース引き出し領域（９ａ）に接する第
２のｐ＋形多結晶ベース引き出し領域１１６）を形成す
る０最後に、第２図に示したように、第２のｐ＋形多結
晶ベース引き出し領域Ｈ、ｎ＋形エミッタ領域（５）お
よび第２のｎ＋形多結晶コレクタ引き出し領域（１６）
にそれぞれ接続きれたペース電極０す、エミッタ電極（
ｌｌ）およびコレツタ電極（Ｉ匈を形成すると、この実
施例が得られる。
たのちに、第１のｐ＋形多結晶ベース引き出し領域（９
ａ）の表面のコンタクトホールｅ〃内の嬉出部分上、ｎ
＋形イオン注入層（７）の表面のコンタクトη（−ル（
、ｚｚａ） ｌ （２２ｂ）内の露出部分上および第１
のｎ＋形多結晶コレクタ引き出し領域（１４）の表面の
コンタクトホールに）内の露出部分上に１〜２０ａｍ程
度の比抵抗を有するｎ−形Ｓ１層のエピタキシャル成長
を行う。このとき、単結晶８１層上には単結晶Ｓｉ層が
形成され、多結晶Ｓｉ層上には多結晶Ｓｉ層が形成され
、かつＳ ｘ Ｏ２膜土には結晶成長が行われないので
、第１のｐ＋形多結晶ベース引き出し領域（９ａ）の表
面のコンタクトホールＱυ内の露出部分上および第１の
♂形多結晶コレクタ引き出し領域（１４）の表面のコン
タクトホール脅内の露出部分上にはｎ′″形多結晶Ｓｉ
層が形成され、ｎ＋形イオン注入層に）の表面のコンタ
クトホール（２２ａ） 、（２２ｂ）内の露出部分上に
はｎ−形単結晶Ｓｉ４が形成される。そしてこのｎ−形
単結晶Ｓｉ層の形成中に、このｎ−形単結晶Ｓｉ層のｎ
＋形イオン注入層（ホ）および第１のｎ＋形多結晶コレ
クタ引き出し領域−と接する側の端部にｎ形イオン注入
層に）のｎ形不純物イオンおよび第１のｎ＋形多結晶コ
レクタ引き出し領域（１４）のｎ形不純物の拡散によっ
てｎ＋形コレクタ領域（１３）が形成され、第１のｐ＋
形多結晶ベース引き出し領域（９ａ）と接する部分に第
１のｐ＋形多結晶ペース引き出し領域（９ａ）のｐ形不
純物の拡散によってｐ＋形活性ペース領域（４）が形成
されるとともに、ｐ＋形活性ベース領域（４〕とｎ＋形
コレクタ領域ＵＳとの間の部分にｉ形コレクタ領域（３
）が形成され、同時にｎ＋形イオン注入層に）のｎ形不
純物イオンのｐ＋形チャネルカット領域（７）およびｐ
−形Ｓｉ基板（１）への拡散によって♂形埋込みコレク
タ層（２）が形成される。次いで、コンタクトホール（
２２ａ）内の上記ｎ−形単結晶Ｓｉ層の端部およびコン
タクトホールに）内の上記ｎ−形多結晶Ｓｉ層にＡｓ
、 Ｐなどのｎ形不純物イオンを注入拡散させてコンタ
クトホール（２２ａ）内にＰ＋形活性ベース領域（４）
に接するｎ＋形エミッタ領域（５）を形成するとともに
、コンタクトホール■内に第１のｎ＋形多結晶品レしタ
引き出し狐域α旬に接する第２のｎ＋形多結晶コレクタ
引き出し領域（＋５）を形成する。このとき、不純物の
多結晶８ｉ４への拡散速度が単結晶Ｓｉ層への拡散速度
より速いので、ｎ＋形エミッタ領域（５）と第２のｎ＋
形多結晶コレクタ引き出し領域０５）とを容易に同時に
形成することができる。しかるのち、コンタクトホール
（ハ）内の上記ｎ−形多結晶Ｓｉ層にＢなどのｐ形不純
物イオンを注入拡散させてコンタクトホールシリ内に第
１のｐ形多結晶ベース引き出し領域（９ａ）に接する第
２のｐ＋形多結晶ベース引き出し領域１１６）を形成す
る０最後に、第２図に示したように、第２のｐ＋形多結
晶ベース引き出し領域Ｈ、ｎ＋形エミッタ領域（５）お
よび第２のｎ＋形多結晶コレクタ引き出し領域（１６）
にそれぞれ接続きれたペース電極０す、エミッタ電極（
ｌｌ）およびコレツタ電極（Ｉ匈を形成すると、この実
施例が得られる。
この実施例では、ｎ＋形埋込みコレクタ層（２）の表面
上にｎ＋形コレクタ領域（＋３１ 、 ｎ−形コレクタ
領域（３）。
上にｎ＋形コレクタ領域（＋３１ 、 ｎ−形コレクタ
領域（３）。
ｐ＋形活性ベース領域（４）およびｎ＋形エミッタ領域
（５）を順次互いに１なり合うように形成するのみでよ
いので、♂形埋込みコレクタ層（２）を第１図に示した
従来例のそれより小さくすることが可能となり、ｎ＋形
埋込みコレクタ層（２）とｐ−形Ｓｉ基板（１）および
ｐ＋形チャネルカット領域（７）との間に形成てれるｐ
ｎ接合に基づくコレクタ・基板接合容量ＣＴ８を第１図
に示した従来例のコレクタ・基板接合容量ＣＴ８の１／
４にすることができる。例えば、ｎ＋形エミッタ領域（
５）の主面の面積が０，５ Ｘ Ｏ，５＝＝ ０．２５
μｍ である場合には、第１図に示した従来例では、エ
ミッタ・ペース接合容量ＣＴｇが０．ＯＯ’７ｐＦ 、
コレクタ・ペース接合容量Ｃ１゜が０．０３０ｐＦ 、
コレクタ・基板接合容量ＣＴ８が０．０９０ｐＦとなる
のに対して、この実施例では、接合容量Ｃ０゜、Ｃ１゜
が上記従来例のＣＴつｌ ＣＴＣと同一であるが、コレ
クタ・基板接合容量ＣＴ８が０’、０２３ｐＦである。
（５）を順次互いに１なり合うように形成するのみでよ
いので、♂形埋込みコレクタ層（２）を第１図に示した
従来例のそれより小さくすることが可能となり、ｎ＋形
埋込みコレクタ層（２）とｐ−形Ｓｉ基板（１）および
ｐ＋形チャネルカット領域（７）との間に形成てれるｐ
ｎ接合に基づくコレクタ・基板接合容量ＣＴ８を第１図
に示した従来例のコレクタ・基板接合容量ＣＴ８の１／
４にすることができる。例えば、ｎ＋形エミッタ領域（
５）の主面の面積が０，５ Ｘ Ｏ，５＝＝ ０．２５
μｍ である場合には、第１図に示した従来例では、エ
ミッタ・ペース接合容量ＣＴｇが０．ＯＯ’７ｐＦ 、
コレクタ・ペース接合容量Ｃ１゜が０．０３０ｐＦ 、
コレクタ・基板接合容量ＣＴ８が０．０９０ｐＦとなる
のに対して、この実施例では、接合容量Ｃ０゜、Ｃ１゜
が上記従来例のＣＴつｌ ＣＴＣと同一であるが、コレ
クタ・基板接合容量ＣＴ８が０’、０２３ｐＦである。
従って、上記従来例を用いたＥＣＬの伝播遅延時間ｔＰ
ｄが０．２５０ ｎ５ｅｃになるのに対して、この実施
例を用いたＥＣＬのｔ、。
ｄが０．２５０ ｎ５ｅｃになるのに対して、この実施
例を用いたＥＣＬのｔ、。
が０．１６４ ｎ５ｅｃと々す、実に３４％の改善がな
されたことになる。
されたことになる。
この実施例のさらに優れた点は、５１０２膜（８）の膜
坪を第１図に示した従来例のそれの５／３倍にできるこ
とである。ＬＳＩの配線容量の見地から述べると、例え
ばＡ４配線を用いる場合には、一層目のＡｔ配線の幅が
４．５μｍであれば、上記従来例では、Ａｔ配線の長さ
Ｉｎｍ当り０．１ｎｓｅｃの遅延時間が発生する。これ
はＡｔ配線と基板との間の容量で決るものであって、こ
の実施例では、Ｓ１０□ｖ（８）の膜厚が上記従来例の
それの５／３倍であるので、この遅延時間を０，０６ｎ
ｓｅｃに低減することができる。このようにＡｔ配線に
よる遅延時間を低減できることは、上述のＥＣＬにおけ
る伝播遅延喧ｔ１．と比較しても分るように、Ａｔ配線
による遅延時間の割合いが大きいので、特に重要である
。例えば、ゲートアレイ形ＬＳＩなどでは、Ａｔ配線の
長さが３ｍｍ程度になることがよくある。この場合には
、第１図に示した従来例では、伝播遅延時間ｔｐｄが０
．２５０ ＋ ３ Ｘ Ｏ，１＝ ０．５５０ｎ ｓｅ
ｃであるのに対して、この実施例では、ｔＰｄが０．１
６４ ＋ ３ Ｘ Ｏ，０６＝ ０．３４４ｎｓｅｃと
なり、デバイスの性能を４０％向上させることができる
。さらに、Ｆａｎ−工ｎおよびＦ−ａｎ−Ｏｕｔの効果
を考慮に入れれば、接合容量の低減分だけ効果が犬とな
る。
坪を第１図に示した従来例のそれの５／３倍にできるこ
とである。ＬＳＩの配線容量の見地から述べると、例え
ばＡ４配線を用いる場合には、一層目のＡｔ配線の幅が
４．５μｍであれば、上記従来例では、Ａｔ配線の長さ
Ｉｎｍ当り０．１ｎｓｅｃの遅延時間が発生する。これ
はＡｔ配線と基板との間の容量で決るものであって、こ
の実施例では、Ｓ１０□ｖ（８）の膜厚が上記従来例の
それの５／３倍であるので、この遅延時間を０，０６ｎ
ｓｅｃに低減することができる。このようにＡｔ配線に
よる遅延時間を低減できることは、上述のＥＣＬにおけ
る伝播遅延喧ｔ１．と比較しても分るように、Ａｔ配線
による遅延時間の割合いが大きいので、特に重要である
。例えば、ゲートアレイ形ＬＳＩなどでは、Ａｔ配線の
長さが３ｍｍ程度になることがよくある。この場合には
、第１図に示した従来例では、伝播遅延時間ｔｐｄが０
．２５０ ＋ ３ Ｘ Ｏ，１＝ ０．５５０ｎ ｓｅ
ｃであるのに対して、この実施例では、ｔＰｄが０．１
６４ ＋ ３ Ｘ Ｏ，０６＝ ０．３４４ｎｓｅｃと
なり、デバイスの性能を４０％向上させることができる
。さらに、Ｆａｎ−工ｎおよびＦ−ａｎ−Ｏｕｔの効果
を考慮に入れれば、接合容量の低減分だけ効果が犬とな
る。
この実施例では、を形エミッタ領域（５） 、 ｐ＋形
活性ベース領域（４） 、 ｎ−形コレクタ領域（３）
ワよび♂形コレクタ領域ＩＪＳからなるｎ” ｐ” ｎ
−ｎ＋構造のｎｐｎ ）ランジスタであるが、回路的な
面から考えて、ｎｐｎトランジスタの電流利得がｕｐ力
方向よびａｏｗｎ方向ともに等しい双方向特性が望まれ
ることがよくある。この場合には、この実施例を製造す
る第３図ＣＦ）に示した段階において、ｎ＋形エミッタ
領域（５）とｐ＋形活性ベース領域（４）との間にｎ−
形エミッタ領域を残すようにすれは、簡単に双方向特性
を有するｎｎｐｎｎ構造のｎｐｎ ）ランジスタが得ら
れる。
活性ベース領域（４） 、 ｎ−形コレクタ領域（３）
ワよび♂形コレクタ領域ＩＪＳからなるｎ” ｐ” ｎ
−ｎ＋構造のｎｐｎ ）ランジスタであるが、回路的な
面から考えて、ｎｐｎトランジスタの電流利得がｕｐ力
方向よびａｏｗｎ方向ともに等しい双方向特性が望まれ
ることがよくある。この場合には、この実施例を製造す
る第３図ＣＦ）に示した段階において、ｎ＋形エミッタ
領域（５）とｐ＋形活性ベース領域（４）との間にｎ−
形エミッタ領域を残すようにすれは、簡単に双方向特性
を有するｎｎｐｎｎ構造のｎｐｎ ）ランジスタが得ら
れる。
しかも、エミッタ領域およびコレクタ領域を同一形状に
することができるので、完全な双方向性のｎｐｎ ）ラ
ンジスタが実現できる。このことは、回路的にはエミッ
タ領域とコレクタ領域との自由選択が可能となり、回路
設計上極めて自由度が増し、ｎ’ｐｎ）ランジスタの配
置に関して特に便利であり、集積度の向上にを与するも
のである。
することができるので、完全な双方向性のｎｐｎ ）ラ
ンジスタが実現できる。このことは、回路的にはエミッ
タ領域とコレクタ領域との自由選択が可能となり、回路
設計上極めて自由度が増し、ｎ’ｐｎ）ランジスタの配
置に関して特に便利であり、集積度の向上にを与するも
のである。
また、この実施例では、第１のｐ＋形多結晶ベース引き
出し領域（９ａ）、第２のｐ＋形多結晶ベース引き出し
領域（嘴、第１のｎ＋形多結晶コレクタ引き出し領域θ
弔および第２のｎ＋形多結晶コレクタ引き出し領域Ｏ０
が多結晶Ｓｉ層であったが、必ずしもこれらは多結晶Ｓ
ｉ層である必要がなく、金鋼と多結晶Ｓ１との化合物か
らなる多結晶シリサイド層であってもよい。
出し領域（９ａ）、第２のｐ＋形多結晶ベース引き出し
領域（嘴、第１のｎ＋形多結晶コレクタ引き出し領域θ
弔および第２のｎ＋形多結晶コレクタ引き出し領域Ｏ０
が多結晶Ｓｉ層であったが、必ずしもこれらは多結晶Ｓ
ｉ層である必要がなく、金鋼と多結晶Ｓ１との化合物か
らなる多結晶シリサイド層であってもよい。
なお、この実施例では、ｐ−形Ｓｉ基板（１）を用いた
が、必ずしもこれはｐ″″形８１基板である必要がなく
ｎ−形８１基板を用いてもよい。この場合には、この実
施例において、ｐ影領域をｎ影領域にし、ｎ影領域をｐ
影領域にすればよい。
が、必ずしもこれはｐ″″形８１基板である必要がなく
ｎ−形８１基板を用いてもよい。この場合には、この実
施例において、ｐ影領域をｎ影領域にし、ｎ影領域をｐ
影領域にすればよい。
以上、説明したように、この発明の半導体装置では、第
１伝導形のシリコン基板の主面部の一部に形成場れた第
２伝導形の埋込みコレクタ層の表面の一部上に順次互い
に重なシ合うように第２伝導形の第１のコレクタ領域、
この第１のコレクタ領域の不純物濃度より低不純物濃度
の第２伝導形の第２のコレクタ領域、第１伝導形のペー
ス領域および第２伝専形のエミッタ領域を形成し、これ
らの領域を収り囲んで上記埋込みコレクタ層の表面の上
記第１のコレクタ領域形成部分以外の部分上から上記シ
リコン基板の主面上はわたって形成された絶縁膜内に、
−力の端部が上記第１のコレクタ領域の側面所要部分に
接し他方の端部が上記絶縁膜の表面の一部に達するよう
に第２伝導形の多結晶コレクタ引き出し領域を埋設した
ので、上記埋込みコレクタ層を従来例のそれよ抄小さく
することができる。従って、上記埋込みコレクタ層と上
記シリコン基板との間に形成場れるｐｎ接合に基づくコ
レクタφ基板接合容量 ｃ、、を従来例のそれより小嘔
くすることができる。よって、この発明の半導体装置を
用いたデイノ（イスの性能を従来例のそれより向上させ
ることができる。
１伝導形のシリコン基板の主面部の一部に形成場れた第
２伝導形の埋込みコレクタ層の表面の一部上に順次互い
に重なシ合うように第２伝導形の第１のコレクタ領域、
この第１のコレクタ領域の不純物濃度より低不純物濃度
の第２伝導形の第２のコレクタ領域、第１伝導形のペー
ス領域および第２伝専形のエミッタ領域を形成し、これ
らの領域を収り囲んで上記埋込みコレクタ層の表面の上
記第１のコレクタ領域形成部分以外の部分上から上記シ
リコン基板の主面上はわたって形成された絶縁膜内に、
−力の端部が上記第１のコレクタ領域の側面所要部分に
接し他方の端部が上記絶縁膜の表面の一部に達するよう
に第２伝導形の多結晶コレクタ引き出し領域を埋設した
ので、上記埋込みコレクタ層を従来例のそれよ抄小さく
することができる。従って、上記埋込みコレクタ層と上
記シリコン基板との間に形成場れるｐｎ接合に基づくコ
レクタφ基板接合容量 ｃ、、を従来例のそれより小嘔
くすることができる。よって、この発明の半導体装置を
用いたデイノ（イスの性能を従来例のそれより向上させ
ることができる。
第１図は従来の８ＩＣＯ８Ｔの一例を示す断面図、第２
図はこの発明の一実施例の５ＩＣＯ８Ｔを示す断面図、
第３図は上記実施例を製造する方法の主要段階の状Ｂを
示す断面図である。 図において、（１）はｐ−形Ｓｉ基板（第１伝導形のシ
リコン基板） 、（２）はｎ＋形埋込みコレクタＮ （
Ｍ２伝導形の埋込みコレクタ海） 、（３）はｎ′″形
コレクタ領域（第２伝導形の第２のコレクタ領域） 、
（４）はＰ杉油性ベース領域（第１伝導形のペース領域
）、（５）はｎ＋形エミッタ領域（第２伝導形のエミッ
タ領域）、（８ンは８１０２膜（絶縁膜）、（９ａ）は
第１のｐ＋形多結晶ベース引き出し領域（第１伝導形の
多結晶ペース引き出し領域の一部）、■はｎ＋形コレク
タ領域（第２伝導形の第１のコレクタ領域）、−は第１
のｎ＋形多結１コレクタ接続領域（第２伝導形の多結晶
コレクタ引き出し領域の一部）、Ｖ５１（ｄ第２のｎ＋
形多結晶コレクタ引き出し領域（第２伝導形の多結晶コ
レクタ引き出し領域の一部） 、（１６）は第２のｐ＋
形多結晶ペース引き出し領域（第１伝導形の多結晶ベー
ス引き出し領域の一部）である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 葛野信−（外１名） 第１図 第２図 第３図 （Ｂ） 第３図
図はこの発明の一実施例の５ＩＣＯ８Ｔを示す断面図、
第３図は上記実施例を製造する方法の主要段階の状Ｂを
示す断面図である。 図において、（１）はｐ−形Ｓｉ基板（第１伝導形のシ
リコン基板） 、（２）はｎ＋形埋込みコレクタＮ （
Ｍ２伝導形の埋込みコレクタ海） 、（３）はｎ′″形
コレクタ領域（第２伝導形の第２のコレクタ領域） 、
（４）はＰ杉油性ベース領域（第１伝導形のペース領域
）、（５）はｎ＋形エミッタ領域（第２伝導形のエミッ
タ領域）、（８ンは８１０２膜（絶縁膜）、（９ａ）は
第１のｐ＋形多結晶ベース引き出し領域（第１伝導形の
多結晶ペース引き出し領域の一部）、■はｎ＋形コレク
タ領域（第２伝導形の第１のコレクタ領域）、−は第１
のｎ＋形多結１コレクタ接続領域（第２伝導形の多結晶
コレクタ引き出し領域の一部）、Ｖ５１（ｄ第２のｎ＋
形多結晶コレクタ引き出し領域（第２伝導形の多結晶コ
レクタ引き出し領域の一部） 、（１６）は第２のｐ＋
形多結晶ペース引き出し領域（第１伝導形の多結晶ベー
ス引き出し領域の一部）である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 葛野信−（外１名） 第１図 第２図 第３図 （Ｂ） 第３図
Claims (3)
- （１）第１伝導形のシリコン基板と、このシリコン基板
の主面部の一部に形成された第２伝導形の埋込みコレク
タ層と、単結晶シリコン層からなり上記埋込みコレクタ
層の表面の一部上に１臓次互いに重なり合うように形成
された第２伝導形の第１のコレクタ領域、この第１のコ
レクタ領域の不純物濃度より低不純物濃度の第２伝導形
の第２のコレクタ領域、第１伝導形のベース領域および
第２伝導形のエミッタ領域と、上記第１および第２のコ
レクタ領域、上記ベース領域および上記エミッタ領域を
取り囲んで上記埋込みコレクタ層の表面の上記第１のコ
レクタ領域形成部分以外の部分上から上記シリコン基板
の主面上にわたって形成された絶縁膜と、多結晶層から
なシ一方の端部が上記第１のコレクタ領域の側面所要部
分に接し他方の端部が上記絶縁膜の表面の一部に達する
ように上記絶縁膜内に埋設嘔れた第２伝導形め多結晶コ
レクタ引き出し領域と、多結晶層からな９一方の端部が
上記ベース領域の側面所要部分に接し他方の端部が上記
絶縁膜の表面の上記多結晶コレクタ引き出し領域が達す
る部分以外の部分の一部に達するように上記絶縁膜内に
埋設された第１伝導形の多結晶ベース引き出し領域とを
備えた半導体装置。 - （２） 多結晶層が多結晶シリコン層であることを特
徴とする特許請求の範囲第１項記載の半導体装置。 - （３） 多結晶シリコン層が金属と多結晶シリコンと
の化合物からなる多結晶シリサイド層であることを特徴
とする特許Ｎ氷の範囲第２項記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003141A JPS59126671A (ja) | 1983-01-10 | 1983-01-10 | 半導体装置 |
| DE19843400295 DE3400295A1 (de) | 1983-01-10 | 1984-01-05 | Halbleiterbauteil |
| US07/161,427 US4897704A (en) | 1983-01-10 | 1988-02-24 | Lateral bipolar transistor with polycrystalline lead regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003141A JPS59126671A (ja) | 1983-01-10 | 1983-01-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59126671A true JPS59126671A (ja) | 1984-07-21 |
Family
ID=11549071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58003141A Pending JPS59126671A (ja) | 1983-01-10 | 1983-01-10 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4897704A (ja) |
| JP (1) | JPS59126671A (ja) |
| DE (1) | DE3400295A1 (ja) |
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| JPH0744182B2 (ja) * | 1984-11-09 | 1995-05-15 | 株式会社日立製作所 | ヘテロ接合バイポ−ラ・トランジスタ |
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Also Published As
| Publication number | Publication date |
|---|---|
| US4897704A (en) | 1990-01-30 |
| DE3400295A1 (de) | 1984-07-12 |
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