JP3063832B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はバイポーラトランジ
スタとトレンチ分離を同一基板上に形成した半導体装置
の製造方法に関する。
スタとトレンチ分離を同一基板上に形成した半導体装置
の製造方法に関する。
【０００２】
【従来の技術】トレンチ分離を有するバイポーラトラン
ジスタの製造方法の第１の従来例を第１３〜１８図を用
いて示す。まず、Ｐ型シリコン基板１上に厚さ３０００
〜６０００オングストロームの酸化膜３５を成長した
後、レジスト（図示していない）をマスクとしてトレン
チ形成部の酸化膜３５をエッチングしＰ型シリコン基板
１にトレンチ１０を形成する（第１３図）。
ジスタの製造方法の第１の従来例を第１３〜１８図を用
いて示す。まず、Ｐ型シリコン基板１上に厚さ３０００
〜６０００オングストロームの酸化膜３５を成長した
後、レジスト（図示していない）をマスクとしてトレン
チ形成部の酸化膜３５をエッチングしＰ型シリコン基板
１にトレンチ１０を形成する（第１３図）。
【０００３】続いてレジストを除去した後、トレンチ１
０内壁を酸化して厚さ２００〜６００オングストローム
の酸化膜３６を形成した後、全面に成長した多結晶シリ
コン層３７をエッチバックしてトレンチ１０内にのみ多
結晶シリコン３７を残す（第１４図）。
０内壁を酸化して厚さ２００〜６００オングストローム
の酸化膜３６を形成した後、全面に成長した多結晶シリ
コン層３７をエッチバックしてトレンチ１０内にのみ多
結晶シリコン３７を残す（第１４図）。
【０００４】次に、全面に成長した１０００〜２０００
オングストロームの窒化膜３８をパターニングしてトレ
ンチ１０近傍の窒化膜を除去する（第１５図）。
オングストロームの窒化膜３８をパターニングしてトレ
ンチ１０近傍の窒化膜を除去する（第１５図）。
【０００５】その後、Ｐ型シリコン基板１およびトレン
チ１０内の多結晶シリコン３７の上部を酸化してフィー
ルド酸化膜２を形成する（第１６図）。
チ１０内の多結晶シリコン３７の上部を酸化してフィー
ルド酸化膜２を形成する（第１６図）。
【０００６】次に、バイポーラトランジスタのＮ型コレ
クタ引き出し領域４、真性ベース領域５、コレクタ領域
６、外部ベース領域７を形成する（第１７図）。
クタ引き出し領域４、真性ベース領域５、コレクタ領域
６、外部ベース領域７を形成する（第１７図）。
【０００７】次に、全面に成長した酸化膜８にＰ型シリ
コン基板１に達するエミッタコンタクト１１を開口す
る。その後、全面に成長した１５００〜２０００オング
ストロームの多結晶シリコン１２にヒ素をイオン注入
し、これをパターニングしてエミッタ電極を形成する。
その後、熱処理を行うと多結晶シリコン層１２からヒ素
が拡散してエミッタ領域１４が形成される。次に、上記
工程で形成した素子上に堆積した層間絶縁膜１５にコン
タクト１６を開口した後、タングステン等でプラグ１７
を形成し、各金属配線１８を形成すると第１８図に示す
半導体装置が得られる。
コン基板１に達するエミッタコンタクト１１を開口す
る。その後、全面に成長した１５００〜２０００オング
ストロームの多結晶シリコン１２にヒ素をイオン注入
し、これをパターニングしてエミッタ電極を形成する。
その後、熱処理を行うと多結晶シリコン層１２からヒ素
が拡散してエミッタ領域１４が形成される。次に、上記
工程で形成した素子上に堆積した層間絶縁膜１５にコン
タクト１６を開口した後、タングステン等でプラグ１７
を形成し、各金属配線１８を形成すると第１８図に示す
半導体装置が得られる。
【０００８】以上記した第１の従来例による製造方法で
は、トレンチ１０を形成するためだけにマスク工程が必
要となるだけでなく、多結晶シリコン層、窒化膜、酸化
膜等の成膜工程を複数回行わざるおえず、またその後こ
れらの膜を除去する工程が必要となるなど工程数が多く
なる。またトレンチ１０内に埋設した多結晶シリコン３
７の上部を酸化することによりトレンチ近傍に応力が生
じ、隣接するトランジスタとの間にリークを生じる原因
となる。
は、トレンチ１０を形成するためだけにマスク工程が必
要となるだけでなく、多結晶シリコン層、窒化膜、酸化
膜等の成膜工程を複数回行わざるおえず、またその後こ
れらの膜を除去する工程が必要となるなど工程数が多く
なる。またトレンチ１０内に埋設した多結晶シリコン３
７の上部を酸化することによりトレンチ近傍に応力が生
じ、隣接するトランジスタとの間にリークを生じる原因
となる。
【０００９】第２の従来例として上記問題を解決するた
めProceeding of the 25th European Solid State Devi
ce Research Conference pp.368-370で開示されている
製造方法を第１９〜２１図を用いて示す。
めProceeding of the 25th European Solid State Devi
ce Research Conference pp.368-370で開示されている
製造方法を第１９〜２１図を用いて示す。
【００１０】まず、通常の工程に従ってＰ型基板１上に
フィールド酸化膜２、酸化膜３を形成する。その後、Ｎ
型コレクタ領域４、真性ベース領域５、コレクタ領域６
を形成した後、全面に成長した酸化膜８にエミッタコン
タクト１１を開口し、多結晶シリコン層１２をパターニ
ングする工程は第１の従来例と同様である（第１９
図）。
フィールド酸化膜２、酸化膜３を形成する。その後、Ｎ
型コレクタ領域４、真性ベース領域５、コレクタ領域６
を形成した後、全面に成長した酸化膜８にエミッタコン
タクト１１を開口し、多結晶シリコン層１２をパターニ
ングする工程は第１の従来例と同様である（第１９
図）。
【００１１】次にレジスト（図示していない）をマスク
として、酸化膜８およびフィールド酸化膜２をエッチン
グし、さらにＰ型シリコン基板１をエッチングしてトレ
ンチ１０を形成する（第２０図）。
として、酸化膜８およびフィールド酸化膜２をエッチン
グし、さらにＰ型シリコン基板１をエッチングしてトレ
ンチ１０を形成する（第２０図）。
【００１２】次に、レジスト除去後、トレンチ１０を含
む全面に層間絶縁膜１５を形成した後、表面を研磨して
平坦化する。その後、コンタクト１６を開口した後、タ
ングステン等でプラグ１７を形成し、各金属配線１８を
形成すると第２１図に示す半導休装置が得られる。
む全面に層間絶縁膜１５を形成した後、表面を研磨して
平坦化する。その後、コンタクト１６を開口した後、タ
ングステン等でプラグ１７を形成し、各金属配線１８を
形成すると第２１図に示す半導休装置が得られる。
【００１３】上記製造方法を用いれば、第１の従来例に
示したような複数回の成膜工程およびこれらの除去工程
が不要となり、工程数を大幅に削減できる。また、トラ
ンジスタ形成後にトレンチをしているため、トレンチ部
に加わる熱工程が不要となる。このためトレンチ近傍に
欠陥等が発生しリーク電流を発生するなどの問題をなく
すことができる。
示したような複数回の成膜工程およびこれらの除去工程
が不要となり、工程数を大幅に削減できる。また、トラ
ンジスタ形成後にトレンチをしているため、トレンチ部
に加わる熱工程が不要となる。このためトレンチ近傍に
欠陥等が発生しリーク電流を発生するなどの問題をなく
すことができる。
【００１４】
【発明が解決しようとする課題】従来のトレンチ分離形
成法では第２２図に示すようにフォトリソグラフィー工
程や成膜、エッチングなどの多数の工程が必要であり、
製造工程数および製造コスト増大の要因となっていた。
本発明ではこの複雑な製造工程を簡略化し、しかもトレ
ンチ部に加わる熱工程を不要とすることを課題とする。
成法では第２２図に示すようにフォトリソグラフィー工
程や成膜、エッチングなどの多数の工程が必要であり、
製造工程数および製造コスト増大の要因となっていた。
本発明ではこの複雑な製造工程を簡略化し、しかもトレ
ンチ部に加わる熱工程を不要とすることを課題とする。
【００１５】
【課題を解決するための手段】上記課題を解決するため
本発明の半導体装置の製造方法は、以下の発明及び実施
態様を包含する。
本発明の半導体装置の製造方法は、以下の発明及び実施
態様を包含する。
【００１６】 半導体基板の主表面上に活性領域を画
定する分離領域となる第１の絶縁膜を形成する工程と、
全面に第２の絶縁膜を形成する工程と、第１のマスク工
程で前記第１の絶縁膜を前記半導体基板表面が露出する
までエッチングしてトレンチを形成する工程と同時に前
記第２の絶緑膜に前記半導体基板に達する接続孔を形成
する工程と、全面に第１の多結晶シリコン層を形成する
工程と、第２のマスク工程で前記第１の多結晶シリコン
層をエッチングしてバイポーラトランジスタのエミッタ
電極を形成すると同時に前記トレンチ底部の半導体基板
をエッチングする工程とを備えた半導体装置の製造方
法。
定する分離領域となる第１の絶縁膜を形成する工程と、
全面に第２の絶縁膜を形成する工程と、第１のマスク工
程で前記第１の絶縁膜を前記半導体基板表面が露出する
までエッチングしてトレンチを形成する工程と同時に前
記第２の絶緑膜に前記半導体基板に達する接続孔を形成
する工程と、全面に第１の多結晶シリコン層を形成する
工程と、第２のマスク工程で前記第１の多結晶シリコン
層をエッチングしてバイポーラトランジスタのエミッタ
電極を形成すると同時に前記トレンチ底部の半導体基板
をエッチングする工程とを備えた半導体装置の製造方
法。
【００１７】 記載の半導体装置の製造方法におい
て、第１のマスク工程でバイポーラトランジスタのコレ
クタ部を開口する工程を含むことを特徴とする半導体装
置の製造方法。
て、第１のマスク工程でバイポーラトランジスタのコレ
クタ部を開口する工程を含むことを特徴とする半導体装
置の製造方法。
【００１８】 バイポーラと相補型ＭＯＳトランジス
タとが同一基板上に形成された半導体集積回路におい
て、半導体基板の主表面上に活性領域を画定する分離領
域となる第１の絶縁膜を形成する工程と、ＭＯＳのゲー
ト酸化膜となる第２の絶縁膜を形成する工程と、全面に
第１の多結晶シリコン層を形成する工程と、第１のマス
ク工程において前記第１の多結晶シリコン層および前記
第２の絶縁膜に前記半導体基板に達する第１の接続孔と
同時に前記第１の絶緑膜に前記半導体基板に達するトレ
ンチを同時に形成する工程と、全面に第２の多結晶シリ
コン層を形成する工程と、第２のマスク工程において前
記第１および第２の多結晶シリコン層をエッチングして
バイポーラトランジスタのエミッタ電極と相補型ＭＯＳ
トランジスタのゲート電極を形成すると同時に前記トレ
ンチ底部の半導体基板をエッチングする工程とを備えた
半導体装置の製造方法。
タとが同一基板上に形成された半導体集積回路におい
て、半導体基板の主表面上に活性領域を画定する分離領
域となる第１の絶縁膜を形成する工程と、ＭＯＳのゲー
ト酸化膜となる第２の絶縁膜を形成する工程と、全面に
第１の多結晶シリコン層を形成する工程と、第１のマス
ク工程において前記第１の多結晶シリコン層および前記
第２の絶縁膜に前記半導体基板に達する第１の接続孔と
同時に前記第１の絶緑膜に前記半導体基板に達するトレ
ンチを同時に形成する工程と、全面に第２の多結晶シリ
コン層を形成する工程と、第２のマスク工程において前
記第１および第２の多結晶シリコン層をエッチングして
バイポーラトランジスタのエミッタ電極と相補型ＭＯＳ
トランジスタのゲート電極を形成すると同時に前記トレ
ンチ底部の半導体基板をエッチングする工程とを備えた
半導体装置の製造方法。
【００１９】 記載の半導体装置の製造方法におい
て、第１のマスク工程でバイポーラトランジスタのコレ
クタ部にある前記第２の絶縁膜および前記第１の多結晶
シリコン層も同時にエッチングする工程と、第２のマス
ク工程でコレクタ部の前記半導体基板をエッチングする
ことを特徴とする半導体装置の製造方法。
て、第１のマスク工程でバイポーラトランジスタのコレ
クタ部にある前記第２の絶縁膜および前記第１の多結晶
シリコン層も同時にエッチングする工程と、第２のマス
ク工程でコレクタ部の前記半導体基板をエッチングする
ことを特徴とする半導体装置の製造方法。
【００２０】 記載の半導体装置の製造方法におい
て、第１のマスク工程でＣＭＯＳ部拡散層上の一部の前
記第１の絶縁膜および前記第２の多結晶シリコン層も同
時にエッチングする工程と、第２のマスク工程で前記Ｃ
ＭＯＳ部拡散層上に前記第２の多結晶シリコンを選択的
に残すことを特徴とする半導体装置の製造方法。
て、第１のマスク工程でＣＭＯＳ部拡散層上の一部の前
記第１の絶縁膜および前記第２の多結晶シリコン層も同
時にエッチングする工程と、第２のマスク工程で前記Ｃ
ＭＯＳ部拡散層上に前記第２の多結晶シリコンを選択的
に残すことを特徴とする半導体装置の製造方法。
【００２１】
【作用】トレンチ分離形成に要する工程数を大幅に削減
することができる。
することができる。
【００２２】
【００２３】
【実施例】以下本発明を図面に基づいて説明する。
【００２４】第５図は第１の実施例におけるバイポーラ
トランジスタの最終工程断面図である。第１図から第４
図を用いて第１の実施例における製造方法を示す。
トランジスタの最終工程断面図である。第１図から第４
図を用いて第１の実施例における製造方法を示す。
【００２５】まず、Ｐ型シリコン基板１上にＬＯＣＯＳ
法により厚さ３０００〜６０００オングストロームのフ
ィールド酸化膜２を形成する。次に、基板表面を酸化し
て厚さ２００〜６００オングストロームの酸化膜３を形
成する。その後、リンを５×１０15〜１×１０16ｃｍ-2
でイオン注入しＮ型コレクタ引き出し領域４を形成す
る。また、３×１０13〜１×１０14ｃｍ-2でボロンまた
はＢＦ2をイオン注入して真性ベース領域５を形成す
る。さらにリンを１×１０13〜１×１０14ｃｍ-2でイオ
ン注入してコレクタ領域６を形成する。外部ベース領域
７にはボロンまたはＢＦ2を５×１０15〜１×１０16ｃ
ｍ-2で注入する（第１図）。
法により厚さ３０００〜６０００オングストロームのフ
ィールド酸化膜２を形成する。次に、基板表面を酸化し
て厚さ２００〜６００オングストロームの酸化膜３を形
成する。その後、リンを５×１０15〜１×１０16ｃｍ-2
でイオン注入しＮ型コレクタ引き出し領域４を形成す
る。また、３×１０13〜１×１０14ｃｍ-2でボロンまた
はＢＦ2をイオン注入して真性ベース領域５を形成す
る。さらにリンを１×１０13〜１×１０14ｃｍ-2でイオ
ン注入してコレクタ領域６を形成する。外部ベース領域
７にはボロンまたはＢＦ2を５×１０15〜１×１０16ｃ
ｍ-2で注入する（第１図）。
【００２６】次に、基板表面全体に厚さ１０００〜２０
００オングストロームの酸化膜８を成長し、第６図に示
すレイアウトのレジスト９をマスクとしてトレンチ１０
を形成する領域の酸化膜８およびフィールド酸化膜２と
バイポーラトランジスタのエミッタコンタクト１１部の
酸化膜８をエッチングしてＰ型シリコン基板を露出させ
る（第２図）。前記酸化膜エッチングの際、エミッタコ
ンタクト１１部の基板１がエッチングされて掘れるのを
避けるため、酸化膜に比べシリコンのエッチング速度が
１／４０〜１／５０程度と低い（高選択比）エッチング
技術が必要となる。高選択比を得る方法として、たとえ
ばJapan Journal of Applied Physics Vol.33(1994) p
p.2152-2156に開示されているＳＦ6とＣＯの混合ガスを
用いた反応性イオンエッ チングがあり、この方法が利
用できる。
００オングストロームの酸化膜８を成長し、第６図に示
すレイアウトのレジスト９をマスクとしてトレンチ１０
を形成する領域の酸化膜８およびフィールド酸化膜２と
バイポーラトランジスタのエミッタコンタクト１１部の
酸化膜８をエッチングしてＰ型シリコン基板を露出させ
る（第２図）。前記酸化膜エッチングの際、エミッタコ
ンタクト１１部の基板１がエッチングされて掘れるのを
避けるため、酸化膜に比べシリコンのエッチング速度が
１／４０〜１／５０程度と低い（高選択比）エッチング
技術が必要となる。高選択比を得る方法として、たとえ
ばJapan Journal of Applied Physics Vol.33(1994) p
p.2152-2156に開示されているＳＦ6とＣＯの混合ガスを
用いた反応性イオンエッ チングがあり、この方法が利
用できる。
【００２７】レジスト９除去後、トレンチ１０およびエ
ミッタコンタクト１１を含む基板表面全面に２０００〜
３０００オングストロームの多結晶シリコン層１２を成
長し、これに１〜２×１０16ｃｍ-2のドーズ量でヒ素を
イオン注入する（第３図）。
ミッタコンタクト１１を含む基板表面全面に２０００〜
３０００オングストロームの多結晶シリコン層１２を成
長し、これに１〜２×１０16ｃｍ-2のドーズ量でヒ素を
イオン注入する（第３図）。
【００２８】次に、多結晶シリコン層１２をエッチング
してバイポーラトランジスタのエミッタ電極を形成す
る。このエッチングの際にトレンチ部１０のＰ型シリコ
ン基板１もエッチングされ、オーバーエッチ量を制御す
ることでトレンチ深さを任意の深さ（０．５〜５μｍ）
に設定することができる。その後、窒素雰囲気中で８５
０〜９００℃の熱処理を加えることで多結晶シリコン層
１２から基板１へヒ素が拡散し、エミッタ領域１４が形
成される（第４図）。
してバイポーラトランジスタのエミッタ電極を形成す
る。このエッチングの際にトレンチ部１０のＰ型シリコ
ン基板１もエッチングされ、オーバーエッチ量を制御す
ることでトレンチ深さを任意の深さ（０．５〜５μｍ）
に設定することができる。その後、窒素雰囲気中で８５
０〜９００℃の熱処理を加えることで多結晶シリコン層
１２から基板１へヒ素が拡散し、エミッタ領域１４が形
成される（第４図）。
【００２９】その後、トレンチ１０含む全面に層間絶緑
膜１５を堆積してこれを研磨、平坦化した後、コンタク
ト１６を開口する。次に、コンタクト１６内にタングス
テンプラグ１７を形成し、各金属配線１８を形成すると
第５図に示す半導体装置が得られる。
膜１５を堆積してこれを研磨、平坦化した後、コンタク
ト１６を開口する。次に、コンタクト１６内にタングス
テンプラグ１７を形成し、各金属配線１８を形成すると
第５図に示す半導体装置が得られる。
【００３０】上記実施例によればトレンチ１０をエミッ
タコンタクト形成と同一のフォトリソグラフィー工程で
形成できる。従って、工程追加することなくトレンチ分
離を形成することが可能となる。
タコンタクト形成と同一のフォトリソグラフィー工程で
形成できる。従って、工程追加することなくトレンチ分
離を形成することが可能となる。
【００３１】第７図から第１２図は本発明の第２の実施
例における半導体装置の各製造工程断面図を示してい
る。Ｐ型シリコン基板１上に第１の実施例と同様にして
フィールド酸化膜２、酸化膜３、真性ベース領域５、コ
レクタ領域６を形成する。また、ＣＭＯＳトランジスタ
を形成する領域にはＮウェル１９、Ｐウェル２０を形成
する。その後、全面に厚さ５００〜１０００オングスト
ロームの多結晶シリコン層２１を成長する（第７図）。
例における半導体装置の各製造工程断面図を示してい
る。Ｐ型シリコン基板１上に第１の実施例と同様にして
フィールド酸化膜２、酸化膜３、真性ベース領域５、コ
レクタ領域６を形成する。また、ＣＭＯＳトランジスタ
を形成する領域にはＮウェル１９、Ｐウェル２０を形成
する。その後、全面に厚さ５００〜１０００オングスト
ロームの多結晶シリコン層２１を成長する（第７図）。
【００３２】次に、レジスト２２をマスクとしてトレン
チ１０を形成する所定の部分の多結晶シリコン層２１お
よびフィールド酸化膜２をエッチングしてＰ型シリコン
基板１を露出させる。また、同時にバイポーラトランジ
スタのエミッタコンタクト部１１、コレクタコンタクト
２３およびダイレクトコンタクト２４の多結晶シリコン
層２１、酸化膜３もエッチングする（第８図）。尚、ダ
イレクトコンタクト２４は、通常メモリセル内部のトラ
ンジスタ拡散層領域から電極を引き出すために用いられ
るコンタクト構造である。
チ１０を形成する所定の部分の多結晶シリコン層２１お
よびフィールド酸化膜２をエッチングしてＰ型シリコン
基板１を露出させる。また、同時にバイポーラトランジ
スタのエミッタコンタクト部１１、コレクタコンタクト
２３およびダイレクトコンタクト２４の多結晶シリコン
層２１、酸化膜３もエッチングする（第８図）。尚、ダ
イレクトコンタクト２４は、通常メモリセル内部のトラ
ンジスタ拡散層領域から電極を引き出すために用いられ
るコンタクト構造である。
【００３３】次にレジスト２２除去後、全面に厚さ１５
００〜２０００オングストロームの多結晶ポリシリコン
層２５を成長する（第９図）。
００〜２０００オングストロームの多結晶ポリシリコン
層２５を成長する（第９図）。
【００３４】次に、多結晶シリコン層２５および２１を
エッチングしてバイポーラトランジスタのエミッタ電極
２６、ＰＭＯＳのゲート電極２７，ＮＭＯＳのゲート電
極２８およびダイレクトコンタクト引き出し電極２９を
形成する。またこの際にトレンチ１０およびコレクタコ
ンタクト２３の基板もエッチングされてトレンチ深さを
深くすることができる。この場合、あらかじめフィール
ド酸化膜２の厚さ分だけエッチングされているトレンチ
部はコレクタコンタクト２３より深くなる（３０００〜
６０００オングストローム）。なお、ここでコレクタ領
域からの引き出し電極を形成するコレクタコンタクト部
２３の深さはコレクタ領域６よりも浅く形成することが
必要である（第１０図）。
エッチングしてバイポーラトランジスタのエミッタ電極
２６、ＰＭＯＳのゲート電極２７，ＮＭＯＳのゲート電
極２８およびダイレクトコンタクト引き出し電極２９を
形成する。またこの際にトレンチ１０およびコレクタコ
ンタクト２３の基板もエッチングされてトレンチ深さを
深くすることができる。この場合、あらかじめフィール
ド酸化膜２の厚さ分だけエッチングされているトレンチ
部はコレクタコンタクト２３より深くなる（３０００〜
６０００オングストローム）。なお、ここでコレクタ領
域からの引き出し電極を形成するコレクタコンタクト部
２３の深さはコレクタ領域６よりも浅く形成することが
必要である（第１０図）。
【００３５】その後、酸化膜を１０００〜２０００オン
グストローム堆積し、異方性のドライエッチングを行っ
てエミッタ電極２６、ＣＭＯＳのゲート電極２７、２
８、ダイレクトコンタクト引き出し電極２９のそれぞれ
の側壁にサイドウォール３０を形成する。次に、バイポ
ーラトランジスタの外部ベース領域７、ＰＭＯＳのゲー
ト電極２７、ソースおよびドレイン領域３１へ、ドーズ
量５×１０15〜１×１０ 16ｃｍ-2でボロンをイオン注入
する。一方、バイポーラトランジスタのエミッタ電極２
６およびコレクタ拡散層３２、ＮＭＯＳのゲート電極２
８、ソースおよびドレイン領域３３、ダイレクトコンタ
クト引き出し電極２９には１〜２×１０16ｃｍ-3でヒ素
をイオン注入する。尚、Ｎ型不純物としてはリンを用い
ても良い。
グストローム堆積し、異方性のドライエッチングを行っ
てエミッタ電極２６、ＣＭＯＳのゲート電極２７、２
８、ダイレクトコンタクト引き出し電極２９のそれぞれ
の側壁にサイドウォール３０を形成する。次に、バイポ
ーラトランジスタの外部ベース領域７、ＰＭＯＳのゲー
ト電極２７、ソースおよびドレイン領域３１へ、ドーズ
量５×１０15〜１×１０ 16ｃｍ-2でボロンをイオン注入
する。一方、バイポーラトランジスタのエミッタ電極２
６およびコレクタ拡散層３２、ＮＭＯＳのゲート電極２
８、ソースおよびドレイン領域３３、ダイレクトコンタ
クト引き出し電極２９には１〜２×１０16ｃｍ-3でヒ素
をイオン注入する。尚、Ｎ型不純物としてはリンを用い
ても良い。
【００３６】その後、８５０〜９００℃の窒素雰囲気中
で熱処理を行って、イオン注入した不純物を活性化す
る。このとき、バイポーラトランジスタのエミッタ電極
２６では多結晶シリコン層２５から、ベース領域５にヒ
素が拡散し、エミッタ領域３４が形成される。また、Ｐ
ＭＯＳのゲート電極２７では多結晶シリコン層２５から
多結晶シリコン層２２へボロンが拡散してＰ型電極が形
成される。一方、ＮＭＯＳのゲート電極２８では多結晶
シリコン層２５から多結晶シリコン層２２へヒ素が拡散
してＮ型電極が形成される。さらにダイレクトコンダク
ト引き出し電極２９においては、多結晶シリコン層２５
からシリコン基板へヒ素が拡散し接触抵抗が低減される
（第１１図）。
で熱処理を行って、イオン注入した不純物を活性化す
る。このとき、バイポーラトランジスタのエミッタ電極
２６では多結晶シリコン層２５から、ベース領域５にヒ
素が拡散し、エミッタ領域３４が形成される。また、Ｐ
ＭＯＳのゲート電極２７では多結晶シリコン層２５から
多結晶シリコン層２２へボロンが拡散してＰ型電極が形
成される。一方、ＮＭＯＳのゲート電極２８では多結晶
シリコン層２５から多結晶シリコン層２２へヒ素が拡散
してＮ型電極が形成される。さらにダイレクトコンダク
ト引き出し電極２９においては、多結晶シリコン層２５
からシリコン基板へヒ素が拡散し接触抵抗が低減される
（第１１図）。
【００３７】次に、上述の工程で形成した素子上に、層
間絶縁膜１５を堆積し、これを研磨平坦化した後、コン
タクト１６内にタングステンプラグ１７を形成し、各金
属配線１８を形成すると第１２図に示す半導体装置が得
られる。
間絶縁膜１５を堆積し、これを研磨平坦化した後、コン
タクト１６内にタングステンプラグ１７を形成し、各金
属配線１８を形成すると第１２図に示す半導体装置が得
られる。
【００３８】上記方法を用いれば、第１の実施例同様に
工程追加なしでトレンチ分離を形成できるだけでなく、
トレンチを形成したコレクタコンタクト部にタングステ
ンプラグを接続して配線を行っているため、工程数の削
減と同時にコレクタ抵抗も低減できる。さらに同一の工
程でダイレクトコンタクト引き出し電極も同時形成でき
る。
工程追加なしでトレンチ分離を形成できるだけでなく、
トレンチを形成したコレクタコンタクト部にタングステ
ンプラグを接続して配線を行っているため、工程数の削
減と同時にコレクタ抵抗も低減できる。さらに同一の工
程でダイレクトコンタクト引き出し電極も同時形成でき
る。
【００３９】なお、上述した実施例において、導入する
不純物の導電型を入れ替えても、従来製造方法で生じて
いた問題を解決できることは言うまでもない。
不純物の導電型を入れ替えても、従来製造方法で生じて
いた問題を解決できることは言うまでもない。
【００４０】
【発明の効果】以上のように本発明によれば、トレンチ
分離形成のため追加工程が全く不要となり従来例と比べ
ると第２２図に示すように大幅に工程数を削減できる。
分離形成のため追加工程が全く不要となり従来例と比べ
ると第２２図に示すように大幅に工程数を削減できる。
【図１】本発明の第１の実施例における第１の製造工程
断面図である。
断面図である。
【図２】本発明の第１の実施例における第２の製造工程
断面図である。
断面図である。
【図３】本発明の第１の実施例における第３の製造工程
断面図である。
断面図である。
【図４】本発明の第１の実施例における第４の製造工程
断面図である。
断面図である。
【図５】本発明の第１の実施例における最終工程断面図
である。
である。
【図６】本発明の第１の実施例における第２の製造工程
における平面図である。
における平面図である。
【図７】本発明の第２の実施例における第１の製造工程
断面図である。
断面図である。
【図８】本発明の第２の実施例における第２の製造工程
断面図である。
断面図である。
【図９】本発明の第２の実施例における第３の製造工程
断面図である。
断面図である。
【図１０】本発明の第２の実施例における第４の製造工
程断面図である。
程断面図である。
【図１１】本発明の第２の実施例における第５の製造工
程断面図である。
程断面図である。
【図１２】本発明の第２の実施例における第６の製造工
程断面図である。
程断面図である。
【図１３】第１の従来の技術における第１の製造工程断
面図である。
面図である。
【図１４】第１の従来の技術における第２の製造工程断
面図である。
面図である。
【図１５】第１の従来の技術における第３の製造工程断
面図である。
面図である。
【図１６】第１の従来の技術における第４の製造工程断
面図である。
面図である。
【図１７】第１の従来の技術における第５の製造工程断
面図である。
面図である。
【図１８】第１の従来の技術における第６の製造工程断
面図である。
面図である。
【図１９】第２の従来の技術における第１の製造工程断
面図である。
面図である。
【図２０】第２の従来の技術における第２の製遣工程断
面図である。
面図である。
【図２１】第２の従来の技術における第３の製造工程断
面図である。
面図である。
【図２２】トレンチ製造のために追加する必要がある工
程数を従来の製造法と比較した図図である。
程数を従来の製造法と比較した図図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ 酸化膜 ４ Ｎ型コレクタ引き出し領域 ５ 真性ベース領域 ６ コレクタ領域 ７ 外部ベース領域 ８ 酸化膜 ９ レジスト １０ トレンチ １１ エミッタコンタクト １２ 多結晶シリコン層 １３ 多結晶シリコンサイドウォール １４ エミッタ領域 １５ 層間絶縁膜 １６ コンタクト １７ タングステンプラグ １８ 金属配線 １９ Ｎウェル ２０ Ｐウェル ２１ 多結晶シリコン層 ２２ レジスト ２３ コレクタコンタクト ２４ ダイレクトコンタクト ２５ 多結晶シリコン層 ２６ エミッタ電極 ２７ ＰＭＯＳのゲート電極 ２８ ＮＭＯＳのゲート電極 ２９ ダイレクトコンタクト引き出し電極 ３０ サイドウオール ３１ ＰＭＯＳのソース、ドレイン ３２ コレクタ拡散層 ３３ ＮＭＯＳのソース、ドレイン ３４ エミッタ領域 ３５ 酸化膜 ３６ 酸化膜 ３７ 多結晶シリコン層 ３８ 窒化膜 ３９ 酸化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 21/8249 H01L 21/8222 H01L 27/08 H01L 27/082
Claims (5)
- 【請求項１】 半導体基板の主表面上に活性領域を画定
する分離領域となる第１の絶縁膜を形成する工程と、全
面に第２の絶縁膜を形成する工程と、第１のマスク工程
で前記第１の絶縁膜を前記半導体基板表面が露出するま
でエッチングしてトレンチを形成する工程と同時に前記
第２の絶緑膜に前記半導体基板に達する接続孔を形成す
る工程と、全面に第１の多結晶シリコン層を形成する工
程と、第２のマスク工程で前記第１の多結晶シリコン層
をエッチングしてバイポーラトランジスタのエミッタ電
極を形成すると同時に前記トレンチ底部の半導体基板を
エッチングする工程とを備えた半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、第１のマスク工程でバイポーラトランジスタの
コレクタ部を開口する工程を含むことを特徴とする半導
体装置の製造方法。 - 【請求項３】 バイポーラと相補型ＭＯＳトランジスタ
とが同一基板上に形成された半導体集積回路において、
半導体基板の主表面上に活性領域を画定する分離領域と
なる第１の絶縁膜を形成する工程と、ＭＯＳのゲート酸
化膜となる第２の絶縁膜を形成する工程と、全面に第１
の多結晶シリコン層を形成する工程と、第１のマスク工
程において前記第１の多結晶シリコン層および前記第２
の絶縁膜に前記半導体基板に達する第１の接続孔と同時
に前記第１の絶緑膜に前記半導体基板に達するトレンチ
を同時に形成する工程と、全面に第２の多結晶シリコン
層を形成する工程と、第２のマスク工程において前記第
１および第２の多結晶シリコン層をエッチングしてバイ
ポーラトランジスタのエミッタ電極と相補型ＭＯＳトラ
ンジスタのゲート電極を形成すると同時に前記トレンチ
底部の半導体基板をエッチングする工程とを備えた半導
体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、第１のマスク工程でバイポーラトランジスタの
コレクタ部にある前記第２の絶縁膜および前記第１の多
結晶シリコン層も同時にエッチングする工程と、第２の
マスク工程でコレクタ部の前記半導体基板をエッチング
することを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項３記載の半導体装置の製造方法に
おいて、第１のマスク工程でＣＭＯＳ部拡散層上の一部
の前記第１の絶縁膜および前記第２の多結晶シリコン層
も同時にエッチングする工程と、第２のマスク工程で前
記ＣＭＯＳ部拡散層上に前記第２の多結晶シリコンを選
択的に残すことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9226649A JP3063832B2 (ja) | 1997-08-22 | 1997-08-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9226649A JP3063832B2 (ja) | 1997-08-22 | 1997-08-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1167944A JPH1167944A (ja) | 1999-03-09 |
| JP3063832B2 true JP3063832B2 (ja) | 2000-07-12 |
Family
ID=16848499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9226649A Expired - Fee Related JP3063832B2 (ja) | 1997-08-22 | 1997-08-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063832B2 (ja) |
-
1997
- 1997-08-22 JP JP9226649A patent/JP3063832B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1167944A (ja) | 1999-03-09 |
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Legal Events
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|---|---|---|---|
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