JP3712616B2 - 部分的に半導体基板中に延在する配線をもつ半導体素子の製造方法 - Google Patents
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Description
【０００１】
本発明は、部分的に基板中に延在する配線をもつ半導体素子の製造方法に関する。部分的に基板に延びる配線をもつ半導体素子は、たとえば DE 35 02 713 A1 および DE-AS 16 14 250 から公知である。
【０００２】
集積回路たとえばＣＭＯＳ回路は、多数のプロセスステップによって製造される。この場合、それらの回路の製造コストはプロセスの複雑さや物理的な処理時間によって決まる。非常に複雑なコンポーネントであると、製品のプロセス進行のために数１００の個別のプロセスステップや多数の日数を要することが多い。
【０００３】
この場合、プロセスステップの一部分を、個々のアクティブな構成素子を互いに結線したり「外界」への集積回路の接続を確保したりする配線の形成に費やさなければならない。このようなコネクションは通常、アルミニウムから成る１つまたは複数の導体路平面によって実現される。
【０００４】
しかしながら、アルミニウムから成る導体路平面が高価すぎるとともにスペースをとりすぎるような用途が存在する。しかもアルミニウム配線によって実現されている集積回路は、外部からの操作やあとからの回路分析に対して十分には保護されていない。
【０００５】
集積回路の操作を行えるようにするためには通例、集積回路をまずはじめに分析する必要がある。そのためには層ごとに、各配線平面の間のパッシベーション層もしくはアイソレーション層をはがさなければならず、そのようにして露出した配線平面を調べることができるようになる。その際、配線平面がアルミニウム配線として設けられていると、そのような回路分析を比較的簡単に実行できてしまう。
【０００６】
したがって本発明の課題は、部分的に基板中に延在している配線をもつ半導体素子の製造方法ならびにその方法によって製造可能な半導体素子において、集積回路の分析ならびにあとからの操作を非常に難しくすることにある。さらにこのような配線の形成方法をトランジスタの製造方法にできるかぎり良好に整合させるようにし、さらにできるかぎり僅かな余分なプロセスステップしか必要としないようにする。
【０００７】
この課題は、請求項１記載の方法によって解決される。従属請求項、実施例の説明ならびに添付の図面には、本発明のその他の有利な実施形態や着想が示されている。
【０００８】
本発明によれば、半導体基板中に延在している少なくとも１つの導電性コネクションと、半導体基板上に延在している導電性コネクションが設けられ、少なくとも２つの導電型のＭＯＳＦＥＴの製造方法に整合されている、少なくとも部分的に半導体基板中に延在している配線をもつ半導体素子の製造方法が提供される。そして本発明による方法は以下のステップを有している。すなわち、
ａ）第１導電型のＭＯＳＦＥＴのための第２の導電型をもつ第１の領域と、第２導電型のＭＯＳＦＥＴのための第１の導電型をもつ第２の領域を少なくとも有する半導体基板を用意し、
ｂ）前記第１の領域と前記第２の領域を含む前記半導体基板上に酸化物から成る第１のアイソレーション層を被着し、
ｃ）第１の導電型のドーパントを前記第１の領域において、半導体基板中に延在する導電性コネクションと半導体基板上に延在する導電性コネクションとの交点にあとからなる領域に取り込み、および／または、第２の導電型のドーパントを前記第２の領域において、半導体基板中に延在する導電性コネクションと半導体基板上に延在する導電性コネクションとの交点にあとからなる領域に取り込み、
ｄ）前記第１のアイソレーション層上に導電層を被着し、
ｅ）ホト技術により第１のマスクを被着し、該第１のマスクによって第２の領域を完全に覆い、第１の領域では形成すべき第１導電型のＭＯＳＦＥＴのゲート路だけを覆い、必要に応じて半導体基板上に延在する導電性コネクションを覆い、
ｆ）前記導電層を第２のアイソレーション層に変えるかまたは取り除き、少なくとも第１の導電型のドーパントを半導体基板に取り込むため、前記第１のマスクを使用し、
ｆ′）該第１のマスクを除去し、
ｇ）ホト技術により第２のマスクを被着し、該第２のマスクによって第１の領域を完全に覆い、第２の領域では形成すべき第２導電型のＭＯＳＦＥＴのゲート路だけを覆い、必要に応じて半導体基板上に延在する導電性コネクションを覆い、
ｈ）前記導電層を第２のアイソレーション層に変えるかまたは除去し、第２の導電型のドーパントを半導体基板に取り込むため、前記第２のマスクを使用し、
ｉ）温度を高めることで、前記交点の領域において第１または第２のマスクを用いて取り込まれたドーパントにより、半導体基板中に延在する導電性コネクションを形成する。
【０００９】
このステップは必ずしも上述の順序で実行しなくてもよく、殊にステップｂ）、ｃ）の順序を交換してもよい。このようにして製造された本発明による半導体素子によれば、ゲート平面の下方で低抵抗のアンダーパスを実現することができ、これによってあとからの回路分析が非常に難しくなる。したがって本発明による半導体素子によって、外部からの操作に対し高度なセキュリティが重要となる使用法が可能となる。
【００１０】
さらに本発明による方法のもつ利点は、少なくとも２つのトランジスタタイプたとえばＰＭＯＳトランジスタとＮＭＯＳトランジスタならびに基板中に延びる配線を形成するために３つのホト平面しか必要とされないのに対し、従来の製造方法によれば一般に６つまたはそれよりも多くのホト平面が必要とされる。本発明による方法によれば、ゲート路もしくは基板上に延在するコネクションのパターニングのため、およびドーパントを取り込むための領域においてそれぞれ、ソース／ドレイン領域もしくは基板中に延在するコネクションを形成する目的で、ホト技術を用いて形成されたマスクが用いられる。３つのホト平面を節約することにより、プロセスの流れがさらに格段に簡単になり速度が上がり、その結果、低コストの製造を保証することができる。したがってこのような集積回路を、低い製造コストが殊に重要となる用途に使うことができる。
【００１１】
本発明による方法によれば第１の領域と第２の領域との間に、２つのマスクで覆われない領域が設けられている。このようにすれば、導電層の平面において実際に設けられているコネクションだけによって、第１の領域と第２の領域との間に導電接続が確立されるようになる。
【００１２】
さらに、導電層に保護層たとえば酸化窒化酸化層を被着すると有利であり、この層はマスクの被着後、マスクに従い除去される。同様に、導電層がポリシリコン層であると有利である。
【００１３】
本発明の１つの実施形態によれば、ポリシリコン層は酸化により第２のアイソレーション層に変えられる。この場合、殊に有利であるのは、ポリシリコン層を第２のアイソレーション層に変える際、ポリシリコン層の一部分を除去し、残された部分を酸化により酸化シリコン層に変えることである。
【００１４】
さらに有利であるのは、ドーパントをインプランテーションおよびそれに続く熱処理によって半導体基板中に取り込むことである。その際にたとえば、ポリシリコン層の酸化時に行われるプロセス温度の上昇をドーパントの取り込みに利用することができる。
【００１５】
また、有利には、第１の領域と第２の領域がそれぞれ、基板コンタクトのために設けられている領域をもっており、その際、基板コンタクトの設けられている第２の領域内の領域の上で第１のマスクが開口部を有しており、基板コンタクトの設けられている第１の領域内の領域はこの第１のマスクで覆われている。また、基板コンタクトの設けられている第１の領域内の領域の上で第２のマスクが開口部を有しており、基板コンタクトの設けられている第２の領域内の領域はこの第２のマスクで覆われている。
【００１６】
さらに有利には、形成すべきトランジスタが配置されることになる所定の領域に、各トランジスタを境界づけるアイソレーションゾーンたとえばＬｏｃｏｓアイソレーションまたはシャロウトレンチアイソレーションが設けられている。
【００１７】
次に、図面を参照しながら本発明について詳しく説明する。
【００１８】
図１〜図５は、本発明による方法の種々の段階を示す断面図である。
【００１９】
図６および図７は、図４に断面図として示されている構造を上から見た図である。
【００２０】
図１には、本発明による方法の出発点として準備される半導体基板１が示されている。ｐ導電型半導体基板１にｎ導電型のウェルが設けられている。これによればｎ導電型ウェル２の広がりによって、あとで導電性コネクションとしてｐ拡散を受け入れる１つの領域３が規定される。さらに半導体基板１にはｐ導電型ウェル４も設けられている。これによればｐ導電側ウェル４の広がりによって同様に、あとで導電性コネクションとしてｎ拡散を受け入れる１つの領域５が規定される。
【００２１】
さらにＬｏｃｏｓアイソレーション６が設けられており、それらによって個々のコネクションが横方向で相互に分離されている。その際、アイソレーションを改善するため、Ｌｏｃｏｓアイソレーションの下にさらにフィールドインプランテーション７を設けることができる。
【００２２】
このようにしてまえもって構造化されている半導体基板１に基づき、各Ｌｏｃｏｓアイソレーション間にアイソレーション層として酸化物層８が半導体基板１上に被着される。この酸化物層８はあとで半導体基板１の他の領域において、これから生成すべきトランジスタ（図示せず）のためのゲート酸化物として用いられる。図１には、その結果として生じた構造が示されている。
【００２３】
次にホト技術を用いて、ホウ素原子３３が半導体基板１のｎ導電型ウェル２に注入される（注入エネルギー２０ｋｅＶ、注入量２*１０１４ｃｍ- ２）。この場合、ホウ素原子は領域２３に注入され、この領域はあとで、半導体基板中に延在する導電性コネクション２４と半導体基板上に延在する導電性コネクション１４（図６参照）との交点を成す。
【００２４】
さらに別のホト技術を用いて、リン原子３５がｐ半導体基板１のｐ導電型ウェル４に注入される（注入エネルギー２０ｋｅＶ、注入量２*１０１４ｃｍ- ２）。この場合、リン原子は領域２５に注入され、この領域はあとで、半導体基板中に延在する導電性コネクション２４と半導体基板上に延在する導電性コネクション１８（図６参照）との交点を成す。このようにして得られた状態が図２に描かれている。
【００２５】
ついでＣＶＤデポジットにより、ポリシリコン層１０が導電層として酸化物層８およびＬｏｃｏｓアイソレーション６の上に被着される。この場合、ポリシリコン層１０はたとえば１５０ｎｍの厚さをもち、２．０ １０２０ｃｍ- ３のｎ＋ドーピングである。このドーピングはその場的に（instiue）デポジット中、あとから注入を追加することにより、あるいはいわゆるＰＯＣＬ被覆によって行うことができる。その後、ポリシリコン層１０上に酸化窒化層がデポジットされ、この場合、酸化窒化層からあとで酸化により酸化窒化酸化層１１が保護層として生じる。
【００２６】
次にホト技術を用いて、第１のマスク１２が酸化窒化酸化層１１に被着される。この場合、第１のマスク１２はｎ導電型ウェル２の上方で実質的にコネクション１４だけを覆う一方、ｐ導電型ウェル４はほぼ完全に覆われる。
【００２７】
両方のウェル２と４との間の領域１９の上方では（図４参照）マスク１２はいくらか引き戻されており、その結果、この領域も露出したままである。
【００２８】
このマスク１２に従い、酸化窒化酸化層１１において露出している部分がエッチングにより取り除かれる。さらにこの第１のマスク１２に従い、ポリシリコン層１０において露出している部分が所定の厚さまで取り除かれる。さらにこの第１のマスク１２に従い、ホウ素原子１５が半導体基板１およびＬｏｃｏｓアイソレーション６に注入される（注入エネルギー２０ｋｅＶ、注入量２*１０１５ｃｍ- ２）。Ｌｏｃｏｓアイソレーションに注入されたホウ素原子はこれ以降なにも役割を果たさないので、図３では半導体基板１に注入されたホウ素原子だけしか示されていない。
【００２９】
その際、マスク１２をすでに保護層１１のパターニング後あるいは導電層１０のパターニング後に除去してもよいが、ドーパント注入が完了するまでマスク１２をそのままにしておくのが有利である。このようにして、半導体表面上に僅かなトポロジーの相違しか引き起こさないごく薄い導電層を使用することができる。
【００３０】
ホウ素の注入が完了すると第１のマスク１２が取り除かれ、別のホト技術によって第２のマスク１７が被着される。この場合、第２のマスク１７はｐ導電型ウェル４の上でコネクション１８だけを覆う一方、ｎ導電型ウェル２はほぼ完全に覆われる。
【００３１】
両方のウェル２と４との間の領域１９（図４参照）の上ではマスク１７はいくらか引き戻されており、その結果、この領域も露出している。
【００３２】
この第２のマスク１７に従い、酸化窒化酸化層１１においてまだ存在しておりいまのところ露出している部分がエッチングによって取り除かれる。さらにこの第２のマスク１７に従い、ポリシリコン層１０においてまだ存在しており露出している部分１０がまえもって定められた厚さまで除去される。その結果としてとりわけ、両方のマスクによって覆われていなかった第１の領域と第２の領域との間の領域１９において、ポリシリコン層１０が完全に除去されるようになる。
【００３３】
さらにこの第２のマスク１７に従い、リン原子および／またはヒ素原子２０が半導体基板１およびＬｏｃｏｓアイソレーション６に注入される（リン：注入エネルギー１３０ｋｅＶ、注入量１*１０１４ｃｍ- ２、ヒ素：注入エネルギー１５０ｋｅＶ、注入量２*１０１５ｃｍ- ２）。Ｌｏｃｏｓアイソレーション６に注入されたドーパント原子はこれ以降なにも役割を果たさないので、図４には半導体基板１に注入されたドーパント原子だけしか示されていない。
【００３４】
リン／ヒ素の注入が完了すると第２のマスク１７が取り除かれ、それに続いて、まだ存在しており保護層１１によって保護されていないポリシリコン１０の酸化が行われ、その結果、酸化層２２が第２のアイソレーション層として生じる。この場合、酸化窒化酸化層１１によって覆われているコネクション１４，１８は酸化されない。ポリシリコン層１０の酸化はたとえば、８０分にわたり約９５０゜Ｃの温度の湿った雰囲気において行われる。このように温度を高めることは、ホウ素もしくはリン／ヒ素を半導体基板に打ち込むためにも同時に役立ち、そのようにすることで半導体基板中に延在する導電性コネクション２４を形成することができる。
【００３５】
この場合、ドーパントの濃度は、半導体基板中に延在する導電性コネクション２４が交点３２，３４の領域２３，２５において十分な導電性をもつように選定される。これによって、交点３２，３４におけるトランジスタの形成が回避される。このようにして得られる状態が図５に示されている。
【００３６】
本発明による方法の別の実施形態によれば、ポリシリコン層１０はエッチング中、まえもって定められた厚さまでしか取り除かれないのではなく、完全に除去される。その結果、残されたポリシリコンの転換のための長い酸化ステップはもはや不要となる。この場合、ドーパントを半導体基板に打ち込むためにごく短い熱処理だけしか実行されない（９５０゜Ｃで約２０分間）。
【００３７】
図６には、図５に断面図で示されている構造を上から見た図が示されている。図５に示されている構造は、図６のラインＡＡ′に沿ってカットして切り開いた様子を示している。
【００３８】
ここに示されているようにゲート路１４，１８は半導体基板１上を延びる導電性コネクションを成しており、これはたとえば２つのトランジスタ（図示せず）のゲート電極を互いに接続している。これに対し、あとのプロセスステップでコンタクトホールにより個所３０において接触接続される拡散領域２４は、半導体基板１中に延びる導電性コネクションを成している。
【００３９】
このようにして製造された集積回路の分析をだれかが試みようとした場合、その者には図６の平面図に示されている配線がＣＭＯＳテクノロジーにおける２つのトランジスタの配置として現れる。相違点は領域２３と２５におけるドーピング濃度によってしか生じない。とはいえこのドーピング濃度は、あとからであると非常に手間をかけることによってしか確かめられない。したがって集積回路をあとから操作するのも非常に難しい。
【００４０】
図７にも本発明による配置構成の平面図が示されており、これによればライン上に拡散領域２４が位置している。この場合、ラインＡＡ′は図６よりも延びている。これに対しゲート路１４，１８は互いに角度を成して配置されている。
【００４１】
ついで、第１の金属化平面を形成する目的で、別のアイソレーション層たとえばＢＰＳＧおよび別の導電層たとえばアルミニウムのデポジットが行われる。製造すべき回路の複雑さに応じて、別のアイソレーション層および別の導電層を被着することができる。しかし簡単な回路については１つの金属化平面で十分であり、したがってその場合には１つのパシベーション層をデポジットすることができる。
【図面の簡単な説明】
【図１】 本発明による方法の種々の段階を示す断面図である。
図１〜図５は、本発明による方法の種々の段階を示す断面図である。
【図２】 本発明による方法の種々の段階を示す断面図である。
【図３】 本発明による方法の種々の段階を示す断面図である。
【図４】 本発明による方法の種々の段階を示す断面図である。
【図５】 本発明による方法の種々の段階を示す断面図である。
【図６】 図４に断面図として示されている構造を上から見た図である。
【図７】 図４に断面図として示されている構造を上から見た図である。
本発明は、部分的に基板中に延在する配線をもつ半導体素子の製造方法に関する。部分的に基板に延びる配線をもつ半導体素子は、たとえば DE 35 02 713 A1 および DE-AS 16 14 250 から公知である。
【０００２】
集積回路たとえばＣＭＯＳ回路は、多数のプロセスステップによって製造される。この場合、それらの回路の製造コストはプロセスの複雑さや物理的な処理時間によって決まる。非常に複雑なコンポーネントであると、製品のプロセス進行のために数１００の個別のプロセスステップや多数の日数を要することが多い。
【０００３】
この場合、プロセスステップの一部分を、個々のアクティブな構成素子を互いに結線したり「外界」への集積回路の接続を確保したりする配線の形成に費やさなければならない。このようなコネクションは通常、アルミニウムから成る１つまたは複数の導体路平面によって実現される。
【０００４】
しかしながら、アルミニウムから成る導体路平面が高価すぎるとともにスペースをとりすぎるような用途が存在する。しかもアルミニウム配線によって実現されている集積回路は、外部からの操作やあとからの回路分析に対して十分には保護されていない。
【０００５】
集積回路の操作を行えるようにするためには通例、集積回路をまずはじめに分析する必要がある。そのためには層ごとに、各配線平面の間のパッシベーション層もしくはアイソレーション層をはがさなければならず、そのようにして露出した配線平面を調べることができるようになる。その際、配線平面がアルミニウム配線として設けられていると、そのような回路分析を比較的簡単に実行できてしまう。
【０００６】
したがって本発明の課題は、部分的に基板中に延在している配線をもつ半導体素子の製造方法ならびにその方法によって製造可能な半導体素子において、集積回路の分析ならびにあとからの操作を非常に難しくすることにある。さらにこのような配線の形成方法をトランジスタの製造方法にできるかぎり良好に整合させるようにし、さらにできるかぎり僅かな余分なプロセスステップしか必要としないようにする。
【０００７】
この課題は、請求項１記載の方法によって解決される。従属請求項、実施例の説明ならびに添付の図面には、本発明のその他の有利な実施形態や着想が示されている。
【０００８】
本発明によれば、半導体基板中に延在している少なくとも１つの導電性コネクションと、半導体基板上に延在している導電性コネクションが設けられ、少なくとも２つの導電型のＭＯＳＦＥＴの製造方法に整合されている、少なくとも部分的に半導体基板中に延在している配線をもつ半導体素子の製造方法が提供される。そして本発明による方法は以下のステップを有している。すなわち、
ａ）第１導電型のＭＯＳＦＥＴのための第２の導電型をもつ第１の領域と、第２導電型のＭＯＳＦＥＴのための第１の導電型をもつ第２の領域を少なくとも有する半導体基板を用意し、
ｂ）前記第１の領域と前記第２の領域を含む前記半導体基板上に酸化物から成る第１のアイソレーション層を被着し、
ｃ）第１の導電型のドーパントを前記第１の領域において、半導体基板中に延在する導電性コネクションと半導体基板上に延在する導電性コネクションとの交点にあとからなる領域に取り込み、および／または、第２の導電型のドーパントを前記第２の領域において、半導体基板中に延在する導電性コネクションと半導体基板上に延在する導電性コネクションとの交点にあとからなる領域に取り込み、
ｄ）前記第１のアイソレーション層上に導電層を被着し、
ｅ）ホト技術により第１のマスクを被着し、該第１のマスクによって第２の領域を完全に覆い、第１の領域では形成すべき第１導電型のＭＯＳＦＥＴのゲート路だけを覆い、必要に応じて半導体基板上に延在する導電性コネクションを覆い、
ｆ）前記導電層を第２のアイソレーション層に変えるかまたは取り除き、少なくとも第１の導電型のドーパントを半導体基板に取り込むため、前記第１のマスクを使用し、
ｆ′）該第１のマスクを除去し、
ｇ）ホト技術により第２のマスクを被着し、該第２のマスクによって第１の領域を完全に覆い、第２の領域では形成すべき第２導電型のＭＯＳＦＥＴのゲート路だけを覆い、必要に応じて半導体基板上に延在する導電性コネクションを覆い、
ｈ）前記導電層を第２のアイソレーション層に変えるかまたは除去し、第２の導電型のドーパントを半導体基板に取り込むため、前記第２のマスクを使用し、
ｉ）温度を高めることで、前記交点の領域において第１または第２のマスクを用いて取り込まれたドーパントにより、半導体基板中に延在する導電性コネクションを形成する。
【０００９】
このステップは必ずしも上述の順序で実行しなくてもよく、殊にステップｂ）、ｃ）の順序を交換してもよい。このようにして製造された本発明による半導体素子によれば、ゲート平面の下方で低抵抗のアンダーパスを実現することができ、これによってあとからの回路分析が非常に難しくなる。したがって本発明による半導体素子によって、外部からの操作に対し高度なセキュリティが重要となる使用法が可能となる。
【００１０】
さらに本発明による方法のもつ利点は、少なくとも２つのトランジスタタイプたとえばＰＭＯＳトランジスタとＮＭＯＳトランジスタならびに基板中に延びる配線を形成するために３つのホト平面しか必要とされないのに対し、従来の製造方法によれば一般に６つまたはそれよりも多くのホト平面が必要とされる。本発明による方法によれば、ゲート路もしくは基板上に延在するコネクションのパターニングのため、およびドーパントを取り込むための領域においてそれぞれ、ソース／ドレイン領域もしくは基板中に延在するコネクションを形成する目的で、ホト技術を用いて形成されたマスクが用いられる。３つのホト平面を節約することにより、プロセスの流れがさらに格段に簡単になり速度が上がり、その結果、低コストの製造を保証することができる。したがってこのような集積回路を、低い製造コストが殊に重要となる用途に使うことができる。
【００１１】
本発明による方法によれば第１の領域と第２の領域との間に、２つのマスクで覆われない領域が設けられている。このようにすれば、導電層の平面において実際に設けられているコネクションだけによって、第１の領域と第２の領域との間に導電接続が確立されるようになる。
【００１２】
さらに、導電層に保護層たとえば酸化窒化酸化層を被着すると有利であり、この層はマスクの被着後、マスクに従い除去される。同様に、導電層がポリシリコン層であると有利である。
【００１３】
本発明の１つの実施形態によれば、ポリシリコン層は酸化により第２のアイソレーション層に変えられる。この場合、殊に有利であるのは、ポリシリコン層を第２のアイソレーション層に変える際、ポリシリコン層の一部分を除去し、残された部分を酸化により酸化シリコン層に変えることである。
【００１４】
さらに有利であるのは、ドーパントをインプランテーションおよびそれに続く熱処理によって半導体基板中に取り込むことである。その際にたとえば、ポリシリコン層の酸化時に行われるプロセス温度の上昇をドーパントの取り込みに利用することができる。
【００１５】
また、有利には、第１の領域と第２の領域がそれぞれ、基板コンタクトのために設けられている領域をもっており、その際、基板コンタクトの設けられている第２の領域内の領域の上で第１のマスクが開口部を有しており、基板コンタクトの設けられている第１の領域内の領域はこの第１のマスクで覆われている。また、基板コンタクトの設けられている第１の領域内の領域の上で第２のマスクが開口部を有しており、基板コンタクトの設けられている第２の領域内の領域はこの第２のマスクで覆われている。
【００１６】
さらに有利には、形成すべきトランジスタが配置されることになる所定の領域に、各トランジスタを境界づけるアイソレーションゾーンたとえばＬｏｃｏｓアイソレーションまたはシャロウトレンチアイソレーションが設けられている。
【００１７】
次に、図面を参照しながら本発明について詳しく説明する。
【００１８】
図１〜図５は、本発明による方法の種々の段階を示す断面図である。
【００１９】
図６および図７は、図４に断面図として示されている構造を上から見た図である。
【００２０】
図１には、本発明による方法の出発点として準備される半導体基板１が示されている。ｐ導電型半導体基板１にｎ導電型のウェルが設けられている。これによればｎ導電型ウェル２の広がりによって、あとで導電性コネクションとしてｐ拡散を受け入れる１つの領域３が規定される。さらに半導体基板１にはｐ導電型ウェル４も設けられている。これによればｐ導電側ウェル４の広がりによって同様に、あとで導電性コネクションとしてｎ拡散を受け入れる１つの領域５が規定される。
【００２１】
さらにＬｏｃｏｓアイソレーション６が設けられており、それらによって個々のコネクションが横方向で相互に分離されている。その際、アイソレーションを改善するため、Ｌｏｃｏｓアイソレーションの下にさらにフィールドインプランテーション７を設けることができる。
【００２２】
このようにしてまえもって構造化されている半導体基板１に基づき、各Ｌｏｃｏｓアイソレーション間にアイソレーション層として酸化物層８が半導体基板１上に被着される。この酸化物層８はあとで半導体基板１の他の領域において、これから生成すべきトランジスタ（図示せず）のためのゲート酸化物として用いられる。図１には、その結果として生じた構造が示されている。
【００２３】
次にホト技術を用いて、ホウ素原子３３が半導体基板１のｎ導電型ウェル２に注入される（注入エネルギー２０ｋｅＶ、注入量２*１０１４ｃｍ- ２）。この場合、ホウ素原子は領域２３に注入され、この領域はあとで、半導体基板中に延在する導電性コネクション２４と半導体基板上に延在する導電性コネクション１４（図６参照）との交点を成す。
【００２４】
さらに別のホト技術を用いて、リン原子３５がｐ半導体基板１のｐ導電型ウェル４に注入される（注入エネルギー２０ｋｅＶ、注入量２*１０１４ｃｍ- ２）。この場合、リン原子は領域２５に注入され、この領域はあとで、半導体基板中に延在する導電性コネクション２４と半導体基板上に延在する導電性コネクション１８（図６参照）との交点を成す。このようにして得られた状態が図２に描かれている。
【００２５】
ついでＣＶＤデポジットにより、ポリシリコン層１０が導電層として酸化物層８およびＬｏｃｏｓアイソレーション６の上に被着される。この場合、ポリシリコン層１０はたとえば１５０ｎｍの厚さをもち、２．０ １０２０ｃｍ- ３のｎ＋ドーピングである。このドーピングはその場的に（instiue）デポジット中、あとから注入を追加することにより、あるいはいわゆるＰＯＣＬ被覆によって行うことができる。その後、ポリシリコン層１０上に酸化窒化層がデポジットされ、この場合、酸化窒化層からあとで酸化により酸化窒化酸化層１１が保護層として生じる。
【００２６】
次にホト技術を用いて、第１のマスク１２が酸化窒化酸化層１１に被着される。この場合、第１のマスク１２はｎ導電型ウェル２の上方で実質的にコネクション１４だけを覆う一方、ｐ導電型ウェル４はほぼ完全に覆われる。
【００２７】
両方のウェル２と４との間の領域１９の上方では（図４参照）マスク１２はいくらか引き戻されており、その結果、この領域も露出したままである。
【００２８】
このマスク１２に従い、酸化窒化酸化層１１において露出している部分がエッチングにより取り除かれる。さらにこの第１のマスク１２に従い、ポリシリコン層１０において露出している部分が所定の厚さまで取り除かれる。さらにこの第１のマスク１２に従い、ホウ素原子１５が半導体基板１およびＬｏｃｏｓアイソレーション６に注入される（注入エネルギー２０ｋｅＶ、注入量２*１０１５ｃｍ- ２）。Ｌｏｃｏｓアイソレーションに注入されたホウ素原子はこれ以降なにも役割を果たさないので、図３では半導体基板１に注入されたホウ素原子だけしか示されていない。
【００２９】
その際、マスク１２をすでに保護層１１のパターニング後あるいは導電層１０のパターニング後に除去してもよいが、ドーパント注入が完了するまでマスク１２をそのままにしておくのが有利である。このようにして、半導体表面上に僅かなトポロジーの相違しか引き起こさないごく薄い導電層を使用することができる。
【００３０】
ホウ素の注入が完了すると第１のマスク１２が取り除かれ、別のホト技術によって第２のマスク１７が被着される。この場合、第２のマスク１７はｐ導電型ウェル４の上でコネクション１８だけを覆う一方、ｎ導電型ウェル２はほぼ完全に覆われる。
【００３１】
両方のウェル２と４との間の領域１９（図４参照）の上ではマスク１７はいくらか引き戻されており、その結果、この領域も露出している。
【００３２】
この第２のマスク１７に従い、酸化窒化酸化層１１においてまだ存在しておりいまのところ露出している部分がエッチングによって取り除かれる。さらにこの第２のマスク１７に従い、ポリシリコン層１０においてまだ存在しており露出している部分１０がまえもって定められた厚さまで除去される。その結果としてとりわけ、両方のマスクによって覆われていなかった第１の領域と第２の領域との間の領域１９において、ポリシリコン層１０が完全に除去されるようになる。
【００３３】
さらにこの第２のマスク１７に従い、リン原子および／またはヒ素原子２０が半導体基板１およびＬｏｃｏｓアイソレーション６に注入される（リン：注入エネルギー１３０ｋｅＶ、注入量１*１０１４ｃｍ- ２、ヒ素：注入エネルギー１５０ｋｅＶ、注入量２*１０１５ｃｍ- ２）。Ｌｏｃｏｓアイソレーション６に注入されたドーパント原子はこれ以降なにも役割を果たさないので、図４には半導体基板１に注入されたドーパント原子だけしか示されていない。
【００３４】
リン／ヒ素の注入が完了すると第２のマスク１７が取り除かれ、それに続いて、まだ存在しており保護層１１によって保護されていないポリシリコン１０の酸化が行われ、その結果、酸化層２２が第２のアイソレーション層として生じる。この場合、酸化窒化酸化層１１によって覆われているコネクション１４，１８は酸化されない。ポリシリコン層１０の酸化はたとえば、８０分にわたり約９５０゜Ｃの温度の湿った雰囲気において行われる。このように温度を高めることは、ホウ素もしくはリン／ヒ素を半導体基板に打ち込むためにも同時に役立ち、そのようにすることで半導体基板中に延在する導電性コネクション２４を形成することができる。
【００３５】
この場合、ドーパントの濃度は、半導体基板中に延在する導電性コネクション２４が交点３２，３４の領域２３，２５において十分な導電性をもつように選定される。これによって、交点３２，３４におけるトランジスタの形成が回避される。このようにして得られる状態が図５に示されている。
【００３６】
本発明による方法の別の実施形態によれば、ポリシリコン層１０はエッチング中、まえもって定められた厚さまでしか取り除かれないのではなく、完全に除去される。その結果、残されたポリシリコンの転換のための長い酸化ステップはもはや不要となる。この場合、ドーパントを半導体基板に打ち込むためにごく短い熱処理だけしか実行されない（９５０゜Ｃで約２０分間）。
【００３７】
図６には、図５に断面図で示されている構造を上から見た図が示されている。図５に示されている構造は、図６のラインＡＡ′に沿ってカットして切り開いた様子を示している。
【００３８】
ここに示されているようにゲート路１４，１８は半導体基板１上を延びる導電性コネクションを成しており、これはたとえば２つのトランジスタ（図示せず）のゲート電極を互いに接続している。これに対し、あとのプロセスステップでコンタクトホールにより個所３０において接触接続される拡散領域２４は、半導体基板１中に延びる導電性コネクションを成している。
【００３９】
このようにして製造された集積回路の分析をだれかが試みようとした場合、その者には図６の平面図に示されている配線がＣＭＯＳテクノロジーにおける２つのトランジスタの配置として現れる。相違点は領域２３と２５におけるドーピング濃度によってしか生じない。とはいえこのドーピング濃度は、あとからであると非常に手間をかけることによってしか確かめられない。したがって集積回路をあとから操作するのも非常に難しい。
【００４０】
図７にも本発明による配置構成の平面図が示されており、これによればライン上に拡散領域２４が位置している。この場合、ラインＡＡ′は図６よりも延びている。これに対しゲート路１４，１８は互いに角度を成して配置されている。
【００４１】
ついで、第１の金属化平面を形成する目的で、別のアイソレーション層たとえばＢＰＳＧおよび別の導電層たとえばアルミニウムのデポジットが行われる。製造すべき回路の複雑さに応じて、別のアイソレーション層および別の導電層を被着することができる。しかし簡単な回路については１つの金属化平面で十分であり、したがってその場合には１つのパシベーション層をデポジットすることができる。
【図面の簡単な説明】
【図１】 本発明による方法の種々の段階を示す断面図である。
図１〜図５は、本発明による方法の種々の段階を示す断面図である。
【図２】 本発明による方法の種々の段階を示す断面図である。
【図３】 本発明による方法の種々の段階を示す断面図である。
【図４】 本発明による方法の種々の段階を示す断面図である。
【図５】 本発明による方法の種々の段階を示す断面図である。
【図６】 図４に断面図として示されている構造を上から見た図である。
【図７】 図４に断面図として示されている構造を上から見た図である。
Claims (11)
- 半導体基板中に延在している少なくとも１つの導電性コネクション（２４）と、半導体基板（１）上に延在している導電性コネクション（１４，１８）が設けられ、少なくとも２つの導電型のＭＯＳＦＥＴの製造方法に整合されている、少なくとも部分的に半導体基板中に延在している配線をもつ半導体素子の製造方法において、
ａ）第１導電型のＭＯＳＦＥＴのための第２の導電型をもつ第１の領域（３）と、第２導電型のＭＯＳＦＥＴのための第１の導電型をもつ第２の領域（５）を少なくとも有する半導体基板（１）を用意し、
ｂ）前記第１の領域（３）と前記第２の領域（５）を含む前記半導体基板（１）上に酸化物から成る第１のアイソレーション層（８）を被着し、
ｃ）第１の導電型のドーパントを前記第１の領域（３）において、半導体基板（１）中に延在する導電性コネクション（２４）と半導体基板（１）上に延在する導電性コネクション（１４）との交点にあとからなる領域に取り込み、および／または、第２の導電型のドーパントを前記第２の領域（５）において、半導体基板中に延在する導電性コネクション（２４）と半導体基板（１）上に延在する導電性コネクション（１８）との交点にあとからなる領域に取り込み、
ｄ）前記第１のアイソレーション層（８）上に導電層（１０）を被着し、
ｅ）ホト技術により第１のマスク（１２）を被着し、該第１のマスクによって第２の領域（５）を完全に覆い、第１の領域（３）では形成すべき第１導電型のＭＯＳＦＥＴのゲート路だけを覆い、必要に応じて半導体基板（１）上に延在する導電性コネクション（１４）を覆い、
ｆ）前記導電層（１０）を第２のアイソレーション層（２２）に変えるかまたは取り除き、少なくとも第１の導電型のドーパント（１５）を半導体基板（１）に取り込むため、前記第１のマスク（１２）を使用し、
ｆ′）該第１のマスク（１２）を除去し、
ｇ）ホト技術により第２のマスク（１７）を被着し、該第２のマスクによって第１の領域（３）を完全に覆い、第２の領域（５）では形成すべき第２導電型のＭＯＳＦＥＴのゲート路だけを覆い、必要に応じて半導体基板（１）上に延在する導電性コネクション（１８）を覆い、
ｈ）前記導電層（１０）を第２のアイソレーション層（２２）に変えるかまたは除去し、第２の導電型のドーパント（２０）を半導体基板（１）に取り込むため、前記第２のマスク（１７）を使用し、
ｉ）温度を高めることで、前記交点の領域において第１または第２のマスクを用いて取り込まれたドーパントにより、半導体基板中に延在する導電性コネクション（２４）を形成することを特徴とする、
少なくとも部分的に半導体基板中に延在している配線をもつ半導体素子の製造方法。 - 前記の第１の領域（３）と第２の領域（５）との間に、前記の両方のマスク（１２，１７）によって覆われない領域（１９）を設ける、請求項１記載の方法。
- 前記導電層（１０）の上に保護層（１１）を被着し、該保護層をマスク（１２，１７）の被着後、該マスク（１２，１７）に従って取り除く、請求項１または２記載の方法。
- 前記保護層を酸化窒化酸化層とする、請求項３記載の方法。
- 前記導電層（１０）をポリシリコン層とする、請求項１から４のいずれか１項記載の方法。
- 前記ポリシリコン層（１０）を酸化により第２のアイソレーション層（２２）に変える、請求項５記載の方法。
- 第２のアイソレーション層（２２）への前記ポリシリコン層（１０）の転換を、該ポリシリコン層（１０）の一部分を除去し、残りの部分を酸化により酸化シリコン層（２２）に変えることにより行う、請求項５記載の方法。
- ドーパント（１５，２０）を、注入およびそれに続く熱処理により半導体基板（１）に取り込む、請求項１から７のいずれか１項記載の方法。
- 前記ドーパント（１５，２０）を、ポリシリコンの酸化にあたり温度を高めることで半導体基板（１）に打ち込む、請求項８記載の方法。
- 前記の第１および第２の領域（３，５）にそれぞれ、基板コンタクトのために設けられる領域（３２，３４）をそれぞれもたせ、
前記第１のマスク（１２）によって、基板コンタクトのために設けられている第２の領域（５）内の領域（３２）の上と、基板コンタクトのために設けられている第１の領域（３）内の領域（３４）の上を覆い、
前記第２のマスク（１７）によって、基板コンタクトのために設けられている第１の領域（３）内の領域（３４）の上と、基板コンタクトのために設けられている第２の領域（５）内の領域（３２）の上を覆う、
請求項１から９のいずれか１項記載の方法。 - 前記第２の導電型をもつ第１の領域（３）と前記第１の導電型をもつ第２の領域（５）に、各ＭＯＳＦＥＴの境界を成すアイソレーションゾーン（６）を設ける、請求項１から１０のいずれか１項記載の方法。
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