JPS63129647A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63129647A JPS63129647A JP61276960A JP27696086A JPS63129647A JP S63129647 A JPS63129647 A JP S63129647A JP 61276960 A JP61276960 A JP 61276960A JP 27696086 A JP27696086 A JP 27696086A JP S63129647 A JPS63129647 A JP S63129647A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
基板に素子形成後、基板上、またはその上に形成された
配線上に半導体層を形成し、ここに導電性不純物を導入
して配線パターンを形成することにより、目で見ただけ
では回路が分からない半導体装置を提起し、回路のコピ
ーを防止する。
配線上に半導体層を形成し、ここに導電性不純物を導入
して配線パターンを形成することにより、目で見ただけ
では回路が分からない半導体装置を提起し、回路のコピ
ーを防止する。
本発明は回路のコピーを防止する対策を施した半導体装
置に関する。
置に関する。
半導体装置の高集積化、高密度化により超大規模集積回
路(VLSI)が実現し、メーカ間の競争は激化し、そ
の構成回路は秘密を必要とする部分や、場合が多くなっ
てきた。
路(VLSI)が実現し、メーカ間の競争は激化し、そ
の構成回路は秘密を必要とする部分や、場合が多くなっ
てきた。
従来の集積回路は顕微鏡で配線パターンを観察すること
により、その構成回路が分かってしまうので、何らかの
対策が望まれていた。
により、その構成回路が分かってしまうので、何らかの
対策が望まれていた。
上記問題点の解決は、基板上に被着された半導体層に導
電性不純物を導入して形成した配線パターンを有し、 該配線パターンは下地層と絶Ii層、またはpn接合に
より電気的に分離されている本発明による半導体装置に
より達成される。
電性不純物を導入して形成した配線パターンを有し、 該配線パターンは下地層と絶Ii層、またはpn接合に
より電気的に分離されている本発明による半導体装置に
より達成される。
第1図は本発明の半導体装置の構造を説明する斜視図で
ある。
ある。
図において、1!、ip型珪素(p−5i)基板で、こ
こにn型不純物を導入して拡散層配線IS、IDが形成
されている。
こにn型不純物を導入して拡散層配線IS、IDが形成
されている。
拡散層配線IS、IDは電界効果トランジスタ(FET
)のソース、ドレイン領域と、これに接続する配線層を
形成している。
)のソース、ドレイン領域と、これに接続する配線層を
形成している。
2はゲート絶縁層で熱酸化により形成された二酸化珪素
(Si(h)層である。
(Si(h)層である。
3は、例えばp型の多結晶珪素(ポリSi) N〔また
は、炭化珪素(S iC)層〕である。ここにn型不純
物を導入して形成された配線パターンとして、ゲート電
極3Gとこれに接続する拡散層配Lfa鵠が形成されて
いる。
は、炭化珪素(S iC)層〕である。ここにn型不純
物を導入して形成された配線パターンとして、ゲート電
極3Gとこれに接続する拡散層配Lfa鵠が形成されて
いる。
説明のために、図ではp−St基板1と、5i02層2
と、ポリSi層3は分離して描かれているが、もちろん
実際には密着して形成されている。
と、ポリSi層3は分離して描かれているが、もちろん
実際には密着して形成されている。
本発明は、半導体層に導電性不純物を導入して形成され
た配線パターンは見ただけではパターンが分からないこ
とを利用したものである。
た配線パターンは見ただけではパターンが分からないこ
とを利用したものである。
この半導体層が半絶縁性の場合はこの層に導入する導電
性不純物はp型でも、n型でもよいが、接続しようとす
る下地層が半導体層の場合はこの層の4電型に合わせる
。
性不純物はp型でも、n型でもよいが、接続しようとす
る下地層が半導体層の場合はこの層の4電型に合わせる
。
また、この半導体層がp (n)型の場合はこの層に導
入する導電性不純物はn (p)型にし、配線パターン
をpn接合分離にする。
入する導電性不純物はn (p)型にし、配線パターン
をpn接合分離にする。
さらに、この半導体層は下地層と絶縁層を介して電気的
に分離する。場合によっては絶縁層を省略して、配線パ
ターンと下地層とでpn接合を形成して電気的に分離す
ることもできる。
に分離する。場合によっては絶縁層を省略して、配線パ
ターンと下地層とでpn接合を形成して電気的に分離す
ることもできる。
第1図を例にとり、実施例を説明する。
第2図(1)〜(4)は本発明の詳細な説明する平面図
と断面図である。
と断面図である。
第2図(1)、(2)において、■は約IOΩcmのp
−5t基板で、この上にゲート絶縁層、およびスルー絶
縁層として熱酸化により厚さ500人のSiO□層2を
形成する。
−5t基板で、この上にゲート絶縁層、およびスルー絶
縁層として熱酸化により厚さ500人のSiO□層2を
形成する。
つぎに、n型不純物として砒素イオン(As”)を注入
して深さ3500人の拡散層配線IS、IDを形成する
。
して深さ3500人の拡散層配線IS、IDを形成する
。
Ag3の注入条件はエネルギ80 KeV 、 ドーズ
量5E14 (5X10”) cm−”である。
量5E14 (5X10”) cm−”である。
拡散層配線Is、 10はそれぞれNETのソース、ド
レイン領域と配線層を形成する。
レイン領域と配線層を形成する。
つぎに、拡散層配線IS、IDの間隔を含むFET形成
領域に硼素イオン(B゛)を注入する。
領域に硼素イオン(B゛)を注入する。
B゛の注入条件はエネルギ50 KeV 、ドーズ量5
1E12 c+n−”である。
1E12 c+n−”である。
つぎに、拡散層配線IS、IDの間隔に位置するFET
のチャネル形成領域に燐イオン(P+)か、またはAs
+の注入によりカウンタドープしてしきい値電圧(vt
h)を調整する。
のチャネル形成領域に燐イオン(P+)か、またはAs
+の注入によりカウンタドープしてしきい値電圧(vt
h)を調整する。
第2図(3)、(4)ニおいて、化学気相成長(CVD
)法により、半導体層として厚さ4000人のp型ポリ
Si層3〔または、p型SiC層〕を形成する。
)法により、半導体層として厚さ4000人のp型ポリ
Si層3〔または、p型SiC層〕を形成する。
この層のp型化は成長時にドープするか、または成長後
B゛の注入により行う。
B゛の注入により行う。
ポリSi層3にn型不純物として前と同一条件で^S゛
を注入し、配線パターンとして、ゲート電極3Gとこれ
に接続する拡散層配線3Wを形成する。
を注入し、配線パターンとして、ゲート電極3Gとこれ
に接続する拡散層配線3Wを形成する。
この後は、通常の工程により層間絶8iNを形成し、下
地層との接続部において層間綿Ii層にコンタクト孔を
開口し、基板全面にアルミニウム(^l)層を被着し、
この層をパターニングして配線を形成し、配線を覆って
カバー膜をつけてウェハプロセスを完成する。
地層との接続部において層間綿Ii層にコンタクト孔を
開口し、基板全面にアルミニウム(^l)層を被着し、
この層をパターニングして配線を形成し、配線を覆って
カバー膜をつけてウェハプロセスを完成する。
第3図は本発明の他の実施例を説明する平面図である。
図において、基板上にFET 4.5.6が形成されて
おり、これらを相互に配線する隠したい回路領域をp型
ポリSi層3で形成する。
おり、これらを相互に配線する隠したい回路領域をp型
ポリSi層3で形成する。
つぎに、所定の回路に従って、p型ポリSiJM3にP
oか、またはAs+を注入して拡散層配線部を形成する
。
oか、またはAs+を注入して拡散層配線部を形成する
。
以上詳細に説明したように本発明によれば、顕微鏡で集
積回路の配線パターンを観察することができないため、
その構成回路のコピーを防止できる。
積回路の配線パターンを観察することができないため、
その構成回路のコピーを防止できる。
第1図は本発明の半導体装置の構造を説明する斜視図、
第2図(1)〜(4)は本発明の詳細な説明する平面図
と断面図、 第3図は本発明の他の実施例を説明する平面図である。 図において、 1はp−3i基板、 Is、 10はソース、ドレイン領域と拡散層配線、2
はSiO□層、 3はポリSi層、または5iCJi、 訃は拡散層配線、 3Gはゲート電極、 4.5.6はFET
と断面図、 第3図は本発明の他の実施例を説明する平面図である。 図において、 1はp−3i基板、 Is、 10はソース、ドレイン領域と拡散層配線、2
はSiO□層、 3はポリSi層、または5iCJi、 訃は拡散層配線、 3Gはゲート電極、 4.5.6はFET
Claims (1)
- 基板上に被着された半導体層に導電性不純物を導入し
て形成した配線パターンを有し、該配線パターンは下地
層と絶縁層、またはpn接合により電気的に分離されて
いることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61276960A JPS63129647A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61276960A JPS63129647A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63129647A true JPS63129647A (ja) | 1988-06-02 |
Family
ID=17576807
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61276960A Pending JPS63129647A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63129647A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0940851A1 (en) * | 1992-07-31 | 1999-09-08 | Hughes Electronics Corporation | Integrated circuit security system and method with implanted interconnections |
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WO2000028593A1 (de) * | 1998-11-11 | 2000-05-18 | Infineon Technologies Ag | Verfahren zur herstellung eines halbleiterbauelements mit einer stückweise im substrat verlaufenden verdrahtung sowie ein mit diesem verfahren herstellbares halbleiterbauelement |
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US6774413B2 (en) | 2001-06-15 | 2004-08-10 | Hrl Laboratories, Llc | Integrated circuit structure with programmable connector/isolator |
US6791191B2 (en) | 2001-01-24 | 2004-09-14 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
US6815816B1 (en) | 2000-10-25 | 2004-11-09 | Hrl Laboratories, Llc | Implanted hidden interconnections in a semiconductor device for preventing reverse engineering |
-
1986
- 1986-11-20 JP JP61276960A patent/JPS63129647A/ja active Pending
Cited By (12)
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