KR0163402B1 - 전기적 활성 트렌치 사용 병합 바이폴라/cmos 기술을 사용하는 반도체 구조물 및 그 제조 방법 - Google Patents

전기적 활성 트렌치 사용 병합 바이폴라/cmos 기술을 사용하는 반도체 구조물 및 그 제조 방법 Download PDF

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Abstract

내용 없음.

Description

전기적 활성 트렌치 사용 병합 바이폴라/CMOS 기술을 사용하는 반도체 구조물 및 그 제조 방법
제1도 내지 제9도는 바이폴라 트랜지스터 회로와 MOSFET 트랜지스터 트랜지스터를 분리시키는 전기적 활성 트렌치를 제조할 때의 단계를 도시한 도면.
제10도 내지 제19도는 전기 활성 트렌치에 의해 분리된, 바이폴라 및 MOSFET 트랜지스터를 제조할 때의 여러 처리 단계를 도시한 도면.
제20도는 상부측 기판 접속부를 제공하기 위한 전기 활성 트렌치를 도시한 반도체 웨이퍼의 일부 단면도.
제21도는 고 전류 회로의 디바이어싱 효과를 감소시키기 위해 상부측 기판 상호 접속 패턴을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 12 : 산화물층
14, 32, 60, 66, 74, 86, 94, 102, 128, 146 : 포토레지스트 물질
16, 18, 34, 76, 88, 96, 148, 150, 162, 164, 180 : 개구
20, 22 : 도우프된 영역 24 : 실리콘 단결정 에피택셜층
26 : 패드 산화막 28, 48, 52, 84 : 실리콘 질화물층
30, 42, 50, 138 : 실리콘 산화물층 36 : 트렌치
38 : 바이폴라 트랜지스터 영역 40 : NMOS 트랜지스터 영역
44, 46 : 트렌치 측벽 52, 124, 140 : 다결정 실리콘층
56 : 첨단부 64, 106, 108 : p-형 불순물
65 : 산화물 캡 72 : p-우물
80 : N+영역 82 : p+영역
92 : 트랜지스터 베이스 영역 98 : 인 불순물
100 : N-형 표면 영역 110 : 휠드 산화막
112, 114 : 채널 정지 영역 116 : 웨어퍼 영역(백게이트 영역)
118 : 게이트 산화막 122 : 주입 불순물
130, 132 : 패드 134 : 게이트 도체
136 : 하부 플레이트 144 : 상부 플레이트
154 : 바이폴라 트랜지스터 에미터 영역
156 : KMOS트랜지스터 소오스 영역
158 : KMOS 트랜지스터 드레인 영역 160 : 포토레지스트 마스크
170 : 후방측 게이트 영역 172 : 인 규산 유리
174 : 도전성 금속 176, 178 : 트랜지스터 소자
182 : 접촉 전극 186 : 전기적 활성 트렌치 회로망
188-192 : 반도체 영역 194, 96 : 전기적 활성 트렌치
198 : 공통 상부측 도체 200-206, 212, 214 : 상부측 전극
208 : 접지 접착 패드
본 발명은 반도체 구조물 및 그 제조 방법에 관한 것으로, 더욱 상세하게 말하자면 트렌치 분리 기술(trench isolation technique)을 사용하는 바이폴라(bipolar) 및 CMOS 기술의 집적(integretion)에 관한 것이다.
반도체 회로들의 작은 웨이퍼(wafer) 영역 내로의 대규모 집적은 일반적으로 다수의 문제점들이 수반된다. 첫째, 회로 자체는 작은 웨이퍼 영역이 사용되도록 크기 면에서 스케일(scale) 및 감소되어야 한다. MOSFET 기술을 사용하는 회로의 경우, 회로 제조시에 사용된 마스크(maks)들의 기하학적 패턴은 현재 사진평판(photolithographic) 기술에 의해 허용된 크기로 크기면에서 감소될 수 있다. 바이폴라 트랜지스터의 경우, 기하학적 마스크 패턴들은 트랜지스터 반도체 영역의 감소된 공간에 의해 부여된 성능 제한으로 인해 소정의 정도로 크기면에서 감소될 수 있다. 이러한 제한은 바이폴라 소자의 엄격한 스케일링을 제한하므로, 이러한 형태의 소자들은 MOSFET 기술의 것들과 유사한 표면-동작 소자(suface-operating device)가 아니다. 오히려, 바이폴라 트랜지스터들의 동작은 트랜지스터 반도체 영역의 깊이에 따라 변한다.
회로들의 대규모 집적의 두 번째 고려할 점은 웨이퍼 상의 다수의 회로들 사이에 제공되어야 하는 전기적 분리이다. 관례적으로, 인접 회로들의 전기적 분리는 콜렉터 확산 분리 기술(collector diffused isolation technology)또는 표준 매입 콜렉터 기술(standard buried collector technique)에 의해 제공되었다. 이러한 전기적 분리를 제공하기 위해 산화막 분리 및 산화막 트렌치 분리 기술이 MOSFET회로에 현재 통상적으로 사용된다. 바이폴라 및 MOSFET 반도체 기술을 결합시킬 때, 접합 분리(junction isolation) 기술은 웨이퍼 영역을 낭비하고, 바이폴라 회로 내에 산화막 분리를 사용하고저 하는 시도는 기판 바이어싱(substrate biasing) 어려움을 발생시킨다. 바이폴라 회로, 및 특히 PNP 트랜지스터를 사용하는 아날로그 회로들은 기판 접촉(contact)을 필요로 한다. 휠드 산화막 또는 트렌치 산화막 분리 기술을 사용할 때, 기판과의 접촉은 관례적으로 이면(backside)에서 행해져왔다. 웨이퍼의 이면 처리는 적합한 기판 접촉을 보장하기 위해 칩을 헤더(header)에 합금 장착(alloy mounting)시키는 기술을 포함하는 특수 팩키징(packaging)기술을 필요로 한다. 이면 처리에 수반되는 제품 가격 상승이 명백하다.
바이폴라 회로 내에 산화막 트렌치 분리를 사용할 때 당면한 부수적인 문제점은 이러한 분리 처리 공정에 의해 형성될 수 있는 기생(parasitic) MOSFET 소자인데, 이 경우에, 트렌치 분리 자체는 기생 MOSFET 소자의 게이트 산화물을 형성한다. 기생 소자의 입력이 분리 트렌치의 한측상에 배치되고 출력이 다른 측상에 배치된 경우에, 트렌치에 의해 제공된 전기적 절연은 감소될 수 있거나 무시될 수도 있다.
상술한 설명으로부터, 바이폴라와 MOSFET 기술의 제조 기술과 조화되는 진보된 분리 기술이 요구된다는 것을 알 수 있다. 웨이퍼의 상부측에의 기판 접촉을 허용하고 기생 MOSFET 소자를 감소 또는 제거하기 위해 차폐물(shield)로서 작용하는 트렌치 분리 기술에 대한 관련된 요구가 존재한다.
본 발명에 따르면, 바이폴라 및 MOSFET 기술을 병합(merge)시키기 위한 기술한 제조 기술은 종래 기술에 관련된 단점 또는 결점을 감소시키거나 거의 제거한다. 본 발명의 제조 방법 및 최종 구조물에 따르면, 반도체 회로들을 분리시키기 위해 전기 활성 분리 트렌치가 사용되는데, 이 경우에 트렌치 제조 기술은 바이폴라와 MOSFET 제조 기술과 조화된다.
예시적 NPN 바이폴라 트랜지스터 및 N-채널 MOSFET 소자가 제조되는 본 발명의 양호한 형테에 관련하여, 한쌍의 N+ 매립층이 P-형 반도체 기판 상에 형성된다. N-형 반도체 물질의 에피택셜층(epitaxial layer)은 기판 상에 용착되어 매립층을 덮고, 바이폴라 및 MOSFET 소자들이 후속적으로 제조되는 반도체 물질을 제공한다. 이산화 실리콘(이하, 실리콘 산화물이라 칭함)의 박층(thin layer)은 웨이퍼의 표면 상에 성장되고, 실리콘 질화물이 용착되며, 그 위에 용착된 실리콘 산화물의 더 두꺼운 층이 용착된다.
그 다음, 웨이퍼는 트렌치 개구(opening)의 측방향 기하학적 형태를 정하기 위해 마스크 및 패턴된 다음, 두꺼운 산화막, 질화물, 및 하부 얇은 실리콘 산화막이 마스크 개구 및 에피택셜 물질을 통해 하부 기판 내로 하향 에칭된다. 얇은 실리콘 산화물층은 먼저 트랜치의 측벽 상에 형성된 다음, 이미 용착된 질화물층과 병합하는 질화물층으로 덮혀진다. 트랜치의 저부는 하부 기판을 노출시키기 위해 에칭되고, 트랜치는 다결정 실리콘(이하, 때때로 폴리실리콘이라 칭함)으로 채워지고, 하부 기판과 전기적으로 접속되어 있는 전기 활성 트랜치를 형성하기 위해 도우프(dope)된다.
그 다음, 웨이퍼는 MOSFET 웨이퍼 영역 내에 P-우물(well)을 형성하고 바이폴라 영역 내에 콜렉터 영역을 형성하는 N+ 반도체 영역을 형성하기 위해 마스크 및 패턴된다. 웨이퍼는 N+ 불순물을 바이폴라 웨이퍼 영역 내의 매립층과 접촉 관계로 하향 구동시키기 위해 가열된다. 웨이퍼의 마스크된 바이폴라 트랜지스터 영역 내에 베이스 영역을 형성하기 위해 P-형 주입(impant)이 실행된다. 웨이퍼의 역 모우트(inverse moat) 영역은 마스크 및 패턴되어 N-형 불순물을 주입받고, P-형 불순물이 그 아래에 확산되고 바이폴라와 MOSFET 트랜지스터 영역내에 채널 정지부(channel stop)를 형성하고 있는 두꺼운 휠드 산화막 분리 영역을 형성하기 위해 산화된다.
그 다음, 역 모우트 영역 내에 이미 성장된 산화물은 제거되고, 새로운 산화물의 박층이 MOSFET 트랜지스터의 게이트 산화막을 형성하기 위해 그 위에 성장된다. 블랭킷(blanket) 또는 선택적인 임계(threshold) 주입이 MOSFET 장치의 임계 전압을 조정하기 위해 행해진다. 도우프된 폴리실리콘층은 웨이퍼의 표면상에 용착되고, 예시적인 반도체 캐패시터의 저부 전극뿐만 아니라 MOSFET 게이트 도체를 형성하기 위해 페턴된다. 부수적인 실리콘 산화물층은 폴리실리콘 상에 형성되므로, 캐패시터의 절연물(insulator)을 정하게 된다. 제2도우프된 폴리 실리콘층은 웨이퍼 상에 용착되고, 반도체 캐패시터의 상부 플레이트(plate)를 정하기 위해 마스크 및 패턴된다.
바이폴라 및 N-채널 MOSFET 트랜지스터 영역의 적합한 마스킹 및 패터닝 후, 바이폴라 트랜지스터의 반도체 베이스 영역 내에 이미터 영역을 형성함과 동시에 NMOS 트랜지스터 영역 내에 소오스 및 드레인 영역을 형성하기 위해 N-형 주입이 실행된다. 또한, 금속 접속용 고 농도 계면(interface)를 형성하기 위해 바이폴라 트랜지스터의 콜렉터 영역이 주입될 수도 있다. 바이폴라 및 NMOS 트랜지스터 영역의 부수적인 마스킹 및 패터닝은 대응 베이스 및 백 게이트(backgate) 접촉 지점을 정한다. 그 다음, 웨이퍼에는 이러한 반도체 지점을 형성하기 위해 P-형 불순물의 상당한 도우즈(heavy dose)가 주입된다.
바이폴라 및 MOSFET 소자의 다수의 반도체 영역과의 접촉부를 형성하고 주위 환경으로부터 보호받기 위해 후속 절연, 금속화 및 오버코트(overcoat)처리가 실행된다.
금속화 매트릭스 패턴은 다수의 상부측 기판 접속부를 제공하기 위해 전기활성 트렌치 상에 형성될 수 있다. 결과적으로 기판은 다수의 지점에서 접지 전위로 유지되므로, 고 전류 회로 내에서 현저한 디바이어싱 효과(deviasing effect)를 감소시키게 된다.
이하, 첨부 도면을 참조하여 본 발명의 다른 특징 및 장점들에 대해서 기술하겠다.
본 발명의 제조은 공칭 10-15 Ω-cm 도전율을 갖고 있는 100 실리콘 웨이퍼(10)을 준비함으로써 개시된다. 열(thermal) 실리콘 산화물층(12)는 약 6000-7000Å의 두께로 기판(10)상에 형성된다. 포토레지스트(photoresist) 물질층(14)가 산화물층(12)상에 용착된다. 포토레지 스트 물질(14)는 바이폴라 트랜지스터 영역 및 NMOS 트랜지스터 영역에 각각 대응하는 개구(16 및 18)을 정하기 위해 패턴된다. 본 발명은 NPN 바이폴라 트랜지스터, NMOS 트랜지스터 및 반도체 캐패시터의 제조에 관련하여 본 명세서 내에 기술되어 있지만, 다수의 다른 반도체 소자들이 형성될 수도 있다. 예를들어, 실제 실행시에, 다수의 PMOS 트랜지스터 CMOS 트랜지스터 쌍을 형성하기 위해 NMOS 트랜지스터와 함께 형성된다.
웨이퍼는 이온 주입(ion implant)을 받는데, 이 경우에 N-형 불순물을 도우프된 영역(20 및 22)를 형성하기 위해 기판(10)내로 주입된다. 이 영역(20 및 22)는 각각의 바이폴라 및 NMOS 트랜지스터 소자용 매입 영역을 형성하게 된다. 주입은 약 2E 15 이온/㎠의 적용량(doasge)을 갖고 있는 안티몬을 사용하여 실행될 수 있다. 웨이퍼는 인티몬 불순물을 기판(10)내로 구동시키고 영역(20 및 22)의 쉬트 저항(sheet resistance)을 약 15-20 Ω/스퀘어(square)로 낮추기 위해 약 1250-1300℃의 온도로 가열된다. 그러므로, 처리된 웨이퍼는 제1도에 도시한 바와 같이 나타난다.
포토레지스트 마스크(14) 및 실리콘 산화물층(12)는 제거되고, 실리콘 단결정 에피택셜층(24)는 기판(10)상에 용착되어, N+ 반도체 영역(20 및 22)를 덮게 된다. 실리콘 에피택셜층(24)는 약 1E 15 원자/㎤의 레벨에서 N-형 불순물로 도우프된다. 에피택셜층(24)의 실리콘 물질은 기판(10)과 유사한100 결정 배향을 가정한다. 500Å 두께의 패드(pad) 산화막(26)은 에피택셜층(24)의 외부 표면 상에 열적으로 성장된다. 그 다음, 1100Å 두께의 실리콘 질화물 (Si3N4)충(28)이 패드 산화막(26)의 표면 상에 용착된다. 실리콘 질화물은 종래의 저압 화학 증착(LPCVD) 처리 공정을 사용하여 용착될 수 있다.
두꺼운 실리콘 산화물층(30)은 약 15,000Å의 공칭 두께로 실리콘 질화물층(28)상에 용착된다. 실리콘 산화물층(30)은 종래의 실리콘 산화막 용착 처리 공정을 사용하여 테트라에톡시실란(tetraethoxysilane : TEOS)를 사용하여 용착될 수 있다. 용착된 실리콘 산화막(30)은 후속 에칭 처리중에 소모되는 물질의 희생층(sacrificial layer)으로서 작용하므로, 하부 물질을 에칭 처리로부터 보호하게 된다. 특히, 용착된 실리콘 산화막(30)은 본 발명의 전기 활성 트렌치를 제공하기 위한 에칭 마스크로서 작용한다. 약 8-10 미크론 깊이의 트렌치의 경우, 용착된 실리콘 산화막(30)은 상술한 바와 같은 두께로 되어야 한다. 트랜치가 더 깊어지면, 용착된 산화막(30)의 두께는 대응적으로 커져야 한다.
포토레지스트 물질(32)는 다음에 웨이퍼의 표면상에 스핀(spin)되거나 살포되고, 트렌치용 개구(34)를 정하기 위해 패턴된다. 양호하게, 개구(34)는 분리용으로 사용된 웨이퍼 영역을 감소시키기 위해 좁아져야 한다.
양호한 실시예 내에서, 마스크 개구(34)의 폭은 2-3미크론이다. 제2도의 단면도는 단일 트렌치 개구(34)를 도시한 것이지만, 트렌치의 평면도는 트렌치 외부에 형성된 인접 회로들로부터 내부에 배치된 회로를 분리시키기 위해 환상 또는 사각형태인 것으로 가정할 수 있다. 스택 에칭(stack etch)이 실행되는데, 이 경우에 용착된 산화막(30), 질화물층(28), 및 개구(34)에 의해 정해진 얇은 열적으로 성장된 산화막(26)은 에피택셜층(24)의 표면 밑으로 제공된다. 스택 에칭은 종래의 플라즈마(plasma) 에칭 기술을 사용하여 달성될 수 있다.
스택 에칭 후, 포토레지스트 마스크층(32)는 제거되고, 두껍게 용착된 실리콘 산화물층(30)은 에피택셜 물질(24)내의 후속 트렌치 형성을 위한 희생 에칭 마스크를 제공한다. 개구(34)밑에 놓여있는 에피택셜 물질을 제거하기 위해 웨이퍼 상에 제2에칭이 실행된다.
제3도에 도시한 바와 같이, P-기판(10) 밑으로 및 내로 에피택셜 물질을 제거하기 위해 건식 플라즈마 에칭이 사용될 수 있다. 상술한 바와 같이, 트렌치(36)은 에피택셜층(24) 내에 바이폴라 트랜지스터 영역(38)을 정하고, 에피택셜층(24)내에 NMOS 트랜지스터 영역(40)을 정한다. 다른 트렌치가 NMOS 트랜지스터 영역(40)과 PMOS 트랜지스터 영역(도시하지 않음) 사이에 형성될 수 있다.
상술한 바와 같이, 트렌치 폭은 2-3미크론으로 될 수 있으므로, 매우 적은 웨이퍼 영역을 사용하게 되고, 웨이퍼 상에 회로를 매우 조밀하게 팩키지시키게 한다. 더욱이, 다음에 더욱 상세하게 기술한 각각의 바이폴라 트랜지시터 및 NMOS 트랜지스터의 반도체 영역은 본 분야에 공지된 산화막 분리 트렌치와 공통인 것처럼 기생 트랜지스터 소자의 형성을 고려하지 않고서 트랜치(36)과 인접 관계(abutment)로 형성될수 있다.
건식 에칭 기술을 사용하여 트렌치(36)을 형성한 후, 플라즈마 원자들이 충돌로 인한 용착된 실리콘 산화막(30)의 작은 용착물(deposit)의 변위의 결과로서 트렌치 측벽 상에 형성될 수 있는 소정의 실리콘 산화물 용착물을 제거할 필요가 있을수 있다. 트렌치 측벽 상에 누적된 변위된 실리콘 산화물질(30)은 종래의 반도체 디글레이징(deglazing) 처리에 의해 제거될수 있다.
제4도를 참조하면, 웨이퍼는 얇은 실리콘 산화물층(42)가 트렌치의 저부뿐만 아니라 트렌치의 측벽(44 및 46)상에 성장되는 산화 주위 환경의 영향을 받는다. 실리콘 산화막(42)는 약 500Å의 두께로 성장된다. 그 다음, 부수적인 실리콘 질화물층(48)이 웨이퍼의 표면상에 용착되어, 트렌티 측벽 산화막(42)를 덮게된다. 제2실리콘 질화물층(48)은 제1층(28)과 병합 또는 링크(limk)되어, 균질한 실리콘 질화물 구조를 형성하게 된다.
계류중인 출원서 내에 기술된 바와 같이, 실리콘 질화물층(28 및 48)은 산화보호를 상부 트렌치 코너(corner)에 제공하므로, 후속 산화 처리 공정 중에 에피택셜층 결정 전위(dislocation)의 형성을 완하시키게 된다.
부수적인 스택 에칭은 하향 방향으로 웨이퍼 물질을 제거하는데 효율적인 플라즈마 또는 유사한 기술에 의해 실행된다. 결과적으로, 상부 질화물층(48) 및 용착된 산화막(30)의 하부 나머지 부분은 트렌치(36)의 저부에 배치된 실리콘 산화막(50) 및 실리콘 질화막(52)와 함께 제거된다. 트렌치 측벽(44 및 46)상에 용착된 실리콘 질화막(48) 및 산화막(42)는 비등방성 에칭에 의해 제거되지 않는다. 이 처리 단계로, P-형 기판(10)은 트렌치(36)의 저부에 노출되고, 저부를 구성한다.
제5도에 관련하여, 다결정 실리콘층(54)는 웨이퍼의 표면상에 용착된다. 다결정 실리콘(54)는 정형적(conformal)이므로, 트렌치(36)의 상부에 첨단부(cusp, 56)을 형성한다. 중요하게, 다결정 실리콘은 점선(58)로 도시한 바와 같이 P-형 기판(10)과 접촉 관계로 형성된다. 다결정 실리콘(54)는 웨이퍼의 표면 상에 포토레지시트 물질층(60)을 스핀시킴으로써 평탄화(planarization)된다. 제5도에 도시한 바와같이, 포토레지스트(60)은 부정형적이므로, 첨단부(56)을 채운다. 양호하게도, 포토레지스트 물질(60)은 다결정 실리콘(54)와 동일한 에칭률(etch rate)을 갖고 있는 형태로 되므로, 에칭 처리는 전체 포토레지스트 층(60), 웨이퍼의 표면 상에서 측방향으로 연장되는 다결정 실리콘(54), 및 첨단부(56)을 제거한다. 제6도에 도시한 바와 같이, 남는 모든 다결정 실리콘은 트렌치를 처음에 채운 실리콘이다.
P-형 불순물의 상당한 도우즈는 웨이퍼 내로 주입 되므로(62), 트렌치(36)의 다결정 물질(54)내에 고도로 도우프된 영역(64)를 형성하게 된다. 후속 처리 단계들은 P-기판(10)과 트렌치 폴리실리콘(54)사이에 전기적 연속부를 형성하기 위해 P-형 불순물(64)를 폴리실리콘(54)내로 더 밑으로 확산시키는데 유효하다. 선택적으로, 원래 위치에 도우프된 폴리실리콘은 후속 불순물 주입 또는 확산 없이 트렌치(36)내에 용착될 수 있다.
희생 마스크를 형성하는 용착된 실리콘 산화막(30)의 잔류부분은 웨이퍼로부터 스트립된다. 웨이퍼는 실리콘 산화 주위 환경의 영향을 받으므로, 산화물층(65)는 트렌치(36)의 폴리실리콘 물질(54)상에 성장된다. 산화물 캡(cap, 65)는 트렌치 폴리실리콘(54)의 일부가 이러한 산화물 캡(65)를 형성할 때 소모되는 종래방식으로 형성된다. 트렌치 P+불순물(64)는 웨이퍼의 산화 열에 의해 어느정도 하향 구동된다.
제7도에 도시한 바와 같이, 포토레지스트 물질층(66)은 웨이퍼의 표면 상에 살포되고, N-채널 트랜지스터 용으로 요구된 것과 같은 P-형 우물을 형성하기 위한 영역(68)을 정하기 위해 패턴된다. 주입이 웨이퍼의 표면 상에 실행되므로(70), 에피택셜 영역(40)내에 P-우물(72)를 형성하게 된다. 약 10E13 이온/㎠의 적용량 및 100-150 KEV의 에너지에서 붕소를 사용함으로써 P-우물 주입이 실행된다. 또한, 폴리실리콘 트렌치 물질(54)에는 이 단계 중에 영향없이 P-형 불순물을 주입받을 수 있다.
포토레지스트 마스크(66)은 제거되고(제8도), 후속 포토레지스트 물질층(74)는 웨이퍼의 표면 상에 살포된다. 포토레지스트(74)는 바이폴라 트랜지스터 콜렉터 영역에 대응하는 개구(76)을 정하기 위해 패턴된다. 바이폴라 트랜지스터 콜랙터 주입(78)은 바이폴라 트랜지스터 애페택셜 영역(38)내에 도우프된 N+ 영역(80)을 형성한다. 상당한 적용량 5E 15 내지 1E 16의 인(phosphorus)이 콜랙터 주입제로서 사용되고, 약 150-200KEV의 에너지 레벨에서 실행된다. 그 다음, 웨이퍼는 콜렉터 영역(80)내의 N-형 불순물을 두껍게 도우프된 매립층(20)과 접촉 관계로 하향 구동시키기에 충분하게 가열된다. 고 농도인 반도체 영역(80)을 형성하는 N-형 불순물은 P-우물(72)를 형성하는 불순물 보다 빠르게 하향 확산된다. 제9도에 도시한 바와 같이, 트렌치 폴리 실리콘(54)의 도전성을 형성하는 P-형 불순물은 폴리 실리콘의 고 확산 계수로 인해 신속히 하향 확산된다. 결과적으로 웨이퍼의 온도를 상승시킴으로써, P-우물(72)는 어느정도 하향 확산되지만, P+ 폴리실리콘(54) 및 N+콜렉터 영역(80)은 P-기판(10)과 접촉 관계로 하향 확산된다.
제9도는 상술한 단계에 따라 처리된 웨이퍼의 구조를 도시한 것이다. 상술한 바와 같이, 트렌치(36)의 P-형 불순물은 P-기판(10) 내에 두껍게 도우프된 P+ 영역(82)를 형성하였다. 이것은 P-형 불순물에 의해 특성화되는 기판(10)과의 고도전성 공유 영역을 제공한다.
본 발명에 따르면, 부수적인 질화물층(84)는 웨이퍼의 표면상에 용착된다. 질화물층(84)는 층(28 및 84)에 의해 형성된 복합 질화물층이 과도하게 두껍게 되지 않도록 약 500Å의 두께로 용착되므로, 잠재적 웨이퍼 응력 문제점을 발생시키게 된다. 포토레지스트 물질층(86)은 웨이퍼의 표면 상에 살포되고, 하부 에피택셜 영역(38)내에 바이폴라 트랜지스터 베이스 영역을 형성하기 위해 개구(88)을 정하도록 패턴된다. 그 다음, 웨이퍼에는 얇게 도우프된 트랜지스터 베이스 영역(92)를 형성하기 위해 붕소와 같은 P-형 불순물이 주입된다(90).
베이스 주입은 약 100-150KEV에서, 5E13 내지 1E14의 적용량으로 실행된다. 웨이퍼의 구조는 제9도 내에 도시한 바와 같이 나타난다. 포토레지스트(86)을 제거한 후, 웨이퍼는 베이스 영역(92)를 하향으로 확산시키기 위해 가열될 수 있다.
웨이퍼는 다음에 두꺼운 휠드 산화막으로 덮혀 지게 되는 지점들을 정하는 역 모우트 영역으로 형성하기 위해 준비된다. 제10도는 포토레지스트 물질층(94)가 웨이퍼의 표면 상에 살포되고 참조번호(96)과 같은 개구를 정하도록 패턴되는 처리 단계를 도시한 것이다. 개방 영역(96)내에 노출된 질화물(84)는 종래의 건식 에칭 처리에 의해 제거된다. 그 다음, 인이 웨이퍼 내로 주입되어 참조 번호(100)과 같은 N-형 표면 영역을 형성하게 된다. 1E12 이온/㎠과 같은 낮은 적용량의 인이 얇게 도우프된 영역을 형성하기 위해 사용될 수 있다. 본 발명의 자기-정합(self-aligning) 특성에 따르면, 인 불순물(98)은 이 형태의 불순물이 이러한 트랜지스터 영역 내에서 요구되지 않더라도 NMOS 트랜지스터 영역 내로 주입된다. NMOS 트랜지스터 영역 내의 후속 P-형 도우핑은 불필요한 N-형 불순물을 카운터 도우프(counterdope)하게 되므로, 정확한 도전 형태의 물질을 달성하게 된다.
제11도 내에서, 또 다른 포토레지스트층(102)가 웨이퍼의 표면 상에 살포되어, PMOS 트랜지스터 영역(도시하지 않음)뿐만 아니라 바이폴라 트랜지스터 영역(38)상의 이미 개방된 영역을 덮게 된다. 붕소 주입(104)는 P-형 불순물 영역(106 및 108)을 형성하도록 얕은 N-형 영역을 카운터 도으프하는데 유효하다. 주입(104)는 약 1E 13 이온/㎠의 적용량으로 실행될수 있다. 그 다음, 포토레지스트층(94 및 102)가 제거된다.
웨이퍼는 최초 실리콘 질화물층(28)에 의해 덮혀진 영역을 제외한 선정된 면적으로 두꺼운 휠드 산화막을 성장시키기 위해 산화 주위 환경의 영향을 받는다. 제12도에 도시한 바와 같이, 질화물(28)밑에 놓여있지 않은 실리콘 물질은 소모되므로, 참조 번호(110)으로 표시한 바와 같은 두꺼운 산화물 영역을 성장시키게 된다. 두꺼운 휠드 산화막(110)의 성장은 증기하의 약 900℃에서 실행된다. 이 형태의 주위 환경은 비교적 짧은 기간에 두꺼운 실리콘 산화물을 성장시키기에 특히 적합하다. 10,000-15,000Å 두꺼운 실리콘 산화물층(110)은 요구된 소자들 사이의 충분한 표면 분리를 제공한다. 두꺼운 산화물층(110)밑에 놓여있는 불순물 영역(106 및 108)은 인접 회로들을 분리시키기 위한 채널 정지부를 제공한다. 채널 정지 영역(112 및 114)는 바이폴라 트랜지스터 영역(38)내의 유사한 두꺼운 휠드 산화물 영역 밑에 놓여진다. 웨이퍼 영역(116)은 에피택셜 영역(40)내에 형성된 반도체 영역을 포함하게 되는 NMOS 트랜지스터의 백 게이트를 포함하게 된다.
휠드 산화막을 형성하기 위해 고온 처리한 후, 질화물층(28)은 더 이상 필요하지 않게 되므로, 웨이퍼로부터 스트립된다. 더 이상의 넓은 실리콘 산화막 형성이 트렌치(36)의 영역 내에 형성되지 않기 때문에, 실리콘 결정 전위의 위험성이 감소된다. 최초 실리콘 산화물 박층(26)은 종래의, 디글레이징 처리에 의해 제거되고, 모조(dummy) 또는 희생 게이트 산화막(도시하지 않음)에 의해 대체된다. 희생 산화물층은 두께가 약 250-800Å이고, 소정의 질화물 잔류물을 대응 산질화막(oxynitride) 내로 전송시키기 위한 것이므로, 쿠이 화이트-리본 효과(kooi white-ribbon effect)를 제거하게 된다. 희생 산화막 및 산질화막이 제거되는 다른 디글레이징 처리가 실행된다.
그 다음, 양질의 게이트 산화막(118)은 바이폴라 트랜지스터 영역(38), NMOS 영역(40) 및 백 게이트 영역(116)상의 웨이퍼 표면상에 성장된다. 게이트 산화막(118)은 병합될 특정한 회로들을 따라 요구된 두께로 성장된다. 전형적인 게이트 산화막 두께는 400-1000Å 범위로 될 수 있다. 제13도에 도시한 바와 같이 붕소의 블랭킷 및 주입(120)이 NMOS 및 PMOS 트랜지스터에 임계 전압을 제공하도록 웨이퍼의 표면 상에서 행해진다. 주입 불순물은 +기호(122)로서 도시되어 있는데, 이것은 바이폴라 트랜지스터 영역(38)의 베이스 영역(92)내에도 존재한다.
제14도는 제1 다결정 실리콘층(124)가 약 5,000Å 두께로 기판의 표면 상에 용착되는 본 발명의 제조 공정의 다음 단계를 도시한 것이다. 폴리실리콘(124)는 반도체 캐패시터 플레이트 뿐만 아니라 MOSFET 게이트 도체를 형성하기에 적합한 두껍게 도우프된 다결정 실리콘(124)를 형성하기 위해 주입된다. 그 다음, 포토레지스트 층(128)은 웨이퍼 상에 살포되고, 패드(pad, 130 및 132)를 형성하도록 패턴된다. 이 포토레지스트 패드(130 및 132)밑에 놓여있는 도우프된 다결정 실리콘은 NMOS 트랜지스터 게이트 도체 및 반도체 캐패시터의 하부 캐패시터 플레이트를 각각 형성하게 된다.
제15도는 NMOS 트랜지스터 게이트 도체)134) 및 반도체 게패시터의 하부 플레이트(136)을 도시한 것이다. 웨이퍼는 실리콘 산화 주위 환경 내에서 산화되므로, 실리콘 산화물 박층(138)은 도우프된 다결정 실리콘 패드(134 및 136)상에 성장된다. 실리콘 산화물층(138)은 반도체 캐패시터용 유전체를 포함하는 중간레벨 산화막을 형성한다. 산화막의 두께는 800-1000Å으로 될 수 있다.
실리콘 질화물 및 실리콘 산화물은 같은 다른 유전 물질들 또는 이들의 조성물이 사용될 수도 있다.
제16도에 도시한 바와 같이, 부수적인 다결정 실리콘층(140)은 웨이퍼의 표면상에 용착되고, 반도체 캐패시터에 도전성 상부 플레이트(144)를 제공하도록 주입된다(142). 다결정 실리콘은 약 5,000Å의 깊이로 용착되고, 폴리실리콘(140)이 도전성이 되게 하도록 N-형 불순물을 주입받는다. 포토레지스터 마스크(도시하지 않음)는 웨이퍼의 표면 상에서 스핀되고, 캐패시터의 상부 플레이트(144)를 정하도록 패턴된다. 웨이퍼는 상부 캐패시터 플레이터(144)를 제외한 다결정 실리콘(140)의 대부분을 제거하도록 에칭된다. 제16도에 도시한 바와 같이, 상부 캐패시터 플레이트(144)는 얇은 유전성 절연물(138)에 의해 저부 캐패시터 플레이트(136)으로부터 전기적으로 절연된다. 도시하지는 않았지만, NMOS 트랜지스터 영역(40)은 핫 일렉트론 효과(hot electron effect)를 제거하기 위해 얇게 도우프된 소오스 및 드레인 영역을 형성하도록 마스크, 패턴 및 주입될수 있다.
제17도에 관련하여, 포토레지스터 층(146)은 웨이퍼 상에서 스핀되고, 바이폴라 트랜지스터 영역(38) 내의 개구(148) 및 NMOS 트랜지스터 영역(40)의 P-우물상의 개구(150)을 형성하도록 패턴된다. 웨이퍼는 바이폴라 트랜지스터 에미터 영역(154), 및 NMOS 트랜지스터 소오스 및 드레인 영역(156 및 158)을 형성하도록 N-형 불순물을 주입받는다. 주입(152)는 약 1E16 이온/㎠의 비소(arsenic) 적용량 및 약 50KEV의 에너지에서 실행된다. 상당한 비소 주입 이온에 의해 수반된 결정 손상으로 인해, 웨이퍼는 포토레지스트 물질(146)이 웨이퍼로부터 제거된후 약 1000℃의 온도에서 약30분간 어닐(anneal)된다.
제18도에 관련하여, 웨이퍼는 포토레지스터층(160)으로 다시 마스크되고, 바이폴라 트랜지스터의 베이스 영역(92)상의 개구(162) 및 NMOS 트랜지스터 영역(40)의 백 게이트 영역 내의 개구(164)를 정하도록 패턴된다. 도시하지는 않았지만 포토레지스트 마스크(160)내의 영역은 각각의 소오스 및 드레인 영역을 정하도록 PMOS 트랜지스터(도시하지 않음)내에서 개방된다. 외인성(extrinsic) P+바이폴라 트랜지스터 베이스 영역(168) 및 후방측 게이트 영역(170)을 형성하기 위해 붕소 또는 그 외의 다른 유사한 P-형 불순물이 웨이퍼 내에 주입된다(166). 이 주입(166)은 약 5E15 이온/㎠의 적용량 및 약 50KEV의 에너지에서 실행된다. 포토레지스트 마스크(160)은 제거되고, 웨이퍼는 위에 도우프된 물질의 후속 형성에 의한 트랜지스터 영역의 카운터 도우핑을 방지하도록 얇은 장벽(barrier) 실리콘 산화물층(도시하지 않음)을 형성하기 위해 산화된다. 약 500Å의 장벽 산화 두께는 카운터 도우핑 장벽을 형성하기에 충분한다. 웨이퍼에 장벽 산화막이 성장되는 온도는 이전의 주입 단계에 의해 야기된 손상을 어닐한다.
제19도는 웨이퍼의 다수의 활성 반도체 영역에의 전기적 도체 및 접촉부를 형성할 때 종래 금속화 단계를 수행한 후의 완성된 웨이퍼를 도시한 것이다,. 캐패시터 플레이트(136 및 144) 및 MOSFET 게이트 도체(130)과 같은 도전성 폴리 실리콘에의 접촉부는 동등한 방식으로 제조된다. 캐패시터 플레이트 접촉부는 도시되어 있지 않다. 특히 인 규산 유리(172) 또는 유사한 물질이 웨이퍼 상에 살포되고, 다수의 트랜지스터의 반도체 영역으로의 개구를 형성하도록 패턴된다. 그 다음, 규산 유리(172)는 웨이퍼용 완만한 상부특 지형을 형성하도록 증기 또는 비활성 기체 내의 약 950℃의 온도에서 리플로우(reflow)된다. 규산 유리층(172)는 상부 금속과 하부 폴리실리콘 도체 사이의 캐패시턴스를 감소시키기에 충분히 두껍게 형성된다. 규산염 내의 개구는 게이트 산화물층 뿐만 아니라 이를 통해 다수의 반도체 영역까지 형성될 수 있다.
그 다음, 알루미늄, 티나늄, 텅스턴, 팔라듐 또는 그 외의 다른 적합한 금속과 같은 도전성 금속(174)는 포토레지스트에 의해 마스크되고, 본 발명의 병합된 바이폴라 및 CMOS 트랜지스터 배열을 형성하기 위해 다수의 트랜지스터를 서로 상호 접속시키는 요구된 금속 패턴을 형성하도록 애칭된다. 압축 질화물층(도시하지 않음)은 보호 피막으로서 금속화 상호접속 패턴 상에 용착된다. 그러므로, 웨이퍼의 물리적 손상 뿐만 아니라 주위 환경으로부터 보호된다. 압축 질화막 용착중에, 금속-반도체 공유 영역은 소결(sinter)되므로, 이들 사이의 양질의 전기 접속을 제공하게 된다. 또한, 압축 질화막은 외부 전기 접속이 웨이퍼의 회로들에 행해지도록 웨이퍼의 패드들을 접착시키기 위해 개구를 정하도록 마스크되어 애칭된다.
제19도는 전기적 활성 트렌치(36)이 예시적 바이폴라 트랜지스터(176)과 MOS 트랜지스터(178)사이에 형성되는 본 발명의 제1실시예를 도시한 것이다. 트렌치(36)을 채우는 도전성 폴리실리콘 물질(54)는 트랜지스터 소자(176과 178) 사이에 전기적 차폐 뿐만 아니라 전기적 분리를 제공한다. 상술한 바와 같이, 트랜치(36)의 도전성 폴리실리콘 물질(54)는 웨이퍼 기판(10)에 전기적으로 접속된다. 결과적으로, 또한 기판(10)이 접속되는 전압 전위는 트렌치 보충(fefill)물질(54) 상에 존재한다. 그러므로, 종래의 트렌치 산화막 분리 기술과는 대조적으로, 트렌치의 한측 상에 나타날 수 있는 정전(electrostatic) 회로 전압은 트렌치(36)의 다른 측상에 회로에 영향을 미치도록 이를 통해 용량적으로 결합되지 않는다. 그러므로 종래의 산화물-충전 트렌치를 수반할 수 있는 기생 MOSFET 소자들은 본 발명의 전기적 활성 트렌치에 의해 상당히 감소되거나 게거된다.
전형적인 기생 P-채널 소자의 부품들은 바이폴라 트랜지스터(176)의 두껍게 도우프된 콜렉터 영역(80)에 의해 형성된 게이트 도체를 포함한다. 종래의 산화물-충전 트렌치는 기생 소자의 게이트 산화막을 제공하게 되었다. N-형 에피택셜층(24) 및 N+ 영역(156)은 기생 소자의 소오스 및 드레인 영역에 대응하게 되었다. P-우물(72)는 전압이 바이폴라 트랜지스터 콜렉터(80)에 의해 형성된 기생 게이트 도체에 인가될 때 반전하게 된 도통 채널을 형성하게 되었다. 그러나, 본 발명에 있어서, 종래와 같이 기판(10)이 접지되었을 때, 트렌치(36) 양단의 소정의 기생 전기 작용이 제거되었다.
제20도는 상부측 기판 접속이 제공되는 본 발명의 다른 실시예를 도시한 것이다. 본 발명의 이 선택적 형태 내에서, 개구(180)은 트렌치 폴리실리콘(54)의 상부를 씌우는 실리콘 산화물층(65)내에 정해진다. 유사한 개구는 산화물 개구(180)을 통해 하부 트렌치 폴리실리콘(54)까지의 억세스(access)를 제공하기 위해 규산 유리층(172)를 통해 형성된다. 도전성 트렌치 폴리실리콘(54)를 통해 기판(10)과 전기적으로 접촉하는 접촉 전극(182)가 집적 회로의 금속 패턴과 동시에 형성된다. 따라서, 전극(182)에 인가된 전위는 기판(10)에 대응적으로 인가된다. 대부분의 집적 회로 응용시에, 전기 활성 트렌치(36)의 전극(182)는 참조기호(184)로 개략적으로 도시한 바와 같이 접지된다. 물론, 트렌치 전극(182)는 반도체 기판(10)을 대응 포지티브 또는 네가티브 전위로 바이어스시키기 위해 포지티브 또는 네가티브 전압에 접속될수 있다.
상부측 기판 전극(182)의 제공은 하부 기판 및 웨이퍼의 상부 표면 상의 소정의 요구된 지점에 전기 접속이 행해지게 한다. 본 발명을 제공함으로써, 예를들어 기판 접지 전위는 다수의 기판 전극(182)를 대응 전기적 활성 트렌치의 요구된 지점 정상에 형성함으로써 웨이퍼 전반에 걸쳐 유지되거나 재설정된다. 이것은 반도체 기판 물질의 쉬트 저항 양단의 전압 강하가 약간 있게 되는 고 전류 회로 내에서 특히 중요하다. 이 전압 강하는 바람직 하지 못하고, 이것이 바이폴라 트랜지스터 회로 네에서 약 .6-.7V에 도달할 때, 다수의 접합부들이 순방향 바이어스될 수 있으므로, 트랜지스터의 다른 정상 동작을 방해하게 된다. 필수적으로, 반도체 기판(10)을 통해 흐르기 위해 대 전류가 요구되면, 다수의 지점에서의 전압이 기판이 원격 위치에서 접지에 접속되더라도 상이하게 될 수 있다.
제21도는 본 발명의 전기적 활성 트렌치를 실시하는 회로 배치(layout)의 평면도를 도시한 것이다. 전기적 활성 트렌치 회로망(186)은 반도체 영역(188-192)를 분리시키는 것으로 도시되어 있다. 전기적 활성 트렌치(194 및 196)은 유사한 반도체 영역에 전기적 분리를 제공한다. 도시하기 위해, 트렌치(186, 194 및 196)은 공통 상부측 도체(198)에 의해 서로 접속된다. 하부기판(도시하지 않음)을 균일한 전위로 유지시키기 위해서, 트렌치(186)위에 놓여지는 접지 도체(198)이 형성되고, 상부측 전극(200-206)에 의해 트렌치에 접속된다. 접지 도체(198)은 예 내에서 회로 접지 전위에 접속될 수 있는 접지 접착 패드(208)에 접속된다. 접지 접착 패드(208)은 도체(210)에 의해 대응 상부측 전극(212 및 214)에 의해 접속되는 다른 전기적 활성 트렌치(194 및 196)에 분기(branch)된다.
다수의 상부측 기판 접촉부에 의해 제공된 기술적 장점은 고 전유 이송 반도체 회로 내에서 명백하다. 다수의 기판 접촉부를 제공하면, 기판이 약간의 전압 강하에 직면하지 않도록 대응하는 다수의 전류 통로들이 제공된다. 더욱이, 접지도체들의 금속 패턴은 제21도에 도시한 바와 같이 트렌치(186, 194 및 196)에 관련하여 대칭일 필요는 없지만, 부수적인 접촉부가 기판 디바이어싱 문제점이 격심한 트렌치 상의 위치에 형성될 수 있다.
[본 발명의 기술적 장점]
상술한 설명은 개량된 전기적 분리 기술로 바이폴라 회로와 전계 효과 회로를 집적시키기 위한 반도체 구조물 및 그 제조 방법에 관하여 기술한 것이다. 본 발명에 의해 제공된 1가지 기술적 장점은 통상적인 처리 수단 및 종래의 실리콘 처리 기술을 사용하여 바이폴라 소자, MOSFET 소자 및 분리 트렌치를 제조하게 한다. 본 발명에 의해 제공된 다른 기술적 장점은 트렌치 코너에 인접한 결정 결함 및 전위의 발생을 최소화시키면서 트렌지스터 소자 제조 전에 분리 트렌치를 제조하게 한다. 본 발명의 또 다른 기술적 장점은 트렌치에 의해 분리된 회로들 사이의 전기적 간섭을 감소시킨다. 트렌치는 기판에 인가된 소정의 전위가 트렌치의 보충 물질에 인가되도록하여 기판과 공동으로 전기적으로 활성화되도록 제조된다. 따라서, 트렌치의 각각의 측에 인접한 회로들 사이의 전기적 간섭을 발생시킬 수 있는 기생 소자가 제거된다. 본 발명의 다른 기술적 장점은 상부측 접속부가 트랜치 물질에 제조될수 있다는 분리 트렌치의 전기적 활성 특성으로부터 발생된다. 상부측 전극에 인가된 전위 또는 전압은 도전성 트렌치에 의해 하부 기판으로 전송되므로, 하부 반도체 기판 물질이 동일 전위로 되게 한다. 트렌치의 상부측 상의 다수의 위치에 요구된 전위를 접속시킴으로써, 고 전류 회로 내의 불필요한 기판 디바이어싱 효과가 상당히 감소된다. 본 발명의 상술한 설명 및 도면들로부터, 다수의 다른 기술적 장점들이 명백해진다.

Claims (22)

  1. 제1도전형 물질의 도전성 기판, 상기 기판 상에 형성된 제2도전형 물질의 제1 및 제2 반도체 영역, 상기 제1 및 제2반도체 영역을 분리시키고, 상기 기판 내에 형성된 전기적으로 분리되어 있는 측벽 및 저부를 포함하는 트렌치, 상기 트렌치를 채우고, 상기 기판과 전기 접촉되는 도전성 물질 및 각각의 상기 제1 및 제2 반도체 영역 내에 형성된 제1 및 제2 반도체 소자를 포함하는 것을 특징으로 하는 반도체 회로.
  2. 제1항에 있어서, 상기 트렌치 측벽이 실리콘 질화물 및 실리콘 산화물로 구성되는 전기 분리부를 포함하는 것을 특징으로 하는 반도체 회로.
  3. 제1항에 있어서, 상기 트렌치 도전성 물질이 상기 제1도전형 불순물로 도핑되는 것을 특징으로 하는 반도체 회로.
  4. 제1항에 있어서, 상기 반도체 소자들 중 1개의 반도체 소자가 바이폴라 트랜지스터를 포함하고, 다른 반도체 소자가 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 반도체 회로.
  5. 제4항에 있어서, 상기 트랜치를 채우는 상기 도전성 물질과 전기 접촉되어 형성되고, 상기 반도체 회로의 접지 노드에 접속되는 접촉 전극을 더 포함하는 것을 특징으로 하는 반도체 회로.
  6. 제1항에 있어서, 상기 트랜치의 상기 도전형 물질과 전기 접촉되어 형성된 접촉 전극을 더 포함하는 것을 특징으로 하는 반도체 회로.
  7. 제6항이 있어서, 상기 반도체 회로의 기준 접지 단자를 더 포함하고, 상기 접촉 전극이 상기 접지 단자에 접속되는 것을 특징으로 하는 반도체 회로.
  8. 제1항에 있어서, 상기 트렌치가 다수의 반도체 영역들을 둘러싸는 매트릭스로 형성되는 것을 특징으로 하는 반도체 회로.
  9. 제8항에 있어서, 상기 트렌치의 도전성 물질에 대한 다수의 전기 접속부를 더 포함하고, 상기 전기 접속부가 상기 기판에 접속부와 반대인 트렌치 표면상에 배치되는 것을 특징으로 하는 반도체 회로.
  10. MOSFET 트랜지스터로부터 분리된 바이폴라 트랜지스터로 반도체 회로를 제조하는 방법에 있어서, 제2도전형 기판상에 제1도전형 반도체 물질층을 형성하는 단계, 상기 기판과 접촉된 상기 반도체 물질층을 통하는 트렌치를 형성하는 단계, 상기 트렌치의 측벽에 인접한 전기 분리부를 형성하는 단계, 상기 제2도전형 도전성 물질로 상기 트렌치를 채우는 단계 및 상기 반도체 물질층에 바이폴라 트랜지스터와 MOSFET 트랜지스터를 형성하는 단계를 포함하고, 각각의 상기 트랜지스터가 상기 트렌치의 반대 측면 상에 형성되는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 트랜지스터 밑에 놓여 있고, 상기 반도체 물질층과 상기 기판 사이에 배치된 고농도로 도핑되어 매립된 반도체 물질층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제10항에 있어서, 각각의 반도체 영역과 상기 트렌치의 측벽들이 인접되어 있는 트렌지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제10항에 있어서, 상기 반도체 물질층 내에 상기 제2도전형 반도체 우물을 형성하고, 상기 반도체 우물 내에 상기 MOSFET 트랜지시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제10항에 있어서, 상기 트렌치의 상기 도전성 물질과의 외부 전기 접촉부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 상기 도전성 물질과의 다수의 전기 접촉부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제14항에 있어서, 대전류를 이송하기 위한 1개의 상기 트랜지스터를 형성하고, 대전류를 이송하는 상기 트랜지스터에 근접한 상기 트렌치와 상기 전기 접촉부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 제10항의 방법에 따라 형성된 반도체 구조물.
  18. 반도체 회로 기판에 다수의 접촉부를 제공하는 방법에 있어서, 상기 기판 상에 반도체 물질층을 형성하는 단계, 상기 기판과 접촉된 상기 반도체 물질을 통하는 트렌치 매트릭스를 형성하는 단계, 상기 기판과 전기 접촉된 도전성 물질로 상기 트랜치 매트릭스를 채우는 단계 및 상기 기판으로부터의 원격 위치에 상기 도전성 물질과의 다수의 전기 접촉부를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 디바이어싱 효과를 감소시키기 위해서 각각의 상기 전기 접촉부를 서로 접속시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 상기 다수의 접촉부를 접지 노드에 접속시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  21. 제18항에 있어서, 상기 트렌치 매트릭스를 채우는 상기 도전성 물질을 상기 반도체 물질로부터 분리시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  22. 제21항에 있어서, 상기 도전성 물질로 되어 있고, 상기 트렌치 매트릭스에 의해 서로 분리된 2개의 트랜지스터 소자를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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