JP2018207061A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】素子分離溝の側壁領域、あるいは素子分離溝以外の領域に意図しない不純物を分布させることなく、素子分離溝の底部下にチャネルストップ領域となる不純物を高濃度に分布させることが可能な半導体装置の製造方法を提供すること。【解決手段】１つの半導体に形成される素子間を素子分離部４０によって分離する半導体装置の製造方法であって、基板１０の素子分離部４０となる領域に開口部１６を形成する工程と、開口部１６の内壁を酸化させて酸化膜１８を形成する工程と、酸化膜１８のうち開口部の底部Ｂ１に形成された酸化膜１８を除去する工程と、底部Ｂ１から基板に不純物を導入しチャネルストップ領域ＣＳ１を形成する工程と、を含む。【選択図】図１

Description

本発明は、半導体装置の製造方法に関する。

近年、ＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）プロセス、あるいはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）プロセス等のトレンチ（素子分離溝）を用いたプロセスを適用した素子分離によって、高電圧（ＨＶ：Ｈｉｇｈ Ｖｏｌｔａｇｅ）仕様の素子と、低電圧（ＬＶ：Ｌｏｗ Ｖｏｌｔａｇｅ）仕様の素子とを混載（ＨＶ／ＬＶ混載）したシリコン（Ｓｉ）半導体装置が増えてきている。このような半導体装置においては、特にＨＶ仕様の素子とＬＶ仕様の素子との分離を確実に行うことが肝要である。

上記に関連し、トレンチを用いた高電圧トランジスタの素子分離を開示した文献として、例えば特許文献１に開示された半導体装置が知られている。特許文献１に開示された半導体装置は、第１導電型の半導体基板の表面に設けられた第１の溝部と、第１の溝部の底面中央部から半導体基板の裏面方向に延び、第１の溝部の幅より小さい幅を有する第２の溝部とからなる分離溝と、この分離溝内に埋め込まれた素子分離絶縁膜と、分離溝の両側の半導体基板の表面にそれぞれの側で互いに離間して設けられた第１導電型と反対の第２導電型の拡散層と、拡散層間の半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、第２の溝部の底部表面から所定深さにわたり設けられた、第１導電型と同じ導電型でありかつ半導体基板の不純物濃度よりも高い不純物濃度を有するチャネルストップ領域と、を有する。

一方、ＨＶ仕様の素子とＬＶ仕様の素子とを分離するＤＴＩ法によって形成された素子分離部（以下、｛ＳＴＩ部」）は、一般に図３に示すような製造方法で形成される。図３に示す比較例に係る半導体装置の製造方法は、Ｐ型のＳｉ基板５０上にＮ型の埋め込み層５２が形成され、該埋め込み層５２上にＮ型のエピタキシャル層５４が積層されたウエハにＤＴＩ部を形成する場合を例示している。

まず、ウエハ全面に酸化膜６２、シリコン窒化膜（ＳｉＮ膜）６４、酸化膜６６の積層膜６０を形成し、ＤＴＩ部となる領域の積層膜６０を除去し、Ｓｉをエッチングして、開口部５６を形成する。その後、イオン注入（インプラ）における保護膜となる犠牲酸化膜５８を形成する（図３（ａ））。犠牲酸化膜５８の膜厚は２５ｎｍ（ナノメートル）程度とする。

次に、チャネルストッパＣＳ２を形成するための不純物としてボロンをイオン注入する（図３（ｂ））。

次に、開口部５６の内壁を酸化して酸化膜７４を形成し、（図３（ｃ））、その後ポリシリコン６８により開口部５６を埋め込む（図３（ｄ））。酸化膜７４の膜厚は９００ｎｍ程度とする。

次に、エッチバック処理により、開口部５６とその周囲とで段差がなくなるようにポリシリコンを削り（図３（ｅ））、さらに酸化膜６６を削る（図３（ｆ））。

次に、開口部５６の形成時に成膜した酸化膜６２、ＳｉＮ膜６４の積層膜７０を除去する（図３（ｇ））。その後のトランジスタ形成時に、開口部５６の上部にフィールド領域７２を形成する（図３（ｈ））。フィールド領域とは、トランジスタ等を形成するアクティブ領域以外の素子分離層をいい、例えばＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成されたシリコン酸化膜（ＳｉＯ２膜）である。以上の工程を経てＤＴＩ部８２が形成される。

特開２０１０−１０９０１９号公報

しかしながら、上記の比較例に係るＤＴＩ部の製造方法にはイオン注入に関連した問題点があった。図４を参照してこの問題点について説明する。

図４（ａ）は、半導体装置の製造完了後のＤＴＩ部およびその周囲を示した図であり、ＤＴＩ部に隣接してＮ＋層７６が配置されている。上記問題点とは、内壁の酸化膜７４（膜厚は９００ｎｍ程度）にチャネルストッパＣＳ２を形成するためのボロンが吸い込まれ（拡散し）、チャネルストッパとしての機能が弱まることである。チャネルストップの作用が十分でないと、ＤＴＩ部の分離耐圧が低下する場合がある。ＤＴＩ部の分離耐圧が低下すると図４（ａ）に示すように、本来分離されるべき素子の間に漏れ電流Ｉｒが流れ、半導体装置としての機能が阻害される場合がある。

上記の問題点を解決するための一般的な方法のひとつとして、チャネルストッパのイオン注入工程においてドーズ量（イオン注入される物質の総量）を濃くする方法がある。しかしながら、この方法では、高濃度化により意図しないボロンがＤＴＩ部の側壁にも注入されて図４（ｂ）に示すようなボロン層７８が分布し、逆に分離耐圧が低下する場合がある。また他の方法として、イオン注入のエネルギーを上げてボロンを深い位置に分布させる方法がある。しかしながら、この方法では、高エネルギー化によりボロンが酸化膜、ＳｉＮ膜の積層膜６０を突き抜けて、図４（ｃ）に示すようなボロン層８０をＤＴＩ部以外に形成する場合がある。このようなボロン層８０が形成されると、半導体装置の素子特性に異常が発生する場合がある。

この点、特許文献１に開示された半導体装置は、チャネルストップ領域を素子分離絶縁膜の下の半導体基板中に制御性よく形成することを目的としており、上記のような問題点について検討されたものではない。

本発明は、上述した課題を解決するためになされたものであり、素子分離溝の側壁領域、あるいは素子分離溝以外の領域に意図しない不純物を分布させることなく、素子分離溝の底部下にチャネルストッパとなる不純物を高濃度に分布させることが可能な半導体装置の製造方法を提供することを目的とする。

本発明に係る半導体装置の製造方法は、１つの半導体に形成される素子間を素子分離部によって分離する半導体装置の製造方法であって、基板の前記素子分離部となる領域に開口部を形成する工程と、前記開口部の内壁を酸化させて酸化膜を形成する工程と、前記酸化膜のうち前記開口部の底部に形成された酸化膜を除去する工程と、前記底部から前記基板に不純物を導入しチャネルストップ領域を形成する工程と、を含むものである。

本発明によれば、素子分離溝の側壁領域、あるいは素子分離溝以外の領域に意図しない不純物を分布させることなく、素子分離溝の底部下にチャネルストッパとなる不純物を高濃度に分布させることが可能な半導体装置の製造方法を提供することができるという効果を奏する。

第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。 第２の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法における問題点を説明する断面図である。

以下、図面を参照し、本発明を実施するための形態について詳細に説明する。

［第１の実施の形態］
図１を参照して、本実施の形態に係る半導体装置の製造方法について説明する。図１は、主として本実施の形態に係る半導体装置の製造方法における素子分離部およびその周辺の形成方法について示した図である。本実施の形態では、素子分離部の形成方法の一例としてＤＴＩ法を用いた形態を例示して説明するが、これに限られずＳＴＩ法を用いた形態としてもよい。本実施の形態に係る半導体装置の製造方法では、素子分離部の開口部の内壁を酸化した後に該素子分離部の底面を開口させ、Ｐ型にドープされたポリシリコンを成膜する。

まず、埋め込み層１２、エピタキシャル層１４が形成された基板１０を準備する。本実施の形態では、一例として基板１０をＰ型のＳｉ基板とし、埋め込み層１２をＮ型とし、エピタキシャル層１４をＮ型としている。

次に、ウエハ全面に酸化膜２２、ＳｉＮ膜２４、酸化膜２６（ＮＳＧ：Ｎｏｎ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）の積層膜２０を成膜し、公知の露光条件、エッチング条件を用いて素子分離部（ＤＴＩ部）となる領域の積層膜２０を除去する。その後Ｓｉをエッチングして、開口部１６を形成する。その後、開口部１６の内壁（側壁および底部）を酸化し、酸化膜１８を形成する（図１（ａ）、内壁酸化工程）。酸化膜１８の膜厚は、一例として９００ｎｍ程度とする。

次に、サイドウォール・エッチング技術を用いてで開口部１６の底部Ｂ１の酸化膜１８を除去する（図１（ｂ）、内壁エッチング工程）。

次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）技術により、Ｐ型の不純物がドープされたポリシリコンで開口部１６を埋め込む（図１（ｃ）、ポリシリコンＣＶＤ工程）。Ｐ型の不純物としては、一例としてボロンを用いることができる。しかしながら、これに限られず他の不純物元素を用いてもよい。また、チャネルストッパを形成するための不純物はＰ型に限られず、基板の導電型等に応じてＮ型としてもよい。

次に、アニール処理によってＰ型にドープされたポリシリコンから素子分離部の底部Ｂ１下の基板１０にボロンを拡散させ、チャネルストッパＣＳ１を形成する（図１（ｄ）、アニール工程）。

次にエッチバック処理により、開口部１６とその周囲との間で段差がなくなるように、つまり開口部１６の開口端までポリシリコンを削り（図１（ｅ）、ポリシリコン・エッチバック工程）、さらにエッチバック処理により酸化膜２６（ＮＳＧ）を削る（図１（ｆ）、ＮＳＧエッチバック工程）。なお、本実施の形態において開口部１６の開口端とは、本実施の形態に係る半導体装置を平面視した場合に開口部１６の基板表面上の外周（縁）をいう。

次に、開口部１６を形成した際に成膜した酸化膜２２、ＳｉＮ膜２４の積層膜３０を除去する（図１（ｇ）、開口部エッチオフ工程）。

次に、本実施の形態に係る半導体装置に配置する能動素子（トランジスタ等）を形成する際に、開口部１６の開口端を含む領域の上部にフィールド領域３２を形成する（図１（ｈ）、素子エッチオフ工程）。

以上の工程を経て、本実施の形態に係る素子分離部（ＤＴＩ部）４０を含む本実施の形態に係る半導体装置が製造される。なお、図１（ｈ）に示すように、ポリシリコン２８はＰ型の不純物であるボロンが低濃度に拡散されたＰ−領域、チャネルストッパはボロンが高濃度に拡散されたＰ＋領域となっている。

以上詳述したように、本実施の形態に係る半導体装置の製造方法では、開口部１６に酸化膜１８を形成した後、開口部１６の底部Ｂ１の酸化膜１８のみを除去し、開口部１６に充填されたＰ型ドープのポリシリコンから酸化膜１８が除去された底部Ｂ１の下部にボロンを供給（導入）している。このことにより、比較例に係る半導体装置の製造方法のように、ボロン注入におけるドーズ量の高濃度化、あるいはイオン注入エネルギーの増大等の必要性がなくなるので側壁へのボロン層の形成、あるいは積層膜６０の下部へのボロン層の形成が抑制される。その結果、素子分離部（ＤＴＩ部）の底部Ｂ１の下部のみに高濃度のボロンを分布させることが可能となり、素子分離部（ＤＴＩ部）の耐圧不良の問題が抑制される。

［第２の実施の形態］
図２を参照して、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態は、上記実施の形態において、開口部の内壁を酸化した後に開口部の底部を開口させ、インプラ保護膜を形成した後に、ボロンのイオン注入を行う形態である。従って、上記実施の形態と同様の構成には同じ符号を付し、詳細な説明を省略する。

図２（ａ）、（ｂ）に示す工程は、図１（ａ）、（ｂ）と同様の工程である。すなわち、基板１０の表面に酸化膜２２、ＳｉＮ膜２４、酸化膜２６（ＮＳＧ）の積層膜２０を成膜し、公知の露光条件、エッチング条件を用いて、開口部１６を設ける領域の積層膜２０を除去し、基板１０をエッチングする。その後開口部１６の内壁を酸化して、開口部１６の側壁および底部Ｂ１に酸化膜１８を形成する。その後、サイドウォール・エッチング技術により開口部１６の底部Ｂ１の内壁の酸化膜１８を除去する。

次に、開口部１６の底部Ｂ１に、イオン注入時に基板１０の表面を保護する保護膜３４を基板１０を酸化して形成する（図２（ｃ）、保護膜形成工程）。その後、チャネルストッパＣＳ１を形成するためのボロンをイオン注入する（図２（ｄ）、チャネルストッパ注入工程）。

次に、ＣＶＤ技術によりノンドープのポリシリコン２８で開口部１６を埋め込む（図２（ｅ）、ポリシリコンＣＶＤ工程）。

次に、エッチバック処理により、開口部１６とその周辺のとの間で段差がなくなるようにポリシリコン２８を削り（図２（ｆ）ポリシリコン・エッチバック工程）、さらにエッチバック処理により酸化膜２６（ＮＳＧ）を削る（図２（ｇ）、ＮＳＧエッチバック工程）。

次に、開口部１６の形成時に成膜した酸化膜２２、ＳｉＮ膜２４の積層膜３０を除去する(図２（ｈ）、開口部エッチオフ工程）。

次に、本実施の形態に係る半導体装置に配置する能動素子（トランジスタ等）を形成する際に、開口部１６の開口端を含む領域の上部にフィールド領域３２を形成する（図２（ｉ）、素子エッチオフ工程）。

以上の工程を経て、本実施の形態に係る素子分離部（ＤＴＩ部）４２を含む本実施の形態に係る半導体装置が製造される。

以上詳述したように、本実施の形態に係る半導体装置の製造方法では、開口部１６に酸化膜１８を形成した後、開口部１６の底部Ｂ１の酸化膜１８のみを除去し、イオン注入により高濃度のボロンを供給している。比較例に係る半導体装置の製造方法と異なり、本実施の形態に係る半導体装置の製造方法では、ボロンの注入時において素子分離部とされる開口部の側壁が比較的厚い酸化膜に覆われているため、開口部の側壁にボロンが分布することが抑制される。このことにより、比較例に係る半導体装置の製造方法のように、ボロン注入におけるドーズ量の高濃度化、あるいはイオン注入エネルギーの増大等の必要性が低減されるので側壁へのボロン層の形成、あるいは積層膜６０の下部へのボロン層の形成が抑制される。その結果、素子分離部（ＤＴＩ部）の底部Ｂ１の下部のみに高濃度のボロンを分布させることが可能となり、素子分離部（ＤＴＩ部）の耐圧不良の問題が抑制される。

１０ 基板
１２ 埋め込み層
１４ エピタキシャル層
１６ 開口部
１８ 酸化膜
２０ 積層膜
２２ 酸化膜
２４ ＳｉＮ膜
２６ 酸化膜
２８ ポリシリコン
３０ 積層膜
３２ フィールド領域
３４ 保護膜
４０、４２ 素子分離部（ＤＴＩ部）
５０ 基板
５２ 埋め込み層
５４ エピタキシャル層
５６ 開口部
５８ 犠牲酸化膜
６０ 積層膜
６２ 酸化膜
６４ ＳｉＮ膜
６６ 酸化膜
６８ ポリシリコン
７０ 積層膜
７２ フィールド領域
７４ 酸化膜
７６ Ｎ＋層
７８、８０ ボロン層
８２ ＤＴＩ部
Ｂ１ 底部
ＣＳ１、ＣＳ２ チャネルストッパ
Ｉｒ 漏れ電流

Claims (6)

1. １つの半導体に形成される素子間を素子分離部によって分離する半導体装置の製造方法であって、
   基板の前記素子分離部となる領域に開口部を形成する工程と、
   前記開口部の内壁を酸化させて酸化膜を形成する工程と、
   前記酸化膜のうち前記開口部の底部に形成された酸化膜を除去する工程と、
   前記底部から前記基板に不純物を導入しチャネルストップ領域を形成する工程と、
   を含む半導体装置の製造方法。
2. 前記チャネルストップ領域を形成する工程は、
   前記不純物がドープされたポリシリコンを前記開口部に充填する工程と、
   前記基板をアニールして前記不純物を前記基板に拡散する工程と、を含む
   請求項１に記載の半導体装置の製造方法。
3. 前記ポリシリコンを前記開口部の開口端まで平坦化する工程と、
   前記素子を形成する際に前記開口端を含む領域の前記ポリシリコンの上部に絶縁領域を形成する工程と、をさらに含む
   請求項２に記載の半導体装置の製造方法。
4. 前記チャネルストップ領域を形成する工程は、
   前記底部に保護膜を形成する工程と、
   前記保護膜を介して前記不純物をイオン注入する工程を含む
   請求項１に記載の半導体装置の製造方法。
5. ノンドープのポリシリコンで前記開口部を充填する工程と、
   前記ポリシリコンを前記開口部の開口端まで平坦化する工程と、
   前記素子を形成する際に前記開口端を含む領域の前記ポリシリコンの上部に絶縁領域を形成する工程と、をさらに含む
   請求項４に記載の半導体装置の製造方法。
6. 前記素子分離部がＤＴＩ法によって形成される
   請求項１〜請求項５のいずれか１項に記載の半導体装置の製造方法。