JP2001244416A - 信号処理用半導体集積回路 - Google Patents

信号処理用半導体集積回路

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JP2001244416A JP2000053620A JP2000053620A JP2001244416A JP 2001244416 A JP2001244416 A JP 2001244416A JP 2000053620 A JP2000053620 A JP 2000053620A JP 2000053620 A JP2000053620 A JP 2000053620A JP 2001244416 A JP2001244416 A JP 2001244416A
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嘉靖 田代
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Abstract

(57)【要約】 【課題】 携帯電話器の無線通信システムを構成する回
路ブロックの幾つかを１つの半導体チップ上に搭載した
ＬＳＩでは、スプリアスノイズによりＣＮ比の劣化する
という問題点がある。 【解決手段】 ノイズの発生源となる発振回路を含む第
１の回路ブロックと、該発振回路からのノイズが基体を
通して伝達されることで誤動作するおそれのある回路を
含む第２の回路ブロックとが１つの半導体基板上に形成
された半導体集積回路において、上記第１の回路ブロッ
クと第２の回路ブロックを離間して配置するようにし
た。より具体的には、上記第１の回路ブロックと第２の
回路ブロックを半導体基板表面の各々絶縁分離帯（２３
１，２３２）で囲まれた第１の島領域（２４１）と第２
の島領域（２４２）に形成し、上記第１の島領域と第２
の島領域の能動素子形成箇所を除く基体領域（２０３）
には低抵抗の半導体領域（２５１，２５２）を形成する
とともに、上記低抵抗の半導体領域を安定な電圧端子に
接続させるようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おけるクロストーク低減技術さらには複数種類の周波数
帯の信号を受信し処理する信号処理用ＬＳＩ（大規模半
導体集積回路）に適用して有効な技術に関し、例えば携
帯電話器に用いられるスーパーへテロダイン方式で受信
信号を処理する無線通信用ＬＳＩに利用して有効な技術
に関する。
【０００２】
【従来の技術】携帯電話器に用いられる無線通信システ
ムとして、例えば図１１に示すようなスーパーへテロダ
イン方式の無線通信システムが知られている。図１１の
無線通信システムにおいて、１００は信号電波の送受信
用アンテナ、１０１は送受信切替え用のスイッチ、１１
０はアンテナ１００により受信された信号を増幅し復調
する受信系回路、１２０はアンテナ１００より送信する
信号を変調し周波数変換する送信系回路、１３０はこれ
らの受信系回路１１０と送信系回路１２０に必要とされ
る局部発振信号を発生する発振系回路、１４０は受信信
号から音声データを抽出したり音声データを電圧パルス
列に変換したりするベースバンド信号処理回路、１５０
はシステム全体を統括的に制御するマイクロコンピュー
タなどからなるシステムコントローラである。切替えス
イッチ１０１は、システムコントローラ１５０からの制
御信号TX/RXにより制御され、送信信号と受信信号とを
切り替える。
【０００３】上記受信系回路１１０は、アンテナ１００
より受信された信号から不要波を除去するＳＡＷフィル
タなどからなる帯域制限フィルタ（ＦＬＴ）１１１と、
フィルタ１１１を通過した信号を増幅する低雑音増幅回
路（ＬＮＡ）１１２と、増幅された受信信号と発振系回
路１３０からの局部発振信号とを合成することにより中
間周波数の信号にダウンコンバートするミクサ（ＭＩ
Ｘ）１１３と、受信信号と局部発振信号の周波数差に相
当する周波数の信号を通過させるバンドパスフィルタ
（ＢＰＦ）１１４と、信号を所望のレベルに増幅する利
得制御可能なプログラマブル・ゲイン・アンプ（ＰＧ
Ａ）１１５と、所望の振幅に調整された信号をベースバ
ンド信号（Ｉ／Ｑ）に復調する復調器（ＤｅＭＯＤ）な
どから構成されている。
【０００４】上記送信系回路１２０は、ベースバンド信
号処理回路１４０からベースバンド信号（Ｉ／Ｑ）とし
て入力された送信信号をＲＦ信号に変調する変調器（Ｍ
ＯＤ）１２１と、変調された信号を発振系回路１３０か
らの発振信号と合成することにより所望の送信周波数の
信号にアップコンバートするミクサ（Ｕ−ＭＩＸ）１２
２と、周波数変換された送信信号を電力増幅してアンテ
ナ１００より送信させるパワーアンプ（ＰＡ）などから
構成されている。
【０００５】発振系回路１３０は、ミクサ１１３と１２
２で使用されるＲＦ信号生成用の電圧制御発振回路（Ｒ
ＦＶＣＯ）１３１と、復調器１１６および変調器１２１
で必要とされる中間周波数信号（周波数一定）を生成す
る電圧制御発振回路（ＩＦＶＣＯ）１３２と、これらの
ＶＣＯ１３１，１３２からの帰還信号と水晶振動子を用
いた周波数精度が高く温度依存性のない発振回路から供
給される基準信号ＴＣＸＯとの位相差を比較してそれぞ
れのＶＣＯに対する制御電圧を生成するシンセサイザ
（ＳＹＮ）１３３と、ＲＦＶＣＯ１３１で発生された発
振信号を受信側のミクサ１１３と送信側のミクサ１２２
に分配して供給するバッファ（ＢＦＦ）１３４などから
構成されている。なお、シンセサイザ（ＳＹＮ）１３３
とＲＦＶＣＯ１３１とにより、またシンセサイザ（ＳＹ
Ｎ）１３３とＩＦＶＣＯ１３２とにより、それぞれＰＬ
Ｌ（フェーズ・ロックト・ループ）と呼ばれる閉ループ
の回路が構成される。
【０００６】
【発明が解決しようとする課題】従来、図１１の無線通
信システムは、各回路ブロック１１２，１１３，１１
５，１１６……のような単位で半導体集積回路化された
１０個程度のＩＣチップにより構成されていた。このよ
うに送受信信号を処理するシステムを複数個のＩＣチッ
プにより構成すると、部品点数が多くなり実装面積が大
きくなってしまう。ところが、特に携帯電話器のような
携帯用電子装置は、小型化および低消費電力化が必須で
あり、部品点数を減らすことが重要な技術的課題であ
る。
【０００７】本発明者らは、携帯電話器の無線通信シス
テムを構成するＩＣなどの部品点数を減らすため、図１
１に示されている多数の回路ブロックのうち幾つかを１
つの半導体チップ上に搭載したＬＳＩの開発を行なっ
た。図１２は最初に考えた各回路ブロックのレイアウト
を示す。同図において、図１１に示されている符号と同
一符号が付された回路ブロックは同一ブロックである。
図１１と図１２を比較すると明らかなように、図１２に
示されている回路ブロックは図１１と同様に、ほぼ送受
信信号の流れに沿って配置されている。
【０００８】ところが、図１２に示されているように回
路ブロックを半導体チップ上に単純に並べて配置したも
のにおいて、妨害波による試験を行なったところＣＮ比
（キャリア・トゥ・ノイズ・レシオ）が劣化することが
あることが明らかになった。具体的には、アンテナより
−９９ｄＢで希望波を入力した状態で−２６ｄＢである
周波数の妨害波を入力したときＣＮ比が劣化してビット
エラーレートが所望のレベルを超えてしまうことがある
ことを見出した。
【０００９】そこで本発明者らは、妨害波を入力したと
きにＣＮ比が劣化する原因について検討した。以下、そ
の検討結果について説明する。
【００１０】図１３は、妨害波を入力してＣＮ比が劣化
したときの妨害波と希望波の周波数分布を示す。図１３
において、ｆＷが付されているのが希望波、ｆＢが付さ
れているのが妨害波、またｆRFLOは図１２のミクサ１１
３で受信信号と合成されるＲＦ局部発振信号、ｆIFWは
ｆRFLOと合成されてダウンコンバートされた希望波、ｆ
IFLOは電圧制御発振回路（ＩＦＶＣＯ）１３２で発生さ
れる中間周波数信号で、ｆIFLOは例えば５４０ＭＨｚの
ような周波数が選択される。そして、９４０ＭＨｚの希
望波を入力した時にｆRFLOを１１６５ＭＨｚとしたＲＦ
信号をミクサ１１３に供給して、受信信号を２２５ＭＨ
ｚの中間周波数の信号ｆIFWにダウンコンバートしてい
る状態で、ｆＢが９３５ＭＨｚの妨害波を入力したとこ
ろ、図１３にｆＮ１，ｆＮ２で示すようなノイズ成分が
現われた。
【００１１】このうちノイズ成分ｆＮ１はＩＦフィルタ
１１４で除去することができるが、ｆＮ２は希望波ｆＷ
をダウンコンバートした２２５ＭＨｚの信号ｆIFWと同
一の周波数であるため、ＩＦフィルタ１１４では除去す
ることができずＣＮ比が劣化しているのではないかと推
測した。図１２に示されているような発振回路（ＩＦＶ
ＣＯ）１３１とミクサ１１３とが同一チップ上に搭載さ
れているＬＳＩにおいては、発振回路（ＩＦＶＣＯ）１
３１からミクサ１１３へ半導体基板を通してクロストー
クによるノイズが伝達するおそれがあるので、ＣＮ比が
劣化する原因となり得る。
【００１２】そこで、本発明者らは、上記のようなノイ
ズ成分は、妨害波と局部発振信号と中間周波数信号もし
くはそれらの高調波同士が合成されたスプリアスノイズ
である、つまり、ノイズ成分の周波数ｆＮは、次式 ｆＮ＝Ａ＊ｆRFLO±Ｂ＊ｆIFLO±Ｃ＊ｆＢ で表わされると考えた。ここで、Ａ，Ｂ，Ｃは整数、
「＊」は掛算を意味している。そして、上式において、
例えばｆRFLO＝１１６５ＭＨｚ，ｆIFLO＝５４０ＭＨ
ｚ，ｆＢ＝９３５ＭＨｚの場合、Ａ＝−２，Ｂ＝３，Ｃ
＝１とすると、ｆＮ＝２２５ＭＨｚとなることから、
「ノイズ成分は、妨害波と局部発振信号と中間周波数信
号もしくはその高調波同士が合成されたものである」と
した上記考えが正しいとの結論に達した。なお、本発明
者らは、開発当初、図１２のような回路ブロックからな
るＬＳＩをＳＯＩ（シリコン・オン・インシュレータ）
基板上に搭載すれば基板を通して伝達するクロストーク
ノイズを減らすことができるのではないかと考えたが、
ＳＯＩ基板を使用しただけでは、スプリアスノイズを低
減する上では充分でないことも見出した。
【００１３】さらに、上記ＬＳＩは、シングルスーパー
へテロダイン方式の無線通信システムに使用する信号処
理回路を想定したものであるが、中間周波数にダウンコ
ンバートされた受信信号を第２のミクサでさらに低い周
波数にダウンコンバートして復調するダブルスーパーへ
テロダイン方式を採用した場合には、合成される局部発
振信号が増えるため、それらの信号もしくはその高調波
との合成によるスプリアスノイズの組合せがさらに多く
なり、偶然にスプリアスノイズが受信信号をダウンコン
バートした信号の周波数と一致してＣＮ比が劣化する場
合がより頻繁に生じるおそれがあるという問題点を見出
した。
【００１４】この発明の目的は、受信信号と局部発振信
号とを合成して周波数を変換して信号処理を行なう無線
通信システムに好適な信号処理用半導体集積回路におい
て、スプリアスノイズによるＣＮ比の劣化を低減できる
ようにすることにある。
【００１５】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１７】すなわち、第１の回路ブロックと、第２の
回路ブロックとが１つの半導体基板上に形成された半導
体集積回路において、上記第１の回路ブロックと第２の
回路ブロックは、半導体基板表面の各々絶縁分離帯で囲
まれた第１の島領域と第２の島領域にそれぞれ形成さ
れ、上記第１の島領域と第２の島領域の能動素子形成箇
所を除く基体領域には該基体領域よりも低抵抗の半導体
領域が形成されているとともに、上記低抵抗の半導体領
域は電圧端子に接続されるようにしたものである。
【００１８】同一半導体基板上に形成されている回路同
士は絶縁帯で電気的に分離されるが、高周波的にはこの
分離用絶縁帯が容量として作用するので、回路間が容量
で結合されているように見えるが、上記した手段によれ
ば、回路間の結合容量が小さくなると共に複数の結合容
量が直列形態で介在するようになるため、第１の回路ブ
ロックから第２の回路ブロックに伝達されるクロストー
ク成分を低くすることができ、これによってノイズによ
る影響を低減できるようになる。
【００１９】また、望ましくは、上記第１の島領域と第
２の島領域との間の領域には、これらの島領域の互いに
向き合う境界と並行するようにブロック間分離用の低抵
抗の半導体領域が形成され、該ブロック間分離用の低抵
抗の半導体領域は上記第１の島領域と第２の島領域との
間の半導体領域よりも低抵抗の半導体領域とされ、電圧
端子に接続されるようにする。これによって、２つの回
路ブロック間の半導体基体の電位が固定され、第１の回
路ブロックから第２の回路ブロックにノイズが伝達され
にくくなる。
【００２０】さらに、上記第１の回路ブロックは発振回
路を有し、上記第１の島領域と第２の島領域との間の領
域には、絶縁分離帯で囲まれた第３の島領域が形成さ
れ、この第３の島領域にはノイズの発生源となる回路ま
たはノイズが伝達されることで誤動作するおそれのある
回路の何れにも属さない回路が集まった第３の回路ブロ
ックが形成されるとともに、上記第３の島領域の能動素
子形成箇所を除く基体領域には該基体領域よりも低抵抗
の半導体領域が形成され、該低抵抗の半導体領域は電圧
端子に接続されるようにしてもよい。このように構成す
ると、第３の回路ブックが形成された第３の島領域が、
前記ブロック間分離用の低抵抗の半導体領域と同様な機
能を果たし、２つの回路ブロック間の半導体基体の電位
が固定され、第１の回路ブロックから第２の回路ブロッ
クにノイズが伝達されにくくなる。
【００２１】また、上記半導体基板は、支持基板上に絶
縁層を介して半導体層が形成されたＳＯＩ基板とし、上
記各島領域は上記半導体層に形成され、上記絶縁分離帯
は上記半導体層を貫通して上記絶縁層に達するように形
成されるように構成すると良い。このようにすると、ノ
イズの発生源となる回路が形成される半導体領域と、ノ
イズの影響を受け易い回路が形成される半導体領域とが
完全に絶縁分離帯で分断されるため、半導体基体を通し
て伝わるノイズを一層低減することができる。
【００２２】さらに、上記能動素子は上記半導体層内部
に埋込み形成された低抵抗の埋込み半導体領域をコレク
タ領域とする縦型バイポーラ・トランジスタであり、上
記低抵抗の半導体領域は上記埋込み半導体領域と同一プ
ロセスで形成されるようにするとよい。これによって、
何ら新たなプロセスを追加することなく、ノイズに強い
半導体集積回路を実現することができる。
【００２３】より具体的な構成としては、第１発振信号
を生成する第１発振回路と、第２発振信号を生成する第
２発振回路と、上記第１発振回路および第２発振回路の
制御電圧を生成する発振制御回路と、アンテナより受信
された信号と上記第１発振信号とを合成して周波数を変
換する第１ミクサ回路と、上記第１ミクサ回路で周波数
変換された信号を増幅する増幅回路と、増幅された信号
を復調する復調回路と、上記アンテナより送信する信号
と上記第２発振信号とを合成して周波数を変換する第２
ミクサ回路とを有する信号処理用半導体集積回路におい
て、少なくとも、上記第１ミクサ回路および上記第１発
振回路と、上記第２発振回路および上記増幅回路並びに
上記復調回路とを、半導体基板上において離間して配置
する。これによって、第２発振回路からのスプリアスノ
イズによる第１ミクサ回路でのＣＮ比の劣化が防止され
る。
【００２４】また、送信する信号を変調して上記第２ミ
クサ回路で上記第２発振信号と合成される信号を生成す
る変調回路と、内部を制御する制御回路とをさらに備え
る場合には、上記第１ミクサ回路および上記第１発振回
路と、上記第２発振回路および上記増幅回路並びに上記
復調回路とは互いに離間され、それらの回路間には、上
記第２ミクサ回路と上記発振制御回路と上記変調回路と
上記制御回路のいずれか一つまたはそれらを組み合わせ
たものが配置されるようにするのが望ましい。これによ
って、半導体基板上に無駄なスペースを生じさせること
なく、スプリアスノイズによるＣＮ比の劣化を防止する
ことができる。
【００２５】さらに、上記第１ミクサ回路で周波数変換
された信号と上記第２発振回路で生成された上記第２発
振信号を合成することにより第２段階の周波数変換を行
なう第３ミクサ回路をさらに備える場合には、上記第１
ミクサ回路および上記第１発振回路と、上記第２発振回
路および上記増幅回路並びに上記復調回路および上記第
３ミクサ回路とは互いに離間されるようにすると良い。
そして、その場合に、離間されたそれらの回路の間に
は、上記第２ミクサ回路と上記発振制御回路と上記変調
回路と上記制御回路のいずれか一つまたはそれらを組み
合わせたものが配置されるようにすると良い。これによ
って、ダブルスーパーヘテロダイン方式の無線通信シス
テムを構成する信号処理用ＬＳＩにおいても、スプリア
スノイズによるＣＮ比の劣化を防止することができると
ともに、半導体基板上に無駄なスペースを生じさせるこ
とがない。
【００２６】
【発明の実施の形態】次に、本発明の実施例について図
面を用いて説明する。
【００２７】図１は、本発明を、携帯電話器に用いられ
る図１１に示すようなシングルスーパーヘテロダイン方
式の無線通信システムを構成する信号処理用半導体集積
回路に適用した場合の一実施例を示すもので、図１１に
示されている回路ブロックのうち、受信系回路１１０
（ただしフィルタ１１１および１１４を除く）と送信系
回路１２０（ただしパワーアンプ１２３を除く）と発振
系回路１３０およびシステムコントローラ１５０を１つ
の半導体チップ上に搭載するとともに、そのレイアウト
を工夫することによってスプリアスノイズを低減するよ
うにしたものである。フィルタ１１１および１１４を除
いているのは、フィルタを構成する抵抗や容量などの素
子は、チップ上に形成すると占有面積が大きくなるため
ディスクリートの外付け素子として接続するからであ
る。また、パワーアンプ１２３を除いているのは、パワ
ーアンプはシステムの中で一番電力を消費する回路であ
り、発生するノイズも大きいためである。
【００２８】この実施例においては、図１に示されてい
るように、受信系回路の低雑音増幅回路（ＬＮＡ）１１
２とダウンコンバート用のミクサ（ＭＩＸ）１１３およ
び発振系回路の電圧制御発振回路（ＲＦＶＣＯ）１３２
とがチップ２００の一方の辺に沿って配置され、受信系
回路の復調器（ＤｅＭＯＤ）と発振系回路の電圧制御発
振回路（ＩＦＶＣＯ）１３１とがチップ２００の他方の
辺に沿って配置されている。そして、これらの回路ブロ
ック間すなわちチップの中央にはシステムコントローラ
１５０と上記電圧制御発振回路（ＲＦＶＣＯ）１３２と
（ＩＦＶＣＯ）１３１からの帰還信号を受けてそれぞれ
の制御電圧を発生するシンセサイザ（ＳＹＮ）１３３と
送信系回路の変調器１２１が配置されている。なお、受
信の際にはアップコンバート用のミクサ１２２は動作せ
ず、送信の際にはダウンコンバート用のミクサ１１３は
動作しなくてよいので、この実施例では、ＲＦＶＣＯ１
３２は受信信号と合成されダウンコンバートする発振信
号を生成する発振器と送信信号と合成されてアップコン
バートする発振信号を生成する発振器とを兼用してお
り、ＲＦＶＣＯ１３２の発振信号をミクサ１１３と１２
２に分配供給するバッファ（図１１の符号１３４参照）
は図１では、ＲＦＶＣＯ１３２に含ませている。ＲＦＶ
ＣＯ１３２を送受信兼用するとする代わりに、受信信号
と合成されダウンコンバートする発振信号を生成する発
振器と送信信号と合成されてアップコンバートする発振
信号を生成する発振器とを別々に設けてもよい。
【００２９】なお、アップコンバート用のミクサ１２２
は、受信信号へのスプリアスノイズ源とならないので、
ダウンコンバート用のミクサ（ＭＩＸ）１１３と同じ側
に配置されている。また、プログラマブル・ゲイン・ア
ンプ（ＰＧＡ）１１５は、ミクサ１２２と同様に、受信
信号へのスプリアスノイズ源とならないが、復調器（Ｄ
ｅＭＯＤ）からのノイズで誤動作することもないので、
上記各回路ブロックの占有面積とチップの形状との関係
から、復調器（ＤｅＭＯＤ）やＩＦＶＣＯ１３２と同じ
側に配置されている。
【００３０】図１において、１６１は受信信号が入力さ
れる外部端子としてのパッド、１６２はフィルタ容量が
接続されるパッド、１６３はベースバンド処理回路など
からシステムコントローラ１５０へ供給される信号が入
力されるパッド、１６４はシステムコントローラ１５０
から送受信切替えスイッチ等へ供給される信号が出力さ
れるパッド、１６５，１６６は復調器１１６からベース
バンド処理回路へ供給される信号（Ｉ，Ｑ）が出力され
るパッド、１６７，１６８はベースバンド処理回路から
変調器１１６へ供給される信号（Ｉ，Ｑ）が入力される
パッド、１６９はアップコンバート用のミクサ１２２か
らの送信信号が出力されるパッドである。
【００３１】この実施例においては、受信信号と合成さ
れる局部発振信号を発生するＲＦＶＣＯ１３２および局
部発振信号を合成して受信信号をダウンコンバートする
ミクサ１１３と、中間周波数の信号を発生するＩＦＶＣ
Ｏ１３１および復調器１１６とが互いに離間して配置さ
れているとともに、その間にこれらの回路以外のシステ
ムコントローラ１５０やシンセサイザ１３３、変調器１
２１などの回路ブロックが配置されているため、回路間
が分離用絶縁容量で高周波的に結合されていても、その
結合容量は極めて小さいと共に複数の結合容量が直列形
態で介在するようになる。そのため、ＩＦＶＣＯ１３１
やＩＦＶＣＯ１３１の出力発振信号を復調器１１６へ伝
達する信号配線２２１などから発生する発振信号やその
高調波がミクサ１１３およびＲＦＶＣＯ１３１の出力発
振信号をミクサ１１３へ伝達する信号配線２２２などに
伝達されるクロストーク成分を低くすることができ、こ
れによってスプリアスノイズによるＣＮ比の劣化を低減
できるようになる。
【００３２】図２は、本発明を、ダブルスーパーヘテロ
ダイン方式の無線通信回路に適用した場合の実施例を示
すもので、図１に示されているシングルスーパーヘテロ
ダイン方式の無線通信回路との回路上での相違は、ミク
サ１１３の後段にミクサ１１３でダウンコンバートされ
た信号をさらにダウンコンバートする第２のミクサ１１
７が設けられている点のみで、その他の構成はほぼ同一
である。この実施例では、第１のミクサ１１３で受信信
号とＲＦＶＣＯ１３２からの１１６５ＭＨｚのような発
振信号とが合成されて２２５ＭＨｚのような第１中間周
波数の信号にダウンコンバートされた後、第２ミクサ１
１７でＩＦＶＣＯ１３１からの１０８０ＭＨｚのような
発振信号を分周して作られた信号と合成されて４５ＭＨ
ｚのような第２中間周波数の信号にダウンコンバートさ
れる。
【００３３】本発明者らは、ダブルスーパーヘテロダイ
ン方式の無線通信回路では、第２ミクサ１１７で発生す
る高調波が第１ミクサ１１３やＲＦＶＣＯ１３２に対し
てノイズとして入り込むことがＣＮ比を劣化させる１つ
の大きな要因になっていることを見出した。このこと
は、開発当初は全く予想していなかったことである。
【００３４】そこで、この実施例においては、上記第２
ミクサ１１７を第１ミクサ１１３やＲＦＶＣＯ１３２と
反対側の辺すなわち復調器１２１やＩＦＶＣＯ１３１と
同一の側の辺に配置するようにしている。これによっ
て、ＩＦＶＣＯ１３１はもちろん第２ミクサ１１７やＩ
ＦＶＣＯ１３１の出力発振信号を第２ミクサ１１７へ伝
達する信号配線２２３などから発生する発振信号やその
高調波が、第１ミクサ１１３およびＲＦＶＣＯ１３１の
出力発振信号を第１ミクサ１１３へ伝達する信号配線２
２２など伝達されるクロストーク成分を低くすることが
でき、その結果スプリアスノイズによるＣＮ比の劣化を
低減できるようになる。
【００３５】なお、図１および図２のいずれの実施例に
おいても、チップの中央にスプリアスノイズ源とならな
いシステムコントローラ１５０とシンセサイザ（ＳＹ
Ｎ）１３３と変調器（ＭＯＤ）１２１とが配置され、Ｒ
ＦＶＣＯ１３２およびミクサ１１３と、ＩＦＶＣＯ１３
１および復調器１１６とが互いに離間して配置されるよ
うに構成されているが、これらの回路ブロック間配置さ
れる回路ブロックはこれに限定されるものでなく、シス
テムコントローラ１５０、シンセサイザ１３３、変調器
１２１、プログラマブル・ゲイン・アンプ（ＰＧＡ）１
１５、アップコンバート用のミクサ１２２のいずれか一
つあるいはこれらを任意に組み合せたものを、ノイズ源
となる回路ブロックとその影響を受ける回路ブロックと
の間に配置するようにしてもよい。
【００３６】図３は、本発明の他の実施形態を示す。
【００３７】この実施形態では、半導体基板２００上に
形成される回路を少なくとも２つに分けるとともに、図
３（Ａ）に示すように、半導体基板２００の表面には周
囲に溝を掘ってその内側に絶縁物を埋めてなる溝型分離
帯２３１，２３２で囲まれかつ互いに離間された少なく
とも２つの島領域２４１，２４２を設け、一方の島領域
２４１にノイズの発生源となる回路を構成する素子、ま
た他方の島領域２４２にノイズの影響を受ける回路を構
成する素子をそれぞれ形成する。さらに、各島領域内２
４１，２４２内に、図３（Ｂ）に示すように、低抵抗埋
込み層２５１，２５２とこの埋込み層に接続された引出
し領域２６１，２６２を設け、埋込み層２５１，２５２
に接地電位のような直流的に安定した電位を印加するよ
うにしたものである。
【００３８】また、特に制限されるものでないが、図３
の実施例においては、基板２００として支持基板２０１
の上に埋込み酸化膜２０２を介して単結晶シリコン層２
０３を形成（エピタキシャル成長）したＳＯＩ基板を用
いた場合が例として示されている。基板２００として通
常のシリコンチップを用いてもよいが、ＳＯＩ基板を用
いることで、基板を通して伝達されるノイズ量を小さく
することができる。
【００３９】図４は図３の実施例の等価回路を示す。図
４において、２７１は島領域２４１に接地電位を印加す
るための端子、２７２は島領域２４１上に形成されてい
る回路に接地電位を印加するための端子、２７３は島領
域２４１上に形成されている回路をノイズ源として等価
的に表わしたもの、２７４は端子２７１―２７２間にノ
イズ源２７３と直列に接続される基体抵抗を表わしたも
のである。また、２８１は島領域２４２に接地電位を印
加するための端子、２８２は島領域２４２上に形成され
ている回路に接地電位を印加するための端子、２８３は
島領域２４２上に形成されている回路をノイズの影響を
受ける素子として等価的に表わしたもの、２８４は端子
２８１―２８２間にノイズの影響を受ける素子２８３と
直列に接続される基体抵抗を表わしたものである。
【００４０】さらに、図４において、２９１は島領域２
４１と支持基板２０１との間の寄生容量、２９２は島領
域２４２と支持基板２０１との間の寄生容量、２９３，
２９４は島領域２４１，２４２とそれらの領域の間に介
在する分離領域２４０との間の寄生容量、２９５は分離
領域２４０と支持基板２０１との間の寄生容量、２９
６，２９７は分離領域２４０の寄生抵抗、２９８，２９
９は支持基板２０１の寄生抵抗をそれぞれ表わしたもの
である。
【００４１】図４より、各島領域２４１，２４２の基体
抵抗２７４，２８４が小さいほどノードｎ１，ｎ２の電
位が安定するため、島領域２４１では発生するノイズが
小さくなり、島領域２４２では外部から入って来るノイ
ズの影響を受けにくいことが分かる。ところで、図３の
実施例では、前述したように、各島領域２４１，２４２
には、低抵抗埋込み層２５１，２５２を設けているた
め、基体抵抗２７４，２８４が低くなり島領域２４１で
は発生するノイズが小さくまた島領域２４２では島領域
２４１で発生したノイズの影響を受けにくくなってい
る。
【００４２】また、図４より、図３の実施例のように分
離領域２４０と支持基板２０１がそれぞれ固定電位に接
続されていない場合には、ノードｎ３，ｎ４の電位がフ
ローティングになるため分離領域２４０の寄生抵抗２９
６，２９７および支持基板２０１の寄生抵抗２９８，２
９９が大きいほど島領域２４１から２４２へのノイズの
伝達を減らすことができることが分かる。ところで、図
３の実施例では、各島領域２４１，２４２には低抵抗埋
込み層２５１，２５２を設けているが、分離領域２４０
には低抵抗埋込み層を設けていないので、それだけ寄生
抵抗２９６，２９７が大きくなってノイズが伝達しにく
い構造になっている。ただし、この分離領域２４０全体
に、複数のＬ字状の溝型分離帯を互いに並行して形成し
たり、格子状もしくは網状に広がる溝型分離帯を設ける
ようにしても良い。
【００４３】なお、各島領域２４１，２４２の低抵抗埋
込み層２４１，２４２に接地電位を与える端子２７１，
２８１同士や各島領域２４１，２４２上の回路に接地電
位を与える端子２７２，２８２同士は同一パッドから接
地電位を供給するようにしても良いが、低抵抗埋込み層
２４１，２４２に接地電位を与える端子２７１，２８１
と各島領域２４１，２４２上の回路に接地電位を与える
端子２７２，２８２は、それぞれ別個のパッドから接地
電位を供給するようにするのが望ましい。また、この実
施例では、低抵抗埋込み層２４１，２４２の電位を安定
化させるため、接地電位を印加するようにしているが、
安定化させるための電位は接地電位に限定されず、回路
的に問題なければ電源電圧Ｖｃｃなど他の定電圧を印加
するようにしてもよい。
【００４４】次に、図３の実施例における各島領域２４
１，２４２への低抵抗埋込み層２５１，２５２の具体的
な設け方について説明する。
【００４５】前述したように、島領域２４１にはノイズ
の発生源となるＩＦＶＣＯ１３１や復調器１１６が、ま
た島領域２４２にはノイズの影響を受けるＲＦＶＣＯ１
３２やミクサ１１３を構成する素子がそれぞれ形成され
る。ところで、バイポーラ・トランジスタをアクティブ
素子とする半導体集積回路では、素子特性を良くするた
め、図５（ａ），（ｂ）のような埋込みコレクタＮＢ
Ｌ，ＰＢＬを有する縦型トランジスタが主流である。か
かる縦型トランジスタにより島領域２４１，２４２に形
成されるＩＦＶＣＯ１３１や復調器１１６等が構成され
ている場合、その埋込みコレクタＮＢＬ，ＰＢＬは通常
電源電圧や接地電位などにバイアスされていることが多
い。
【００４６】一方、受動素子である容量や抵抗、コイル
は、図５（ｃ），（ｄ），（ｅ）に示すように、基板表
面の絶縁膜上にアルミ層Ａｌ１，Ａｌ２，ＡＬ３やポリ
シリコン層Ｐ−Ｓｉなどにより形成されることが多い。
そして、その場合、図５（ｃ）〜（ｅ）のように素子の
下方の基板領域（図３の実施例では単結晶シリコン層２
０３）には何の素子も形成されていない。そこで、この
実施例では、容量や抵抗、コイルが形成される箇所並び
に素子が形成されていない個所の単結晶シリコン層２０
３内に、前述の低抵抗埋込み層２５１（２５２）とこの
埋込み層２５１（２５２）に接続される引出し領域２６
１（２６２）を設け、引出し領域を介して埋込み層に接
地電位を印加して島領域２４１，２４２の電位を安定化
するようにした。
【００４７】しかも、この実施例では、上記埋込み層２
５１，２５２を、図５（ａ）の縦型ＮＰＮトランジスタ
の埋込みコレクタＮＢＬと同一プロセスで形成すととも
に、低抵抗埋込み層２５１，２５２に接続される引出し
領域２６１，２６２は、縦型ＮＰＮトランジスタの埋込
みコレクタＮＢＬに接続されるコレクタ引出し領域と呼
ばれる領域の形成と同一プロセスで形成することで、プ
ロセスの追加を回避するようにしている。
【００４８】なお、配線に関しては、その構造は図５
（ｅ）のコイルの場合と同様であり、配線下方の単結晶
シリコン層２０３には何の素子も形成されていないの
で、ここにも同様に低抵抗埋込み層２５１（２５２）を
設けることができる。また、チップ上に形成される回路
は、バイポーラ・トランジスタのみでなくＭＯＳＦＥＴ
あるいはバイポーラ・トランジスタとＭＯＳＦＥＴを組
み合わせたいわゆるＢｉ−ＣＭＯＳ回路により構成され
ることもあるが、その場合においても上記と同様にして
受動素子や配線領域下方の基板領域（単結晶シリコン層
２０３）に低抵抗埋込み層２５１（２５２）を設け、引
出し領域２６１（２６２）により接地電位を印加して島
領域２４１，２４２の電位を安定化するようにしてもよ
い。Ｂｉ−ＣＭＯＳ回路の場合、ＭＯＳＦＥＴが形成さ
れるいわゆるウェル領域内に上記と同様な低抵抗埋込み
層を設け、ウェルの電位を与える電極の下に引出し領域
を設けて電位の安定化を図ることも可能である。
【００４９】さらに、低抵抗埋込み層２５１（２５２）
は縦型ＮＰＮトランジスタの埋込みコレクタＮＢＬと同
時に形成する代わりに、縦型ＰＮＰトランジスタの埋込
みコレクタＰＢＬと同時に形成するようにしてもよい。
Ｂｉ−ＣＭＯＳ回路の場合、ＰチャネルＭＯＳＦＥＴが
形成されるウェル領域内の低抵抗埋込み層は埋込みコレ
クタＮＢＬと同時に形成されるＮ型とされ、Ｎチャネル
ＭＯＳＦＥＴが形成されるウェル領域内の低抵抗埋込み
層は埋込みコレクタＰＢＬと同時に形成されるＰ型とさ
れる。
【００５０】図６は、図３の実施例を適用した場合の島
領域２４１（２４２）の平面的なレイアウトの概略を示
す。図６において、２３１（２３２）は島領域２４１
（２４２）を囲むように形成された溝型分離帯、Ｐ−Ｓ
ｉ１〜Ｐ−Ｓｉ３は抵抗を構成するポリシリコン、ＢＪ
Ｔ１，ＢＪＴ２はバイポーラ・トランジスタ、ＭＯＳは
ＭＯＳＦＥＴ、ＬＬは配線、２６１ａ，２６１ｂは低抵
抗埋込み層に接続される引出し領域、２８１は島領域２
４１（２４２）低抵抗埋込み層に接地電位を印加するた
めの端子、２８２は島領域２４１（２４２）に形成され
ている回路に接地電位を印加するための端子である。図
６では、溝型分離帯２３１（２３２）の内側の、バイポ
ーラ・トランジスタＢＪＴ１，ＢＪＴ２およびＭＯＳＦ
ＥＴ ＭＯＳ１，ＭＯＳ２を除く部分全体に低抵抗埋込
み層が形成される。
【００５１】なお、本実施例を図１１に示されているよ
うなスーパーヘテロダイン方式で受信信号を処理する無
線通信システムを構成する複数の回路ブロックを１つの
半導体チップ上に形成した信号処理用ＬＳＩに適用する
場合には、図１や図２で説明した実施形態と組み合わせ
ることが可能である。この場合、図３に示されている一
方の島領域２４１にノイズの発生源となる前述のＩＦＶ
ＣＯ１３１や復調器１１６を構成する素子を、また他方
の島領域２４２にノイズの影響を受ける前述のＲＦＶＣ
Ｏ１３２やミクサ１１３を構成する素子をそれぞれ形成
するようにすればよい。
【００５２】ここで、ノイズの発生源にもノイズの影響
を受けて誤動作する可能性のある回路のいずれにも属さ
ないシステムコントローラ１５０とシンセサイザ（ＳＹ
Ｎ）１３３、送信系回路の変調器１２１、アップコンバ
ート用のミクサ１２２、プログラマブル・ゲイン・アン
プ（ＰＧＡ）１１５はいずれの島領域に形成されても良
い。ただし、これらの回路は、ＩＦＶＣＯ１３１や復調
器１１６が形成される島領域２４１またはＲＦＶＣＯ１
３２やミクサ１１３が形成される島領域２４２のいずれ
か一方にまとめて搭載するのが望ましい。図３は、シス
テムコントローラ１５０とシンセサイザ（ＳＹＮ）１３
３、送信系回路の変調器１２１、アップコンバート用の
ミクサ１２２、プログラマブル・ゲイン・アンプ（ＰＧ
Ａ）１１５を島領域２４１に形成する場合のイメージを
表わしていると見ることができる。
【００５３】図７は、第２の実施形態の他の実施例を示
す。
【００５４】この実施例は、図３の実施例における島領
域２４１と２４２の間の分離領域２４０に低抵抗埋込み
層２５０と引出し領域２６０を設け、島領域２４１，２
４２間の分離領域２４０の基体領域（単結晶シリコン層
２０３）に接地電位を印加して電位を安定化させるよう
にしたものである。また、この実施例においては、引出
し領域２６０が長くなるので、図７のように、引出し領
域２６０の両端に各々専用のパッド２７０ａ，２７０ｂ
を設けて接続するように構成するのが望ましい。これに
よって、パッドから低抵抗埋込み層２５０までの寄生抵
抗を減らして低抵抗埋込み層２５０の電位をより一層安
定化させることができる。
【００５５】図８に図７の実施例の等価回路を示す。こ
の等価回路は図３の実施例の等価回路を示す図４とほぼ
同じである。異なる点は、分離領域２４０の基体（単結
晶シリコン層２０３）の電位すなわち図８に示されてい
る基体抵抗２９６と２９７の結合ノードｎ３の電位が接
地電位に固定される点である。図７の実施例に従うと、
分離領域２４０に低抵抗埋込み層２５０が設けられ接地
電位に固定されているため、図８に示されている基体抵
抗２９６と２９７の結合ノードｎ３の電位が安定にされ
る。しかも、基体−支持基板間の寄生容量２９５を介し
て、支持基板すなわち図８のノードｎ４の電位の揺れも
抑えられる。その結果、分離領域２４０の基体領域（単
結晶シリコン層２０３）を通して島領域２４１から２４
２へ伝達されるノイズを減らすことができるという利点
がある。この実施例をスーパーヘテロダイン方式の信号
処理用ＬＳＩに適用する場合にも、図１や図２で説明し
た実施形態と組み合わせることが可能である。
【００５６】図９は、第２の実施形態のさらに他の実施
例を示す。
【００５７】この実施例では、図３や図７の実施例にお
ける島領域２４１と２４２の間に両者を離間させるよう
に溝型分領域２３３で囲まれた第３の島領域２４３が設
けるとともに、ノイズの発生源にもノイズの影響を受け
て誤動作する可能性のある回路のいずれにも属さない回
路を形成する。
【００５８】さらに、各島領域内２４１，２４２内に、
図９（Ｂ）に示すように、低抵抗埋込み層２５３とこの
埋込み層に接続された引出し領域２６３を設け、埋込み
層２５３に接地電位のような直流的に安定した電位を印
加するようにしたものである。なお、島領域２４３に設
けられる低抵抗埋込み層２５３は、図５を用いて説明し
た図３の実施例における島領域２４１や２４２と同様
に、バイポーラ・トランジスタ以外の容量や抵抗、コイ
ル、配線並びに素子が形成されていない箇所に設けるよ
うにする。
【００５９】図１０に図９の実施例の等価回路を示す。
この等価回路は図７の実施例の等価回路を示す図８とほ
ぼ同じである。異なる点は、チップ中央の島領域２４３
の低抵抗埋込み層２５３の寄生抵抗３０１が、低抵抗埋
込み層２５３に接続された引出し領域２６３に接地電位
を与える端子２７０と図１０に示されている基体領域
（単結晶シリコン層２０３）−支持基板１００間の容量
２９５の結合ノードｎ３との間に付くのと、分離帯２３
３を誘電体とする寄生容量３０２，３０３が、島領域２
４１−２４３間の基体領域の寄生抵抗２９６と島領域２
４２−２４３間の基体領域の寄生抵抗２９７との間に直
列に接続される点である。
【００６０】図１０から分かるように、図９の実施例に
従うと、ノードｎ３の電位が安定なほど基体領域（単結
晶シリコン層２０３）を通して島領域２４１から２４２
へ伝達されるノイズが少なくなる。ところで、図９の実
施例においては、島領域２４１と２４２との間にスプリ
アスノイズ源とならない回路が形成される島領域２４３
を設けその基体領域（単結晶シリコン層２０３）に低抵
抗埋込み層２５３とこの埋込み層に接地電位を与える引
出し領域２６３を設けているため、ノードｎ３の電位が
安定するとともに、島領域２４３によって島領域２４１
と２４２とがおおきく離間されるため、島領域２４１か
ら２４２へ伝達されるノイズを減らすことができるとい
う利点がある。
【００６１】なお、図７の実施例においてはノードｎ３
に分離領域２４０の低抵抗埋込み層２５０の寄生抵抗が
ついていないのに、図９の実施例においては島領域２４
３の低抵抗埋込み層２５３の寄生抵抗３０１がついてい
るのは、図７の実施例の場合には、低抵抗埋込み層２５
３に接地電位を与える引出し領域２６３を大きくしてい
るためである。従って、チップの面積に余裕があるとき
は、伝達するノイズの低減の観点から、図７のような分
離領域２４０を設ける構成を採用するのが望ましく、チ
ップの面積に余裕がないときは、図９のようなノイズ源
とならない回路が形成される島領域２４３を設ける構成
を採用するのが望ましいといえる。
【００６２】この実施例も図１や図２で説明した実施形
態と組み合わせることが可能である。その場合、島領域
２４１にはノイズの発生源となる前述のＩＦＶＣＯ１３
１や復調器１１６を構成する素子を、また島領域２４２
にノイズの影響を受ける前述のＲＦＶＣＯ１３２やミク
サ１１３を構成する素子を、さらに島領域２４３にはノ
イズの発生源にもノイズの影響を受けて誤動作する可能
性のある回路のいずれにも属さないシステムコントロー
ラ１５０とシンセサイザ（ＳＹＮ）１３３、送信系回路
の変調器１２１、アップコンバート用のミクサ１２２、
プログラマブル・ゲイン・アンプ（ＰＧＡ）１１５を構
成する素子をそれぞれ形成するようにすればよい。
【００６３】また、以上の実施例では、支持基板２０１
の電位がフローティングになっているものについて説明
したが、支持基板２０１の電位を固定するようにしても
良いことはいうまでもない。そして、その場合には、支
持基板２０１の不純物濃度を高くして寄生抵抗２９８，
２９９を小さくするか支持基板２０１の裏面から全面的
に固定電位を与えるようにするのが、スプリアスノイズ
を低減する上で望ましい。このように支持基板２０１の
裏面から全面的に固定電位を与える構成は、「フリップ
チップ」形や「ダイパッド露出」形のパッケージなど、
低インピーダンスでチップ裏面を実装基板に接続可能な
タイプのパッケージで封止する場合に適用し易い。
【００６４】一方、前記実施例のように支持基板２０１
の電位がフローティングになる構成はプラスチックパッ
ケージで封止する場合に採用されることがあると考えら
れる。従って、この方式は、プラスチックパッケージを
用いてデバイスの価格を低く抑えたい場合に適用すると
良い。
【００６５】さらに、図３や図７の実施例においては、
島領域２４２をＬ字状にレイアウトしているが、これに
限定されるものでなく、回路の配置を工夫することで、
島領域２４１および２４２をそれぞれ縦長もしくは横長
のほぼ長方形に形成してその間に同じく縦長もしくは横
長の分離領域２４０を設けるようにしても良い。同様
に、図９の実施例においては、島領域２４３をＬ字状に
レイアウトしているが、島領域２４１，２４２および２
４３をそれぞれ縦長もしくは横長の長方形に形成するよ
うにしても良い。また、図７と図９の実施例とを組み合
わせることも可能である。さらに、実施例においては、
半導体基板としてＳＯＩ基板をしたが、本発明を適用す
ることにより、一般的なシリコン基板を用いても同様な
効果を期待することができる。
【００６６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるスーパ
ーへテロダイン方式の携帯電話器の無線通信システムに
用いられる無線通信用ＬＳＩに適用した場合について説
明したが、本発明はそれに限定されるものでなく、２以
上の発振回路を備え一方の発振回路で発生された発振信
号を受信信号に合成して周波数を変換する方式の信号処
理用ＬＳＩに広く利用することができる。
【００６７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００６８】すなわち、本発明に従うと、受信信号と局
部発振信号とを合成して周波数を変換して信号処理を行
なう信号処理用半導体集積回路において、スプリアスノ
イズによるＣＮ比の劣化を低減することができるという
効果がある。
【図面の簡単な説明】
【図１】本発明をシングルスーパーヘテロダイン方式の
無線通信システムを構成する信号処理用半導体集積回路
に適用した場合の一実施例を示すレイアウト説明図であ
る。
【図２】本発明をダブルスーパーヘテロダイン方式の無
線通信システムを構成する信号処理用半導体集積回路に
適用した場合の一実施例を示すレイアウト説明図であ
る。
【図３】本発明の他の実施形態を示す平面図および断面
図である。
【図４】図３の実施例の等価回路図である。
【図５】図３の実施例における各島領域の低抵抗埋込み
層の具体的な構成例を示す断面図である。
【図６】図３の実施例を適用した場合の島領域の平面的
なレイアウトの概略を示す平面図である。
【図７】第２の実施形態の他の実施例を示す平面図およ
び断面図である。
【図８】図７の実施例の等価回路図である。
【図９】第２の実施形態のさらに他の実施例を示す平面
図および断面図である。
【図１０】図９の実施例の等価回路図である。
【図１１】本発明を適用して有効な携帯電話器に用いら
れるスーパーへテロダイン方式の無線通信システムの構
成を示すブロック図である。
【図１２】図１１に示されている携帯電話器の無線通信
システムを構成する回路ブロックの幾つかを１つの半導
体チップ上に搭載したＬＳＩにおける一般的な回路ブロ
ックのレイアウト例を示す平面図である。
【図１３】図１１に示されている携帯電話器の無線通信
システムに妨害波を入力してＣＮ比が劣化したときの妨
害波と希望波の周波数分布を示す説明図である。
【符号の説明】
１００ 送受信用アンテナ １０１ 送受信切替え用のスイッチ １１０ 受信系回路 １１１ 帯域制限フィルタ（ＦＬＴ） １１２ 低雑音増幅回路（ＬＮＡ） １１３ ダウンコンバート用ミクサ（ＭＩＸ） １１４ バンドパスフィルタ（ＢＰＦ） １１５ プログラマブル・ゲイン・アンプ（ＰＧＡ） １１６ 復調器（ＤｅＭＯＤ） １２０ 送信系回路 １２１ 変調器（ＭＯＤ） １２２ アップコンバート用ミクサ（ＵＰ−ＭＩＸ） １２３ パワーアンプ（ＰＡ） １３０ 発振系回路 １３１ ＲＦ信号用の電圧制御発振回路（ＲＦＶＣＯ） １３２ 中間周波数信号用の電圧制御発振回路（ＩＦＶ
ＣＯ） １３３ シンセサイザ（ＳＹＮ） １３４ バッファ（ＢＦＦ） １４０ ベースバンド信号処理回路 １５０ システムコントローラ ２００ 半導体基板 ２３１，２３２，２３３ 溝型分離帯 ２４０ ブロック間分離領域 ２４１，２４２，２４３ 島領域 ２５０，２５１，２５２，２５３ 低抵抗埋込み層 ２６０，２６１，２６２，２６３ 引出し領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀 和明 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F038 BG02 BG09 BH09 BH19 CA03 CA05 CA07 CA12 EZ06 EZ20 5K011 AA15 AA16 DA03 DA06 DA12 DA15 DA21 GA06 JA01 KA05 KA08 KA18

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 第１の回路ブロックと、第２の回路ブロ
    ックとが１つの半導体基板上に形成された半導体集積回
    路において、 上記第１の回路ブロックと第２の回路ブロックは、上記
    半導体基板表面の各々絶縁分離帯で囲まれた第１の島領
    域と第２の島領域にそれぞれ形成され、 上記第１の島領域と第２の島領域の能動素子形成箇所を
    除く基体領域には該基体領域よりも低抵抗の半導体領域
    が形成され、 上記低抵抗の半導体領域は電圧端子に接続されているこ
    とを特徴とする半導体集積回路。
  2. 【請求項２】 上記第１の島領域と第２の島領域との間
    の領域には、これらの島領域の互いに向き合う境界と並
    行するようにブロック間分離用の低抵抗半導体領域が形
    成され、該ブロック間分離用の低抵抗半導体領域は上記
    第１の島領域と第２の島領域との間の半導体領域よりも
    低抵抗の半導体領域とされ、電圧端子に接続されている
    ことを特徴とする請求項１に記載の半導体集積回路。
  3. 【請求項３】 上記第１の回路ブロックは発振回路を有
    し、上記第１の島領域と第２の島領域との間の領域に
    は、絶縁分離帯で囲まれた第３の島領域が形成され、こ
    の第３の島領域にはノイズの発生源となる回路またはノ
    イズが伝達されることで誤動作するおそれのある回路の
    何れにも属さない回路が集まった第３の回路ブロックが
    形成され、 上記第３の島領域の能動素子形成箇所を除く基体領域に
    は該基体領域よりも低抵抗の半導体領域が形成され、該
    低抵抗の半導体領域は電圧端子に接続されていることを
    特徴とする請求項１に記載の半導体集積回路。
  4. 【請求項４】 上記半導体基板は、支持基板上に絶縁層
    を介して半導体層が形成された多層構造基板であり、上
    記各島領域は上記半導体層に形成され、上記絶縁分離帯
    は上記半導体層を貫通して上記絶縁層に達するように形
    成されていることを特徴とする請求項１ないし３に記載
    の半導体集積回路。
  5. 【請求項５】 上記能動素子は上記半導体層内部に埋込
    み形成された低抵抗の埋込み半導体領域をコレクタ領域
    とする縦型バイポーラ・トランジスタであり、上記低抵
    抗の半導体領域は上記埋込み半導体領域と同一プロセス
    で形成された半導体領域であることを特徴とする請求項
    １ないし４に記載の半導体集積回路。
  6. 【請求項６】 第１発振信号および第２発振信号を生成
    する第１発振回路と、 第３発振信号を生成する第２発振回路と、 上記第１発振回路および第２発振回路の制御電圧を生成
    する発振制御回路と、 アンテナより受信された信号と上記第１発振信号とを合
    成して周波数を変換する第１ミクサ回路と、 上記第１ミクサ回路で周波数変換された信号を増幅する
    増幅回路と、 増幅された信号を上記第３発振信号を用いて復調する復
    調回路と、 上記アンテナより送信する信号と上記第２発振信号とを
    合成して周波数を変換する第２ミクサ回路と、を有する
    信号処理用半導体集積回路であって、 少なくとも、上記第１ミクサ回路および上記第１発振回
    路と、上記第２発振回路および上記増幅回路並びに上記
    復調回路とを、半導体基板上において離間して配置した
    ことを特徴とする信号処理用半導体集積回路。
  7. 【請求項７】 送信する信号を上記第３発振信号もしく
    は第４発振信号を用いて変調して上記第２ミクサ回路で
    上記第２発振信号と合成される信号を生成する変調回路
    と、集積回路内部を制御する制御回路とをさらに備え、
    上記第１ミクサ回路および上記第１発振回路と、上記第
    ２発振回路および上記増幅回路並びに上記復調回路とは
    互いに離間され、それらの回路間には、上記第２ミクサ
    回路と上記発振制御回路と上記変調回路と上記制御回路
    のいずれか一つまたはそれらを組み合わせたものが配置
    されていることを特徴とする請求項６に記載の信号処理
    用半導体集積回路。
  8. 【請求項８】 上記第１ミクサ回路で周波数変換された
    信号と上記第２発振回路で生成された上記第３発振信号
    を合成することにより第２段階の周波数変換を行なう第
    ３ミクサ回路をさらに備え、上記第１ミクサ回路および
    上記第１発振回路と、上記第２発振回路および上記増幅
    回路並びに上記復調回路および上記第３ミクサ回路とは
    互いに離間され、離間されたそれらの回路の間には、上
    記第２ミクサ回路と上記発振制御回路と上記変調回路と
    上記制御回路のいずれか一つまたはそれらを組み合わせ
    たものが配置されていることを特徴とする請求項６に記
    載の信号処理用半導体集積回路。
  9. 【請求項９】 第１発振信号および第２発振信号を生成
    する第１発振回路と、 第３発振信号を生成する第２発振回路と、 上記第１発振回路および第２発振回路の制御電圧を生成
    する発振制御回路と、 アンテナより受信された信号と上記第１発振信号とを合
    成して周波数を変換する第１ミクサ回路と、 上記第１ミクサ回路で周波数変換された信号を増幅する
    増幅回路と、 増幅された信号を上記第３発振信号を用いて復調する復
    調回路と、 上記アンテナより送信する信号と上記第２発振信号とを
    合成して周波数を変換する第２ミクサ回路と、を有する
    信号処理用半導体集積回路であって、 上記第１ミクサ回路および上記第１発振回路は、半導体
    基板の絶縁分離帯で囲まれた１の島領域に形成され、 上記第２発振回路および上記増幅回路並びに上記復調回
    路は、半導体基板の絶縁分離帯で囲まれた第２の島領域
    に形成され、 上記第１の島領域と第２の島領域の能動素子形成箇所を
    除く基体領域には該基体領域よりも低抵抗の半導体領域
    が形成され、 上記低抵抗の半導体領域は電圧端子に接続されているこ
    とを特徴とする信号処理用半導体集積回路。
  10. 【請求項１０】 上記第１の島領域と第２の島領域との
    間の領域には、これらの島領域の互いに向き合う境界と
    並行するようにブロック間分離用の低抵抗の半導体領域
    が形成され、該ブロック間分離用の低抵抗の半導体領域
    は上記第１の島領域と第２の島領域との間の半導体領域
    よりも低抵抗の半導体領域とされ、電圧端子に接続され
    ていることを特徴とする請求項９に記載の信号処理用半
    導体集積回路。
  11. 【請求項１１】 送信する信号を変調して上記第２ミク
    サ回路で上記第２発振信号と合成される信号を生成する
    変調回路と、集積回路内部を制御する制御回路とをさら
    に備えるとともに、 上記半導体基板には絶縁分離帯で囲まれた第３の島領域
    が設けられ、 上記第２ミクサ回路と上記発振制御回路と上記変調回路
    と上記制御回路は上記第３の島領域に形成されているこ
    とを特徴とする請求項９に記載の信号処理用半導体集積
    回路。
  12. 【請求項１２】 上記半導体基板は、支持基板上に絶縁
    層を介して半導体層が形成された多層構造基板であり、
    上記各島領域は上記半導体層に形成され、上記絶縁分離
    帯は上記半導体層を貫通して上記絶縁層に達するように
    形成されていることを特徴とする請求項９ないし１１に
    記載の信号処理用半導体集積回路。
  13. 【請求項１３】 上記能動素子は上記半導体層内部に埋
    込み形成された低抵抗の埋込み半導体領域をコレクタ領
    域とする縦型バイポーラ・トランジスタであり、上記低
    抵抗の半導体領域は上記埋込み半導体領域と同一プロセ
    スで形成された半導体領域であることを特徴とする請求
    項９ないし１２に記載の信号処理用半導体集積回路。
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