JP2017085175A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体チップSCは、第1回路及び第2回路を有している。第1回路及び第2回路は、互いに基準電位が異なっている。第1回路CIR1の基準電位である第1電位は、複数のリード端子LD1のいずれかを介して半導体チップSCに印加されており、第2回路CIR2の基準電位である第2電位は、複数のリード端子LD2のいずれかを介して半導体チップSCに印加されている。半導体チップSCの基板は、SOI基板など、半導体基板の上に埋込絶縁層及び第1導電型の半導体層を積層した構造を有している。半導体基板には、ダイパッドDP及び基板電位用リード端子LD4を介して固定電位が印加されている。この固定電位は、第1回路の基準電位及び第2回路の基準電位とは異なる経路で半導体チップSCに印加される。
【選択図】図1
Description
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
図1は、第1の実施形態に係る半導体装置SDの構成を示す平面図である。図2は図1のA−A´断面図であり、図3は図1のB−B´断面図である。半導体装置SDは、リードフレームのダイパッドDP(基板搭載部材の一例)の上に矩形の半導体チップSCを搭載し、さらにダイパッドDP及び半導体チップSCを封止樹脂MDRで封止したものである。リードフレームは、例えば銅などの導電性の材料によって形成されている。
図6は、第2の実施形態に係る半導体装置SDの構成を示す平面図である。図7は、図6のA−A´断面図である。本実施形態に係る半導体装置SDは、以下の点を除いて第1の実施形態に係る半導体装置SDと同様の構成である。
図8は、第3の実施形態に係る半導体装置SDの構成を示す平面図である。図9は、図8のA−A´断面図である。本実施形態に係る半導体装置SDは、基板電位用リード端子LD4を有していない点を除いて、第1の実施形態に係る半導体装置SDと同様の構成である。このため、本実施形態では、ダイパッドDP及び半導体基板BSBはフローティングになる。
AR2 第2回路形成領域
AR3 インダクタ形成領域
BSB 半導体基板
CIR1 第1回路
CIR2 第2回路
DP ダイパッド
IND1 第1インダクタ
IND2 第2インダクタ
INL 埋込絶縁層
LD1 リード端子
LD2 リード端子
LD3 リード
LD4 基板電位用リード端子
MDR 封止樹脂
MINC 多層配線層
PAD1 第1電極パッド
PAD2 第2電極パッド
PAD3 第3電極パッド
PAD4 第4電極パッド
SC 半導体チップ
SD 半導体装置
SIE 分離用絶縁層
SL 半導体層
SUB 基板
TR1 トランジスタ
TR2 トランジスタ
TR3 トランジスタ
TR4 トランジスタ
WEL1 第1ウェル
WEL2 第2ウェル
WEL3 第3ウェル
WEL4 第4ウェル
WIR ボンディングワイヤ
Claims (6)
- 半導体基板と、前記半導体基板上の絶縁層と、前記絶縁層上の半導体層と、を有する基板と、
前記半導体層上の第1回路と、
前記半導体層上で前記第1回路と並び、前記第1回路から電気的に絶縁された第2回路と、
平面視で前記第1回路と前記第2回路の間に位置し、断面視で前記半導体層上に位置し、前記第1回路と電気的に接続した第1インダクタと、
平面視で前記第1回路と前記第2回路の間に位置し、断面視で前記第1インダクタ上に位置し、前記第2回路と電気的に接続した第2インダクタと、
を備え、
前記半導体基板の電位は、前記第1回路の基準電位及び前記第2回路の基準電位のいずれからも独立している半導体装置。 - 請求項1に記載の半導体装置において、
前記第1回路の基準電位は、前記半導体基板の外部から与えられ、
前記第2回路の基準電位は、前記半導体基板の外部から与えられ、
前記半導体基板の電位は、前記半導体基板の外部から与えられる半導体装置。 - 請求項1に記載の半導体装置において、
前記第1回路の基準電位は、前記半導体基板の外部から与えられ、
前記第2回路の基準電位は、前記半導体基板の外部から与えられ、
前記半導体基板の電位は、フローティングである半導体装置。 - 請求項1から3までのいずれか一項に記載の半導体装置において、
前記第1回路の一部を構成する第1ウェルと、
前記第2回路の一部を構成する第2ウェルと、
を備え、
前記第1ウェルは、前記第2ウェルに対向する第1縁を有し、
前記第2ウェルは、前記第1ウェルに対向する第2縁を有し、
前記半導体基板の厚さは前記第1ウェルの前記第1縁と前記第2ウェルの前記第2縁との間の距離よりも小さい半導体装置。 - 請求項1から4までのいずれか一項に記載の半導体装置において、
前記半導体基板の厚さは100μm以下である半導体装置。 - 請求項1から5までのいずれか一項に記載の半導体装置において、
前記第1回路の基準電位と前記第2回路の基準電位の差は100V以上である半導体装置。
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