JP6343047B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、例えば基準電位が互いに異なる第１回路及び第２回路を有する半導体装置に適用可能な技術である。

基準電圧が異なる２つの回路の間で信号を送受信する場合、一般的にはフォトカプラが用いられている。これに対して近年は、２つのインダクタを誘導結合又は容量結合させることにより、２つの回路の間で信号を送受信する技術が開発されている（特許文献１参照）。この技術を用いると、例えば特許文献２に記載されているように、一つの半導体チップに上述した２つの回路を搭載することができる。

特開２０１１−１４２１７５号公報 特開２００９−２９５８０４号公報

本発明者は、基準電位の差が大きい２つの回路を、一つのＳＯＩ（Silicon On Insulator）基板を用いて形成することを検討した。この場合、相対的に基準電位が大きい回路（以下、第１回路と記載）に入ってくるノイズは、相対的に基準電位が小さい回路（以下、第２回路と記載）にとっては非常に大きな値になる。このため、ＳＯＩ基板の半導体層において、第１回路が形成される領域と第２回路が形成される領域とを絶縁しても、ベースとなる半導体基板を介して第１回路から第２回路にノイズが伝播することが判明した。そこで本発明者は、このノイズの伝播を抑制することを検討した。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置の基板は、半導体基板、半導体基板上に形成された埋込絶縁層、及び埋込絶縁層上に形成された半導体層を有している。半導体層には、半導体層に埋込絶縁層に達するように埋め込まれ、半導体層の第１回路形成領域と第２回路形成領域との間を絶縁する分離用絶縁層が、埋め込み絶縁層に達するように埋め込まれている。第１回路は、第１回路形成領域を用いて形成されており、第２回路は、第２回路形成領域を用いて形成されている。第１回路形成領域は第１電極パッドに接続しており、第２回路形成領域には第２電極パッドが接続している。半導体基板は、第１電極パッド及び第２電極パッドに電気的に接続していない。

前記一実施の形態によれば、半導体基板を介して、第１回路から第２回路にノイズが伝播することを抑制できる。

第１の実施形態に係る半導体装置の構成を示す平面図である。 図１のＡ−Ａ´断面図である。 図１のＢ−Ｂ´断面図である。 半導体チップの構造を説明するための断面図である。 図４の変形例を示す断面図である。 第２の実施形態に係る半導体装置の構成を示す平面図である。 図６のＡ−Ａ´断面図である。 第３の実施形態に係る半導体装置の構成を示す平面図である。 図８のＡ−Ａ´断面図である。

以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。図２は図１のＡ−Ａ´断面図であり、図３は図１のＢ−Ｂ´断面図である。半導体装置ＳＤは、リードフレームのダイパッドＤＰ（基板搭載部材の一例）の上に矩形の半導体チップＳＣを搭載し、さらにダイパッドＤＰ及び半導体チップＳＣを封止樹脂ＭＤＲで封止したものである。リードフレームは、例えば銅などの導電性の材料によって形成されている。

リードフレームは、リード端子ＬＤ１，ＬＤ２を有している。複数のリード端子ＬＤ１は半導体チップＳＣの第１辺に対向しており、複数のリード端子ＬＤ２は半導体チップＳＣのうち第１辺とは逆側の辺（第２辺）に対向している。リード端子ＬＤ１，ＬＤ２と半導体チップＳＣは、ボンディングワイヤＷＩＲを用いて接続されている。なお、ボンディングワイヤＷＩＲも封止樹脂ＭＤＲで封止されている。

半導体チップＳＣは、第１回路ＣＩＲ１（詳細は後述）及び第２回路ＣＩＲ２（詳細は後述）を有している。第１回路ＣＩＲ１及び第２回路ＣＩＲ２は、互いに基準電位（接地電位）が異なっている。第１回路ＣＩＲ１の基準電位である第１電位は、複数のリード端子ＬＤ１のいずれかを介して半導体チップＳＣに印加されており、第２回路ＣＩＲ２の基準電位である第２電位は、複数のリード端子ＬＤ２のいずれかを介して半導体チップＳＣに印加されている。本図に示す例では、第１電位を印加するリード端子ＬＤ１及び第２電位を印加するリード端子ＬＤ２は、半導体チップＳＣを基準に互いに点対称な位置に配置されている。例えば、第１電位は、ダイパッドＤＰの角（第１角）に最も近いリード端子ＬＤ１を介して半導体チップＳＣに印加されており、第２電位は、第１角とは点対称の位置にある角（第２角）に最も近いリード端子ＬＤ２を介して半導体チップＳＣに印加されている。

リードフレームは、さらに、吊りリードＬＤ３及び基板電位用リード端子ＬＤ４（導通部材の一例）を有している。吊りリードＬＤ３及び基板電位用リード端子ＬＤ４は、ダイパッドＤＰに接続している。本図に示す例では、吊りリードＬＤ３及び基板電位用リード端子ＬＤ４は、ダイパッドＤＰと一体になっている。

吊りリードＬＤ３は、一端がダイパッドＤＰの角に接続しており、他端が封止樹脂ＭＤＲの端面に位置している。例えばダイパッドＤＰの平面形状が矩形である場合、吊りリードＬＤ３はダイパッドＤＰの４つの角それぞれに設けられている。

基板電位用リード端子ＬＤ４は、一端がダイパッドＤＰに接続しており、他端が封止樹脂ＭＤＲの外に位置しており、外部接続用の端子になっている。基板電位用リード端子ＬＤ４はダイパッドＤＰに基準電位を印加するための端子である。また、基板電位用リード端子ＬＤ４は、ダイパッドＤＰの４つの辺のうちリード端子ＬＤ１及びリード端子ＬＤ２のいずれも対向していない２つの辺に設けられている。基板電位用リード端子ＬＤ４は、これら２つの辺のそれぞれの中央に接続している。このようにすると、リード端子ＬＤ１，ＬＤ２から基板電位用リード端子ＬＤ４にノイズが伝播することを抑制できる。なお、基板電位用リード端子ＬＤ４の数は本図に示す例に限定されない。例えば基板電位用リード端子ＬＤ４の数を増やすと、基板ＳＵＢの半導体基板ＢＳＢの電位は安定し、後述するノイズの伝達抑制効果は大きくなる。

なお、ダイパッドＤＰを基準とした場合、基板電位用リード端子ＬＤ４が有する外部接続用の端子は、リード端子ＬＤ１，ＬＤ２が有する外部接続用の端子と同一の高さに位置しているのが好ましい。

図４は、半導体チップＳＣの構造を説明するための断面図である。半導体チップＳＣは、基板ＳＵＢを用いて形成されている。基板ＳＵＢは、ＳＯＩ基板など、半導体基板ＢＳＢの上に埋込絶縁層ＩＮＬ及び第１導電型（例えばｐ型）の半導体層ＳＬをこの順に形成した構造を有している。半導体基板ＢＳＢの厚さは、例えば１００μｍ以下、好ましくは５０μｍ以下である。また半導体基板ＢＳＢの厚さは、後述する第１ウェルＷＥＬ１と第２ウェルＷＥＬ２の間の幅より小さくなるように薄くなっている。

半導体基板ＢＳＢには、ダイパッドＤＰ及び基板電位用リード端子ＬＤ４を介して固定電位が印加されている。この固定電位は、後述する第１電位及び第２電位とは異なる経路で半導体チップＳＣに印加される。すなわち半導体基板ＢＳＢは、第１電極パッドＰＡＤ１（後述）及び第２電極パッドＰＡＤ２（後述）には電気的に接続していない。また、基板ＳＵＢ上には多層配線層ＭＩＮＣが形成されている。最上層の配線層には、電極パッドが形成されている。これら電極パッドには、ボンディングワイヤＷＩＲが接続している。

半導体チップＳＣは、第１回路ＣＩＲ１及び第２回路ＣＩＲ２を有している。第１回路ＣＩＲ１は埋込絶縁層ＩＮＬ上の半導体層ＳＬの第１回路形成領域ＡＲ１を用いて形成されており、第２回路ＣＩＲ２は埋込絶縁層ＩＮＬ上の半導体層ＳＬの第２回路形成領域ＡＲ２を用いて形成されている。

第１回路ＣＩＲ１は、第２導電型（例えばｎ型）のトランジスタＴＲ１及び第１導電型のトランジスタＴＲ３を有している。トランジスタＴＲ１は半導体層ＳＬの第１ウェルＷＥＬ１を用いて形成されており、トランジスタＴＲ３は半導体層ＳＬの第３ウェルＷＥＬ３を用いて形成されている。第１ウェルＷＥＬ１は第１導電型であり、第３ウェルＷＥＬ３は第２導電型である。

第１ウェルＷＥＬ１は、拡散層ＤＦＬ１並びにコンタクト、ビア、及び配線を介して、第１電極パッドＰＡＤ１に接続している。第１ウェルＷＥＬ１は半導体層ＳＬと同じ導電型を有しているため、第１回路形成領域ＡＲ１に位置する半導体層ＳＬには、第１ウェルＷＥＬ１及び第１電極パッドＰＡＤ１を介して、第１回路の基準電位（第１電位）が印加される。

また第３ウェルＷＥＬ３は、拡散層ＤＦＬ３並びにコンタクト、ビア、及び配線を介して第３電極パッドＰＡＤ３に接続している。第３電極パッドＰＡＤ３には、第１回路の電源電位が印加される。

第２回路ＣＩＲ２は、第２導電型のトランジスタＴＲ２及び第１導電型のトランジスタＴＲ４を有している。トランジスタＴＲ２は半導体層ＳＬの第２ウェルＷＥＬ２を用いて形成されており、トランジスタＴＲ４は半導体層ＳＬの第４ウェルＷＥＬ４を用いて形成されている。第２ウェルＷＥＬ２は第１導電型であり、第４ウェルＷＥＬ４は第２導電型である。

第２ウェルＷＥＬ２は、拡散層ＤＦＬ２並びにコンタクト、ビア、及び配線を介して、第２電極パッドＰＡＤ２に接続している。第２ウェルＷＥＬ２は半導体層ＳＬと同じ導電型を有しているため、第２回路形成領域ＡＲ２に位置する半導体層ＳＬには、第２ウェルＷＥＬ２及び第２電極パッドＰＡＤ２を介して、第２回路の基準電位（第２電位）が印加される。

また第４ウェルＷＥＬ４は、拡散層ＤＦＬ４並びにコンタクト、ビア、及び配線を介して第４電極パッドＰＡＤ４に接続している。第４電極パッドＰＡＤ４には、第２回路の電源電位が印加される。

なお、半導体基板ＢＳＢの厚さは、第１ウェルＷＥＬ１と第２ウェルＷＥＬ２の間隔、すなわちこれらの間に位置する領域の幅Ｗより小さい。半導体基板ＢＳＢの厚さは、幅Ｗの最小値よりも小さいのが好ましい。このように、本実施形態では、半導体基板ＢＳＢの厚さは薄く構成される。そしてこれにより、半導体基板ＢＳＢを介して第１ウェルＷＥＬ１と第２ウェルＷＥＬ２の間でノイズが伝播する前に、半導体基板ＢＳＢの外にノイズが逃げる。

また、第１電極パッドＰＡＤ１、第２電極パッドＰＡＤ２、第３電極パッドＰＡＤ３、及び第４電極パッドＰＡＤ４は、半導体装置ＳＤ内では互いに絶縁している。また、第１ウェルＷＥＬ１及び第２ウェルＷＥＬ２は形成されていなくても良い。

半導体層ＳＬのうち第１回路形成領域ＡＲ１と第２回路形成領域ＡＲ２の間の領域（インダクタ形成領域ＡＲ３）には、分離用絶縁層ＳＩＥが形成されている。分離用絶縁層ＳＩＥは、上端が半導体層ＳＬの上面に位置しており、下端が埋込絶縁層ＩＮＬに達している。このため、半導体層ＳＬのうち第１回路形成領域ＡＲ１と第２回路形成領域ＡＲ２は、分離用絶縁層ＳＩＥおよび埋込絶縁層ＩＮＬによって互いに絶縁されるともに、互いに分離されている。このため、第１回路ＣＩＲ１の基準電位である第１電位と第２回路ＣＩＲ２の基準電位である第２電位の差が大きく（例えば１００Ｖ以上）ても、第１回路ＣＩＲ１と第２回路ＣＩＲ２とがショートしない。本図に示す例では、分離用絶縁層ＳＩＥは、インダクタ形成領域ＡＲ３と第１回路形成領域ＡＲ１の間、及びインダクタ形成領域ＡＲ３と第２回路形成領域ＡＲ２の間のそれぞれに設けられている。

そして、多層配線層ＭＩＮＣのうちインダクタ形成領域ＡＲ３の上に位置する部分には、第１インダクタＩＮＤ１及び第２インダクタＩＮＤ２が形成されている。第１インダクタＩＮＤ１及び第２インダクタＩＮＤ２は、互いに異なる配線層に位置しており、平面視で互いに重なっている。本図に示す例において、第１インダクタＩＮＤ１は最も下の配線層に形成されており、第２インダクタＩＮＤ２は最上層の配線層に位置している。ただし、第１インダクタＩＮＤ１及び第２インダクタＩＮＤ２は、これら以外の配線層に形成されていても良い。また、インダクタの構造は、本実施の形態に限定されるものでないことは勿論である。

第１インダクタＩＮＤ１は第１回路ＣＩＲ１及び第２回路ＣＩＲ２の一方に接続しており、第２インダクタＩＮＤ２は第１回路ＣＩＲ１及び第２回路ＣＩＲ２の他方に接続している。そして第１回路ＣＩＲ１及び第２回路ＣＩＲ２の間の信号の伝達は、第１インダクタＩＮＤ１及び第２インダクタＩＮＤ２を介して行われる。なお、第１インダクタＩＮＤ１及び第２インダクタＩＮＤ２は、互いに誘導結合してもよいし、容量結合しても良い。

図５は、図４の変形例を示す断面図である。本図に示す例では、分離用絶縁層ＳＩＥは、インダクタ形成領域ＡＲ３と第１回路形成領域ＡＲ１の間、及びインダクタ形成領域ＡＲ３と第２回路形成領域ＡＲ２の間のいずれか一方に設けられている。

次に、本実施形態の作用及び効果について説明する。上記したように、第１回路ＣＩＲ１の基準電位（第１電位）及び第２回路ＣＩＲ２の基準電位（第２電位）は互いに異なる。以下の説明では、第１電位が第２電位よりも大きいとする。第１回路ＣＩＲ１の第１電極パッドＰＡＤ１にノイズが入った場合を考える。第１電極パッドＰＡＤ１に印加されている第１電位は大きいため、第１電極パッドＰＡＤ１に入ってくるノイズの絶対値は大きい場合がある。このため、一般的な回路のように、第１電極パッドＰＡＤ１及び第２電極パッドＰＡＤ２の一方を電気的に半導体基板ＢＳＢに接続しておくと、第１電極パッドＰＡＤ１に入ってきたノイズは、半導体基板ＢＳＢを介して半導体層ＳＬの第２回路形成領域ＡＲ２に伝播する可能性が出てくる。

これに対して本実施形態では、第１電極パッドＰＡＤ１及び第２電極パッドＰＡＤ２のいずれも、半導体基板ＢＳＢには電気的に接続していない。従って、上記した問題が生じることを抑制できる。

また、第１電極パッドＰＡＤ１に入ってくるノイズの絶対値は大きい場合、半導体層ＳＬのうち第１回路形成領域ＡＲ１の電位がノイズによって揺らぐと、その揺らぎが埋込絶縁層ＩＮＬを介して半導体基板ＢＳＢの電位にも伝播する恐れがある。半導体基板ＢＳＢの電位が揺らぐと、さらに半導体層ＳＬの第２回路形成領域ＡＲ２の電位も揺らぎ、第２回路ＣＩＲ２が誤動作する可能性が出てくる。このような問題は、第１電位と第２電位の差が大きくなるにつれて、顕著になる。

これに対して本実施形態では、半導体基板ＢＳＢには、ダイパッドＤＰ及び基板電位用リード端子ＬＤ４を介して電位が印加される。従って、第１回路形成領域ＡＲ１に入力されたノイズが半導体基板ＢＳＢに伝播しても、半導体基板ＢＳＢの電位が揺らぐことを抑制できる。従って、第２回路形成領域ＡＲ２にノイズが伝播することを抑制できる。

また本実施形態では、半導体基板ＢＳＢは薄い。従って、第１回路形成領域ＡＲ１から半導体基板ＢＳＢにノイズが伝播してきても、そのノイズは半導体基板ＢＳＢ内を伝播しにくい。従って、第２回路形成領域ＡＲ２にノイズが伝播することをさらに抑制できる。

（第２の実施形態）
図６は、第２の実施形態に係る半導体装置ＳＤの構成を示す平面図である。図７は、図６のＡ−Ａ´断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて第１の実施形態に係る半導体装置ＳＤと同様の構成である。

まず、リードフレームには基板電位用リード端子ＬＤ４が設けられていない。その代わりに、ダイパッドＤＰのうち半導体チップＳＣが搭載されている面とは逆側の面は、封止樹脂ＭＤＲから露出している。すなわち本実施形態においては、ダイパッドＤＰが電位伝達部になっており、半導体チップＳＣの半導体基板ＢＳＢには、ダイパッドＤＰの裏面を介して固定電位が印加される。なお、ダイパッドＤＰと半導体チップＳＣの電極パッドを接続するボンディングワイヤは設けられていない。このため、半導体基板ＢＳＢには、半導体チップＳＣの第１電位及び第２電位とは異なるルートで電位が印加されることになる。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。

（第３の実施形態）
図８は、第３の実施形態に係る半導体装置ＳＤの構成を示す平面図である。図９は、図８のＡ−Ａ´断面図である。本実施形態に係る半導体装置ＳＤは、基板電位用リード端子ＬＤ４を有していない点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。このため、本実施形態では、ダイパッドＤＰ及び半導体基板ＢＳＢはフローティングになる。

本実施形態によっても、第１電極パッドＰＡＤ１及び第２電極パッドＰＡＤ２のいずれも、電気的に半導体基板ＢＳＢに接続していない。従って、第１電極パッドＰＡＤ１に入ってきたノイズは、半導体基板ＢＳＢを介して半導体層ＳＬの第２回路形成領域ＡＲ２に伝播する可能性を低くできる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。そして、上述の実施の形態によれば、基準電位の差が大きい２つの回路を、一つのＳＯＩ基板を用いて構成した半導体装置において、半導体基板を介して、第１回路から第２回路にノイズが伝播することを抑制できる。

ＡＲ１ 第１回路形成領域
ＡＲ２ 第２回路形成領域
ＡＲ３ インダクタ形成領域
ＢＳＢ 半導体基板
ＣＩＲ１ 第１回路
ＣＩＲ２ 第２回路
ＤＰ ダイパッド
ＩＮＤ１ 第１インダクタ
ＩＮＤ２ 第２インダクタ
ＩＮＬ 埋込絶縁層
ＬＤ１ リード端子
ＬＤ２ リード端子
ＬＤ３ リード
ＬＤ４ 基板電位用リード端子
ＭＤＲ 封止樹脂
ＭＩＮＣ 多層配線層
ＰＡＤ１ 第１電極パッド
ＰＡＤ２ 第２電極パッド
ＰＡＤ３ 第３電極パッド
ＰＡＤ４ 第４電極パッド
ＳＣ 半導体チップ
ＳＤ 半導体装置
ＳＩＥ 分離用絶縁層
ＳＬ 半導体層
ＳＵＢ 基板
ＴＲ１ トランジスタ
ＴＲ２ トランジスタ
ＴＲ３ トランジスタ
ＴＲ４ トランジスタ
ＷＥＬ１ 第１ウェル
ＷＥＬ２ 第２ウェル
ＷＥＬ３ 第３ウェル
ＷＥＬ４ 第４ウェル
ＷＩＲ ボンディングワイヤ

Claims (5)

1. 半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、を有する基板と、
   前記半導体層上に形成された第１回路と、
   前記半導体層上に形成され、かつ前記第１回路から電気的に絶縁された第２回路と、
   平面視で前記第１回路と前記第２回路の間に位置し、断面視で前記半導体層上に位置し、前記第１回路と電気的に接続した第１インダクタと、
   平面視で前記第１回路と前記第２回路の間に位置し、断面視で前記第１インダクタ上に位置し、前記第２回路と電気的に接続した第２インダクタと、
   を備え、
   前記半導体基板の電位は、前記第１回路の基準電位及び前記第２回路の基準電位のいずれとも異なる固定電位である半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１回路の基準電位は、前記半導体基板の外部から与えられ、
   前記第２回路の基準電位は、前記半導体基板の外部から与えられ、
   前記半導体基板の電位は、前記半導体基板の外部から与えられる半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記第１回路の一部を構成する第１ウェルと、
   前記第２回路の一部を構成する第２ウェルと、
   を備え、
   前記第１ウェルは、前記第２ウェルに対向する第１縁を有し、
   前記第２ウェルは、前記第１ウェルに対向する第２縁を有し、
   前記半導体基板の厚さは前記第１ウェルの前記第１縁と前記第２ウェルの前記第２縁との間の距離よりも小さい半導体装置。
4. 請求項１から３までのいずれか一項に記載の半導体装置において、
   前記半導体基板の厚さは１００μｍ以下である半導体装置。
5. 請求項１から４までのいずれか一項に記載の半導体装置において、
   前記第１回路の基準電位と前記第２回路の基準電位の差は１００Ｖ以上である半導体装置。

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