JP5088059B2 - アイソレータおよびアイソレータの製造方法 - Google Patents

アイソレータおよびアイソレータの製造方法 Download PDF

Info

Publication number
JP5088059B2
JP5088059B2 JP2007241136A JP2007241136A JP5088059B2 JP 5088059 B2 JP5088059 B2 JP 5088059B2 JP 2007241136 A JP2007241136 A JP 2007241136A JP 2007241136 A JP2007241136 A JP 2007241136A JP 5088059 B2 JP5088059 B2 JP 5088059B2
Authority
JP
Japan
Prior art keywords
primary
coil
substrate
pad
side substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007241136A
Other languages
English (en)
Other versions
JP2009071253A (ja
Inventor
正志 赤羽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2007241136A priority Critical patent/JP5088059B2/ja
Publication of JP2009071253A publication Critical patent/JP2009071253A/ja
Application granted granted Critical
Publication of JP5088059B2 publication Critical patent/JP5088059B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73207Bump and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Coils Or Transformers For Communication (AREA)

Description

この発明は、アイソレータに関する。
従来、アイソレータとして、信号の伝達手段に光を利用したフォトカプラが公知である。フォトカプラのパッケージ構造では、発光素子と受光素子を対向させるため、発光素子を実装したリードフレームと、受光素子を実装したリードフレームは、上下に重なるように対向して配置される(例えば、特許文献1参照。)。
また、磁気を利用して信号を伝達する磁気カプラが公知である。磁気カプラのパッケージ構造として、一次コイルを実装したリードフレームと、二次コイルを実装したリードフレームを、上下に重ならないように同一平面内において対向させた構造が公知である(例えば、特許文献2参照。)。磁気カプラは、送信回路や受信回路とともに集積化するのに適している。その理由の一つは、通常のIC(Integrated Circuit)のプロセスで半導体基板上にコイルを作製することができるからである。
図5は、従来のアイソレータの構成を示す断面図である。ただし、図5では、パッケージの封止樹脂が省略されている(図1〜図4においても同じ)。図5に示すように、従来のアイソレータは、一次側基板1の上面に形成された一次コイル2と、二次側基板3の下面に形成された二次コイル4を、接着テープ5,6を介して絶縁体7の両面に接着した構成となっている。
一次側基板1は、一次側リードフレーム8のアイランド(ダイパッド)9に接着剤10により接着されている。一次側基板1には、一次コイル2に接続された送信回路11と、送信回路11に接続されたパッド12が設けられている。パッド12と一次側リードフレーム8とは、金属ワイヤ13により電気的に接続されている。
二次側基板3の上面には、パッド14が設けられている。このパッド14と二次コイル4は、二次側基板3を貫通するスルーホール内に充填された導電体15により電気的に接続されている。二次側リードフレーム16のインナーリード部17には、受信回路18が設けられている。二次側基板3のパッド14と受信回路18とは、金属ワイヤ19により電気的に接続されている。受信回路18と二次側リードフレーム16とは、金属ワイヤ20により電気的に接続されている。なお、一次コイル2と二次コイル4の積層構造が上下逆の場合もある。
特開平8−97463号公報(段落[0016]) 特開平10−189368号公報(段落[0010])
しかしながら、上述した従来のアイソレータでは、二次側基板3を貫通するスルーホールを形成する必要があるため、製造コストが増大するという問題点がある。また、二次側基板3のパッド14と受信回路18を金属ワイヤ19で接続し、さらに、受信回路18と二次側リードフレーム16を金属ワイヤ20で接続する必要があるため、金属ワイヤによる接続箇所が増えてしまい、製造コストが増大するという問題点がある。一次コイル2と二次コイル4の積層構造が上下逆の場合も同様である。
この発明は、上述した従来技術による問題点を解消するため、安価なアイソレータを提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項1の発明にかかるアイソレータは、一次側基板の主面に一次コイルと該一次コイルに電気的に接続された一次側パッドが設けられ、二次側基板の主面に二次コイルと該二次コイルに電気的に接続された二次側パッドが設けられ、前記一次コイルと前記二次コイルが互いに絶縁された状態で積層された構造のトランスを有するアイソレータにおいて、前記一次側パッドは、前記二次側基板に重ならない領域に配置されており、前記二次側パッドは、前記一次側基板に重ならない領域に配置されていることを特徴とする。
また、請求項2の発明にかかるアイソレータは、請求項1に記載の発明において、前記一次側基板の前記主面に送信回路が設けられており、該送信回路が、前記二次側基板に重ならない領域に配置されていることを特徴とする。
また、請求項3の発明にかかるアイソレータは、請求項1または2に記載の発明において、前記二次側基板の前記主面に受信回路が設けられており、該受信回路が、前記一次側基板に重ならない領域に配置されていることを特徴とする。
また、請求項4の発明にかかるアイソレータは、請求項1〜3のいずれか一つに記載の発明において、同一の前記一次側基板に複数の前記一次コイルが設けられており、同一の前記二次側基板に複数の前記二次コイルが設けられており、複数の前記一次コイルおよび複数の前記二次コイルにより複数のトランスが構成されていることを特徴とする。
この発明によれば、一次側パッドおよび二次側パッドは、それぞれ、一次側リードフレームおよび二次側リードフレームとのワイヤボンディングを行うことが可能な位置にあるので、上側の基板を貫通するスルーホールが不要となる。また、既存のフォトカプラの製造ラインをそのまま利用して作製することができるので、新たな設備投資を行わずに済む。さらに、上側の基板のパッドとリードフレームとを金属ワイヤで直接、電気的に接続することができるので、ワイヤボンディングの回数および金属ワイヤの消費量が減る。
本発明にかかるアイソレータによれば、安価なアイソレータが得られるという効果を奏する。
以下に添付図面を参照して、この発明にかかるアイソレータの好適な実施の形態を詳細に説明する。なお、以下の各実施の形態の説明において、同様の構成には同一の符号を付して、重複する説明を省略する。
実施の形態1.
図1は、本発明の実施の形態1にかかるアイソレータの構成を示す平面図であり、図2は、図1の切断線A−Aにおける構成を示す縦断面図である。
これらの図に示すように、一次コイル31と、この一次コイル31に電気的に接続された一次側パッド32は、一次側基板33の同一の主面(図2では、上面)に設けられている。一次側基板33の下面は、一次側リードフレーム34のアイランド35に導電性または絶縁性の接着剤36により接着されている。なお、接着剤36の代わりに、導電性または絶縁性の接着テープが用いられていてもよい。一次側パッド32は、金属ワイヤ37により一次側リードフレーム34のインナーリード部に電気的に接続されている。一次側リードフレーム34は、そのインナーリード部において、一次側基板33が接着されている側と反対側に折り曲げられている。
また、二次コイル41と、この二次コイル41に電気的に接続された二次側パッド42は、二次側基板43の同一の主面(図2では、下面)に設けられている。二次側基板43の上面は、二次側リードフレーム44のアイランド45に導電性または絶縁性の接着剤46により接着されている。なお、接着剤46の代わりに、導電性または絶縁性の接着テープが用いられていてもよい。二次側パッド42は、金属ワイヤ47により二次側リードフレーム44のインナーリード部に電気的に接続されている。二次側リードフレーム44は、そのインナーリード部において、二次側基板43が接着されている側に折り曲げられている。
一次コイル31は、絶縁体51の下面に接着テープ52を介して接着されている。二次コイル41は、絶縁体51の上面に接着テープ53を介して接着されている。絶縁体51は、例えば、アルミナ等の無機材料や、ポリイミド等の有機材料でできている。なお、接着テープ52,53の代わりに、接着剤が用いられていてもよい。このように、一次コイル31と二次コイル41が絶縁体51により相互に絶縁され、かつ上下に重なるように積層された構造において、一次側パッド32は、二次側基板43および絶縁体51と重ならない位置に設けられている。同様に、二次側パッド42は、一次側基板33および絶縁体51と重ならない位置に設けられている。
上述した構成のアイソレータは、従来のフォトカプラの組み立て工程と同様の工程により製造される。まず、一次側基板33の主面に一次コイル31および一次側パッド32を形成する。次いで、一次側リードフレーム34のアイランド35に一次側基板33を接着剤36(または、接着テープ)により接着する。そして、ワイヤボンディングを行い、一次側パッド32と一次側リードフレーム34に金属ワイヤ37を接続する。
また、二次側基板43の主面に二次コイル41および二次側パッド42を形成する。次いで、二次側リードフレーム44のアイランド45に二次側基板43を接着剤46(または、接着テープ)により接着する。そして、ワイヤボンディングを行い、二次側パッド42と二次側リードフレーム44に金属ワイヤ47を接続する。
次いで、一次コイル31と絶縁体51を接着テープ52(または、接着剤)により貼り合わせる。そして、一次側リードフレーム34と二次側リードフレーム44の位置合わせを行い、所定の位置で、二次コイル41と絶縁体51を接着テープ53(または、接着剤)により貼り合わせる。その後、樹脂で封止する。なお、先に二次コイル41に絶縁体51を接着しておいてから、一次コイル31と絶縁体51を貼り合わせるようにしてもよい。
実施の形態2.
図3は、本発明の実施の形態2にかかるアイソレータの構成を示す縦断面図であり、図1の切断線A−Aにおける構成に相当する図である。図3に示すように、実施の形態2では、一次側基板33の、一次コイル31が設けられている面と同じ面に送信回路38が設けられている。一次コイル31および一次側パッド32は、送信回路38に接続されている。送信回路38は、一次側基板33と二次側基板43を積層した構造において、二次側基板43および絶縁体51と重ならない位置に設けられている。
また、二次側基板43の、二次コイル41が設けられている面と同じ面に受信回路48が設けられている。二次コイル41および二次側パッド42は、受信回路48に接続されている。受信回路48は、一次側基板33と二次側基板43を積層した構造において、一次側基板33および絶縁体51と重ならない位置に設けられている。
実施の形態2では、一次側基板33および二次側基板43は、シリコンでできている。そして、一般的なICのプロセスで一次側基板33に送信回路38と一次コイル31と一次側パッド32が形成される。同様に、一般的なICのプロセスで二次側基板43に受信回路48と二次コイル41と二次側パッド42が形成される。その他の構成および製造工程は、実施の形態1と同じである。
実施の形態3.
図4は、本発明の実施の形態3にかかるアイソレータの構成を示す縦断面図であり、図1の切断線A−Aにおける構成に相当する図である。図4に示すように、実施の形態3では、一次側基板33に複数、例えば第1の一次コイル31と第2の一次コイル39が設けられており、二次側基板43に複数、例えば第1の二次コイル41と第2の二次コイル49が設けられている。
第1の一次コイル31と第1の二次コイル41は、第1のトランス61(一点鎖線で囲む)を構成する。第2の一次コイル39と第2の二次コイル49は、第2のトランス62(一点鎖線で囲む)を構成する。このように、一次側基板33と二次側基板43で、複数のトランスが構成されていてもよい。なお、トランスの数は、3個以上でもよい。その他の構成および製造工程は、実施の形態1と同じである。
以上説明したように、実施の形態によれば、一次側パッド32および二次側パッド42が、それぞれ、一次側リードフレーム34および二次側リードフレーム44とのワイヤボンディングを行うことが可能な位置にあるので、二次側基板43を貫通するスルーホールを形成する必要がない。また、既存のフォトカプラの製造ラインをそのまま利用して作製することができるので、新たに設備投資を行う必要がない。さらに、二次側パッド42と二次側リードフレーム44とを金属ワイヤ47で直接、電気的に接続することができるので、ワイヤボンディングの回数および金属ワイヤの消費量が減る。従って、安価なアイソレータが得られるという効果を奏する。また、一次側基板33側の金属ワイヤ37と二次側基板43の間の距離、および二次側基板43側の金属ワイヤ47と一次側基板33の間の距離が長くなるので、絶縁耐圧が高くなるという効果も得られる。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、一次コイル31,39と二次コイル41,49の積層構造が上下逆の場合も同様である。
以上のように、本発明にかかるアイソレータは、ESD(Electrostatic Discharge、静電気放電)対策の必要な電子回路に有用であり、特に、車両用のモジュールに適している。
本発明の実施の形態1にかかるアイソレータの構成を示す平面図である。 図1の切断線A−Aにおける構成を示す縦断面図である。 本発明の実施の形態2にかかるアイソレータの構成を示す縦断面図である。 本発明の実施の形態3にかかるアイソレータの構成を示す縦断面図である。 従来のアイソレータの構成を示す断面図である。
符号の説明
31,39 一次コイル
32 一次側パッド
33 一次側基板
38 送信回路
41,49 二次コイル
42 二次側パッド
43 二次側基板
48 受信回路
61,62 トランス

Claims (5)

  1. 一次側基板の主面に一次コイルと該一次コイルに電気的に接続された一次側パッドが設けられ、二次側基板の主面に二次コイルと該二次コイルに電気的に接続された二次側パッドが設けられ、前記一次コイルと前記二次コイルが互いに絶縁された状態で積層された構造のトランスを有するアイソレータにおいて、
    前記一次側基板と前記二次側基板との間に設けられ、おもて面が前記一次コイルに接着されるとともに裏面が前記二次コイルに接着された絶縁体を備え、
    前記一次側パッドは、前記二次側基板および前記絶縁体に重ならない領域に配置されており、前記二次側パッドは、前記一次側基板および前記絶縁体に重ならない領域に配置されていることを特徴とするアイソレータ。
  2. 前記一次側基板の前記主面に送信回路が設けられており、該送信回路が、前記二次側基板に重ならない領域に配置されていることを特徴とする請求項1に記載のアイソレータ。
  3. 前記二次側基板の前記主面に受信回路が設けられており、該受信回路が、前記一次側基板に重ならない領域に配置されていることを特徴とする請求項1または2に記載のアイソレータ。
  4. 同一の前記一次側基板に複数の前記一次コイルが設けられており、同一の前記二次側基板に複数の前記二次コイルが設けられており、複数の前記一次コイルおよび複数の前記二次コイルにより複数のトランスが構成されていることを特徴とする請求項1〜3のいずれか一つに記載のアイソレータ。
  5. 一次側基板の主面に一次コイルと該一次コイルに電気的に接続された一次側パッドが設けられ、二次側基板の主面に二次コイルと該二次コイルに電気的に接続された二次側パッドが設けられ、前記一次コイルと前記二次コイルが互いに絶縁された状態で積層された構造のトランスを有するアイソレータの製造方法であって、
    前記一次側基板の主面に前記一次コイルおよび前記一次側パッドを形成し、一次側リードフレームに前記一次側基板を接着し、前記一次側パッドと前記一次側リードフレームに金属ワイヤを接続するとともに、
    前記二次側基板の主面に前記二次コイルおよび前記二次側パッドを形成し、二次側リードフレームに前記二次側基板を接着し、前記二次側パッドと前記二次側リードフレームに金属ワイヤを接続し、
    前記一次コイルまたは前記二次コイルの一方と絶縁体とを接着し、その後、互いの基板および前記絶縁体が重ならない所定の位置で、当該絶縁体と他方とを接着し、
    接着後に、樹脂で封止することを特徴とするアイソレータの製造方法。
JP2007241136A 2007-09-18 2007-09-18 アイソレータおよびアイソレータの製造方法 Expired - Fee Related JP5088059B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007241136A JP5088059B2 (ja) 2007-09-18 2007-09-18 アイソレータおよびアイソレータの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007241136A JP5088059B2 (ja) 2007-09-18 2007-09-18 アイソレータおよびアイソレータの製造方法

Publications (2)

Publication Number Publication Date
JP2009071253A JP2009071253A (ja) 2009-04-02
JP5088059B2 true JP5088059B2 (ja) 2012-12-05

Family

ID=40607152

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007241136A Expired - Fee Related JP5088059B2 (ja) 2007-09-18 2007-09-18 アイソレータおよびアイソレータの製造方法

Country Status (1)

Country Link
JP (1) JP5088059B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5646830B2 (ja) * 2009-09-02 2014-12-24 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の製造方法、及びリードフレーム
JP6298188B2 (ja) * 2011-04-01 2018-03-20 ローム株式会社 温度検出装置
JP6271221B2 (ja) * 2013-11-08 2018-01-31 ルネサスエレクトロニクス株式会社 半導体装置
JP5856274B2 (ja) * 2014-11-06 2016-02-09 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の製造方法、及びリードフレーム
CN116110894B (zh) * 2022-12-27 2023-11-03 重庆线易电子科技有限责任公司 数字隔离器及电子设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5092691A (ja) * 1973-12-13 1975-07-24
US4694183A (en) * 1985-06-25 1987-09-15 Hewlett-Packard Company Optical isolator fabricated upon a lead frame
JPH08149054A (ja) * 1994-11-25 1996-06-07 Japan Aviation Electron Ind Ltd 非接触コネクタ、このコネクタを使用する信号送受信方法およびこの方法を実施する装置
JPH11176675A (ja) * 1997-12-09 1999-07-02 Tokin Corp 小型非接触伝送装置
JP2007123650A (ja) * 2005-10-31 2007-05-17 Matsushita Electric Works Ltd 半導体装置

Also Published As

Publication number Publication date
JP2009071253A (ja) 2009-04-02

Similar Documents

Publication Publication Date Title
US8753922B2 (en) Method of manufacturing a semiconductor device
US9871036B2 (en) Semiconductor device
TWI481001B (zh) 晶片封裝結構及其製造方法
JP5088059B2 (ja) アイソレータおよびアイソレータの製造方法
JP3958156B2 (ja) 電力用半導体装置
JP4071782B2 (ja) 半導体装置
JP2005033201A (ja) 半導体パッケージ
US20090140412A1 (en) Semiconductor device having improved solder joint and internal lead lifetimes
JP2010123898A (ja) 半導体装置
JP2010050150A (ja) 半導体装置及び半導体モジュール
JP2008103725A (ja) 可撓性フィルム、並びにこれを用いた半導体パッケージ及び製造方法
WO2019230705A1 (ja) 高周波モジュール
JP2021082794A (ja) 電子部品および電子装置
US20230093818A1 (en) Semiconductor device
US8129826B2 (en) Semiconductor package apparatus having redistribution layer
JP4435074B2 (ja) 半導体装置およびその製造方法
WO2020090411A1 (ja) 半導体装置
JP3881658B2 (ja) 中継部材、中継部材を用いたマルチチップパッケージ、及びその製造方法
CN107958875B (zh) 半导体装置以及布线基板的设计方法
US20240321850A1 (en) Isolator
US20240087802A1 (en) Isolator
WO2022168674A1 (ja) ゲートドライバ、絶縁モジュール、低圧回路ユニット、および高圧回路ユニット
TWI728438B (zh) 半導體裝置
JP2024135902A (ja) アイソレータ
JP2021044583A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20091112

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20091112

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091112

A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20100615

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110422

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111019

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120814

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120827

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150921

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5088059

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees