JP2007123650A - 半導体装置 - Google Patents
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Abstract
【課題】入出力信号端子間を絶縁してなる半導体装置において、容易にインダクタ間の絶縁をとることができ、標準的なCMOSプロセスにて製造可能とする。
【解決手段】半導体装置1は、電気信号が入力される入力部2と、入力部2への入力信号の遷移により電磁信号を発生させる第1のインダクタ3を有する第1の半導体チップ6と、第1のインダクタ3の電磁信号を受けて電気信号を発生する第2のインダクタ4を有する第2の半導体チップ7と、第2のインダクタ4の電気信号を出力する出力部5とを備え、第1の半導体チップ6と第2の半導体チップ7とは、リードフレーム8、9上に対向配置され、且つ、インダクタ3、4が互いに電気的に接しないように構成されている。この構成により、容易にインダクタ間の絶縁をとることができ、また、インダクタ間に厚い絶縁膜が配設されないため、標準的なCMOSプロセスにて製造することが可能となる。
【選択図】図1
【解決手段】半導体装置1は、電気信号が入力される入力部2と、入力部2への入力信号の遷移により電磁信号を発生させる第1のインダクタ3を有する第1の半導体チップ6と、第1のインダクタ3の電磁信号を受けて電気信号を発生する第2のインダクタ4を有する第2の半導体チップ7と、第2のインダクタ4の電気信号を出力する出力部5とを備え、第1の半導体チップ6と第2の半導体チップ7とは、リードフレーム8、9上に対向配置され、且つ、インダクタ3、4が互いに電気的に接しないように構成されている。この構成により、容易にインダクタ間の絶縁をとることができ、また、インダクタ間に厚い絶縁膜が配設されないため、標準的なCMOSプロセスにて製造することが可能となる。
【選択図】図1
Description
本発明は、入出力信号端子間を絶縁してなる半導体装置に関する。
従来、この種の半導体装置として、図6、図7に示すようなデジタルアイソレータが知られている。すなわち、図6は、デジタルアイソレータの構成を、図7は回路を示す。このデジタルアイソレータは、入力信号の正や負の遷移を受けて電気信号を出力する入力部2と、入力部2からの電気信号を受けて電磁信号を発生させる第1のインダクタ3と、第1のインダクタ3からの電磁信号を受けて電気信号を発生させる第2のインダクタ4と、第2のインダクタ4からの電気信号を受けてロジック信号を出力する出力部5と、第1のインダクタ3と第2のインダクタ4との間の絶縁をとるための絶縁膜11とを備えている。
上記のように構成された半導体装置1において、入力信号がLのまま遷移がなければ、入力部2は電気信号を出力しないため、第1のインダクタ3は電磁信号を発生させない。これにより、第2のインダクタ4は電気信号を発生させず、出力部5から出力されるロジック信号は、Lのままとなる。
入力信号がLからHに遷移すると、入力部2は電気信号を出力し、第1のインダクタ3は電磁信号を発生させる。これにより、第2のインダクタ4は電気信号を発生させ、この電気信号を受信した出力部5から出力されるロジック信号は、Hにセットされる。
また、入力信号がHのまま遷移がなければ、入力部2は電気信号を出力しないため、第1のインダクタ3は電磁信号を発生させない。これにより、第2のインダクタ4は電気信号を発生させず、出力部5から出力されるロジック信号は、Hにセットされた状態を保持する。
また、入力信号がHからLに遷移すると、入力部2は電気信号を出力し、第1のインダクタ3は電磁信号を発生させる。これにより、第2のインダクタ4は電気信号を発生させ、この電気信号を受信した出力部5から出力されるロジック信号は、Lにリセットされる。
また、同様の半導体装置において、例えば、特許文献1に示されるように、2×4ミクロンの銅のようなチップ上にコイルを形成して第2のインダクタとし、この第2のインダクタ上に絶縁膜を設け、この絶縁膜の上に第2のインダクタと略同形状のコイルを形成した第1のインダクタを設けたものが知られている。
特表2003−523147号公報
上述したような従来の半導体装置において、インダクタ間の絶縁をとるためには、数十ミクロンの厚い絶縁膜が必要となる。しかしながら、基本的には、絶縁膜を数十ミクロンも厚く積むことはできず、絶縁膜の膜厚が厚くなると、膜厚のばらつきが大きくなり、絶縁膜の表面に凹凸が発生するため、この絶縁膜上に素子を形成することが困難となる。また、膜厚のばらつきに伴い、エッジングする時間にもばらつきが生じるため、全てをエッジングするために時間を一番遅い箇所に合わせる必要があり、これにより、エッジングし過ぎる箇所が発生してしまう。以上のことから、標準的なCMOSプロセスでは、上述したような従来の半導体装置を製造することが困難であった。
本発明は、上記従来の問題を解決するためになされたものであり、容易にインダクタ間の絶縁をとることができ、標準的なCMOSプロセスにて製造することが可能な入出力信号端子間を絶縁してなる半導体装置を提供することを目的とする。
上記目的を達成するために請求項1の発明は、入出力信号端子間を絶縁してなる半導体装置において、電気信号が入力される入力部と、入力部に入力される電気信号の正や負の遷移を受けて電磁信号を発生させる第1のインダクタと、この第1のインダクタが形成されている第1の半導体チップと、第1のインダクタからの電磁信号を受けて電気信号を発生する第2のインダクタと、この第2のインダクタが形成されている第2の半導体チップと、第2のインダクタからの電気信号を出力する出力部と、を備え、第1の半導体チップと第2の半導体チップとは、それぞれ各々のリードフレーム上に設けられると共に、第1及び第2のインダクタが互いに電気的に絶縁された状態で対向配置されているものである。
請求項1の発明によれば、第1のインダクタと第2のインダクタとが電気的に接触することがなく、容易に第1のインダクタと第2のインダクタとの間の絶縁をとることが可能となり、また、従来のようにインダクト間に厚い絶縁膜が配設されないため、この半導体装置を標準的なCMOSプロセスにて製造することが可能となる。
以下、本発明の一実施形態に係る半導体装置について、図面を参照して説明する。図1及至図3は半導体装置1の構成を示す。この半導体装置1は、デジタル信号を入出力で電気的に絶縁して、信号を正確に伝達するデバイスである。
半導体装置1は、外部から電気信号が入力される入力部2と、この入力部2に入力される電気信号の正や負の遷移を受けて電磁信号を発生させる第1のインダクタ3が形成されている第1の半導体チップ6と、第1のインダクタ3からの電磁信号を受けて電気信号を発生する第2のインダクタ4が形成されている第2の半導体チップ7と、第2のインダクタ4からの電気信号を外部に出力する出力部5と、第1及び第2のリードフレーム8、9とを備える。第1のリードフレーム8は第1の半導体チップ6を所定の位置に配置すると共に、前段の回路から入力される電気信号を入力部2に伝達し、第2のリードフレーム9は第2の半導体チップ7を所定の位置に配置すると共に、出力部5から出力される電気信号を次段の回路に伝達するものである。
入力部2は、入力パッド21と、この入力パッド21上のボンディングパッド22から引き出された入力用ボンディングワイヤ23と、接地(GND)される入力パッド24と、この入力パッド24上のボンディングパッド25から引き出された第1の接地(GND)用ボンディングワイヤ26とから構成されている。入力パッド21、24は、略矩形状である第1の半導体チップ6上の一端側のコーナ部付近にそれぞれ配設され、これら入力パッド21、24にはそれぞれ第1のインダクタ3の両端部が接続されている。
第1のインダクタ3は、渦巻き状に薄膜金属により形成されたコイルから成り、第1の半導体チップ6上に形成され、コイルの渦巻き状の重なり部分において薄膜金属同士が電気的に接触しないように絶縁膜を介在している。第2のインダクタ4は、第1のインダクタ3と同様に、第2の半導体チップ7上に形成されている。これら第1のインダクタ3と第2のインダクタ4は、電気回路的には、図4に示したような構成となる。
出力部5は、第2のインダクタ4からの電気信号を出力する出力パッド51と、この出力パッド51上のボンディングパッド52から引き出された出力用ボンディングワイヤ53と、接地(GND)される出力パッド54と、出力パッド54上のボンディングパッド55から引き出された第2の接地(GND)用ボンディングワイヤ56とから構成されている。出力パッド51、54は、第2の半導体チップ7上の第2のインダクタ4と同一面で、且つ、前記一端とは反対側のコーナ部付近にそれぞれ配設され、これら出力パッド51、54にはそれぞれ第2のインダクタ4の両端部が接続されている。
第1のリードフレーム8は、一端側が前段の回路と接続される入力フレーム81と接地(GND)される接地フレーム82とに分離されている。入力フレーム81は、入力用ボンディングワイヤ23と接続されている。接地フレーム82は、第1の半導体チップ6が配設されると共に接地(GND)用ボンディングワイヤ26と接続されている。
第2のリードフレーム9は、一端側が次段の回路と接続される出力フレーム91と接地(GND)される接地フレーム92とに分離されている。出力フレーム91は、出力用ボンディングワイヤ53と接続されている。接地フレーム92は、第2の半導体チップ7が配設されると共に接地(GND)用ボンディングワイヤ56と接続されている。
第1の半導体チップ6と第2の半導体チップ7とは、第1のインダクタ3と第2のインダクタ4とが電気的に絶縁された状態で対向配置されている。この状態を保持するために第1及び第2のリードフレーム8、9を覆う周囲及び半導体チップ間が樹脂10にて固定されている。
上記のように構成された半導体装置1の動作について次に説明する。図5は、半導体装置1の入力と出力の動作波形を示す。いま、(1)入力部2へ入力される電気信号がLのまま遷移がなければ、第1のインダクタ3は電磁信号を発生しない。このため、第2のインダクタ4は電気信号を発生せず、出力部5の出力信号は、Lのままとなる。
次に、(2)入力部2へ入力される電気信号がLからHに遷移すると、第1のインダクタ3は電磁信号を発生する。このため、第2のインダクタ4は電気信号を発生し、出力部5の出力信号は、Hとなる。
次に、(3)入力部2へ入力される電気信号がHのまま遷移がなければ、第1のインダクタ3は電磁信号を発生しない。このため、第2のインダクタ4は電気信号を発生せず、出力部5の出力信号は、HからLに変化する。
次に、(4)入力部2へ入力される電気信号がHからLに遷移すると、第1のインダクタ3は電磁信号を発生する。このため、第2のインダクタ4は電気信号を発生し、出力部5の出力信号は、−Hとなる。次に(5)入力部2へ入力される電気信号がLのまま遷移がなければ、出力部5の出力信号はLのままとなる。
以上説明したように本実施形態の半導体装置1においては、第1のインダクタ3と第2のインダクタ4とが電気的に接触しないため、容易にインダクタ間の絶縁をとることが可能となる。また、従来のように第1のインダクタ3と第2のインダクタ4との間に厚い絶縁膜が配設されないため、標準的なCMOSプロセスにて半導体装置1を製造することが可能となる。
なお、本発明は、上記実施形態の構成に限られず、発明の趣旨を変更しない範囲で種々の変形が可能である。例えば、上記実施形態では、半導体チップ間に樹脂が挿入された構成を示したが、この構成に限られず、周囲の樹脂によってインダクタ間が電気的に接触しない状態であれば、半導体チップ間に空間が存在する構成であってもよい。
1 半導体装置
2 入力部
3 第1のインダクタ
4 第2のインダクタ
5 出力部
6 第1の半導体チップ
7 第2の半導体チップ
8 第1のリードフレーム
9 第2のリードフレーム
2 入力部
3 第1のインダクタ
4 第2のインダクタ
5 出力部
6 第1の半導体チップ
7 第2の半導体チップ
8 第1のリードフレーム
9 第2のリードフレーム
Claims (1)
- 入出力信号端子間を絶縁してなる半導体装置において、
電気信号が入力される入力部と、
前記入力部に入力される電気信号の正や負の遷移を受けて電磁信号を発生させる第1のインダクタと、
この第1のインダクタが形成されている第1の半導体チップと、
前記第1のインダクタからの電磁信号を受けて電気信号を発生する第2のインダクタと、
この第2のインダクタが形成されている第2の半導体チップと、
前記第2のインダクタからの電気信号を出力する出力部と、を備え、
前記第1の半導体チップと前記第2の半導体チップとは、それぞれ各々のリードフレーム上に設けられると共に、前記第1及び第2のインダクタが互いに電気的に絶縁された状態で対向配置されていることを特徴とする半導体装置。
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- 2005-10-31 JP JP2005315560A patent/JP2007123650A/ja not_active Withdrawn
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