JP6909995B2 - アイソレータ - Google Patents

Description

本開示は、一般にアイソレータに関し、より詳細には、本開示は、入力側の回路と出力側の回路とを電気的に絶縁するアイソレータに関する。

特許文献１には、２組のリードフレームと、４個の集積回路と、コイル式トランスジューサと、を備えるコイル式トランスジューサ用絶縁体パッケージが開示されている。このパッケージでは、４個の集積回路のうち２個の集積回路が送信機用であり、残りの２個の集積回路が受信機用である。２個の送信機用の集積回路は、一方の組のリードフレームに配置されている。２個の受信機用の集積回路は、他方の組のリードフレームに配置されている。

特開２０１１−１４９０３号公報

特許文献１に記載のコイル式トランスジューサ用絶縁パッケージ（アイソレータ）では、送信機用の集積回路と、受信機用の集積回路とが互いに異なっている。このため、このアイソレータでは、送信機用の集積回路、受信機用の集積回路とで互いに異なる製造プロセスを必要とすることから、製造プロセスの簡略化を図り難いという問題があった。

本開示は、上記の点に鑑みてなされており、製造プロセスの簡略化を図り易いアイソレータを提供することを目的とする。

第１の態様に係るアイソレータは、トランスチップと、第１回路チップと、第２回路チップと、を備える。前記トランスチップには、互いに磁気的に結合する第１コイル及び第２コイルを有するトランスが設けられている。前記第１回路チップは、前記第１コイルに電気的に接続されている。前記第２回路チップは、前記第２コイルに電気的に接続されている。前記第１回路チップ及び前記第２回路チップの各々は、１以上の送信回路と、１以上の受信回路と、第１端子群と、第２端子群と、を有する。前記第１端子群は、前記１以上の送信回路に電気的に接続されている。前記第２端子群は、前記１以上の受信回路に電気的に接続されている。前記第１回路チップ及び前記第２回路チップは、同じ構成である。前記第１回路チップは、前記１以上の送信回路のうち前記トランスに電気的に接続される送信回路と、前記１以上の受信回路のうち前記トランスに電気的に接続されない受信回路と、を有する。前記第２回路チップは、前記１以上の受信回路のうち前記トランスに電気的に接続される受信回路と、前記１以上の送信回路のうち前記トランスに電気的に接続されない送信回路と、を有する。
第２の態様に係るアイソレータは、トランスチップと、第１回路チップと、第２回路チップと、を備える。前記トランスチップには、互いに磁気的に結合する第１コイル及び第２コイルを有するトランスが設けられている。前記第１回路チップは、前記第１コイルに電気的に接続されている。前記第２回路チップは、前記第２コイルに電気的に接続されている。前記第１回路チップ及び前記第２回路チップの各々は、１以上の送信回路と、１以上の受信回路と、第１端子群と、第２端子群と、を有する。前記第１端子群は、前記１以上の送信回路に電気的に接続されている。前記第２端子群は、前記１以上の受信回路に電気的に接続されている。前記第１回路チップ及び前記第２回路チップは、同じ構成である。前記トランスチップは、前記第１回路チップ及び前記第２回路チップのうち少なくとも一方の回路チップに重なっている。前記第１回路チップ及び前記第２回路チップの各々における前記第１端子群及び前記第２端子群は、同一面に配置されている。前記トランスチップは、前記第１端子群及び前記第２端子群の配置される面に重なっている。前記トランスチップ、前記第１回路チップ、及び前記第２回路チップの位置関係は、前記第１回路チップの前記第２端子群、及び前記第２回路チップの前記第１端子群に前記トランスチップが重なる位置関係である。かつ、前記位置関係は、前記第１回路チップの前記第１端子群、及び前記第２回路チップの前記第２端子群に前記トランスチップが重ならない位置関係である。
第３の態様に係るアイソレータは、トランスチップと、第１回路チップと、第２回路チップと、を備える。前記トランスチップには、互いに磁気的に結合する第１コイル及び第２コイルを有するトランスが設けられている。前記第１回路チップは、前記第１コイルに電気的に接続されている。前記第２回路チップは、前記第２コイルに電気的に接続されている。前記第１回路チップ及び前記第２回路チップの各々は、１以上の送信回路と、１以上の受信回路と、第１端子群と、第２端子群と、を有する。前記第１端子群は、前記１以上の送信回路に電気的に接続されている。前記第２端子群は、前記１以上の受信回路に電気的に接続されている。前記第１回路チップ及び前記第２回路チップは、同じ構成である。前記第１回路チップ及び前記第２回路チップの各々において、前記第１端子群と、前記第２端子群とは、同一面に配置され、かつ、対称な２つの領域に分かれて配置されている。前記第１回路チップ及び前記第２回路チップの各々は、４つの角部を有する矩形状である。前記第１回路チップ及び前記第２回路チップの各々において、前記第１端子群の少なくとも一部及び前記第２端子群の少なくとも一部は、前記４つの角部のうち対角に位置する一対の角部にそれぞれ配置されている。

第４の態様に係るアイソレータでは、第１の態様において、前記トランスチップは、前記第１回路チップ及び前記第２回路チップのうち少なくとも一方の回路チップに重なっている。

第５の態様に係るアイソレータでは、第４の態様において、前記第１回路チップ及び前記第２回路チップの各々における前記第１端子群及び前記第２端子群は、同一面に配置されている。前記トランスチップは、前記第１端子群及び前記第２端子群の配置される面に重なっている。前記トランスチップ、前記第１回路チップ、及び前記第２回路チップの位置関係は、前記第１回路チップの前記第２端子群、及び前記第２回路チップの前記第１端子群に前記トランスチップが重なる位置関係である。かつ、前記位置関係は、前記第１回路チップの前記第１端子群、及び前記第２回路チップの前記第２端子群に前記トランスチップが重ならない位置関係である。

第６の態様に係るアイソレータは、第１、第２、第４、第５のいずれかの態様において、以下のように構成されている。すなわち、前記第１回路チップ及び前記第２回路チップの各々において、前記第１端子群と、前記第２端子群とは、同一面に配置され、かつ、対称な２つの領域に分かれて配置されている。

第７の態様に係るアイソレータでは、第６の態様において、前記第１回路チップ及び前記第２回路チップの各々は、４つの角部を有する矩形状である。前記第１回路チップ及び前記第２回路チップの各々において、前記第１端子群の少なくとも一部及び前記第２端子群の少なくとも一部は、前記４つの角部のうち対角に位置する一対の角部にそれぞれ配置されている。

第８の態様に係るアイソレータは、第１〜第７のいずれかの態様において、第１接続体と、第２接続体と、を更に備える。前記第１接続体は、前記第１回路チップに電気的に接続される入力接続端子を有する。前記第２接続体は、前記第２回路チップに電気的に接続される出力接続端子を有する。

第９の態様に係るアイソレータでは、第１〜第８のいずれかの態様において、前記トランスチップは、前記トランスを複数有している。前記第１回路チップ及び前記第２回路チップの各々は、前記送信回路及び前記受信回路を複数有している。前記複数の送信回路及び前記複数の受信回路は、それぞれ前記複数のトランスと１対１に対応している。

本開示は、製造プロセスの簡略化を図り易い、という利点がある。

図１は、本開示の一実施形態に係るアイソレータの平面図である。 図２は、同上のアイソレータにおけるトランスの平面図である。 図３は、実施形態の第１変形例に係るアイソレータにおいて、第１回路チップ及び第２回路チップの平面図である。 図４は、同上のアイソレータの平面図である。 図５Ａは、実施形態の第２変形例に係るアイソレータにおいて、第１回路チップ及び第２回路チップの平面図である。図５Ｂは、実施形態の第２変形例に係るアイソレータにおいて、第１回路チップ及び第２回路チップの他の構成を示す平面図である。 図６は、実施形態の第３変形例に係るアイソレータの平面図である。 図７は、実施形態の第４変形例に係るアイソレータの平面図である。 図８は、実施形態の第５変形例に係るアイソレータの平面図である。 図９は、同上のアイソレータの斜視図である。 図１０Ａは、実施形態の第６変形例に係るアイソレータの平面図である。図１０Ｂは、実施形態の第６変形例に係るアイソレータの側面図である。

（１）概要
以下、実施形態に係るアイソレータ１００の概要について図１を用いて説明する。本実施形態のアイソレータ１００は、図１に示すように、トランスチップＡ１と、第１回路チップＢ１と、第２回路チップＢ２と、を備えている。トランスチップＡ１には、互いに磁気的に結合する第１コイル５１及び第２コイル５２を有するトランス５が設けられている。トランス５の第１コイル５１及び第２コイル５２は、互いに電気的に絶縁されている。第１回路チップＢ１は、第１コイル５１に電気的に接続されている。第２回路チップＢ２は、第２コイル５２に電気的に接続されている。

第１回路チップＢ１及び第２回路チップＢ２の各々は、例えばＡＳＩＣ（Application Specific Integrated Circuit）である。第１回路チップＢ１及び第２回路チップＢ２の各々は、１以上（ここでは、２つ）の送信回路３と、１以上（ここでは、２つ）の受信回路４と、第１端子群１と、第２端子群２と、を有している。第１端子群１は、２つの送信回路３に電気的に接続されている。第２端子群２は、２つの受信回路４に電気的に接続されている。本実施形態において、第１回路チップＢ１及び第２回路チップＢ２は、送信用の回路と受信用の回路との両方を備えた回路チップであり、同じ構成を有するチップである。

本実施形態において、第１回路チップＢ１の１つの送信回路３を介してトランス５の第１コイル５１に入力される信号は、第２コイル５２へ伝送される。第２コイル５２から出力される信号は、第２回路チップＢ２の１つの受信回路４を介して出力される。つまり、本実施形態のアイソレータ１００は、１次回路（ここでは、第１回路チップＢ１）に入力される信号を、トランス５を介して２次回路（ここでは、第２回路チップＢ２）へ伝送する機能を有している。本実施形態のアイソレータ１００は、例えばＰＬＣ（Programmable Logic Controller）、医療機器などの機器におけるアイソレータとして用いられる。

上述のように、本実施形態のアイソレータ１００では、第１回路チップＢ１及び第２回路チップＢ２は、１以上の送信回路３と１以上の受信回路４との両方を備えた回路チップであり、同じ構成を有するチップである。このため、本実施形態では、送信回路３のみを備えた回路チップと、受信回路４のみを備えた回路チップとの２種類の回路チップを要する場合と比較して、１種類の回路チップを取り扱うだけで足りるので、製造プロセスの簡略化を図り易い、という利点がある。

（２）詳細
以下、本実施形態のアイソレータ１００について図１及び図２を用いて詳細に説明する。本実施形態のアイソレータ１００は、上述のように、トランスチップＡ１と、第１回路チップＢ１と、第２回路チップＢ２と、を備えている。トランスチップＡ１と第１回路チップＢ１とは、例えば金を材料とするボンディングワイヤ７により電気的に接続されている。同様に、トランスチップＡ１と第２回路チップＢ２とは、ボンディングワイヤ７により電気的に接続されている。本実施形態のアイソレータ１００は、後述するリードフレーム６と、パッケージ８と、を更に備えているが、ここでは説明を省略する（図６〜図１０Ｂ参照）。

トランスチップＡ１は、図２に示すように、第１コイル５１及び第２コイル５２を有するトランス５を複数（ここでは、２つ）有している。また、トランスチップＡ１は、２つのトランス５の他に、基板５３を備えている。基板５３は、絶縁体であるガラス基板である。具体的には、基板５３は石英（ここでは、合成石英）の成形体である。ガラス基板は、シリコン基板よりも優れた高周波特性、及び高い絶縁性を有している。本実施形態では、基板５３は、基板５３の厚さ方向から見て長方形状である。また、図２では図示を省略しているが、２つのトランス５は、基板５３上に設けられた絶縁層により覆われている。

トランス５において、第１コイル５１は、基板５３の厚さ方向から見て、第１導体５１１を複数回、渦巻き状に巻き回して構成されている。また、第１コイル５１は、第１導体５１１の両端にそれぞれ設けられる一対の第１電極５１２，５１３を備えている。トランス５において、第２コイル５２は、基板５３の厚さ方向から見て、第２導体５２１を複数回、渦巻き状に巻き回して構成されている。また、第２コイル５２は、第２導体５２１の両端にそれぞれ設けられる一対の第２電極５２２、５２３を備えている。上述のように、本実施形態では、第１コイル５１及び第２コイル５２は、いずれもスパイラルコイルである。また、本実施形態では、第１導体５１１及び第２導体５２１の材料は、いずれもアルミニウムである。

第１回路チップＢ１及び第２回路チップＢ２の各々は、第１端子群１、第２端子群２、２つの送信回路３、及び２つの受信回路４の他に、基板Ｂ１１を備えている。基板Ｂ１１は、例えばシリコンウェハなどの半導体基板である。本実施形態では、基板Ｂ１１は、基板Ｂ１１の厚さ方向から見て四角形状である。また、本実施形態では、第１端子群１、第２端子群２、２つの送信回路３、及び２つの受信回路４は、いずれも基板Ｂ１１の一面に配置されている。

第１回路チップＢ１及び第２回路チップＢ２の各々において、第１端子群１は、２つの第１入力端子１１と、２対の第１出力端子１２と、第１電源端子１３と、第１接地端子１４と、を有している。これらの端子は、いずれも例えばアルミニウム・銅の合金を材料とした電極である。２つの第１入力端子１１の各々は、基板Ｂ１１上に配線された導体を介して、２つの送信回路３のうちの対応する送信回路３の入力端に電気的に接続されている。２対の第１出力端子１２の各々は、基板Ｂ１１上に配線された導体を介して、２つの送信回路３のうちの対応する送信回路３の出力端に電気的に接続されている。

第１電源端子１３は、２つの送信回路３の電源用の端子であり、基板Ｂ１１に配線された導体を介して、２つの送信回路３に電気的に接続されている。図１では、導体の図示を省略している。また、第１電源端子１３は、外部電源に電気的に接続される。第１接地端子１４は、２つの送信回路３の接地用の端子であり、基板Ｂ１１に配線された導体を介して、２つの送信回路３に電気的に接続されている。図１では、導体の図示を省略している。また、第１接地端子１４は、外部のグラウンドに電気的に接続される。

第１回路チップＢ１及び第２回路チップＢ２の各々において、第２端子群２は、２つの第２入力端子２１と、２対の第２出力端子２２と、第２電源端子２３と、第２接地端子２４と、を有している。これらの端子は、いずれも例えばアルミニウム・銅の合金を材料とした電極である。２対の第２入力端子２１の各々は、基板Ｂ１１上に配線された導体を介して、２つの受信回路４のうちの対応する受信回路４の入力端に電気的に接続されている。２つの第２出力端子２２の各々は、基板Ｂ１１上に配線された導体を介して、２つの受信回路４のうちの対応する受信回路４の出力端に電気的に接続されている。ここで、第１回路チップＢ１の第１端子群１と、第２回路チップＢ２の第１端子群１とは、同じ構成である。同様に、第１回路チップＢ１の第２端子群２と、第２回路チップＢ２の第２端子群２とは、同じ構成である。

第２電源端子２３は、２つの受信回路４の電源用の端子であり、基板Ｂ１１に配線された導体を介して、２つの受信回路４に電気的に接続されている。図１では、導体の図示を省略している。また、第２電源端子２３は、外部電源に電気的に接続される。第２接地端子２４は、２つの受信回路４の接地用の端子であり、基板Ｂ１１に配線された導体を介して、２つの受信回路４に電気的に接続されている。図１では、導体の図示を省略している。また、第２接地端子２４は、外部のグラウンドに電気的に接続される。

第１回路チップＢ１及び第２回路チップＢ２の各々は、送信回路３を複数（ここでは、２つ）有している。２つの送信回路３の各々は、対応する第１入力端子１１から入力される信号を処理し、処理した信号を対応する１対の第１出力端子１２へ出力する。ここでは、第１入力端子１１に入力される信号は、ディジタル信号である。送信回路３での信号処理は、例えば信号レベルの増減、信号の変調などである。

第１回路チップＢ１及び第２回路チップＢ２の各々は、受信回路４を複数（ここでは、２つ）有している。２つの受信回路４の各々は、対応する１対の第２入力端子２１から入力される信号を処理し、処理した信号を対応する第２出力端子２２へ出力する。ここでは、第２出力端子２２から出力される信号は、ディジタル信号である。受信回路４での信号処理は、例えば信号レベルの増減、信号の復調などである。

本実施形態では、２つの第１入力端子１１、第１電源端子１３、第１接地端子１４、及び２対の第２入力端子２１は、基板Ｂ１１の第１辺（図１における左辺）に沿って並ぶように配置されている。また、２対の第１出力端子１２、２つの第２出力端子２２、第２電源端子２３、及び第２接地端子２４は、基板Ｂ１１の第２辺（図１における右辺）に沿って並ぶように配置されている。

また、本実施形態では、第１回路チップＢ１及び第２回路チップＢ２の各々において、基板Ｂ１１の一面は、２つの対称（ここでは、基板Ｂ１１の中心を基準とした点対称）な領域Ｘ１，Ｘ２に分かれている。図１に示すように、領域Ｘ１，Ｘ２は、第１辺及び第２辺を横切る一点鎖線により区切られている。２つの第１端子群１は、図１における上側の領域Ｘ１に配置されている。また、２つの第２端子群２は、図１における下側の領域Ｘ２に配置されている。つまり、第１回路チップＢ１及び第２回路チップＢ２の各々において、第１端子群１と、第２端子群２とは、同一面に配置され、かつ、対称な２つの領域Ｘ１，Ｘ２に分かれて配置されている。

本実施形態では、第１回路チップＢ１における２対の第１出力端子１２は、それぞれ２つのトランス５に電気的に接続されている。具体的には、図１における下側の１対の第１出力端子１２は、１対のボンディングワイヤ７により、それぞれ図１における下側のトランス５の一対の第１電極５１２，５１３に電気的に接続されている。また、図１における上側の１対の第１出力端子１２は、１対のボンディングワイヤ７により、それぞれ図１における上側のトランス５の一対の第１電極５１２，５１３に電気的に接続されている。つまり、本実施形態では、第１回路チップＢ１は、１以上の送信回路３のうちトランス５に電気的に接続される送信回路３と、１以上の受信回路４のうちトランス５に電気的に接続されない受信回路４と、を有している。

また、本実施形態では、第２回路チップＢ２における２対の第２入力端子２１は、それぞれ２つのトランス５に電気的に接続されている。具体的には、図１における下側の１対の第２入力端子２１は、１対のボンディングワイヤ７により、それぞれ図１における下側のトランス５の一対の第２電極５２２，５２３に電気的に接続されている。また、図１における上側の１対の第２入力端子２１は、１対のボンディングワイヤ７により、それぞれ図１における上側のトランス５の一対の第２電極５２２，５２３に電気的に接続されている。つまり、本実施形態では、第２回路チップＢ２は、１以上の受信回路４のうちトランス５に電気的に接続される受信回路４と、１以上の送信回路３のうちトランス５に電気的に接続されない送信回路３と、を有している。

本実施形態では、第１回路チップＢ１の第１入力端子１１にディジタル信号が入力されると、対応する送信回路３、対応する１対の第１出力端子１２を介して、対応するトランス５へ出力される。対応するトランス５では、第１コイル５１に入力された信号は、第２コイル５２に伝送される。そして、第２回路チップＢ２では、対応するトランス５から出力される信号は、対応する１対の第２入力端子２１、対応する受信回路４を介して、対応する第２出力端子２２からディジタル信号として出力される。つまり、本実施形態のアイソレータ１００は、ディジタル信号を伝送するディジタル・アイソレータである。

また、本実施形態では、複数の送信回路３及び複数の受信回路４は、それぞれ複数のトランス５と１対１に対応している。つまり、本実施形態のアイソレータ１００は、複数（ここでは、２つ）の信号が入力されると、複数（ここでは、２つ）の信号を出力するように構成されている。言い換えれば、本実施形態のアイソレータ１００は、２入力２出力のアイソレータである。

（３）利点
上述のように、本実施形態のアイソレータ１００では、第１回路チップＢ１及び第２回路チップＢ２は、１以上の送信回路３と１以上の受信回路４との両方を備えた回路チップであり、同じ構成を有するチップである。このため、本実施形態では、送信回路３のみを備えた回路チップと、受信回路４のみを備えた回路チップとの２種類の回路チップを要する場合と比較して、１種類の回路チップを取り扱うだけで足りるので、製造プロセスの簡略化を図り易い、という利点がある。

例えば、本実施形態では、アイソレータ１００を製造する際に、送信用の回路チップを取り扱う工程と、受信用の回路チップを取り扱う工程とを分ける必要がなく、１種類の回路チップを取り扱う工程だけで済み、製造プロセスを簡略化し易い。また、例えば本実施形態では、アイソレータ１００を製造する際に、送信用の回路チップを検査する工程と、受信用の回路チップを検査する工程とを分ける必要がなく、１種類の回路チップを検査する工程だけで済み、製造プロセスを簡略化し易い。その結果、本実施形態では、アイソレータ１００を量産し易くなり、また、アイソレータ１００を製造するための設備に掛かるコストを低減することが可能である。

（４）変形例
上記実施形態は、本開示の様々な実施形態の一つに過ぎない。実施形態は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。以下、実施形態の変形例を列挙する。以下に説明する変形例は、適宜組み合わせて適用可能である。

（４．１）第１変形例
第１変形例のアイソレータ１００では、図３及び図４に示すように、第１回路チップＢ１及び第２回路チップＢ２の各々において、主として、第１端子群１及び第２端子群２の配置が実施形態のアイソレータ１００と異なっている。図３及び図４では、第１電源端子１３、第１接地端子１４、第２電源端子２３、及び第２接地端子２４に電気的に接続されている導体の図示を省略している。

具体的には、２つの第１入力端子１１、第１電源端子１３、第１接地端子１４、及び２対の第２入力端子２１は、基板Ｂ１１の第１角部（図３における左上の角部）を成す２辺に沿って並ぶように配置されている。また、２対の第１出力端子１２、２つの第２出力端子２２、第２電源端子２３、及び第２接地端子２４は、基板Ｂ１１の第２角部（図３における右下の角部）を成す２辺に沿って並ぶように配置されている。つまり、本変形例では、第１回路チップＢ１及び第２回路チップＢ２の各々は、４つの角部を有する矩形状である。そして、第１回路チップＢ１及び第２回路チップＢ２の各々において、第１端子群１の少なくとも一部及び第２端子群２の少なくとも一部は、４つの角部のうち対角に位置する一対の角部にそれぞれ配置されている。

また、本変形例では、第１回路チップＢ１及び第２回路チップＢ２の各々において、第１端子群１と、第２端子群２とは、同一面に配置され、かつ、対称（ここでは、基板Ｂ１１の中心を基準とした点対称）な２つの領域Ｘ１，Ｘ２に分かれて配置されている。２つの送信回路３及び２つの受信回路４も、それぞれ２つの領域Ｘ１，Ｘ２に分かれて配置されている。本変形例では、図３に示すように、領域Ｘ１，Ｘ２は、基板Ｂ１１の第１辺（図３における左辺）及び第２辺（図３における右辺）を斜めに横切る一点鎖線により区切られている。

また、本変形例では、図４に示すように、トランスチップＡ１は、基板５３の厚さ方向において、第１回路チップＢ１及び第２回路チップＢ２の両方に重なるように配置されている。具体的には、トランスチップＡ１の長手方向の第１端部（図４における左端部）は、第１回路チップＢ１の第２端子群２の一部、送信回路３の一部、及び受信回路４の一部と重なるように配置されている。また、トランスチップＡ１の長手方向の第２端部（図４における右端部）は、第２回路チップＢ２の第１端子群１の一部、送信回路３の一部、及び受信回路４の一部と重なるように配置されている。トランスチップＡ１は、例えば絶縁性を有する接着剤により、第１回路チップＢ１及び第２回路チップＢ２に固定される。

つまり、本変形例では、トランスチップＡ１は、第１回路チップＢ１及び第２回路チップＢ２のうち少なくとも一方の回路チップに重なっている。特に、本変形例では、第１回路チップＢ１及び第２回路チップＢ２の各々における第１端子群１及び第２端子群２は、同一面に配置されている。また、トランスチップＡ１は、第１端子群１及び第２端子群２の配置される面に重なっている。そして、トランスチップＡ１、第１回路チップＢ１、及び第２回路チップＢ２の位置関係は、第１回路チップＢ１の第２端子群２、及び第２回路チップＢ２の第１端子群１にトランスチップＡ１が重なる位置関係である。かつ、この位置関係は、第１回路チップＢ１の第１端子群１、及び第２回路チップＢ２の第２端子群２にトランスチップＡ１が重ならない位置関係である。

本変形例では、実施形態と比較して、第１回路チップＢ１、第２回路チップＢ２、及びトランスチップＡ１が占有する面積が小さくなるので、アイソレータ１００の小型化を図ることができる、という利点がある。

（４．２）第２変形例
第２変形例のアイソレータ１００では、図５Ａに示すように、第１回路チップＢ１及び第２回路チップＢ２の各々は、１つの送信回路３と、１つの受信回路４と、を有している点で実施形態とは異なっている。つまり、本変形例のアイソレータ１００は、１つの信号が入力されると、１つの信号を出力するように構成されている、１入力１出力のアイソレータである。なお、本変形例では、第１端子群１は、１つの第１入力端子１１と、１対の第１出力端子１２と、第１電源端子１３と、第１接地端子１４と、を有している。また、第２端子群２は、１つの第２入力端子２１と、１対の第２出力端子２２と、第２電源端子２３と、第２接地端子２４と、を有している。

本変形例では、第１回路チップＢ１及び第２回路チップＢ２の各々において、第１端子群１と、第２端子群２とは、同一面に配置され、かつ、対称（ここでは、線対称）な２つの領域Ｘ１，Ｘ２に分かれて配置されている。送信回路３及び受信回路４も、それぞれ２つの領域Ｘ１，Ｘ２に分かれて配置されている。本変形例では、領域Ｘ１，Ｘ２は、図５Ａに示すように、基板Ｂ１１を左右方向に等分する一点鎖線により区切られている。

以下、本変形例の第１端子群１、第２端子群２、送信回路３、及び受信回路４の他の配置の一例を図５Ｂに示す。図５Ｂに示す例では、基板Ｂ１１は、４つの頂点のうち対角に位置する一対の頂点（図５Ｂにおける右上の頂点、及び左下の頂点）を通る一点鎖線により、２つの対称（ここでは、線対称）な領域Ｘ１，Ｘ２に分かれている。図５Ｂにおける左上側の領域Ｘ１には、第１端子群１及び送信回路３が配置されている。図５Ｂにおける右下側の領域Ｘ２には、第２端子群２及び受信回路４が配置されている。

また、第１入力端子１１、１対の第１出力端子１２、第１電源端子１３、及び第１接地端子１４は、基板Ｂ１１の第１角部（図５Ｂにおける左上の角部）を成す２辺に沿って並ぶように配置されている。また、第２入力端子２１、１対の第２出力端子２２、第２電源端子２３、及び第２接地端子２４は、基板Ｂ１１の第２角部（図５Ｂにおける右下の角部）を成す２辺に沿って並ぶように配置されている。つまり、図５Ｂに示す例では、第１変形例と同様に、第１回路チップＢ１及び第２回路チップＢ２の各々において、第１端子群１の少なくとも一部及び第２端子群２の少なくとも一部は、４つの角部のうち対角に位置する一対の角部にそれぞれ配置されている。

本変形例に示すように、第１回路チップＢ１及び第２回路チップＢ２の各々は、第１端子群１の第１入力端子１１及び第１出力端子１２を、送信回路３の数に応じて有している。同様に、第１回路チップＢ１及び第２回路チップＢ２の各々は、第２端子群２の第２入力端子２１及び第２出力端子２２を、受信回路４の数に応じて有している。

（４．３）第３変形例
第３変形例のアイソレータ１００では、第１回路チップＢ１及び第２回路チップＢ２の各々は、第２変形例における図５Ａに示す構成を有している。また、本変形例では、トランスチップＡ１は、１つのトランス５を有している。まず、第１回路チップＢ１、第２回路チップＢ２、及びトランスチップＡ１が実装されるリードフレーム（接続体）６と、リードフレーム６を封止するパッケージ８と、について説明する。

リードフレーム６は、図６に示すように、第１リードフレーム（第１接続体）６１と、第２リードフレーム（第２接続体）６２と、を備えている。第１リードフレーム６１及び第２リードフレーム６２の材料は、いずれも例えば銅合金である。第１リードフレーム６１は、複数（ここでは、３つ）のリード６１１と、ダイパッド６１２と、を有している。本変形例では、３つのリード６１１は、それぞれ入力リード（入力接続端子）６３１、電源リード６３２、及び接地リード６３３である。入力リード６３１は、第１回路チップＢ１に電気的に接続される。第２リードフレーム６２は、複数（ここでは、３つ）のリード６２１と、ダイパッド６２２と、を有している。本変形例では、３つのリード６２１は、出力リード（出力接続端子）６４１、電源リード６４２、及び接地リード６４３である。出力リード６４１は、第２回路チップＢ２に電気的に接続される。

パッケージ８は、例えばエポキシ樹脂などの熱硬化性樹脂の成形体である。パッケージ８は、例えば図９に示すように直方体状であって、第１回路チップＢ１、第２回路チップＢ２、及びトランスチップＡ１が実装されたリードフレーム６を封止している。パッケージ８の短手方向の寸法、パッケージ８の長手方向の寸法、及びパッケージ８の厚さ方向の寸法は、いずれも例えば数［ｍｍ］程度である。

次に、本変形例の具体的な構成について説明する。第１回路チップＢ１は、例えば接着性の樹脂により、第１リードフレーム６１のダイパッド６１２に固定されている。第２回路チップＢ２は、例えば接着性の樹脂により、第２リードフレーム６２のダイパッド６２２に固定されている。第１回路チップＢ１の第１入力端子１１、第１電源端子１３は、それぞれボンディングワイヤ７により、第１リードフレーム６１の入力リード６３１、電源リード６３２に電気的に接続されている。接地リード６３３は、ダイパッド６１２に繋がっている。そして、第１回路チップＢ１の第１接地端子１４は、ボンディングワイヤ７及びダイパッド６１２を介して、接地リード６３３に電気的に接続されている。また、第２回路チップＢ２の第２出力端子２２、第２電源端子２３は、それぞれボンディングワイヤ７により、第２リードフレーム６２の出力リード６４１、電源リード６４２に電気的に接続されている。接地リード６４３は、ダイパッド６２２に繋がっている。そして、第２回路チップＢ２の第２接地端子２４は、ボンディングワイヤ７及びダイパッド６２２を介して、接地リード６４３に電気的に接続されている。

第１回路チップＢ１の１対の第１出力端子１２は、それぞれボンディングワイヤ７により、トランスチップＡ１のトランス５の一対の第１電極５１２，５１３に電気的に接続されている。また、第２回路チップＢ２の１対の第２入力端子２１は、それぞれボンディングワイヤ７により、トランスチップＡ１のトランス５の一対の第２電極５２２，５２３に電気的に接続されている。また、トランスチップＡ１は、第１変形例と同様に、基板５３の厚さ方向において、第１回路チップＢ１及び第２回路チップＢ２の両方に重なるように配置されている。特に、本変形例では、第１回路チップＢ１、第２回路チップＢ２、及びトランスチップＡ１は、基板５３の対角線に沿った方向に並ぶように配置されている。

本変形例では、第１変形例と同様に、第１回路チップＢ１、第２回路チップＢ２、及びトランスチップＡ１が占有する面積が小さくなるので、アイソレータ１００の小型化を図ることができる、という利点がある。

（４．４）第４変形例
第４変形例のアイソレータ１００は、第１変形例と同様に、２入力２出力のアイソレータである。第１回路チップＢ１及び第２回路チップＢ２の各々は、図７に示すように、領域Ｘ１，Ｘ２が基板Ｂ１１を上下方向に等分する一点鎖線により区切られている点を除いて、第１変形例と同じ構成である。また、本変形例では、第１リードフレーム６１は、２つの入力リード６３１を有している。２つの入力リード６３１は、それぞれボンディングワイヤ７により、第１回路チップＢ１の２つの第１入力端子１１に電気的に接続されている。また、本変形例では、第２リードフレーム６２は、２つの出力リード６４１を有している。２つの出力リード６４１は、それぞれボンディングワイヤ７により、第２回路チップＢ２の２つの第２出力端子２２に電気的に接続されている。

また、トランスチップＡ１は、第１変形例と同様に、基板５３の厚さ方向において、第１回路チップＢ１及び第２回路チップＢ２の両方に重なるように配置されている。特に、本変形例では、第１回路チップＢ１、第２回路チップＢ２、及びトランスチップＡ１は、第１回路チップＢ１（又は第２回路チップＢ２）の対角線に沿った方向に並ぶように配置されている。

本変形例では、第１変形例と同様に、第１回路チップＢ１、第２回路チップＢ２、及びトランスチップＡ１が占有する面積が小さくなるので、アイソレータ１００の小型化を図ることができる、という利点がある。

（４．５）第５変形例
第５変形例のアイソレータ１００は、図８及び図９に示すように、４入力４出力のアイソレータである。具体的には、本変形例のアイソレータ１００は、第３変形例の第１回路チップＢ１、第２回路チップＢ２、及びトランスチップＡ１を１組のアイソレータとして、２組のアイソレータを組み合わせている。

本変形例では、第１リードフレーム６１は、４つの入力リード６３１と、２つの接地リード６３３と、を有している。４つの入力リード６３１は、それぞれボンディングワイヤ７により、図８における上側の第１回路チップＢ１の２つの第１入力端子１１、及び図８における下側の第１回路チップＢ１の２つの第１入力端子１１に電気的に接続されている。２つの接地リード６３３は、いずれもダイパッド６１２に繋がっている。また、本変形例では、第２リードフレーム６２は、４つの出力リード６４１と、２つの接地リード６４３と、を有している。４つの出力リード６４１は、それぞれボンディングワイヤ７により、図８における上側の第２回路チップＢ２の２つの第２出力端子２２、及び図８における下側の第２回路チップＢ２の２つの第２出力端子２２に電気的に接続されている。２つの接地リード６４３は、いずれもダイパッド６２２に繋がっている。

本変形例では、第１リードフレーム６１のダイパッド６１２は、図８における上下方向に長い板状である。そして、ダイパッド６１２には、２つの第１回路チップＢ１が上下方向に並ぶようにして固定されている。また、本変形例では、第２リードフレーム６２のダイパッド６２２は、図８における上下方向に長い板状である。そして、ダイパッド６２２には、２つの第２回路チップＢ２が上下方向に並ぶようにして固定されている。２つの第１回路チップＢ１の第１電源端子１３は、それぞれボンディングワイヤ７により、第１リードフレーム６１の電源リード６３２に電気的に接続されている。また、２つの第２回路チップＢ２の第２電源端子２３は、それぞれボンディングワイヤ７により、第２リードフレーム６２の電源リード６４２に電気的に接続されている。

本変形例に示すように、アイソレータ１００は、複数の第１回路チップＢ１、複数の第２回路チップＢ２、及び複数のトランスチップＡ１を組み合わせることで、多入力多出力のアイソレータとして構成することが可能である。

（４．６）第６変形例
第６変形例のアイソレータ１００は、第３変形例と同様に、２入力２出力のアイソレータである。本変形例では、図１０Ａに示すように、第１回路チップＢ１及び第２回路チップＢ２の各々は、第１端子群１と、第２端子群２と、２つの送信回路３と、２つの受信回路４と、を有している。図１０Ａでは、２つの送信回路３及び２つの受信回路４の図示を省略している。第１回路チップＢ１及び第２回路チップＢ２の各々において、第１端子群１は、基板Ｂ１１の第１辺（図１０Ａにおける左辺）に沿って２列で並ぶように配置されている。また、第１回路チップＢ１及び第２回路チップＢ２の各々において、第２端子群２は、基板Ｂ１１の第２辺（図１０Ａにおける右辺）に沿って２列で並ぶように配置されている。

本変形例では、トランスチップＡ１は、図１０Ａ及び図１０Ｂに示すように、第１回路チップＢ１及び第２回路チップＢ２のいずれにも固定されておらず、第２リードフレーム６２のダイパッド６２２に固定されている。もちろん、トランスチップＡ１は、第１リードフレーム６１のダイパッド６１２に固定されていてもよいし、第１リードフレーム６１のダイパッド６１２及び第２リードフレーム６２のダイパッド６２２の両方に固定されていてもよい。

（４．７）その他の変形例
以下、上記の第１変形例〜第６変形例以外の変形例を列挙する。以下に説明する変形例は、適宜組み合わせて適用可能である。

実施形態（変形例を含む）では、第１端子群１、第２端子群２、送信回路３、及び受信回路４は、全て基板Ｂ１１の一面に配置されているが、これに限定する趣旨ではない。例えば、第１端子群１と第２端子群２とは、基板Ｂ１１の互いに異なる面にそれぞれ配置されていてもよい。つまり、第１端子群１、第２端子群２、送信回路３、及び受信回路４は、基板Ｂ１１の２以上の面に分散して配置されていてもよい。

実施形態（変形例を含む）では、トランス５は、第１コイル５１を構成する第１導体５１１と、第２コイル５２を構成する第２導体５２１とを交互に巻き回して構成されているが、他の構成であってもよい。例えば、トランス５は、第１コイル５１が設けられる層と、第２コイル５２が設けられる層とが互いに異なっていてもよい。

実施形態（変形例を含む）では、トランス５において第１コイル５１を１次コイル、第２コイル５２を２次コイルとして用いているが、逆であってもよい。

実施形態の第１変形例、第３変形例〜第５変形例では、トランスチップＡ１は、第１回路チップＢ１及び第２回路チップＢ２のいずれにも重なっているが、第１回路チップＢ１及び第２回路チップＢ２の一方のみに重なっていてもよい。

実施形態（変形例を含む）では、アイソレータ１００は、ディジタル信号を伝送するディジタル・アイソレータであるが、これに限定する趣旨ではない。例えば、アイソレータ１００は、アナログ信号を伝送するアナログ・アイソレータであってもよい。

実施形態（変形例を含む）において、第１回路チップＢ１は、受信用の回路チップとして用いられてもよい。また、第２回路チップＢ２は、送信用の回路チップとして用いられてもよい。更に、第１回路チップＢ１及び第２回路チップＢ２の各々は、送信用及び受信用の回路チップとして用いられてもよい。つまり、アイソレータ１００は、一方向通信に対応する構成だけではなく、双方向通信に対応する構成であってもよい。具体的には、第１回路チップＢ１の送信回路３と、第２回路チップＢ２の受信回路４とを、２つのトランス５のうちの一方のトランス５を介して電気的に接続すればよい。また、第１回路チップＢ１の受信回路４と、第２回路チップＢ２の送信回路３とを、２つのトランス５のうちの他方のトランス５を介して電気的に接続すればよい。

実施形態の第３変形例〜第５変形例では、第１回路チップＢ１、第２回路チップＢ２、及びトランスチップＡ１は、リードフレーム６に実装されているが、プリント基板、セラミック基板などの基体に実装されてもよい。この場合、第１回路チップＢ１及び第２回路チップＢ２は、基体に設けられた導体配線（接続体）のランド（入力接続端子、出力接続端子）に電気的に接続される。

実施形態（変形例を含む）において、第１回路チップＢ１及び第２回路チップＢ２の各々が複数の送信回路３を有している場合、トランス５に電気的に接続される送信回路３が１以上であればよい。つまり、全ての送信回路３がトランス５に電気的に接続されていなくてもよい。同様に、第１回路チップＢ１及び第２回路チップＢ２の各々が複数の受信回路４を有している場合、トランス５に電気的に接続される受信回路４が１以上であればよい。つまり、全ての受信回路４がトランス５に電気的に接続されていなくてもよい。

（まとめ）
以上述べたように、第１の態様に係るアイソレータ（１００）は、トランスチップ（Ａ１）と、第１回路チップ（Ｂ１）と、第２回路チップ（Ｂ２）と、を備える。トランスチップ（Ａ１）には、互いに磁気的に結合する第１コイル（５１）及び第２コイル（５２）を有するトランス（５）が設けられている。第１回路チップ（Ｂ１）は、第１コイル（５１）に電気的に接続されている。第２回路チップ（Ｂ２）は、第２コイル（５２）に電気的に接続されている。第１回路チップ（Ｂ１）及び第２回路チップ（Ｂ２）の各々は、１以上の送信回路（３）と、１以上の受信回路（４）と、第１端子群（１）と、第２端子群（２）と、を有する。第１端子群（１）は、１以上の送信回路（３）に電気的に接続されている。第２端子群（２）は、１以上の受信回路（４）に電気的に接続されている。第１回路チップ（Ｂ１）及び第２回路チップ（Ｂ２）は、同じ構成である。

この態様によれば、製造プロセスの簡略化を図り易い、という利点がある。

第２の態様に係るアイソレータ（１００）では、第１の態様において、以下のように構成されている。すなわち、第１回路チップ（Ｂ１）は、１以上の送信回路（３）のうちトランス（５）に電気的に接続される送信回路（３）と、１以上の受信回路（４）のうちトランス（５）に電気的に接続されない受信回路（４）と、を有している。第２回路チップ（Ｂ２）は、１以上の受信回路（４）のうちトランス（５）に電気的に接続される受信回路（４）と、１以上の送信回路（３）のうちトランス（５）に電気的に接続されない送信回路（３）と、を有している。

この態様によれば、第１回路チップ（Ｂ１）側から第２回路チップ（Ｂ２）側への一方向の通信に対応したアイソレータ（１００）の製造プロセスの簡略化を図り易い、という利点がある。

第３の態様に係るアイソレータ（１００）では、第１又は第２の態様において、トランスチップ（Ａ１）は、第１回路チップ（Ｂ１）及び第２回路チップ（Ｂ２）のうち少なくとも一方の回路チップに重なっている。

この態様によれば、トランスチップ（Ａ１）が第１回路チップ（Ｂ１）及び第２回路チップ（Ｂ２）のいずれとも重ならない場合と比較して、アイソレータ（１００）の小型化を図ることができる、という利点がある。つまり、この態様によれば、アイソレータ（１００）の実装に必要な面積を小さくすることができる、という利点がある。

第４の態様に係るアイソレータ（１００）では、第３の態様において、第１回路チップ（Ｂ１）及び第２回路チップ（Ｂ２）の各々における第１端子群（１）及び第２端子群（２）は、同一面に配置されている。トランスチップ（Ａ１）は、第１端子群（１）及び第２端子群（２）の配置される面に重なっている。トランスチップ（Ａ１）、第１回路チップ（Ｂ１）、及び第２回路チップ（Ｂ２）の位置関係は、第１回路チップ（Ｂ１）の第２端子群（２）、及び第２回路チップ（Ｂ２）の第１端子群（１）にトランスチップ（Ａ１）が重なる位置関係である。かつ、この位置関係は、第１回路チップ（Ｂ１）の第１端子群（１）、及び第２回路チップ（Ｂ２）の第２端子群（２）にトランスチップ（Ａ１）が重ならない位置関係である。

この態様によれば、第１回路チップ（Ｂ１）及び第２回路チップ（Ｂ２）の各々において、トランス（５）に電気的に接続されない端子群が配置されているスペースを利用してトランスチップ（Ａ１）を配置している。このため、この態様によれば、第１端子群（１）及び第２端子群（２）のいずれとも重ならないようにトランスチップ（Ａ１）を配置する場合と比較して、アイソレータ（１００）の更なる小型化を図ることができる、という利点がある。つまり、この態様によれば、アイソレータ（１００）の実装に必要な面積を更に小さくすることができる、という利点がある。

第５の態様に係るアイソレータ（１００）は、第１〜第４のいずれかの態様において、以下のように構成されている。すなわち、第１回路チップ（Ｂ１）及び第２回路チップ（Ｂ２）の各々において、第１端子群（１）と、第２端子群（２）とは、同一面に配置され、かつ、対称な２つの領域に分かれて配置されている。

この態様によれば、第１端子群（１）及び第２端子群（２）が雑然と配置されている場合と比較して、トランスチップ（Ａ１）との電気的な接続工程を行い易い、という利点がある。

第６の態様に係るアイソレータ（１００）では、第５の態様において、第１回路チップ（Ｂ１）及び第２回路チップ（Ｂ２）の各々は、４つの角部を有する矩形状である。第１回路チップ（Ｂ１）及び第２回路チップ（Ｂ２）の各々において、第１端子群（１）の少なくとも一部及び第２端子群（２）の少なくとも一部は、４つの角部のうち対角に位置する一対の角部にそれぞれ配置されている。

この態様によれば、第１端子群（１）と第２端子群（２）とを互いに離れた位置に配置し易いので、トランスチップ（Ａ１）との電気的な接続工程を行い易い、という利点がある。

第７の態様に係るアイソレータ（１００）は、第１〜第６のいずれかの態様において、第１接続体（６１）と、第２接続体（６２）と、を更に備える。第１接続体（６１）は、第１回路チップ（Ｂ１）に電気的に接続される入力接続端子（６３１）を有する。第２接続体（６２）は、第２回路チップ（Ｂ２）に電気的に接続される出力接続端子（６４１）を有する。

この態様によれば、第１接続体（６１）及び第２接続体（６２）を含めて、アイソレータ（１００）の製造プロセスの簡略化を図り易い、という利点がある。

第８の態様に係るアイソレータ（１００）では、第１〜第７のいずれかの態様において、トランスチップ（Ａ１）は、トランス（５）を複数有している。第１回路チップ（Ｂ１）及び第２回路チップ（Ｂ２）の各々は、送信回路（３）及び受信回路（４）を複数有している。複数の送信回路（３）及び複数の受信回路（４）は、それぞれ複数のトランス（５）と１対１に対応している。

この態様によれば、複数の入力、及び複数の出力に対応したアイソレータ（１００）を実現することができる、という利点がある。

第２〜第８の態様に係る構成については、アイソレータ（１００）に必須の構成ではなく、適宜省略可能である。

１００ アイソレータ
１ 第１端子群
２ 第２端子群
３ 送信回路
４ 受信回路
５ トランス
５１ 第１コイル
５２ 第２コイル
６１ 第１リードフレーム
６３１ 入力リード
６２ 第２リードフレーム
６４１ 出力リード
Ａ１ トランスチップ
Ｂ１ 第１回路チップ
Ｂ２ 第２回路チップ

Claims (9)

1. 互いに磁気的に結合する第１コイル及び第２コイルを有するトランスが設けられたトランスチップと、
   前記第１コイルに電気的に接続された第１回路チップと、
   前記第２コイルに電気的に接続された第２回路チップと、を備え、
   前記第１回路チップ及び前記第２回路チップの各々は、
   １以上の送信回路と、
   １以上の受信回路と、
   前記１以上の送信回路に電気的に接続された第１端子群と、
   前記１以上の受信回路に電気的に接続された第２端子群と、を有し、
   前記第１回路チップ及び前記第２回路チップは、同じ構成であり、
   前記第１回路チップは、前記１以上の送信回路のうち前記トランスに電気的に接続される送信回路と、前記１以上の受信回路のうち前記トランスに電気的に接続されない受信回路と、を有し、
   前記第２回路チップは、前記１以上の受信回路のうち前記トランスに電気的に接続される受信回路と、前記１以上の送信回路のうち前記トランスに電気的に接続されない送信回路と、を有する
   アイソレータ。
2. 互いに磁気的に結合する第１コイル及び第２コイルを有するトランスが設けられたトランスチップと、
   前記第１コイルに電気的に接続された第１回路チップと、
   前記第２コイルに電気的に接続された第２回路チップと、を備え、
   前記第１回路チップ及び前記第２回路チップの各々は、
   １以上の送信回路と、
   １以上の受信回路と、
   前記１以上の送信回路に電気的に接続された第１端子群と、
   前記１以上の受信回路に電気的に接続された第２端子群と、を有し、
   前記第１回路チップ及び前記第２回路チップは、同じ構成であり、
   前記トランスチップは、前記第１回路チップ及び前記第２回路チップのうち少なくとも一方の回路チップに重なっており、
   前記第１回路チップ及び前記第２回路チップの各々における前記第１端子群及び前記第２端子群は、同一面に配置されており、
   前記トランスチップは、前記第１端子群及び前記第２端子群の配置される面に重なっており、
   前記トランスチップ、前記第１回路チップ、及び前記第２回路チップの位置関係は、
   前記第１回路チップの前記第２端子群、及び前記第２回路チップの前記第１端子群に前記トランスチップが重なり、かつ、
   前記第１回路チップの前記第１端子群、及び前記第２回路チップの前記第２端子群に前記トランスチップが重ならない位置関係である
   アイソレータ。
3. 互いに磁気的に結合する第１コイル及び第２コイルを有するトランスが設けられたトランスチップと、
   前記第１コイルに電気的に接続された第１回路チップと、
   前記第２コイルに電気的に接続された第２回路チップと、を備え、
   前記第１回路チップ及び前記第２回路チップの各々は、
   １以上の送信回路と、
   １以上の受信回路と、
   前記１以上の送信回路に電気的に接続された第１端子群と、
   前記１以上の受信回路に電気的に接続された第２端子群と、を有し、
   前記第１回路チップ及び前記第２回路チップは、同じ構成であり、
   前記第１回路チップ及び前記第２回路チップの各々において、前記第１端子群と、前記第２端子群とは、同一面に配置され、かつ、対称な２つの領域に分かれて配置されており、
   前記第１回路チップ及び前記第２回路チップの各々は、４つの角部を有する矩形状であり、
   前記第１回路チップ及び前記第２回路チップの各々において、前記第１端子群の少なくとも一部及び前記第２端子群の少なくとも一部は、前記４つの角部のうち対角に位置する一対の角部にそれぞれ配置されている
   アイソレータ。
4. 前記トランスチップは、前記第１回路チップ及び前記第２回路チップのうち少なくとも一方の回路チップに重なっている
   請求項１に記載のアイソレータ。
5. 前記第１回路チップ及び前記第２回路チップの各々における前記第１端子群及び前記第２端子群は、同一面に配置されており、
   前記トランスチップは、前記第１端子群及び前記第２端子群の配置される面に重なっており、
   前記トランスチップ、前記第１回路チップ、及び前記第２回路チップの位置関係は、
   前記第１回路チップの前記第２端子群、及び前記第２回路チップの前記第１端子群に前記トランスチップが重なり、かつ、
   前記第１回路チップの前記第１端子群、及び前記第２回路チップの前記第２端子群に前記トランスチップが重ならない位置関係である
   請求項４記載のアイソレータ。
6. 前記第１回路チップ及び前記第２回路チップの各々において、前記第１端子群と、前記第２端子群とは、同一面に配置され、かつ、対称な２つの領域に分かれて配置されている
   請求項１、２、４、５のいずれか１項に記載のアイソレータ。
7. 前記第１回路チップ及び前記第２回路チップの各々は、４つの角部を有する矩形状であり、
   前記第１回路チップ及び前記第２回路チップの各々において、前記第１端子群の少なくとも一部及び前記第２端子群の少なくとも一部は、前記４つの角部のうち対角に位置する一対の角部にそれぞれ配置されている
   請求項６記載のアイソレータ。
8. 前記第１回路チップに電気的に接続される入力接続端子を有する第１接続体と、
   前記第２回路チップに電気的に接続される出力接続端子を有する第２接続体と、を更に
   備える
   請求項１乃至７のいずれか１項に記載のアイソレータ。
9. 前記トランスチップは、前記トランスを複数有しており、
   前記第１回路チップ及び前記第２回路チップの各々は、前記送信回路及び前記受信回路を複数有しており、
   前記複数の送信回路及び前記複数の受信回路は、それぞれ前記複数のトランスと１対１に対応している
   請求項１乃至８のいずれか１項に記載のアイソレータ。

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