JP2017037911A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2017037911A
JP2017037911A JP2015157173A JP2015157173A JP2017037911A JP 2017037911 A JP2017037911 A JP 2017037911A JP 2015157173 A JP2015157173 A JP 2015157173A JP 2015157173 A JP2015157173 A JP 2015157173A JP 2017037911 A JP2017037911 A JP 2017037911A
Authority
JP
Japan
Prior art keywords
semiconductor chip
chip
semiconductor
pads
base material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015157173A
Other languages
English (en)
Inventor
貴雄 首藤
Takao Shuto
貴雄 首藤
薫 石原
Kaoru Ishihara
薫 石原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2015157173A priority Critical patent/JP2017037911A/ja
Priority to US15/162,271 priority patent/US9984959B2/en
Priority to CN201610585967.XA priority patent/CN106449610B/zh
Publication of JP2017037911A publication Critical patent/JP2017037911A/ja
Priority to US15/918,466 priority patent/US20180204790A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06531—Non-galvanic coupling, e.g. capacitive coupling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】インダクタの誘導結合を用いた信号伝送を行う半導体装置の性能を向上させる。
【解決手段】半導体装置は、第１表面側に形成されたインダクタＭ１を有する半導体チップＣＰ１、および第２表面側に形成されたインダクタＭ２を有する半導体チップＣＰ２を有する。半導体チップＣＰ１と半導体チップＣＰ２とは、上記第１表面と上記第２表面とが互いに対向するように積層される。また、半導体チップＣＰ１が有する複数のパッドＰＤは、上記第１表面が有する四辺のうちの辺（第１チップ辺）Ｓ１１および辺（第２チップ辺）Ｓ１２のそれぞれに沿って設けられている。また、平面視において、半導体チップＣＰ１の複数のパッドＰＤのそれぞれは、半導体チップＣＰ２と重ならない。
【選択図】図６

Description

本発明は、例えば、対向配置された二個の半導体チップ間の信号伝達をインダクタの誘導結合を用いて行う半導体装置の技術に関する。
特開２０１１−５４８００号公報（特許文献１）には、対向配置された二個の半導体チップ間の信号伝達をインダクタの誘導結合を用いて行う半導体装置が記載されている。
特開２０１１−５４８００号公報
対向配置された二個の半導体チップ間の信号伝達をインダクタ（インダクション・コイル）の誘導結合を用いて行う半導体装置の場合、二個の半導体チップのそれぞれの表面側にインダクタが形成され、上記表面同士が対向するように二個の半導体チップを積層する。
しかし、半導体チップの外部端子であるボンディングパッドは、インダクタと同様に半導体チップの表面側に形成されている。このため、一方の半導体チップのボンディングパッドが他方の半導体チップと重ならないようにするためには、それぞれの半導体チップの平面位置をずらして配置する必要がある。
本願発明者は、上記構造の半導体装置について検討を行い、信号伝送の信頼性や、半導体装置の多機能化の観点から半導体装置の性能向上に関して課題があることを見出した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、第１表面側に形成された第１インダクタを有する第１半導体チップ、および第２表面側に形成された第２インダクタを有する第２半導体チップを有する。第１半導体チップと第２半導体チップとは、上記第１表面と上記第２表面とが互いに対向するように積層される。また、上記第１半導体チップが有する複数の第１パッドは、上記第１表面が有する四辺のうちの第１チップ辺および第２チップ辺のそれぞれに沿って設けられている。また、平面視において、上記複数の第１パッドのそれぞれは、上記第２半導体チップと重ならない、ものである。
上記一実施の形態によれば、インダクタの誘導結合を用いた信号伝送を行う半導体装置の性能を向上させることができる。
一実施の形態である半導体装置の上面図である。 図１のＡ−Ａ線に沿った断面図である。 図１に示す封止体を透視した状態で半導体装置の内部構造を示す透視平面図である。 図３に示す半導体チップの積層構造を示す分解組立図である。 図４に示す発信用のインダクタと受信用のインダクタとの間で信号伝送を行う様子を模式的に示す説明図である。 図３に示す二枚の半導体チップの平面的位置関係を示す拡大平面図である。 図２に示す積層された半導体チップの間を拡大して示す拡大断面図である。 図７に示す絶縁膜に対する変形例を示す拡大断面図である。 図１〜図８を用いて説明した半導体装置の組立工程のフローを示す説明図である。 図９に示す基材準備工程で準備するリードフレームの一部を示す拡大平面図である。 図１０に示すリードフレームのダイパッド上に第１の半導体チップを搭載した状態を示す拡大平面図である。 図１１に示す第１の半導体チップ上に絶縁膜を貼り付けた状態を示す拡大平面図である。 図１２に示すリードフレームの第１の半導体チップ上に第２の半導体チップを搭載した状態を示す拡大平面図である。 図１３のＡ−Ａ線に沿った拡大断面図である。 図９に示すワイヤボンド工程をステップ毎に示す拡大平面図である。 図９に示すワイヤボンド工程をステップ毎に示す拡大平面図である。 図１６に示す複数のデバイス領域のそれぞれに半導体チップを封止する封止体を形成した状態を示す拡大平面図である。 図１７に示す複数のリードの露出面に金属膜を形成し、それぞれ切断した後、成形した状態を示す拡大平面図である。 図６に対する検討例を示す拡大平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、本願では、平面や側面という用語を用いるが、半導体チップの半導体素子形成面を基準面として、その基準面に平行な面を平面として記載する。また、平面に対して交差する面を側面として記載する。また、側面視において、離間して配置される二つの平面間を結ぶ方向を厚さ方向として記載する。
また、本願では、上面、あるいは下面という用語を用いる場合があるが、半導体パッケージの実装態様には、種々の態様が存在するので、半導体パッケージを実装した後、例えば上面が下面より下方に配置される場合もある。本願では、半導体チップの素子形成面側の平面、または配線基板のチップ搭載面側の平面を上面、上面とは反対側に位置する面を下面として記載する。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
＜半導体装置＞
まず、本実施の形態の半導体装置ＰＫＧ１の構成の概要について説明する。図１は本実施の形態の半導体装置の上面図である。また、図２は、図１のＡ−Ａ線に沿った断面図である。また、図３は、図１に示す封止体を透視した状態で半導体装置の内部構造を示す透視平面図である。また、図４は、図３に示す半導体チップの積層構造を示す分解組立図である。
図２では、インダクタＭ１、Ｍ２、Ｍ３、Ｍ４の位置を模式的に示すため、それぞれ二点鎖線を付して示している。また、図２では、複数のワイヤＢＷのうちの一部が半導体チップＣＰ２の裏面ＣＰｂに接続されていることを示すため、半導体チップＣＰ２の裏面ＣＰｂに接続されたワイヤＢＷを点線で示している。また、図３は、図１に示す封止体ＭＲの上面ＭＲｔ側から視た透視平面図であり、半導体チップＣＰ２の複数のパッドＰＤやインダクタＭ１、Ｍ２、Ｍ３、Ｍ４のそれぞれは視認できない。同様に、図４でも半導体チップＣＰ２の複数のパッドＰＤやインダクタＭ１、Ｍ２、Ｍ３、Ｍ４のそれぞれは視認できない。しかし、図３および図４では半導体チップＣＰ１、ＣＰ２の各構成部分の平面的位置関係を明示するため、半導体チップＣＰ２の複数のパッドＰＤ、インダクタＭ１、Ｍ２、Ｍ３、Ｍ４、およびダイパッドＤＰの一部に点線を付して示している。またインダクタＭ１、Ｍ２、Ｍ３、Ｍ４のそれぞれは、例えばコイルであり、図３および図４では、インダクタＭ１、Ｍ２、Ｍ３、Ｍ４のそれぞれを三つの同心円として模式的に示している。また、図３では見易さのため、図２および図４に示す絶縁膜ＩＬ１は図示を省略している。
図１〜図３に示すように、半導体装置（誘導結合装置）ＰＫＧ１は、ダイパッド（チップ搭載部）ＤＰ（図２、図３参照）上に搭載された複数の半導体チップＣＰ１、ＣＰ２（図２、図３参照）と、複数の半導体チップＣＰ１、ＣＰ２の周囲に配置される複数のリードＬＤと、を有する。また、半導体装置ＰＫＧ１は、複数の半導体チップＣＰ１、ＣＰ２と複数のリードＬＤとを電気的に接続する導電性部材である複数のワイヤＢＷ（図２、図３参照）、を有している。また、半導体チップＣＰ１、ＣＰ２および複数のワイヤＢＷは、封止体（樹脂体）ＭＲに封止されている。また、複数のリードＬＤのそれぞれのインナリード部ＩＬＤ（図２、図３参照）は封止体ＭＲに封止され、かつ複数のリードＬＤのそれぞれのアウタリード部ＯＬＤは、封止体ＭＲから露出している。
図１に示すように、本実施の形態の半導体装置ＰＫＧ１は、平面視において、四角形を成す封止体（封止部）ＭＲが有する複数の側面ＭＲｓのうちの一部から、複数のリードＬＤが突出した外観形状を成す。封止体ＭＲは、上面ＭＲｔ、上面ＭＲｔの反対側に位置する下面ＭＲｂ（図２参照）、上面ＭＲｔと下面ＭＲｂの間に位置する四つの側面ＭＲｓを有する。
封止体ＭＲの角部ＭＲｃとは、封止体ＭＲの四辺（四つの主辺）のうち、交差する任意の二辺（二つの主辺）の交点である角の周辺領域を含んでいる。なお、厳密には、図１および図３に示すように、封止体ＭＲの角部ＭＲｃは、面取り加工されている（図１に示す例では、テーパ加工であるが、Ｒ加工でも良い）ので、主辺の交点は封止体ＭＲの角部ＭＲｃより外側に配置される。しかし、面取り加工部は、主辺の長さと比較して十分に小さいため、本願では、面取り加工部の中心を封止体ＭＲの角と見做して説明する。
また、本実施の形態のように、平面形状が四角形である封止体ＭＲの四辺にそれぞれ複数のリードＬＤが設けられた半導体装置ＰＫＧ１の場合、角部ＭＲｃの範囲は以下のように定義することができる。すなわち、図１に示すように半導体装置ＰＫＧ１は、辺Ｓ１、辺Ｓ２、辺Ｓ３、および辺Ｓ４のそれぞれに沿って、複数のリードＬＤが配列されている。角部ＭＲｃは、この複数のリードＬＤのうち、各辺に沿ったリードＬＤの配列の最も外側に設けられたリードＬＤの間の領域として定義される。以下、本願において、封止体ＭＲの角部ＭＲｃと説明するときは、特に異なる意味、内容で用いている旨を明記した場合を除き、上記と同様の意味、内容として用いる。
また、図１および図３に示すように、半導体装置ＰＫＧ１では、平面形状が四角形からなる封止体ＭＲの各辺（各主辺）に沿って、それぞれ複数のリードＬＤが配置されている。複数のリードＬＤは、それぞれ金属材料からなり、本実施の形態では、例えば銅（Ｃｕ）を主成分とする金属部材である。図１に示す例では、封止体ＭＲの平面形状は正方形であり、複数のリードＬＤは、封止体ＭＲが有する四辺のそれぞれから複数のリードＬＤが封止体ＭＲの外側に向かって突出している。このような半導体パッケージは、ＱＦＰ（Quad Flat Package）と呼ばれる。
ただし、以下で説明する技術は、様々な変形例の半導体パッケージに適用できる。例えば、封止体ＭＲの平面形状が長方形を成す、ＳＯＰ（Small Outline Package）と呼ばれる半導体パッケージに適用できる。ＳＯＰの場合、複数のリードＬＤは、封止体ＭＲが有する四辺のうち、互いに対向する長辺のそれぞれから外側に向かって突出している。一方、複数のリードＬＤは、封止体ＭＲが有する四辺のうち、互いに対向する短辺のそれぞれからは突出していない。
複数のリードＬＤのそれぞれが備えるアウタリード部ＯＬＤは、封止体ＭＲの側面ＭＲｓにおいて、封止体ＭＲの外側に向かって突出している。また、複数のリードＬＤのアウタリード部ＯＬＤの露出面には、例えば、銅を主成分とする基材の表面に、金属膜（外装めっき膜）ＭＣが形成されている。金属膜ＭＣは、例えば、半田など、基材である銅より、半田に対する濡れ性が良好な金属材料から成り、基材である銅部材の表面を被覆する金属皮膜である。半導体装置ＰＫＧ１の外部端子である複数のリードＬＤのアウタリード部ＯＬＤのそれぞれに、半田などから成る、金属膜ＭＣを形成することにより、半導体装置ＰＫＧ１を図示しない実装基板に実装する際に、半田の濡れ性を向上させることができる。これにより、複数のリードＬＤと実装基板側の端子との接合強度を向上させることができる。
なお、図２に示す例では、リードＬＤのアウタリード部ＯＬＤの露出面に半田膜である金属膜ＭＣをめっき法により形成する例を示しているが、金属膜ＭＣには種々の変形例がある。例えば、金属膜ＭＣは、ニッケル（Ｎｉ）を主成分とする金属膜と、パラジウム（Ｐｄ）を主成分とする金属膜の積層膜であっても良い。あるいは、例えば、パラジウムを主成分とする金属膜の表面にさらに金（Ａｕ）を主成分とする金属膜を積層しても良い。また、金属膜ＭＣが半田以外の材料で構成される場合には、複数のリードＬＤのインナリード部ＩＬＤおよびアウタリード部ＯＬＤの表面を覆うように金属膜ＭＣを形成しても良い。
また、図２および図３に示すように、封止体ＭＲの内部には複数の半導体チップＣＰ１、ＣＰ２が封止されている。図２に示す例では、ダイパッドＤＰ上に搭載された発信側の半導体チップ（出力部、出力用半導体チップ）ＣＰ１と、受信側の半導体チップ（入力部、入力用半導体チップ）ＣＰ２と、が絶縁膜ＩＬ１を介して対向配置された構造になっている。また、半導体チップＣＰ２は、半導体チップＣＰ１の表面ＣＰｔと半導体チップＣＰ２の表面ＣＰｔとが対向するように、半導体チップＣＰ１の表面ＣＰｔ上に搭載されている。
図４に示すように、半導体チップＣＰ１、ＣＰ２のそれぞれは、四角形（四辺形）の表面（上面、面）ＣＰｔ、表面ＣＰｔの反対側の四角形（四辺形）の裏面（下面、面）ＣＰｂ、および表面ＣＰｔに配置される複数のパッドＰＤを有している。また、本実施の形態の半導体チップＣＰ１および半導体チップＣＰ２のそれぞれは、インダクタの誘導結合を用いて半導体チップ間の信号伝達を行う一対の結合装置を構成する。このため、半導体チップＣＰ１、ＣＰ２のそれぞれは、信号伝達に用いるインダクタを備える。図４に示す例では、半導体チップＣＰ１は、表面ＣＰｔ側に設けられ、複数のパッドＰＤと電気的に接続されるインダクタＭ１、インダクタＭ３を備えている。また、半導体チップＣＰ２は、表面ＣＰｔ側に設けられ、複数のパッドＰＤと電気的に接続されるインダクタＭ２、インダクタＭ４を備えている。
詳しくは、半導体チップＣＰ１および半導体チップＣＰ２のそれぞれは、例えば、シリコン（Ｓｉ）から成る半導体基板を備えている。そして、半導体基板の一方の面（表面ＣＰｔ側の面）上に、インダクタＭ１、Ｍ２、Ｍ３、Ｍ４などの回路素子が形成されている。インダクタＭ１、Ｍ２、Ｍ３、Ｍ４のそれぞれは、例えばコイルである。そして、複数のパッドＰＤは、半導体チップＣＰ１、ＣＰ２の内部（詳しくは、表面ＣＰｔと図示しない半導体基板の間）に配置される配線層に形成された配線（図示は省略）を介して、インダクタなどの回路素子と電気的に接続されている。
図２〜図４に示す例では、発信側の半導体チップＣＰ１が封止体ＭＲの下面ＭＲｂ側に、受信側の半導体チップＣＰ２が封止体ＭＲの上面ＭＲｔ側に設けられている。ただし、発信側の半導体チップＣＰ１と受信側の半導体チップＣＰ２のどちらを上方に配置するかは限定されない。図２に対する変形例として、発信側の半導体チップＣＰ１が封止体ＭＲの上面ＭＲｔ側に、受信側の半導体チップＣＰ２が封止体ＭＲの下面ＭＲｂ側に設けられていても良い。
また、本実施の形態では、半導体チップＣＰ１および半導体チップＣＰ２のそれぞれが複数のインダクタを有している。詳しくは、発信側の半導体チップＣＰ１は、発信用のインダクタＭ１の他、受信用のインダクタＭ３を備えている。また、受信側の半導体チップＣＰ２は、受信用のインダクタＭ２の他、発信用のインダクタＭ４を備えている。本実施の形態に対する変形例として、発信側の半導体チップＣＰ１から受信側の半導体チップＣＰ２に信号を伝達するためには、少なくともインダクタＭ１とインダクタＭ３とが設けられていれば良い。しかし、信号伝達の信頼性を向上させる観点からは、受信側の半導体チップＣＰ２が信号を受信した後、半導体チップＣＰ１に対して応答信号を発信して、信号が正しく伝送されたことを照合することが好ましい。このため、本実施の形態では、図２〜図４に示すように、半導体チップＣＰ１および半導体チップＣＰ２のそれぞれが複数のインダクタを有している。
また、半導体チップＣＰ１、ＣＰ２の表面ＣＰｔには、半導体チップＣＰ１、ＣＰ２の基板および配線を覆う絶縁膜が形成されており、複数のパッドＰＤのそれぞれの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、このパッドＰＤは金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。半導体チップＣＰ１および半導体チップＣＰ２がそれぞれ有する複数のパッドＰＤの表面ＣＰｔにおけるレイアウトの詳細については後述する。
また、図３に示すように、半導体チップＣＰ１、絶縁膜ＩＬ１（図２参照）、および半導体チップＣＰ２の積層体の周囲（言い換えれば、ダイパッドＤＰの周囲）には、複数のリードＬＤが配置されている。そして、半導体チップＣＰ１、ＣＰ２のそれぞれの表面ＣＰｔに配置される複数のパッド（ボンディングパッド）ＰＤは、複数のリードＬＤのインナリード部ＩＬＤと、複数のワイヤ（導電性部材）ＢＷを介してそれぞれ電気的に接続されている。ワイヤＢＷは、例えば、金（Ａｕ）や銅（Ｃｕ）から成り、ワイヤＢＷの一部（例えば一方の端部）がパッドＰＤに接合され、他部（例えば他方の端部）がインナリード部ＩＬＤのボンディング部ＷＢＲ（図２参照）に接合されている。なお、インナリード部ＩＬＤのボンディング部ＷＢＲの表面には、金属膜（めっき膜、めっき金属膜）ＢＭ（図２参照）が形成されている。金属膜ＢＭは例えば、銀（Ａｇ）、金、あるいはパラジウムを主成分とする材料（例えば、パラジウム膜上に薄い金膜が形成された積層構造）から成る。インナリード部ＩＬＤのボンディング部ＷＢＲの表面に、銀、金、あるいはパラジウムを主成分とする材料から成る金属膜ＢＭを形成することにより、金からなるワイヤＢＷとの接合強度を向上させることができる。
また、図３に示す例では、複数のパッドＰＤのうちの一部は、ワイヤＢＷを介してダイパッドＤＰと電気的に接続されている。ダイパッドＤＰは、半導体チップＣＰ１の裏面ＣＰｂに設けられた裏面電極と電気的に接続されており、半導体チップＣＰ１の複数のパッドＰＤのうちの一部は、ワイヤＢＷおよびダイパッドＤＰを介して半導体チップＣＰ１の裏面電極と電気的に接続されている。また、複数のリードＬＤのうちの別の一部は、ワイヤＢＷを介して半導体チップＣＰ２の裏面ＣＰｂに形成された裏面電極と電気的に接続されている。詳しくは、半導体チップＣＰ２の裏面ＣＰｂ上には、例えば金などから成る金属膜が形成されており、この金属膜が裏面電極として機能する。そして、半導体チップＣＰ２の裏面ＣＰｂに形成された裏面電極にワイヤＢＷの一部（例えば一方の端部）が接合され、他部（例えば他方の端部）がインナリード部ＩＬＤのボンディング部ＷＢＲ（図２参照）に接合されている。これにより、半導体チップＣＰ２の裏面電極は、ワイヤＢＷを介してリードＬＤと電気的に接続されている。
このように、半導体チップＣＰ１、ＣＰ２の裏面電極とリードＬＤとを電気的に接続すると、半導体チップＣＰ１、ＣＰ２の裏面電極を端子として利用することができる。例えば、半導体チップＣＰ１、ＣＰ２に基準電位や電源電位などを供給する端子として、それぞれ裏面電極を利用する場合、電位の供給経路の断面積が大きくなるので、電位を安定させることができる。
なお、図３に示す例では、ダイパッドＤＰと複数のリードＬＤとは、半導体チップＣＰ１を介して電気的に接続されているが、変形例として、複数のリードＬＤのうちの一部と、ダイパッドＤＰとをワイヤＢＷを介して電気的に接続しても良い。
また、半導体チップＣＰ１はチップ搭載部であるダイパッドＤＰに搭載されている。図３に示す例では、ダイパッドＤＰの上面（チップ搭載面）ＤＰｔは、平面積が半導体チップＣＰ１の表面ＣＰｔの面積より大きい。
また、図３に示すようにダイパッドＤＰの周囲には複数の吊りリードＨＬが配置される。吊りリードＨＬは、半導体装置ＰＫＧ１の製造工程において、リードフレームの支持部（枠部）にダイパッドＤＰを支持するための部材である。図３に示す例では、封止体ＭＲの角部ＭＲｃに向かって二本の吊りリードＨＬが配置されている。詳しくは、ダイパッドＤＰのうち、互いに対向する二つの角部には、吊りリードＨＬが接続されていない。一方、二本の吊りリードＨＬのそれぞれが有する一方の端部は、ダイパッドＤＰのうち、上記角部以外の部分に接続されている。また二本の吊りリードＨＬが有する他方の端部は、封止体ＭＲの角部ＭＲｃに向かって延び、角部ＭＲｃの近傍において二股に分岐して、封止体ＭＲの側面ＭＲｓにおいて封止体ＭＲから露出する。ダイパッドＤＰの二つの角部に吊りリードＨＬが接続されていない構成により得られる効果については後述する。
また、本実施の形態では、ダイパッドＤＰの上面ＤＰｔと、リードＬＤのインナリード部ＩＬＤの上面が異なる高さに配置されている。図２に示す例では、インナリード部ＩＬＤの上面ＬＤｔの位置よりダイパッドＤＰの上面ＤＰｔの方が低い位置に配置されている。このため、図３に示す複数の吊りリードＨＬには、ダイパッドＤＰの上面ＤＰｔの高さがリードＬＤのインナリード部ＩＬＤの上面ＬＤｔ（図２参照）とは異なる高さに位置するように折り曲げられた、オフセット部（本実施の形態の例ではダウンセット部）ＯＳＰがそれぞれ設けられている。
また、図２に示すように半導体チップＣＰ１は、裏面ＣＰｂをダイパッドＤＰの上面ＤＰｔと対向させた状態で、ダイボンド材（接着材、導電性接着材）ＤＢ１を介してダイパッドＤＰ上に搭載されている。つまり、複数のパッドＰＤが形成された表面（主面）ＣＰｔの反対面（裏面ＣＰｂ）をチップ搭載面（上面ＤＰｔ）と対向させる、所謂、フェイスアップ実装方式により搭載されている。このダイボンド材ＤＢ１は、半導体チップＣＰ１をダイボンディングする際の接着材であって、例えば、エポキシ系の熱硬化性樹脂に、銀などから成る金属粒子を含有させた樹脂接着剤、または半田材などの金属接合材を用いている。なお、半導体チップＣＰ１の裏面ＣＰｂとダイパッドＤＰとを電気的に接続しなくても良い場合には、ダイボンド材ＤＢ１として非導電性の接着材を用いることもできる。
＜信号伝達部分の詳細＞
次に、図２〜図４に示す半導体チップＣＰ１、ＣＰ２の積層構造体の詳細について説明する。図５は、図４に示す発信用のインダクタと受信用のインダクタとの間で信号伝送を行う様子を模式的に示す説明図である。また、図６は、図３に示す二枚の半導体チップの平面的位置関係を示す拡大平面図である。また、図１９は、図６に対する検討例を示す拡大平面図である。
なお、図５は、図３および図４に示すインダクタＭ１とインダクタＭ２との間で、誘導結合を用いて信号が伝送される様子を模式的に示している。図５では、インダクタＭ１、Ｍ２として環状に形成されたコイルの一部分を示している。また、インダクタＭ１に入力される信号ＳＩＧ１およびインダクタＭ２から出力される信号ＳＩＧ２は太い矢印で示し、インダクタＭ１とインダクタＭ２とを貫く複数の磁力線ＭＧＬを二点鎖線で示している。
上記したように、半導体チップＣＰ１と半導体チップＣＰ２とは、インダクタの誘導結合を用いて半導体チップ間の信号伝達を行う一対の結合装置を構成する。インダクタの誘導結合を用いた信号伝送は、例えば、モータなどの負荷用の駆動電力を供給する電力変換回路ＩＮＶ（図５参照）と、電力変換回路の動作を制御する制御回路ＣＴＬ（図５参照）との間で行われる。電力変換回路ＩＮＶは、負荷を駆動するための電力が流れるので、相対的に大きい電流が流れる。一方、制御回路ＣＴＬは、電力変換回路ＩＮＶと比較して小さい電流が流れる。この場合、電力変換回路ＩＮＶと制御回路ＣＴＬとが電気的に接続されると、制御回路ＣＴＬにおいてノイズが発生する原因になる。したがって、電力変換回路ＩＮＶと制御回路ＣＴＬとの間に絶縁膜ＩＬ１（図２参照）を挿入することで電気的に絶縁し、かつ、制御回路ＣＴＬから電力変換回路ＩＮＶに向かって信号を伝送する機能を有する誘導結合装置を挿入することで、電力変換システムの信頼性を向上させることができる。
誘導結合を用いた信号伝送を行う場合、図５に示すように、発信用（送信用）のインダクタＭ１と受信用のインダクタＭ２とを対向配置する。半導体チップＣＰ１の発信用のインダクタＭ１に、信号ＳＩＧ１（例えば、制御回路ＣＴＬから入力された制御信号）が入力されると、コイルであるインダクタＭ１に電流が流れることによりインダクタＭ１を貫く複数の磁力線ＭＧＬが発生する。この複数の磁力線ＭＧＬが半導体チップＣＰ２のインダクタＭ２を貫くと、コイルであるインダクタＭ２を貫く磁束が変化するので、単位時間当たりの磁束の変化に応じて誘導起電力が発生する。そして、インダクタＭ２に発生する誘導起電力に基づいて信号ＳＩＧ２を出力させることができる。インダクタＭ２から出力された信号ＳＩＧ２は、例えば図５に示すように、電力変換回路ＩＮＶの動作を制御する制御信号として、電力変換回路ＩＮＶに入力される。
このように、インダクタの誘導結合を用いて半導体チップ間の信号伝達を行う一対の結合装置では、電気信号である信号ＳＩＧ１をインダクタＭ１、Ｍ２を貫く磁束変化の信号に変換し、この磁束変化の信号を再び電気信号である信号ＳＩＧ２に変換することで、インダクタＭ１とインダクタＭ２との信号伝送経路を結合する構造になっている。
つまり、誘導結合を用いて半導体チップ間の信号伝達を行うためには、発信用のインダクタＭ１に信号を入力した時に発生する磁力線ＭＧＬが受信用のインダクタＭ２を貫くようにする必要がある。このため、図２および図６に示すように、半導体チップＣＰ２は、信号伝達に用いる受信用のインダクタＭ２が半導体チップＣＰ１の発信用（送信用）のインダクタＭ１と重なるように半導体チップＣＰ１上に搭載される。また、本実施の形態の例では、平面視において、半導体チップＣＰ１の受信用のインダクタＭ３と半導体チップＣＰ２の発信用のインダクタＭ４も重なっている。
ところで、図５に示すように、発信用のインダクタＭ１と受信用のインダクタＭ２とを貫く磁力線ＭＧＬを利用して信号伝送をする場合、単位時間当たりの磁束の変化量が大きい程、誘導起電力の値が大きくなる。そして、磁束変化の信号を介して入力信号を出力信号に変換する際の変換効率を向上させるためには、信号ＳＩＧ１が入力された時に発生する複数の磁力線ＭＧＬの多くがインダクタＭ２を貫くようにインダクタＭ１、Ｍ２の位置関係を調整することが好ましい。
例えば、図２および図６に示す例では、平面視において、コイルであるインダクタＭ１とインダクタＭ２の中心が一致している。また、インダクタＭ３とインダクタＭ４の中心が一致している。このように、平面視において、受信用のコイルと発信用のコイルの中心位置を一致させれば、インダクタＭ１とインダクタＭ２とを共に貫く磁力線ＭＧＬ（図５参照）の本数が多くなる。このため、磁束変化の信号を介して、入力信号を出力信号に変換する際の変換効率を向上させることができる。また、上記した変換効率を向上させることにより磁束変化の量が大きくなれば、正しく信号伝送を行うためのマージンを大きく取ることができるので、信号伝送の信頼性を向上させることができる。
したがって、信号の変換効率を向上させる観点、あるいは、信号伝送の信頼性を向上させる観点からは、インダクタＭ１とインダクタＭ２の中心位置のずれ量は小さい程好ましい。ただし、平面視において、インダクタＭ１とインダクタＭ２の一部が重なっていれば、磁力線ＭＧＬの一部がインダクタＭ２を貫くことになるので、誘導結合による信号伝送を行うことはできる。
また、インダクタＭ１とインダクタＭ２との誘導結合による信号伝送を安定させる観点からは、インダクタＭ１とインダクタＭ２との離間距離を制御することが好ましい。このため、インダクタＭ１とインダクタＭ２とは、図２に示すように半導体チップＣＰ１、ＣＰ２の表面ＣＰｔ側に形成され、半導体チップＣＰ１、ＣＰ２の表面ＣＰｔは互いに対向する。これにより、インダクタＭ１とインダクタＭ２との離間距離は、半導体チップＣＰ１と半導体チップＣＰ２との間に配置された絶縁膜ＩＬ１の厚さにより制御することができる。
また、本実施の形態のように、半導体チップＣＰ１の表面ＣＰｔと半導体チップＣＰ２の表面ＣＰｔとを対向させる場合、半導体チップＣＰ１と半導体チップＣＰ２とが完全に重なると、半導体チップＣＰ１の複数のパッドＰＤおよび半導体チップＣＰ２の複数のパッドＰＤにワイヤＢＷを接続することができなくなる。例えば、本実施の形態では、半導体チップＣＰ１の表面ＣＰｔと半導体チップＣＰ２の表面ＣＰｔとは同じ寸法であるが、半導体チップＣＰ１の中心と半導体チップＣＰ２の中心が一致するように搭載すると、複数のパッドＰＤは、露出しない。
そこで、本実施の形態では、図３に示すように、平面視において、半導体チップＣＰ１と半導体チップＣＰ２との位置をずらして配置することにより、半導体チップＣＰ１の複数のパッドＰＤおよび半導体チップＣＰ２の複数のパッドＰＤをそれぞれ露出させている。
ここで、半導体チップＣＰ１と半導体チップＣＰ２との平面位置をずらして、パッドＰＤが他方の半導体チップＣＰ１、ＣＰ２と重ならないようにする方法として、図１９に示す検討例のように、半導体チップＣＰ１が有する四辺のうち、互いに対向する二辺の延在方向（図１９では辺Ｓ１２と辺Ｓ１４の延在方向であるＸ方向）に沿ってずらす方法が考えられる。この場合、半導体チップＣＰ１の表面ＣＰｔが有する四辺のうち、半導体チップＣＰ１、ＣＰ２のずらし方向と交差する一辺（図１９では、辺Ｓ１１）は、他方の半導体チップＣＰ２と重ならないので、複数のパッドＰＤを辺Ｓ１１に沿って配置できる。また、半導体チップＣＰ２の表面ＣＰｔが有する四辺のうち、半導体チップＣＰ１、ＣＰ２のずらし方向と交差する一辺（図１９では、辺Ｓ２３）は、他方の半導体チップＣＰ１と重ならないので、複数のパッドＰＤを辺Ｓ２３に沿って配置できる。しかし、パッドＰＤを配置できる辺が一辺のみの場合、パッドＰＤの配列数、すなわち、半導体チップＣＰ１、ＣＰ２の端子数に制約が生じる。
そこで、本実施の形態では、図３に示すように、半導体チップＣＰ１が有する四辺のそれぞれの延在方向（図３ではＸ方向およびＹ方向）に対して交差する方向に沿って半導体チップＣＰ１と半導体チップＣＰ２との平面位置をずらしている。これにより、半導体チップＣＰ１の有する四辺のうち、互いに交差する二辺に沿って複数のパッドＰＤを配置できる。また、半導体チップＣＰ２の有する四辺のうち、互いに交差する二辺に沿って複数のパッドＰＤを配置できる。
詳しくは、図４に示すように、複数のパッドＰＤは、表面ＣＰｔが有する四辺のうち、互いに交差する二辺に沿って配列されている。半導体チップＣＰ１の表面ＣＰｔは、辺（チップ辺）Ｓ１１、辺Ｓ１１と交差する辺（チップ辺）Ｓ１２、辺Ｓ１１と対向する辺（チップ辺）Ｓ１３、および辺Ｓ１２と対向する辺（チップ辺）Ｓ１４を有する。このうち、半導体チップＣＰ１の複数のパッドＰＤは、互いに交差する辺Ｓ１１および辺Ｓ１２に沿って並ぶように設けられている。一方、半導体チップＣＰ１の表面ＣＰｔの辺Ｓ１３および辺Ｓ１４に沿った列には、パッドＰＤは設けられていない。また、半導体チップＣＰ２の表面ＣＰｔは、辺（チップ辺）Ｓ２１、辺Ｓ２１と交差する辺（チップ辺）Ｓ２２、辺Ｓ２１と対向する辺（チップ辺）Ｓ２３、および辺Ｓ２２と対向する辺（チップ辺）Ｓ２４を有する。このうち、半導体チップＣＰ２の複数のパッドＰＤは、互いに交差する辺Ｓ２３および辺Ｓ２４に沿って並ぶように設けられている。一方、半導体チップＣＰ２の表面ＣＰｔの辺Ｓ２１および辺Ｓ２２に沿った列には、パッドＰＤは設けられていない。
このように本実施の形態では、半導体チップＣＰ１および半導体チップＣＰ２のそれぞれは、表面ＣＰｔの二辺に沿って複数のパッドＰＤを配置することができる。したがって、図１９に示す検討例と比べ、端子数を増加させることができる。また、半導体チップＣＰ１および半導体チップＣＰ２のそれぞれの端子数を増加させると、以下の効果が得られる。すなわち、信号端子の数を増加させた場合、取扱い可能な信号種類が増えるので、半導体装置ＰＫＧ１の機能を向上させることができる。また、電源電位を供給する端子を増加させた場合、電源電位の供給経路の断面積を大きくできるので、電源供給経路を安定化させることができる。
また、図３に示すように、半導体チップＣＰ２の複数のパッドＰＤのそれぞれは、平面視においてダイパッドＤＰと重ならない。半導体チップＣＰ１および絶縁膜ＩＬ１の厚さによっては、半導体チップＣＰ２の複数のパッドＰＤとダイパッドＤＰが厚さ方向に重なっていてもワイヤＢＷを接続できる場合はある。しかし、ワイヤＢＷの接続し易さを考慮すると、本実施の形態のように、半導体チップＣＰ２の複数のパッドＰＤのそれぞれは、平面視においてダイパッドＤＰと重ならないことが好ましい。
本実施の形態では、半導体チップＣＰ２の複数のパッドＰＤがダイパッドＤＰと重ならないようにするため、図６に示すように、半導体チップＣＰ１は、四辺を有するダイパッドＤＰの上面ＤＰｔにおいて、一つの角部ＤＰｃ１に寄せて搭載されている。言い換えれば、半導体チップＣＰ１は、ダイパッドＤＰが有する二つの角部のうち、一方の角部ＤＰｃ１までの距離が他方の角部ＤＰｃ２までの距離より小さくなるように、ダイパッドＤＰに搭載されている。そして、平面視において、ダイパッドＤＰが有する四辺のうち、角部ＤＰｃ１で交差する辺ＤＰｓ３と辺ＤＰｓ４の外側に半導体チップＣＰ２の複数のパッドＰＤが設けられている。また、ダイパッドＤＰが有する四辺のうち、角部ＤＰｃ１には交わらない辺ＤＰｓ１と辺ＤＰｓ２の内側には、半導体チップＣＰ１の複数のパッドＰＤが設けられ、半導体チップＣＰ２の複数のパッドＰＤは設けられていない。これにより、半導体チップＣＰ２の複数のパッドＰＤのそれぞれは、平面視においてダイパッドＤＰと重ならない。
また、図６に示すように、本実施の形態では、ダイパッドＤＰが有する四つの角部のうち、平面視において半導体チップＣＰ２に覆われる角部ＤＰｃ１には、吊りリードＨＬが接続されていない。
詳しくは、ダイパッドＤＰは、辺（基材辺）ＤＰｓ１、辺ＤＰｓ１と交差する方向に延在する辺（基材辺）ＤＰｓ２、辺ＤＰｓ１と対向する辺（基材辺）ＤＰｓ３、および辺ＤＰｓ２と対向し、辺ＤＰｓ３と交差する方向に延在する辺（基材辺）ＤＰｓ４、を有する。また、ダイパッドＤＰは、辺ＤＰｓ３と辺ＤＰｓ４とからなる角部ＤＰｃ１、および辺ＤＰｓ１と辺ＤＰｓ２とからなる角部ＤＰｃ２、を有する。また、半導体チップＣＰ１の表面ＣＰｔ側から見たときの第１平面視において、半導体チップＣＰ２は角部ＤＰｃ１と重なるように半導体チップＣＰ１上に搭載されている。また、複数の吊りリードＨＬは、ダイパッドＤＰの角部ＤＰｃ１および角部ＤＰｃ２以外の部分に接続されている。図６に示す例では、ダイパッドＤＰに接続される二本の吊りリードＨＬのうちの一つは、辺ＤＰｓ１の端部および辺ＤＰｓ４の端部に接続されている。また、ダイパッドＤＰに接続される二本の吊りリードＨＬのうちの他の一つは、辺ＤＰｓ２の端部および辺ＤＰｓ３の端部に接続されている。
本実施の形態のように、誘導結合を利用して信号伝送を行う場合、信号伝送を安定化させるためには、ノイズ源になる寄生容量などの影響を低減させることが好ましい。しかし、インダクタを有する半導体チップＣＰ１、ＣＰ２が絶縁層を介して金属板と対向している場合、金属板と半導体チップＣＰ１、ＣＰ２との間に寄生容量が形成され易い。
本実施の形態のように、吊りリードＨＬと半導体チップＣＰ２とが絶縁層を介して対向配置されている場合、吊りリードＨＬと半導体チップＣＰ２との間に生じる寄生容量が信号伝送のノイズ源になる。そこで、本実施の形態では、平面視において半導体チップＣＰ２に覆われる角部ＤＰｃ１には、吊りリードＨＬが接続されていない。これにより、半導体チップＣＰ２と吊りリードＨＬとの間で寄生容量が形成されることを抑制し、信号伝送を安定化させることができる。
なお、図６に示す例では、ダイパッドＤＰの角部ＤＰｃ１の対角に位置する角部ＤＰｃ２には、吊りリードＨＬが接続されていない。ただし、角部ＤＰｃ２は半導体チップＣＰ２に覆われていないので、図６に対する変形例としては、角部ＤＰｃ２に吊りリードＨＬを接続しても良い。この場合、ダイパッドＤＰを三方向で支持することになるので、半導体チップＣＰ１、ＣＰ２の支持強度を向上させることができる。一方、図６に示すように、角部ＤＰｃ２に吊りリードＨＬが接続されていない構造の場合、吊りリードＨＬの本数を減らすことにより、使用材料を低減できる。あるいは、吊りリードＨＬの本数を減らすことで、パッケージの軽量化が図れる。
また、本実施の形態のように、ダイパッドＤＰ一つの角部ＤＰｃ１で交差する辺ＤＰｓ３と辺ＤＰｓ４の外側に半導体チップＣＰ２の一部分が張り出すように搭載されている場合、ダイパッドＤＰのうち、半導体チップＣＰ２の張り出した部分と対向する領域の面積を低減することでダイパッドＤＰと半導体チップＣＰ２との間の寄生容量を低減できる。本実施の形態では、上記したように、半導体チップＣＰ１は、四辺を有するダイパッドＤＰの上面ＤＰｔにおいて、一つの角部ＤＰｃ１に寄せて搭載されている。これにより、ダイパッドＤＰのうち、半導体チップＣＰ２の張り出した部分と対向する領域の面積を低減できるので、ダイパッドＤＰと半導体チップＣＰ２との間の寄生容量を低減できる。例えば図６に示す例では、平面視において、半導体チップＣＰ２が半導体チップＣＰ１の外側に張り出した部分のうち、上記張り出した部分とダイパッドＤＰとが重なる部分の面積は、上記張り出した部分とダイパッドＤＰとが重ならない部分の面積より小さい。
また、本実施の形態では、ダイパッドＤＰのうち、半導体チップＣＰ２の張り出した部分と対向する領域の面積を低減するため、以下の関係になっている。すなわち、平面視において、半導体チップＣＰ１の辺Ｓ１３、ダイパッドＤＰの辺ＤＰｓ３、および半導体チップＣＰ２の辺Ｓ２３のそれぞれは互いに沿って延びるように配置されている。ここで、半導体チップＣＰ１の辺Ｓ１３からダイパッドＤＰの辺ＤＰｓ３までの距離（幅）ＷＤ１は、半導体チップＣＰ２の辺Ｓ２３からダイパッドＤＰの辺ＤＰｓ３までの距離（幅）ＷＤ２より小さい。同様に、半導体チップＣＰ１の辺Ｓ１４、ダイパッドＤＰの辺ＤＰｓ４、および半導体チップＣＰ２の辺Ｓ２４のそれぞれは互いに沿って延びるように配置されている。ここで、半導体チップＣＰ１の辺Ｓ１４からダイパッドＤＰの辺ＤＰｓ４までの距離（幅）ＷＤ３は、半導体チップＣＰ２の辺Ｓ２４からダイパッドＤＰの辺ＤＰｓ４までの距離（幅）ＷＤ４より小さい。図６に示す例では、距離ＷＤ１および距離ＷＤ３は、それぞれ約０．１５ｍｍ程度、距離ＷＤ２および距離ＷＤ４は、それぞれ０．５ｍｍ程度になっている。
また、図３に示すように、本実施の形態では、ダイパッドＤＰの一部にワイヤＢＷを接続する。このため、ダイパッドＤＰには、ワイヤＢＷを接続するためのスペース、すなわち、半導体チップＣＰ１が搭載されていない領域が必要である。
本実施の形態では、ダイパッドＤＰのうち、ワイヤＢＷを接続する部分を設け、かつ、半導体チップＣＰ２の張り出した部分と対向する領域の面積を低減するため、ワイヤＢＷは半導体チップＣＰ２の張り出した部分の反対側に設けられている。また、図６に示す例では、ダイパッドＤＰのうち、辺ＤＰｓ１と半導体チップＣＰ１の辺Ｓ１１との間、および辺ＤＰｓ２と半導体チップＣＰ１の辺Ｓ１２との間にそれぞれワイヤＢＷ（図３参照）を接続するスペースが設けられている。また、ダイパッドＤＰの辺ＤＰｓ１から半導体チップＣＰ１の辺Ｓ１１までの距離ＷＤ５、およびダイパッドＤＰの辺ＤＰｓ２から半導体チップＣＰ１の辺Ｓ１２までの距離ＷＤ６はそれぞれ０．７ｍｍ程度である。このように、距離ＷＤ５、ＷＤ６のそれぞれは距離ＷＤ１、ＷＤ３のそれぞれより大きくなっている。
なお、本実施の形態に対する変形例として、ダイパッドＤＰにワイヤＢＷを接続せず、図３に示すリードＬＤのそれぞれを半導体チップＣＰ１の複数のパッドＰＤに接続しても良い。この場合、例えば電源電位や基準電位はパッドＰＤから供給されるので、半導体チップＣＰ１の裏面ＣＰｂ（図２参照）には裏面電極が形成されていなくても良い。同様に、本実施の形態に対する変形例として、半導体チップＣＰ２の裏面ＣＰｂにワイヤＢＷを接続せず、図３に示すリードＬＤのそれぞれを半導体チップＣＰ２の複数のパッドＰＤに接続しても良い。この場合、例えば電源電位や基準電位はパッドＰＤから供給されるので、半導体チップＣＰ２の裏面ＣＰｂ（図２参照）には裏面電極が形成されていなくても良い。
この場合、ダイパッドＤＰには、ワイヤＢＷを接続するためのスペースを設ける必要がないので、ダイパッドＤＰの面積は小さくても良い。例えば、図示は省略するが、ダイパッドＤＰの面積は、半導体チップＣＰ１の裏面ＣＰｂ（図２参照）の面積より小さくても良い。
ただし、上記したように半導体チップＣＰ１、ＣＰ２に基準電位や電源電位などを供給する端子として、それぞれ裏面電極を利用する場合、電位の供給経路の断面積が大きくなるので、電位を安定させることができる。詳しくは、パッドＰＤより面積が大きい裏面電極に基準電位や電源電位を供給すれば、電界集中を避けることができる。特に、本実施の形態の半導体装置ＰＫＧ１のように、インダクタの誘導結合を用いて信号伝送を行う半導体装置は、図５に示した例のように、電力変換システムの一次側回路（制御回路ＣＴＬ）と二次側回路（電力変換回路ＩＮＶ）とを結合するカプラ（結合装置）の用途で用いられる場合がある。この場合、半導体装置ＰＫＧ１の電位の供給経路を安定化させることにより、カプラとしての半導体装置ＰＫＧ１の信頼性を向上させることができる。
したがって、半導体チップＣＰ１に供給される電位の電界集中を回避して、安定させる観点からは、ダイパッドＤＰにワイヤＢＷを接続することが好ましい。また、半導体チップＣＰ２の裏面ＣＰｂにワイヤＢＷを接続することが好ましい。
また、上記したように、磁束変化の信号を介して入力信号を出力信号に変換する際の変換効率を向上させるためには、図５に示す信号ＳＩＧ１が入力された時に発生する複数の磁力線ＭＧＬの多くがインダクタＭ２を貫くことが好ましい。したがって、信号の変換効率を向上させる観点からは、図６に示す半導体チップＣＰ１と半導体チップＣＰ２とが重なっている面積が大きい程有利である。図６に示す例では、半導体チップＣＰ１の表面ＣＰｔのうち、半導体チップＣＰ２と重なっている領域の面積は、半導体チップＣＰ２と重なっていない領域の面積より大きい。したがって、コイルであるインダクタＭ１、Ｍ２の巻き径を大きくできるので、信号の変換効率を向上させることができる。
ただし、例えば、半導体パッケージの平面サイズなどの理由により、半導体チップＣＰ１、ＣＰ２の平面サイズを十分に大きくできない場合もある。この場合、半導体チップＣＰ１の表面ＣＰｔのうち、半導体チップＣＰ２と重なっている領域の面積が、半導体チップＣＰ２と重なっていない領域の面積より小さくなっても良い。また、この場合、図５に示すインダクタＭ１に入力する信号ＳＩＧ１の電流を大きくすれば、磁束密度が大きくなるので、消費電力は大きくなるが、信号伝送の信頼性を向上させることができる。
また、図５に示すインダクタＭ１とインダクタＭ２を用いた信号伝送を安定化させるためには、インダクタＭ１とインダクタＭ２との離間距離を制御して一様な値にすることが好ましい。そこで、上記したように、インダクタＭ１とインダクタＭ２とは、図２に示すように半導体チップＣＰ１、ＣＰ２の表面ＣＰｔ側に形成され、半導体チップＣＰ１、ＣＰ２の表面ＣＰｔは互いに対向する。これにより、インダクタＭ１とインダクタＭ２との離間距離は、半導体チップＣＰ１と半導体チップＣＰ２との間に配置された絶縁膜ＩＬ１の厚さにより制御することができる。
しかし、半導体チップＣＰ１の表面ＣＰｔおよび半導体チップＣＰ２の表面ＣＰｔのそれぞれは、図７に示すように、微視的には凹凸を有している。図７は、図２に示す積層された半導体チップの間を拡大して示す拡大断面図である。また、図８は、図７に示す絶縁膜に対する変形例を示す拡大断面図である。
図７に示すように、半導体チップＣＰ１の表面ＣＰｔおよび半導体チップＣＰ２の表面ＣＰｔは、それぞれ凹凸面になっている。この凹凸は、表面ＣＰｔの下層に形成される配線などの導体パターンの形状に倣って最表面のパッシベーション膜が盛り上がることにより形成される。このため、半導体チップＣＰ１と半導体チップＣＰ２との離間距離を制御するためには、この凹凸に対する埋め込み特性が高い材料を絶縁膜ＩＬ１として用いることが好ましい。
例えば、図７に示す例では、絶縁膜ＩＬ１は、ポリイミドなどの樹脂から成るフィルム状の有機絶縁膜である。有機絶縁膜の場合、無機絶縁膜と比較して、弾性が低いので、表面ＣＰｔの凹凸に倣って変形し易い。このため、表面ＣＰｔの凹凸の程度によらず、半導体チップＣＰ１と半導体チップＣＰ２との離間距離を制御し易い。なお、対向配置された半導体チップ同士を接着固定する方法として、半導体チップＣＰ１と半導体チップＣＰ２との間にペースト状の樹脂を塗布して延ばした後、硬化させる方法もある。しかし、ペースト状の樹脂を延ばす方法の場合、樹脂の進展の程度によって厚さがばらつき易い。したがって、あらかじめ成形された樹脂フィルムを半導体チップＣＰ１、ＣＰ２で挟んで接着する方法の方が、絶縁膜ＩＬ１の値を一定にできる点で好ましい。
また、図７に示す絶縁膜ＩＬ１の変形例として、図８に示す絶縁膜ＩＬ２のように、基材層ＢＦＬの両面が基材層ＢＦＬより変形し易い粘着層ＡＤＬにより覆われた構造の有機絶縁膜を用いても良い。この場合、粘着層ＡＤＬが優先的に変形することで、表面ＣＰｔの凹凸に対する埋め込み特性が向上する。また、基材層ＢＦＬは粘着層ＡＤＬより変形し難いので一定の厚さを維持し易い。このため、絶縁膜ＩＬ２全体としての厚さを制御し易い。
＜半導体装置の製造方法＞
次に、図１〜図８を用いて説明した半導体装置ＰＫＧ１の製造方法について、図９に示すフロー図を用いて説明する。図９は、図１〜図８を用いて説明した半導体装置の組立工程のフローを示す説明図である。
また、図９には、半導体装置ＰＫＧ１の製造工程のうちの主要な工程について示しているが、図９に示す組立フローの他、種々の変形例を適用することができる。例えば、図９では、封止体ＭＲに製品識別マークを形成する、マーキング工程は図示していないが、これを封止工程とめっき工程の間に追加することもできる。また、例えば、図９では、検査工程を図示していないが、例えば、個片化工程の後などに検査工程を追加しても良い。
＜基材準備工程＞
図９に示す基材準備工程では、図１０に示すリードフレームＬＦを準備する。図１０は、図９に示す基材準備工程で準備するリードフレームの一部を示す拡大平面図である。
図１０に示すように、本工程で準備するリードフレームＬＦは、枠部ＬＦｆの内側に複数のデバイス領域ＬＦａを備えている。リードフレームＬＦは、金属から成り、本実施の形態では、例えば銅（Ｃｕ）を主成分とする金属から成る。
なお、本実施の形態では、図９に示すように、封止工程の後でめっき工程を行い、図２に示す金属膜ＭＣをアウタリード部ＯＬＤに形成する例を取り上げて説明する。ただし、変形例として、基材準備工程の段階で、予め銅を主成分とする基材の表面が金属膜ＭＣで覆われていても良い。この場合、リードフレームＬＦの露出面の全体が金属膜ＭＣで覆われる。
また、図１０に示すように、各デバイス領域ＬＦａの中央部には、チップ搭載部であるダイパッドＤＰが形成されている。ダイパッドＤＰには、それぞれ複数の吊りリードＨＬが接続され、デバイス領域ＬＦａの角部に向かって延びるように配置されている。ダイパッドＤＰは吊りリードＨＬを介してリードフレームＬＦの枠部ＬＦｆに支持されている。
上記したように、本実施の形態では、平面視においてダイパッドＤＰが有する四つの角部のうち、角部ＤＰｃ１および角部ＤＰｃ１の対角に位置する角部ＤＰｃ２には吊りリードが接続されていない。
また、ダイパッドＤＰの周囲には、複数の吊りリードＨＬの間に、それぞれ複数のリードＬＤが形成されている。複数のリードＬＤは、枠部ＬＦｆにそれぞれ接続されている。本実施の形態の例では、複数のリードＬＤはダイパッドＤＰの周囲に設けられ、四方に向かって延びるように形成されている。
また、複数のリードＬＤは、タイバーＴＢを介して互いに連結されている。タイバーＴＢは、複数のリードＬＤを連結する連結部材としての機能の他、図９に示す封止工程において、樹脂の漏れ出しを抑制するダム部材としての機能を有する。
タイバーＴＢは、ダイパッドＤＰの周囲を囲むように設けられている。また、本実施の形態の半導体装置は、上記したようにＱＦＰ型の半導体装置なので、ダイパッドＤＰを基準として、タイバーＴＢの外側に、それぞれ複数のアウタリード部ＯＬＤが突出している。図１０に示す例では、ダイパッドＤＰを中心として、四方向にそれぞれ複数のアウタリード部ＯＬＤが突出する四つのリード群が設けられている。そして、各リード群は、ダイパッドＤＰおよび複数のリードＬＤを支持する枠部ＬＦｆに接続されている。
＜第１チップ搭載工程＞
次に、図９に示す第１チップ搭載工程（第１ダイボンド工程）では、図１１に示すように、ダイパッドＤＰ上に半導体チップＣＰ１を搭載する。図１１は、図１０に示すリードフレームのダイパッド上に第１の半導体チップを搭載した状態を示す拡大平面図である。
図２を用いて説明したように、半導体チップＣＰ１は、複数のパッドＰＤが形成された表面ＣＰｔおよび表面ＣＰｔの反対側に位置する裏面ＣＰｂ（図２参照）を有している。本工程では、例えばエポキシ樹脂などの熱硬化性樹脂からなる接着材であるダイボンド材ＤＢ１を介して、半導体チップＣＰ１とダイパッドＤＰとを接着固定する。また、図２に示すように、本工程では、半導体チップＣＰ１は、裏面ＣＰｂがダイパッドＤＰのチップ搭載面である上面ＤＰｔと対向するように、所謂、フェイスアップ実装方式によりダイパッドＤＰ上に搭載される。
なお、図１１に示す例では、ダイパッドＤＰの一部分にペースト状のダイボンド材ＤＢ１を塗布した後、半導体チップＣＰ１をダイパッドＤＰに向かって押し付けて接着する例を示している。
また、上記したように、本実施の形態では、後述するワイヤボンディング工程において、ダイパッドＤＰのうちの一部にワイヤＢＷ（図３参照）を接続する。このため、ダイパッドＤＰの面積は、ワイヤＢＷを接続するスペースを考慮して、半導体チップＣＰ１の平面積より大きくなっている。
また、本工程では、半導体チップＣＰ１をダイパッドＤＰの中央ではなく、四つの角部のうち、吊りリードＨＬが接続されていない角部ＤＰｃ１に寄せて搭載する。角部ＤＰｃ１は、後述する第２チップ搭載工程で、半導体チップＣＰ２（図６参照）に覆われる。このため、半導体チップＣＰ２が有する四辺のうち、相対的に角部ＤＰｃ１に近い位置に配置される二辺（図６に示す辺Ｓ１３および辺Ｓ１４）にはパッドＰＤ（図６参照）は設けられていない。一方、半導体チップＣＰ２が有する四辺のうち、相対的に角部ＤＰｃ１から遠い位置に配置される二辺（図６に示す辺Ｓ１１および辺Ｓ１２）にはそれぞれ複数のパッドＰＤ（図６参照）が設けられている。
＜絶縁膜貼付工程＞
次に、図９に示す絶縁膜貼付工程では、図１２に示すように、ダイパッドＤＰ上に搭載された半導体チップＣＰ１に絶縁膜ＩＬ１を貼り付ける。図１２は、図１１に示す第１の半導体チップ上に絶縁膜を貼り付けた状態を示す拡大平面図である。なお、図１２では、見易さのため、図１１に示す二個のダイパッドのうち、一個のダイパッドの周辺を拡大して示している。
本工程では、半導体チップＣＰ１の表面ＣＰｔ上に絶縁膜ＩＬ１を貼り付ける。上記したように絶縁膜ＩＬ１は、フィルム状に形成された有機絶縁膜である。本実施の形態では図７を用いて説明したようにポリイミド樹脂から成るフィルムである。
絶縁膜ＩＬ１は、図２に示す半導体チップＣＰ１と半導体チップＣＰ２とを接着固定する接着材として機能する。また、絶縁膜ＩＬ１は、図２に示すインダクタＭ１、Ｍ３とインダクタＭ２、Ｍ４とを電気的に絶縁する絶縁材として機能する。したがって、図１２に示すように絶縁膜ＩＬ１は、半導体チップＣＰ１の表面ＣＰｔに配置される複数のパッドＰＤが他方の半導体チップＣＰ２と重ならないように、半導体チップＣＰ１の表面ＣＰｔ上に貼り付けられる。また、絶縁膜ＩＬ１は、半導体チップＣＰ１の表面ＣＰｔ側に形成されたインダクタＭ１およびインダクタＭ３を覆うように貼り付けられる。
また、絶縁膜ＩＬ１の上面および下面は、辺Ｓ３１、辺Ｓ３１と交差する辺Ｓ３２、辺Ｓ３１と対向する辺Ｓ３３、および辺Ｓ３２と対向する辺Ｓ３４を有する。そして、本工程では、半導体チップＣＰ１の複数のパッドＰＤが絶縁膜ＩＬ１から露出するように絶縁膜ＩＬ１を貼り付ける。このため、図１２に示すように、複数のパッドＰＤは、絶縁膜ＩＬ１の辺Ｓ３１と半導体チップＣＰ１の辺Ｓ１１との間、および絶縁膜ＩＬ１の辺Ｓ３２と半導体チップＣＰ１の辺Ｓ１２との間にそれぞれ配置される。また、絶縁膜ＩＬ１の辺Ｓ３１は、半導体チップＣＰ１の辺Ｓ１１と辺Ｓ１３との間に位置し、絶縁膜ＩＬ１の辺Ｓ３２は、半導体チップＣＰ１の辺Ｓ１２と辺Ｓ１４との間に位置する。
また、本実施の形態では、絶縁膜ＩＬ１の一部が、半導体チップＣＰ１の表面ＣＰｔの外側に張り出すように、絶縁膜ＩＬ１を貼り付ける。このため、半導体チップＣＰ１の辺Ｓ１３の一部、および辺Ｓ１４の一部は、絶縁膜ＩＬ１に覆われる。また、図１２に示す例では、ダイパッドＤＰの角部ＤＰｃ１は絶縁膜ＩＬ１に覆われている。このように、絶縁膜ＩＬ１の一部が、半導体チップＣＰ１の表面ＣＰｔの外側に張り出すように、絶縁膜ＩＬ１を貼り付けると、図２に示す半導体チップＣＰ１と半導体チップＣＰ２との間の電気的な絶縁性が向上する。この結果、誘導結合による信号伝送の信頼性を向上させることができる。
＜第２チップ搭載工程＞
次に、図９に示す第２チップ搭載工程（第２ダイボンド工程）では、図１３および図１４に示すように、半導体チップＣＰ１上に絶縁膜ＩＬ１を介して半導体チップＣＰ２を搭載する。図１３は、図１２に示すリードフレームの第１の半導体チップ上に第２の半導体チップを搭載した状態を示す拡大平面図である。また、図１４は、図１３のＡ−Ａ線に沿った拡大断面図である。
半導体チップＣＰ２は、複数のパッドＰＤが形成された表面ＣＰｔおよび表面ＣＰｔの反対側に位置する裏面ＣＰｂ（図１４参照）を有している。本工程では、絶縁膜貼付工程で半導体チップＣＰ１上に貼り付けた絶縁膜ＩＬ１上に、半導体チップＣＰ２を搭載し、半導体チップＣＰ１と半導体チップＣＰ２とを接着固定する。また、図１４に示すように、本工程では、半導体チップＣＰ２は、表面ＣＰｔが絶縁膜ＩＬ１と対向するように、絶縁膜ＩＬ１上に搭載される。
また、本実施の形態では、後述するワイヤボンディング工程において、半導体チップＣＰ２の複数のパッドＰＤにワイヤＢＷ（図３参照）を接続する。このため、本工程では、半導体チップＣＰ２の複数のパッドＰＤが半導体チップＣＰ１および絶縁膜ＩＬ１（図１４参照）から露出するように半導体チップＣＰ２を搭載する。
また、図１４に示すように、半導体チップＣＰ２が半導体チップＣＰ１の外側に張り出した領域において、半導体チップＣＰ２の表面ＣＰｔとダイパッドＤＰとが対向する部分の面積を小さくすることが好ましい。このため、図１３に示すように、本工程では、平面視において、ダイパッドＤＰの角部ＤＰｃ１を覆うように、半導体チップＣＰ２を搭載する。また、平面視において、半導体チップＣＰ２の複数のパッドＰＤは、半導体チップＣＰ２の辺Ｓ２３とダイパッドＤＰの辺ＤＰｓ３との間、および半導体チップＣＰ２の辺Ｓ２４とダイパッドＤＰの辺ＤＰｓ４との間にそれぞれ配置される。
＜ワイヤボンド工程＞
次に、図９に示すワイヤボンド工程では、図１６に示すように、半導体チップＣＰ１、ＣＰ２のそれぞれの表面ＣＰｔに形成された複数のパッドＰＤと、ダイパッドＤＰの周囲に設けられた複数のリードＬＤとを、複数のワイヤ（導電性部材）ＢＷを介して、それぞれ電気的に接続する。図１５および図１６は、図９に示すワイヤボンド工程をステップ毎に示す拡大平面図である。なお、図１５および図１６では、見易さのため、図１３に示す絶縁膜ＩＬ１およびインダクタＭ１、Ｍ２、Ｍ３、Ｍ４の図示を省略している。
本工程では、図示しないワイヤボンディングツールを用いて、例えば金（Ａｕ）、あるいは銅（Ｃｕ）などの金属材料から成るワイヤＢＷの一端部を半導体チップＣＰ１、ＣＰ２のパッドＰＤ、または、半導体チップＣＰ２の裏面ＣＰｂに設けられた裏面電極に接合する。また、ワイヤＢＷの、他端部はリードＬＤのインナリード部ＩＬＤ、またはダイパッドＤＰの上面ＤＰｔに接合される。接合方式としては、例えば、接合部に超音波を印加して金属結合を形成する方式、熱圧着させる方式、あるいは、超音波と熱圧着を併用する方式、などを用いることができる。
また、本実施の形態では、図１５に示すように、半導体チップＣＰ１の複数のパッドＰＤが形成された面と半導体チップＣＰ２の複数のパッドＰＤが形成された面とが対向している。このため、ワイヤボンド工程では、まず図１５に示すように、複数のリードＬＤのうちの一部と、半導体チップＣＰ２が備える複数のパッドＰＤとをワイヤＢＷを介して電気的に接続する。この時、図１４に示すリードフレームＬＦの上下を反転させて、半導体チップＣＰ２の表面ＣＰｔが上方を向く状態でワイヤボンドを行う。また、半導体チップＣＰ２の複数のパッドＰＤに接続される複数のワイヤＢＷのそれぞれは、リードＬＤの下面側に接続される。
次に、リードフレームＬＦの上下を反転させて、半導体チップＣＰ１の複数のパッドＰＤと複数のリードＬＤとを複数のワイヤＢＷで接続する。また、半導体チップＣＰ１の複数のパッドＰＤのうちの一部と、ダイパッドＤＰとを接続する。また、半導体チップＣＰ２の裏面ＣＰｂに形成された裏面電極と、リードＬＤとを接続する。
＜封止工程＞
次に、図９に示す封止工程では、図１５に示す複数の半導体チップＣＰ１、ＣＰ２、複数のワイヤＢＷ、および複数のリードＬＤのそれぞれのインナリード部ＩＬＤを樹脂により封止し、図１７に示す封止体ＭＲを形成する。図１７は、図１６に示す複数のデバイス領域のそれぞれに半導体チップを封止する封止体を形成した状態を示す拡大平面図である。
本工程では、後述する複数のキャビティを備える成形金型内にリードフレームＬＦを配置した状態で、キャビティにより形成される空間内に樹脂を供給した後、上記樹脂を硬化させることにより封止体（封止部）ＭＲを形成する。このような封止体ＭＲの形成方法は、トランスファモールド方式と呼ばれる。
図１７に示す例では、成形金型のキャビティは、平面視において、各デバイス領域ＬＦａのタイバーＴＢで囲まれた領域内に配置される。このため、封止体ＭＲの本体部分は、図１７に示すように、各デバイス領域ＬＦａのタイバーＴＢで囲まれた領域内に、それぞれ形成される。また、キャビティから漏れた樹脂の一部は、タイバーＴＢにより堰き止められる。このため、複数のリードＬＤの各アウタリード部ＯＬＤは、封止体ＭＲから露出している。
＜めっき工程＞
次に、図９に示すめっき工程では、図１７に示す複数のリードＬＤの露出面に金属膜ＭＣ（図２参照）をめっき法により形成する。本工程で形成する金属膜ＭＣは、半導体装置ＰＫＧ１を図示しない実装基板に実装する際に、複数のリードＬＤのそれぞれと、実装基板側の複数の端子とを、それぞれ電気的に接続する半田材が、リードＬＤに濡れ易くするために形成される。
本工程では、リードＬＤの露出面に半田から成る金属膜ＭＣ（図２参照）を形成することが好ましい。また、金属膜ＭＣの形成方法としては、電離した金属イオンをリードＬＤの露出面に析出させる、電気めっき法を適用することができる。電気めっき法の場合、金属膜ＭＣ形成時の電流を制御することで金属膜ＭＣの膜質を容易に制御できる点で好ましい。また、電解めっき法は、金属膜ＭＣの形成時間が短くできる点で好ましい。
＜リードカット工程＞
次に、図９に示すリードカット工程では、図１８に示すように、複数のリードＬＤのそれぞれのアウタリード部ＯＬＤを切断し、リードフレームＬＦから複数のリードＬＤのそれぞれを切り離す。また、本実施の形態では、リードＬＤを切断した後、複数のリードＬＤを成形し、図２に示すような曲げ加工を施す。図１８は、図１７に示す複数のリードの露出面に金属膜を形成し、それぞれ切断した後、成形した状態を示す拡大平面図である。
本工程では、複数のリードＬＤを連結しているタイバーＴＢを切断する。また、複数のリードＬＤのそれぞれを枠部ＬＦｆから切り離す。これにより、複数のリードＬＤは、それぞれが互いに分離した部材（独立部材）になる。また、複数のリードＬＤが切り離された後は、封止体ＭＲおよび複数のリードＬＤは、吊りリードＨＬを介して枠部ＬＦｆに支持された状態になる。
なお、本実施の形態では、上記めっき工程の後にタイバーＴＢを切断することについて説明したが、タイバーＴＢのみを先に切断してから、めっき工程を行い、さらに、複数のリードＬＤのそれぞれを枠部ＬＦｆから切り離す手順でもよい。これにより、タイバーＴＢの切断面にも金属膜ＭＣを形成することができ、タイバーＴＢの切断面が酸化により変色するのを抑制できる。また、リードＬＤが枠部ＬＦｆから切り離される前にめっき工程を行うため、めっき液によるリードＬＤの変形も抑制できる。
複数のリードＬＤやタイバーＴＢは、後述する、切断用の金型を用いて、プレス加工により切断する。また、切断後の複数のリードＬＤは、例えば、図示しない成形用の金型を用いたプレス加工を用いて複数のリードＬＤのアウタリード部ＯＬＤに曲げ加工を施すことにより、例えば図２に示すように成形することができる。
＜個片化工程＞
次に、図９に示す個片化工程では、図１８に示す複数の吊りリードＨＬをそれぞれ切断して、複数のデバイス領域ＬＦａのそれぞれにおいて半導体パッケージを分離する。本工程では複数の吊りリードＨＬ、および封止体ＭＲの角部に残った樹脂を切断して、図１に示す半導体パッケージである半導体装置ＰＫＧ１（詳しくは、検査工程前の検査体）を取得する。切断方法は、例えば、上記リード成形工程と同様に、図示しない切断金型を用いて、プレス加工により切断することができる。
本工程の後、外観検査、電気的試験など、必要な検査、試験を行い、合格したものが、図１〜図４に示す完成品の半導体装置ＰＫＧ１となる。そして、半導体装置ＰＫＧ１は出荷され、あるいは図示しない実装基板に実装される。
＜変形例＞
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上記実施の形態中でもいくつかの変形例について説明したが、以下では、上記実施の形態で説明した変形例以外の代表的な変形例について説明する。
例えば、図６に示す例では、半導体チップＣＰ１と半導体チップＣＰ２とがそれぞれ異なる数のパッドＰＤを備えている例を示しているが、パッドＰＤの数を同じにすることもできる。
また、例えば、上記実施の形態では、半導体装置の例として、ＱＦＰ型の半導体装置に適用した実施態様を例示的に取り上げて説明したが、上記した技術は、ＱＦＰ型の他種々の変形例の半導体装置に適用できる。例えば、平面視において、封止体が長方形の形状を成し、対向する長辺のそれぞれから複数のリードが突出し、かつ対向する短辺からはリードが突出しない、ＳＯＰ型と呼ばれる半導体装置に適用することもできる。ただし、パッドＰＤとリードＬＤとの離間距離を小さくする観点から、ＳＯＰの場合には複数のリードのうちの一部のインナリード部を折り曲げて、平面視において、半導体チップＣＰ１および半導体チップＣＰ２の周囲を複数のインナリード部が囲むようにレイアウトすることが好ましい。
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
ＡＤＬ 粘着層
ＢＦＬ 基材層
ＢＭ 金属膜（めっき膜、めっき金属膜）
ＢＷ ワイヤ（導電性部材）
ＣＰ１ 半導体チップ（出力部、出力用半導体チップ）
ＣＰ２ 半導体チップ（入力部、入力用半導体チップ）
ＣＰｂ 裏面（下面、面）
ＣＰｔ 表面（上面、面）
ＣＴＬ 制御回路
ＤＢ１ ダイボンド材（接着材、導電性接着材）
ＤＰ ダイパッド（チップ搭載部）
ＤＰｃ１、ＤＰｃ２ 角部
ＤＰｓ１、ＤＰｓ２、ＤＰｓ３、ＤＰｓ４ 辺
ＤＰｔ 上面（チップ搭載面）
ＨＬ 吊りリード
ＩＬ１、ＩＬ２ 絶縁膜
ＩＬＤ インナリード部
ＩＮＶ 電力変換回路
ＬＤ リード
ＬＤｔ 上面
ＬＦ リードフレーム
ＬＦａ デバイス領域
ＬＦｆ 枠部
Ｍ１、Ｍ２、Ｍ３、Ｍ４ インダクタ（コイル）
ＭＣ 金属膜（外装めっき膜）
ＭＧＬ 磁力線
ＭＲ 封止体（樹脂体、封止部）
ＭＲｂ 下面
ＭＲｃ 角部
ＭＲｓ 側面
ＭＲｔ 上面
ＯＬＤ アウタリード部
ＯＳＰ オフセット部（ダウンセット部）
ＰＤ パッド（ボンディングパッド）
ＰＫＧ１ 半導体装置（誘導結合装置）
Ｓ１、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ２、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ３、Ｓ３１、Ｓ３２、Ｓ３３、Ｓ３４、Ｓ４ 辺
ＳＩＧ１、ＳＩＧ２ 信号
ＴＢ タイバー
ＷＢＲ ボンディング部
ＷＤ１、ＷＤ２、ＷＤ３、ＷＤ４、ＷＤ５、ＷＤ６ 距離

Claims (15)

  1. 四角形の第１表面、前記第１表面の反対側の第１裏面、前記第１表面に配置される複数の第１パッド、および前記第１表面側に設けられ、前記複数の第１パッドと電気的に接続される第１インダクタ、を備えた第１半導体チップと、
    四角形の第２表面、前記第２表面の反対側の第２裏面、前記第２表面に配置される複数の第２パッド、および前記第２表面側に設けられ、前記複数の第２パッドと電気的に接続される第２インダクタ、を備え、前記第２インダクタが前記第１インダクタと互いに対向するように、第１絶縁膜を介して前記第１半導体チップ上に搭載された第２半導体チップと、
    前記第１半導体チップと、前記第２半導体チップと、が搭載されたチップ搭載部と、
    前記チップ搭載部の周囲に配置された複数のリードと、
    前記複数のリードの内の複数の第１リードのそれぞれと、前記第１半導体チップの前記複数の第１パッドのそれぞれと、を電気的に接続する複数の第１ワイヤと、
    前記複数のリードの内の複数の第２リードのそれぞれと、前記第２半導体チップの前記複数の第２パッドのそれぞれと、を電気的に接続する複数の第２ワイヤと、
    を有し、
    前記複数の第１パッドは、前記第１表面が有する四辺のうちの、第１チップ辺、および前記第１チップ辺と交差する第２チップ辺のそれぞれに沿って設けられ、
    前記第１半導体チップの前記第１表面側から見たときの第１平面視において、前記第１半導体チップの前記複数の第１パッドのそれぞれが前記第２半導体チップと重ならないように、且つ、前記第２半導体チップの前記第２表面側から見たときの第２平面視において、前記第２半導体チップの前記複数の第２パッドのそれぞれが前記第１半導体チップと重ならないように、前記第２半導体チップは前記第１半導体チップ上に搭載されている、半導体装置。
  2. 請求項１において、
    前記第２平面視において、前記複数の第２パッドのそれぞれが前記チップ搭載部と重ならないように、前記第２半導体チップは前記第１半導体チップ上に搭載されている、半導体装置。
  3. 請求項１において、
    前記チップ搭載部に接続された複数の吊りリードをさらに有し、
    前記チップ搭載部は第１基材辺、前記第１基材辺と交差する方向に延在する第２基材辺、前記第１基材辺と対向する第３基材辺、前記第２基材辺と対向し、前記第３基材辺と交差する方向に延在する第４基材辺、前記第３基材辺と前記第４基材辺とからなる第１角部、および前記第１基材辺と前記第２基材辺とからなる第２角部、を有し、
    前記第１平面視において、前記第２半導体チップは前記第１角部と重なるように前記第１半導体チップ上に搭載され、
    前記複数の吊りリードは、前記チップ搭載部の前記第１角部および前記第２角部以外の部分に接続されている、半導体装置。
  4. 請求項１において、
    前記第２平面視において、前記第２半導体チップが前記第１半導体チップと重なっていない張り出し部分のうち、前記張り出し部分と前記チップ搭載部とが重なっている部分の面積は、前記張り出し部分と前記チップ搭載部とが重なっていない部分の面積より小さい、半導体装置。
  5. 請求項１において、
    前記第１半導体チップは、前記第１チップ辺、前記第１チップ辺と交差する前記第２チップ辺、前記第１チップ辺と対向する第３チップ辺、および前記第３チップ辺と対向する第４チップ辺を有し、
    前記第２半導体チップは、前記第１半導体チップの前記第１チップ辺に沿って並ぶように配置された第５チップ辺、前記第５チップ辺と交差する第６チップ辺、前記第５チップ辺と対向する第７チップ辺、および前記第６チップ辺と対向する第８チップ辺を有し、
    前記チップ搭載部は、前記第１半導体チップの前記第１チップ辺に沿って並ぶように配置された第１基材辺、前記第１基材辺と交差する第２基材辺、前記第１基材辺と対向する第３基材辺、および前記第２基材辺と対向する第４基材辺を有し、
    前記第１平面視において、前記第１半導体チップの前記第３チップ辺から前記チップ搭載部の前記第３基材辺までの第１距離は、前記第２半導体チップの前記第７チップ辺から前記チップ搭載部の前記第３基材辺までの第２距離より小さい、半導体装置。
  6. 請求項５において、
    前記第１平面視において、前記第１半導体チップの前記第４チップ辺から前記チップ搭載部の前記第４基材辺までの第３距離は、前記第２半導体チップの前記第８チップ辺から前記チップ搭載部の前記第４基材辺までの第４距離より小さい、半導体装置。
  7. 請求項６において、
    前記チップ搭載部の前記第１基材辺と前記第１半導体チップの前記第１チップ辺との間に、第３ワイヤが接続され、
    前記チップ搭載部の前記第１基材辺から前記第１半導体チップの前記第１チップ辺までの第５距離は、前記第１距離より大きい、半導体装置。
  8. 請求項１において、
    前記第１平面視において、前記第１半導体チップと前記第２半導体チップとが重なっている部分の面積は、前記第１半導体チップと前記第２半導体チップとが重なっていない部分の面積より大きい、半導体装置。
  9. 請求項１において、
    前記第２半導体チップの前記第２裏面上には金属膜が形成され、
    前記複数のリードの内の第３リードは第３ワイヤを介して前記第２裏面の前記金属膜と電気的に接続されている、半導体装置。
  10. 請求項９において、
    前記チップ搭載部のうちの一部に、接続された第４ワイヤを介して、前記第１半導体チップと前記チップ搭載部が電気的に接続されている、半導体装置。
  11. 請求項１において、
    前記チップ搭載部は第１基材辺、前記第１基材辺と交差する方向に延在する第２基材辺、前記第１基材辺と対向する第３基材辺、前記第２基材辺と対向し、前記第３基材辺と交差する方向に延在する第４基材辺、前記第３基材辺と前記第４基材辺とからなる第１角部、および前記第１基材辺と前記第２基材辺とからなる第２角部、を有し、
    前記第１平面視において、前記第２半導体チップは前記第１角部と重なるように、且つ、前記第２角部と重ならないように、前記第１半導体チップ上に搭載されている、半導体装置。
  12. 請求項１１において、
    前記第１半導体チップおよび前記第２半導体チップは、封止体により封止され、
    平面視において、前記封止体は四辺を有し、かつ、前記四辺のそれぞれから前記複数のリードが突出している、半導体装置。
  13. 請求項１において、
    前記第１絶縁膜は、フィルム状の有機絶縁膜である、半導体装置。
  14. （ａ）チップ搭載部、および前記チップ搭載部の周囲に配置された複数のリードを有するリードフレームを準備する工程と、
    （ｂ）四角形の第１表面、前記第１表面の反対側の第１裏面、前記第１表面に配置される複数の第１パッド、および前記第１表面側に設けられ、前記複数の第１パッドと電気的に接続される第１インダクタ、を備えた第１半導体チップを前記チップ搭載部上に搭載する工程と、
    （ｃ）四角形の第２表面、前記第２表面の反対側の第２裏面、前記第２表面に配置される複数の第２パッド、および前記第２表面側に設けられ、前記複数の第２パッドと電気的に接続される第２インダクタ、を備えた第２半導体チップを、前記第２インダクタと前記第１インダクタとが互いに対向するように、第１絶縁膜を介して前記第１半導体チップ上に搭載する工程と、
    （ｄ）前記複数のリードの内の複数の第１リードのそれぞれと、前記第１半導体チップの前記複数の第１パッドのそれぞれと、を複数の第１ワイヤを介して電気的に接続し、前記複数のリードの内の複数の第２リードのそれぞれと、前記第２半導体チップの前記複数の第２パッドのそれぞれと、を複数の第２ワイヤを介して電気的に接続する工程と、
    を有し、
    前記複数の第１パッドは、前記第１表面が有する四辺のうちの、第１チップ辺、および前記第１チップ辺と交差する第２チップ辺のそれぞれに沿って設けられ、
    前記（ｃ）工程は、前記第１半導体チップの前記第１表面側から見たときの第１平面視において、前記第１半導体チップの前記複数の第１パッドのそれぞれが前記第２半導体チップと重ならないように、且つ、前記第２半導体チップの前記第２表面側から見たときの第２平面視において、前記第２半導体チップの前記複数の第２パッドのそれぞれが前記第１半導体チップと重ならないように、前記第２半導体チップを前記第１半導体チップ上に搭載する、半導体装置の製造方法。
  15. 請求項１４において、
    前記（ｃ）工程は、前記第２平面視において、前記複数の第２パッドのそれぞれが、前記チップ搭載部と重ならないように、前記第２半導体チップを前記第１半導体チップ上に搭載する、半導体装置の製造方法。
JP2015157173A 2015-08-07 2015-08-07 半導体装置およびその製造方法 Pending JP2017037911A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2015157173A JP2017037911A (ja) 2015-08-07 2015-08-07 半導体装置およびその製造方法
US15/162,271 US9984959B2 (en) 2015-08-07 2016-05-23 Semiconductor device and manufacturing method thereof
CN201610585967.XA CN106449610B (zh) 2015-08-07 2016-07-22 半导体器件及其制造方法
US15/918,466 US20180204790A1 (en) 2015-08-07 2018-03-12 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015157173A JP2017037911A (ja) 2015-08-07 2015-08-07 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2017037911A true JP2017037911A (ja) 2017-02-16

Family

ID=58047423

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015157173A Pending JP2017037911A (ja) 2015-08-07 2015-08-07 半導体装置およびその製造方法

Country Status (3)

Country Link
US (2) US9984959B2 (ja)
JP (1) JP2017037911A (ja)
CN (1) CN106449610B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019009353A (ja) * 2017-06-27 2019-01-17 パナソニックＩｐマネジメント株式会社 アイソレータ
JP2019087686A (ja) * 2017-11-09 2019-06-06 トヨタ自動車株式会社 半導体装置の製造方法
JP2019153685A (ja) * 2018-03-02 2019-09-12 ルネサスエレクトロニクス株式会社 半導体装置
WO2021065958A1 (ja) * 2019-10-02 2021-04-08 株式会社デンソー 半導体モジュール

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283699B2 (en) * 2016-01-29 2019-05-07 Avago Technologies International Sales Pte. Limited Hall-effect sensor isolator
DE102016112289B4 (de) * 2016-07-05 2020-07-30 Danfoss Silicon Power Gmbh Leiterrahmen und Verfahren zur Herstellung desselben
JP6865644B2 (ja) * 2017-06-20 2021-04-28 ルネサスエレクトロニクス株式会社 半導体装置
US10217726B1 (en) * 2017-08-31 2019-02-26 Micron Technology, Inc. Stacked semiconductor dies including inductors and associated methods
JP7251951B2 (ja) * 2018-11-13 2023-04-04 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
CN110600449A (zh) * 2019-09-24 2019-12-20 唐丙旭 一种芯片封装结构及其封装方法
CN111081653A (zh) * 2019-11-25 2020-04-28 合肥速芯微电子有限责任公司 半导体封装结构及其制备方法
JP7437275B2 (ja) * 2020-09-09 2024-02-22 株式会社東芝 電子デバイス

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5646830B2 (ja) * 2009-09-02 2014-12-24 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の製造方法、及びリードフレーム
JP6110769B2 (ja) * 2013-09-25 2017-04-05 ルネサスエレクトロニクス株式会社 半導体装置
JP6271221B2 (ja) * 2013-11-08 2018-01-31 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019009353A (ja) * 2017-06-27 2019-01-17 パナソニックＩｐマネジメント株式会社 アイソレータ
JP2019087686A (ja) * 2017-11-09 2019-06-06 トヨタ自動車株式会社 半導体装置の製造方法
JP2019153685A (ja) * 2018-03-02 2019-09-12 ルネサスエレクトロニクス株式会社 半導体装置
JP7038570B2 (ja) 2018-03-02 2022-03-18 ルネサスエレクトロニクス株式会社 半導体装置
WO2021065958A1 (ja) * 2019-10-02 2021-04-08 株式会社デンソー 半導体モジュール
JP2021061267A (ja) * 2019-10-02 2021-04-15 株式会社デンソー 半導体モジュール
JP7156230B2 (ja) 2019-10-02 2022-10-19 株式会社デンソー 半導体モジュール

Also Published As

Publication number Publication date
CN106449610A (zh) 2017-02-22
US9984959B2 (en) 2018-05-29
US20170040246A1 (en) 2017-02-09
US20180204790A1 (en) 2018-07-19
CN106449610B (zh) 2022-02-11

Similar Documents

Publication Publication Date Title
US9984959B2 (en) Semiconductor device and manufacturing method thereof
US8753922B2 (en) Method of manufacturing a semiconductor device
JP6129659B2 (ja) 半導体装置およびその製造方法
US6087201A (en) Method of manufacturing ball grid array electronic component
US8410618B2 (en) Microelectronic assembly with joined bond elements having lowered inductance
TW200416992A (en) Semiconductor device and the manufacturing method of the same
JP6129315B2 (ja) 半導体装置
CN102332445B (zh) 半导体装置及其制造方法
KR20030017676A (ko) 듀얼 다이 패키지
JP2015149446A (ja) 半導体装置の製造方法
TWI406376B (zh) 晶片封裝構造
JP5553766B2 (ja) 半導体装置とその製造方法
KR20160085672A (ko) 초음파 용접을 이용한 반도체 패키지 및 제조 방법
US11973029B2 (en) Devices and methods of vertical integrations of semiconductor chips, magnetic chips, and lead frames
WO2007143730A2 (en) Semiconductor device with high current performance packaging
TW200845354A (en) Multi-chip semiconductor device having leads and method for fabricating the same
JP2007141947A (ja) 半導体装置およびその製造方法
US20240006275A1 (en) Method of manufacturing semiconductor device and semiconductor device
JP2009141229A (ja) 半導体装置およびその製造方法
US10020225B2 (en) Method of manufacturing semiconductor device
JP2014165425A (ja) 半導体装置および半導体装置の製造方法
KR20000003753A (ko) 스택 패키지 및 그의 제조 방법
JPH0936295A (ja) リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
JP2012023204A (ja) 半導体装置およびその製造方法
KR19980046822A (ko) 반도체 패키지