JP2014165425A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】アナログ回路が形成された半導体チップを有する半導体装置の信頼性を向上させる。
【解決手段】半導体装置１は、アナログ回路が形成された半導体チップ２、半導体チップ２の周囲に配置され、半導体チップ２と電気的に接続されている複数のリード３、および半導体チップ２と複数のリード３のそれぞれの一部を封止する封止体４を含んでいる。また、複数のリード３には、アナログ回路と電気的に接続され、かつアナログ信号の伝送経路となるリード３ＡＳと、半導体チップ２と電気的に接続されないリード３ＮＣと、が含まれている。また、リード３ＡＳの両隣には、リード３ＮＣが配置されている。
【選択図】図５

Description

本発明は、半導体装置の技術に関し、例えば、アナログ回路が形成された半導体チップを有する半導体装置に適用して有効な技術に関するものである。
特開２００５−３２７７６８号公報（特許文献１）には、外部端子であるリードが半導体チップのアナログ回路と電気的に接続された半導体装置が記載されている。
特開２００５−３２７７６８号公報
本願発明者は、半導体装置の性能を向上させる技術を検討している。この一環として、アナログ回路が形成された半導体装置について検討を行った。
アナログ回路に入力、あるいは出力されるアナログ信号は、情報（すなわちデータ）を、電流、電圧、あるいは周波数などの連続的な値として伝送する電気信号である。このため、アナログ信号は、デジタル信号と比較して伝送経路のノイズの影響を受け易い。
したがって、アナログ回路が形成された半導体チップを有する半導体装置の信頼性を向上させる観点からは、アナログ信号の伝送経路に対するノイズ影響を低減する技術が必要になる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、アナログ回路が形成された半導体チップ、および平面視において上記半導体チップに沿って配置され、上記半導体チップと電気的に接続されている複数のリードを含んでいる。また、上記複数のリードには、上記アナログ回路と電気的に接続され、かつアナログ信号の伝送経路となる第１リードと、上記半導体チップと電気的に接続されない第２リードと、が含まれている。また、上記第１リードの両隣には、上記第２リードが配置されているものである。
上記一実施の形態によれば、アナログ回路が形成された半導体チップを有する半導体装置の信頼性を向上させることができる。
実施の形態の半導体装置の平面図である。 図１のＡ−Ａ線に沿った断面図である。 図１に示す封止体を透視した状態で半導体装置の内部構造を示す透視平面図である。 図３に示す半導体チップに形成された回路の構成例を示す説明図である。 図３に示す複数のリードのうち、アナログ信号の伝送経路となるリードの周辺を拡大して示す拡大平面図である。 図３に示す複数のリードのうち、電源電位の伝送経路となるリードの周辺を拡大して示す拡大平面図である。 図３に対する変形例である半導体装置の複数のリードのうち、アナログ回路に接続されたリードの周辺を示す拡大平面図である。 図３に対する変形例である半導体装置を示す平面図である。 図８に対する変形例である半導体装置を示す平面図である。 図１〜図６を用いて説明した半導体装置の組立工程のフローを示す説明図である。 図１０に示す基材準備工程で準備するリードフレームを示す拡大平面図である。 図１１に示すリードフレームのダイパッド上に半導体チップを搭載した状態を示す拡大平面図である。 図１２に示す半導体チップと複数のリードを、ワイヤを介して電気的に接続した状態を示す平面図である。 図１３に示すリードフレームのうち、半導体チップのアナログ回路と電気的に接続されたリード周辺を示す拡大平面図である。 図１０に示す複数のデバイス形成部のそれぞれに半導体チップを封止する封止体を形成した状態を示す拡大平面図である。 図１５のＡ−Ａ線に沿った拡大断面において、成形金型の間にリードフレームが配置された状態を示す拡大断面図である。 図１５に示す複数のリードの露出面に金属膜を形成し、それぞれ切断した後、成形した状態を示す拡大平面図である。 図１７に示す吊りリードを切断して、デバイス形成部毎に個片化した状態を示す拡大平面図である。 他の実施の形態の半導体装置の、封止体を透視した状態で内部構造を示す透視平面図である。 図１９に示す複数のリードのうち、アナログ回路に接続されたリード周辺を拡大して示す拡大平面図である。 図１９に対する変形例である半導体装置を示す平面図である。 図１９に対する変形例である半導体装置を示す平面図である。 図３に対する変形例である半導体装置を示す平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、本願では、平面や側面という用語を用いるが、半導体チップの半導体素子形成面を基準面として、その基準面に平行な面を平面として記載する。また、平面に対して交差する面を側面として記載する。また、側面視において、離間して配置される二つの平面間を結ぶ方向を厚さ方向として記載する。
また、本願では、上面、あるいは下面という用語を用いる場合があるが、半導体パッケージの実装態様には、種々の態様が存在するので、半導体パッケージを実装した後、例えば上面が下面よりも下方に配置される場合もある。本願では、半導体チップの素子形成面側の平面、または配線基板のチップ搭載面側の平面を上面、上面とは反対側に位置する面を下面として記載する。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
（実施の形態１）
以下の実施の形態で説明する技術は、半導体チップおよび半導体チップを封止する封止体を有する半導体装置に広く適用することができる。本実施の形態では、一例として、半導体チップを封止する封止体の四つの側面のそれぞれから、外部端子である複数のリードが露出する、ＱＦＰ（Quad Flat Package）型の半導体装置に適用した実施態様について説明する。
＜半導体装置＞
まず、本実施の形態の半導体装置１の構成の概要について、図１〜図３を用いて説明する。図１は本実施の形態の半導体装置の平面図である。また、図２は、図１のＡ−Ａ線に沿った断面図である。また、図３は、図１に示す封止体を透視した状態で半導体装置の内部構造を示す透視平面図である。
図１〜図３に示すように、半導体装置１は、半導体チップ２（図２、図３参照）と、半導体チップ２の周囲に配置される外部端子である複数のリード３と、半導体チップ２と複数のリード３を電気的に接続する導電性部材である複数のワイヤ５（図２、図３参照）と、を有している。また、半導体チップ２および複数のワイヤ５は、封止体（樹脂体）４に封止されている。また、複数のリード３のそれぞれのインナ部３ａ（図３参照）は封止体４に封止され、かつ複数のリード３のそれぞれのアウタ部３ｂは、封止体４から露出している。
図１に示すように、半導体装置１が備える封止体４の平面形状は四角形から成る。封止体４は上面４ａと、この上面４ａとは反対側の下面（裏面、実装面）４ｂ（図２参照）と、この上面４ａと下面４ｂとの間に位置する複数の（４つの）側面４ｃとを有している。
封止体４は、平面視において、Ｘ方向にのびる辺（主辺）Ｓ１、辺Ｓ１と対向する辺（主辺）Ｓ２、Ｘ方向とは交差（直交）するＹ方向に沿って延びる辺（主辺）Ｓ３、および辺Ｓ３と対向する辺（主辺）Ｓ４を備えている。そして、封止体４が備える４つの側面４ｃは封止体４の各辺に沿って配置されている。また、図１に示す例では、封止体４の各辺が交わる角部４ｄが面取り加工されている。
ここで、封止体４の角部４ｄとは、封止体４の四辺（四つの主辺）のうち、交差する任意の二辺（二つの主辺）の交点である角の周辺領域を含んでいる。なお、厳密には、図２および図３に示すように、封止体４の角部４ｄは、面取り加工されているので、主辺の交点は封止体４の角部４ｄよりも外側に配置される。しかし、面取り加工部は、主辺の長さと比較して十分に小さいため、本願では、面取り加工部の中心を封止体４の角と見做して説明する。つまり、本願においては、封止体４の四辺（四つの主辺）のうち、任意の二辺（二つの主辺）が交差する領域であって、該領域が面取り加工されている場合にはその面取り加工部が角部４ｄに相当し、該領域が面取り加工されていない場合には、任意の二辺（二つの主辺）の交点が角部４ｄに相当する。以下、本願において、封止体４の角部４ｄと説明するときは、特に異なる意味、内容で用いている旨を明記した場合を除き、上記と同様の意味、内容として用いる。
また、半導体装置１では、平面形状が四角形からなる封止体４の各辺（各主辺）に沿って、それぞれ複数のリード３が配置されている。複数のリード３は、それぞれ金属材料からなり、本実施の形態では、例えば銅（Ｃｕ）を主成分とする金属部材である。
複数のリード３のアウタ部３ｂは、封止体４の側面４ｃにおいて、封止体４の外側に向かって突出している。また、複数のリード３のアウタ部３ｂの露出面には、例えば、半田材からなる金属膜（外装めっき膜）ＳＤが形成されている。外部端子である複数のリード３のアウタ部３ｂのそれぞれに、半田材などの金属膜ＳＤを形成することにより、半導体装置１を図示しない実装基板に実装する際に、接続材となる半田の濡れ性を向上させることができる。これにより、複数のリード３と図示しない実装基板側の端子との接合強度を向上させることができる。
また、図２および図３に示すように、封止体４の内部には半導体チップ２が封止されている。図３に示すように、半導体チップ２は、平面視において四角形を成し、表面２ａには、表面２ａの外縁を構成する４つの辺のそれぞれに沿って複数のパッド（ボンディングパッド）ＰＤが形成されている。また、半導体チップ２（詳しくは、半導体基板）は、例えばシリコン（Ｓｉ）から成る。図示は省略するが、半導体チップ２の主面（詳しくは、半導体チップ２の半導体基板の上面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。そして、複数のパッドＰＤは、半導体チップ２の内部（詳しくは、表面２ａと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この半導体素子と電気的に接続されている。つまり、複数のパッドＰＤは、半導体チップ２に形成された回路と、電気的に接続されている。詳細は後述するが、半導体チップ２には、アナログ回路が形成され、複数のパッドＰＤのうちの、少なくとも一部は、このアナログ回路と電気的に接続されている。
また、半導体チップ２の表面２ａには、半導体チップ２の基板および配線を覆う絶縁膜が形成されており、複数のパッドＰＤのそれぞれの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、このパッドＰＤは金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。さらに、このパッドＰＤの表面には、めっき膜が形成されており、本実施の形態では、例えばニッケル（Ｎｉ）膜を介して、金（Ａｕ）膜が形成された多層構造である。パッドＰＤの表面をニッケル膜で覆うことにより、パッドＰＤの腐食（汚染）を抑制することができる。
また、半導体チップ２の周囲（言い換えれば、ダイパッド６の周囲）には、例えば、複数のリード３が配置されている。そして、半導体チップ２の表面２ａに形成された複数のパッド（ボンディングパッド）ＰＤは、封止体４の内部に位置する複数のリード３のインナ部３ａと、複数のワイヤ（導電性部材）５を介してそれぞれ電気的に接続されている。ワイヤ５は、例えば、金（Ａｕ）から成り、ワイヤ５の一部（例えば一方の端部）がパッドＰＤに接合され、他部（例えば他方の端部）がインナリード部のボンディング部に接合されている。なお、図示は省略するが、インナ部３ａのボンディング部の表面には、めっき膜が形成されている。めっき膜は例えば、銀（Ａｇ）、金（Ａｕ）、あるいはパラジウム（Ｐｄ）を主成分とする材料（例えば、パラジウム（Ｐｄ）膜上に薄い金（Ａｕ）膜が形成された積層構造）から成る。インナ部３ａのボンディング部の表面に、銀（Ａｇ）、金（Ａｕ）、あるいはパラジウム（Ｐｄ）を主成分とする材料（例えば、パラジウム（Ｐｄ）膜上に薄い金（Ａｕ）膜が形成された積層構造）から成るめっき膜を形成することにより、金（Ａｕ）からなるワイヤ５との接合強度を向上させることができる。
また、半導体チップ２はチップ搭載部であるダイパッド６に搭載されている。図３に示す例では、ダイパッド６の上面（チップ搭載面）６ａは、平面積が半導体チップ２の表面積よりも大きい四角形から成る。ただし、ダイパッド６は、半導体チップ２を支持する支持部材であって、形状および大きさは、図３に示す例の他、種々の変形例を適用することができる。例えば、ダイパッド６の平面形状を円形としても良い。また、例えば、ダイパッド６の平面積を半導体チップ２の表面２ａよりも小さくしても良い。さらには、その平面積が半導体チップ２の表面積よりも大きい四角形から成り、かつスリット（貫通孔）が形成されたものでも良い。
また、図３に示すようにダイパッド６の周囲には複数の吊りリード８が配置される。吊りリード８は、半導体装置１の製造工程において、リードフレームの支持部にダイパッド６を支持するための部材であって、図３に示す例では、ダイパッド６の角部から封止体４の角部４ｄに向かって４本の吊りリード８が配置されている。詳しくは、複数の吊りリード８は、それぞれ一方の端部がダイパッド６の角部（角）に接続されている。また複数の吊りリード８はそれぞれ他方の端部が封止体４の角部４ｄに向かって延び、角部４ｄにおいて封止体４から露出している。吊りリード８を封止体４の角部４ｄに向かって、延ばすことにより、封止体４の各辺（各主辺）に沿って配置される複数のリード３の配列を阻害することなく配置できる。また、本実施の形態では、ダイパッド６の上面６ａと、リード３のインナ部３ａの上面が異なる高さに配置されている。図２に示す例では、インナ部３ａの位置よりもダイパッド６の上面６ａの方が低い位置に配置されている。このため、図３に示す複数の吊りリード８には、ダイパッド６の上面６ａの位置がリード３のインナ部３ａの上面とは異なる高さに位置するように折り曲げられたオフセット部（図３に示す例ではダウンセット部）８ａがそれぞれ設けられている。
また、半導体チップ２はダイパッド６の中央に搭載されている。図２に示すように半導体チップ２は、裏面２ｂをダイパッド６の上面６ａと対向させた状態で、ダイボンド材（接着材）７を介してダイパッド６上に搭載されている。つまり、複数のパッドＰＤが形成された表面（主面）２ａの反対面（裏面２ｂ）をチップ搭載面（上面６ａ）と対向させる、所謂、フェイスアップ実装方式により搭載されている。このダイボンド材７は、半導体チップ２をダイボンディングする際の接着材であって、例えば、エポキシ系の熱硬化性樹脂に、銀（Ａｇ）などから成る金属粒子を含有させた樹脂接着剤、または半田材などの金属接合材を用いている。
＜回路構成例＞
次に、図２および図３に示す半導体チップ２に形成された回路の構成例について説明する。図４は、図３に示す半導体チップに形成された回路の構成例を示す説明図である。図４に示す例では、半導体チップ２に形成されたアナログ回路の例として、半導体チップ２の周辺温度を測定する温度測定回路を例示的に示している。
図４に示すように、本実施の形態の半導体チップ２には、変圧回路２ＶＩ、温度センサ回路２ＴＳおよび増幅回路２ＡＰを含む、アナログ回路が形成されている。温度センサ回路２ＴＳは、半導体チップ２の雰囲気温度（詳しくは温度センサ回路２ＴＳの検知温度）に応じて出力電圧が変化する。この電圧信号を増幅回路２ＡＰで増幅し、外部に出力することで、半導体チップ２の雰囲気温度を測定することができる。
半導体チップ２は、アナログ回路に（図４では、変圧回路２ＶＩを経由し、温度センサ回路２ＴＳに）電源電位を供給する電源電位供給経路Ｖｄを備えている。電源電位供給経路Ｖｄは、図３に示す複数のリード３のうち、電源電位供給用端子であるリード３ＶＤに接続されている。
また、図４に示すように、半導体チップ２は、アナログ回路（図４では、温度センサ回路２ＴＳ）に電源電位とは異なる基準電位を供給する基準電位供給経路Ｖｓを備えている。本実施の形態では、基準電位は、例えば接地電位である。また、基準電位供給経路Ｖｓは、図３に示す複数のリード３のうち、基準電位供給用端子であるリード３ＶＳに接続されている。
また、図４に示すように、半導体チップ２は、アナログ回路と（図４では、増幅回路２ＡＰを介して温度センサ回路２ＴＳと）電気的に接続され、アナログ信号の伝送経路となる信号伝送経路（信号出力経路ともいう）Ｖｏｕｔを備えている。信号伝送経路Ｖｏｕｔは、図３に示す複数のリード３のうち、信号伝送用端子であるリード３ＡＳに接続されている。図４に示す例では、信号伝送経路Ｖｏｕｔを介してリード３ＡＳから出力されるアナログ信号は、電圧信号である。
また、図３に示す複数のリード３のうち、封止体の辺Ｓ１以外の辺Ｓ２、Ｓ３、Ｓ４に沿って並べられるリード３は、図４に示すアナログ回路とは電気的に分離された、別の回路（例えばデジタル回路）と電気的に接続されている。
アナログ信号は、情報（すなわちデータ）を、電流、電圧、あるいは周波数などの連続的な値として伝送する電気信号である。図４に示す例では、温度データを電圧値の連続的な値としてリード３ＡＳから出力させる。したがって、例えば、オン−オフなどの離散的な値の信号であるデジタル信号と比較して、アナログ信号は、伝送経路中のノイズの影響を受け易い。
したがって、アナログ回路が形成された半導体チップ２を有する半導体装置の信頼性を向上させる観点からは、アナログ信号の伝送経路に対するノイズ影響を低減する技術が必要になる。
＜アナログ信号伝送経路のノイズ低減対策＞
次に、アナログ信号の伝送経路に対するノイズ影響を低減する方法について説明する。図５は、図３に示す複数のリードのうち、アナログ信号の伝送経路となるリードの周辺を拡大して示す拡大平面図である。
図３に示すように、アナログ信号の伝送経路であるリード３ＡＳを含む複数のリード３が並べて配置されている場合、隣り合うリード３間の距離Ｄ１を大きくすることによりリード３ＡＳに対するノイズ影響を低減することが好ましい。
特に、図５に示すインナ部３ａのように、複数のリード３の間に封止体４などの絶縁性部材が配置されている領域よりも、アウタ部３ｂのように、複数のリード３の間が空間になっている領域の方が、隣り合うリード３間の距離Ｄ１を近づけることによるノイズ影響が大きくなる。したがって、本実施の形態の半導体装置１のように、複数のリード３のそれぞれが封止体４の側面４ｃから外側に向かって突出するように露出する、リード突出型の半導体装置の場合には、リード３の露出部であるアウタ部３ｂにおけるノイズ影響を低減することが好ましい。
リード３ＡＳに対するノイズ低減対策として、図３に示す複数のリード３のそれぞれについて隣り合うリード３間の距離Ｄ１を大きくする方法が考えられる。しかし、複数のリード３それぞれについて隣り合うリード３間の距離Ｄ１を大きくすると、リード３の配置ピッチが大きくなるので、半導体装置１の平面積（すなわち実装面積）が増大する。言い換えれば、予め設定された実装面積内に配置可能な端子数が少なくなる。
一方、複数のリード３のうち、リード３ＡＳの両隣に配置されるリード３の配置間隔を他の複数のリード３の配置間隔よりも大きくする場合、複数のリード３の配置間隔が局所的にアンバランスになる。この場合、成形金型を用いた、所謂、トランスファモールド方式で封止体４を形成する際に、成形金型内における樹脂の流れが不安定になり、半導体装置１の信頼性低下の原因となる場合がある。
また、複数のリード３は、半導体装置１を図示しない実装基板に実装する際に、例えば半田材などの接合材を介して固定する部分なので、リード３の配列がアンバランスになると、実装後の固定部に加わる応力がアンバランスになる懸念がある。また、複数のリード３は、半導体装置１の外部端子なので、リード３と実装基板側の端子との接合部が破壊すると、半導体装置１の電気的特性が劣化する懸念がある。なお、リード３と実装基板側の端子との接合部が破壊すると、半導体装置１の放熱性が低下する恐れもある。
そこで、本実施の形態では、図５に示すように、複数のリード３のうち、半導体チップ２のアナログ回路に電気的に接続され、かつアナログ信号の伝送経路となるリード３ＡＳの両隣には、半導体チップ２と電気的に接続されないリード３ＮＣが配置されている。リード３ＮＣのそれぞれは、半導体装置１が備える電気回路と電気的に分離された金属部材である点を除き、他のリード３と同様の構成になっている。
本実施の形態では、リード３ＮＣのそれぞれは、他のリード３と同じ金属材料で形成されており、例えば銅（Ｃｕ）を主成分とする金属部材である。また、リード３ＮＣのそれぞれは、他のリード３と同様な形状に形成されている。また、リード３ＮＣのそれぞれは、他の複数のリード３と同様に、等間隔で（すなわち、距離Ｄ１分離間して）配置されている。
このため、複数のリード３のうち、ノイズ影響の低減対象である複数のリード３ＡＳは、リード３ＡＳとは異なる電流が流れるリード３との距離Ｄ２を離すことができる。図５に示す例では、リード３ＡＳとリード３ＶＤの間にリード３ＮＣが配置されているので、リード３ＡＳとリード３ＶＤとの離間距離Ｄ２は、隣り合うリード３間の距離Ｄ１よりも長い。また、リード３ＡＳとリード３ＶＤの間に配置されるリード３ＮＣには電流が流れない。したがって、リード３ＡＳの隣にリード３ＶＤを配置した場合と比較して、リード３ＡＳに対するノイズ影響を低減することができる。上記のように、本実施の形態によれば、アナログ信号の伝送経路であるリード３ＡＳと、アナログ信号とは別の電流が流れるリード３（図５ではリード３ＶＤ）との距離Ｄ２を離すことができるので、アナログ信号に対するノイズ影響を低減し、半導体装置１の信頼性を向上させることができる。
また、本実施の形態によれば、リード３ＡＳとアナログ信号とは別の電流が流れるリード３（例えばリード３ＶＤ）の間にリード３ＮＣを配置しているので、複数のリード３をバランス良く、等間隔で配列することができる。このため、封止体４をトランスファモールド方式で形成する場合でも、成形金型内での樹脂の流れを安定化させることができる。また、半導体装置１を図示しない実装基板に実装する際に、固定部となる複数のリード３を等間隔で配置することで、実装後の固定部（各リード３）に加わる応力をバランス良く分散させることができる。この結果、リード３と実装基板側の端子との接合部が破壊し難くなるため、半導体装置１の放熱性の低下も抑制できる。
また、上記したように、図３に示す複数のリード３のうち、封止体の辺Ｓ１以外の辺Ｓ２、Ｓ３、Ｓ４に沿って並べられるリード３は、図４に示すアナログ回路とは電気的に分離された、別の回路（例えばデジタル回路）と電気的に接続されている。辺Ｓ２、Ｓ３、Ｓ４に沿って並べられた複数のリード３は、アナログ回路と電気的に接続されたリード３ＡＳと比較して、ノイズ影響による信頼性の低下が生じ難い。このため、辺Ｓ２、Ｓ３、Ｓ４に沿って並べられた複数のリード３は、隣り合って配置される複数のリード３のそれぞれが、半導体チップ２と電気的に接続されている。
次に、アナログ信号の伝送経路に対するノイズ影響を低減する方法として、上記とは別の方法について説明する。図６は、図３に示す複数のリードのうち、電源電位の伝送経路となるリードの周辺を拡大して示す拡大平面図である。図５を用いて説明した方法では、ノイズ影響を低減したいリード３ＡＳを他のリード３（ただし、電流が流れるリード３）から離して配置している。以下に説明する方法では、複数のリード３のうち、ノイズ源になり易いリード３を他のリード３から離して配置する方法について説明する。
アナログ信号の伝送経路と平行に延びる線路がある場合、この線路に流れる電流値が大きいと、アナログ信号の伝送経路にノイズ影響が発生し易い。例えば、図３に示す複数のリード３のうち、アナログ回路に電源電位を供給する、リード３ＶＤは他のリード３と比較して流れる電流値が大きいので、ノイズ発生源になり易い。
そこで、本実施の形態では、図６に示すように、複数のリード３のうち、半導体チップ２のアナログ回路に電源電位を供給するリード３ＶＤの両隣には、半導体チップ２と電気的に接続されないリード３ＮＣが配置されている。図６に示す複数のリード３ＮＣのそれぞれの構成は、上記した図５に示すリード３ＮＣと同様なので重複する説明は省略する。
図６に示す例によれば、複数のリード３のうち、ノイズ源になりやすいリード３ＶＤと他のリード３（例えばリード３ＡＳやリード３ＶＳ）との距離Ｄ２を離すことができる。このため、結果的に、図３に示すように、ノイズ影響の低減対象である複数のリード３ＡＳと、ノイズ源になり易いリード３ＶＤの距離Ｄ２を離すことができる。また、リード３ＶＤとアナログ信号とは別の電流が流れるリード３（例えばリード３ＡＳやリード３ＶＳ）の間にリード３ＮＣを配置しているので、複数のリード３をバランス良く、等間隔で配列することができる。
また、アナログ回路に基準電位を供給するリード３ＶＳに流れる電流は、０アンペアとは限らないので、電流値が大きい場合には、ノイズ発生源になり得る。したがって、図３に示すように本実施の形態では、複数のリード３のうち、半導体チップ２のアナログ回路に基準電位を供給するリード３ＶＳの両隣には、半導体チップ２と電気的に接続されないリード３ＮＣが配置されている。これにより、リード３ＡＳとリード３ＶＳの距離を離すことができる。また、リード３ＶＳとアナログ信号とは別の電流が流れるリード３（例えばリード３ＡＳ）の間にリード３ＮＣを配置しているので、複数のリード３をバランス良く、等間隔で配列することができる。
また、図５では、ノイズ影響を低減したいリード３ＡＳを他のリード３（ただし、電流が流れるリード３）から離して配置する方法、図６では、複数のリード３のうち、ノイズ源になり易いリード３ＶＤを他のリード３から離して配置する方法を説明した。図５に示す方法と図６に示す方法は、どちらか一方のみを適用しても、ノイズ影響の低減効果が得られる。しかし、より確実にノイズ影響を低減する観点からは、図５に示す方法と図６に示す方法を組み合わせて適用することが好ましい。
ところで、図３に示すように、半導体装置１の複数の辺に沿って、それぞれ複数のリード３が配置される実施態様の場合、図３に対する変形例として、リード３ＶＤとリード３ＶＳのそれぞれを、ノイズ影響の低減対象であるリード３ＡＳとは異なる辺に配置することも考えられる。しかし、アナログ回路の電気的特性を向上させる観点からは、アナログ回路に接続される各経路の伝送距離を短くすることが好ましい。図３に示すように、リード３ＶＤ、リード３ＶＳおよびリード３ＡＳのそれぞれを同じ辺Ｓ１に沿って配置することにより、アナログ回路からリード３ＶＤ、リード３ＶＳおよびリード３ＡＳまでの距離をそれぞれ近づけることができる。つまり、アナログ回路の電気的特性を向上させる観点からは、リード３ＶＤ、リード３ＶＳおよびリード３ＡＳのそれぞれを同じ辺Ｓ１に沿って配置することが好ましい。
また、図７に示すように、アナログ回路ＡＣが半導体チップ２の角部に寄せて配置されている場合には、リード３ＶＤ、リード３ＶＳおよびリード３ＡＳの内の一部を辺Ｓ１に沿って配置し、他部を辺Ｓ４に沿って配置することもできる。図７は、図３に対する変形例である半導体装置の複数のリードのうち、アナログ回路に接続されたリードの周辺を示す拡大平面図である。図７に示すアナログ回路ＡＣは、変圧回路２ＶＩ、温度センサ回路２ＴＳおよび増幅回路２ＡＰにより構成された温度測定回路全体を示している。
図７に示す半導体装置１Ａが有する半導体チップ２は、図３に示す半導体チップ２と同様に、平面視において、四角形を成す。また、図７に示すように半導体チップ２に形成されたアナログ回路ＡＣは半導体チップ２が有する四つの角部２ｄのうちの一つに寄せて配置されている。ここで、角部２ｄは、半導体チップ２が半導体チップ２の表面２ａが有する四辺の交点として定義される。また、角部２ｄに寄せて配置されるとは、他の三つの角部よりも一つの角部２ｄが最も近づくように配置されていることである。
図７に示すようにアナログ回路ＡＣが、半導体チップ２の角部２ｄの一つに寄せて配置されている場合には、アナログ回路ＡＣと電気的に接続される複数のパッドＰＤは、アナログ回路ＡＣに最も近い位置に配置された角部２ｄで交差する２辺に沿ってそれぞれ配置することができる。この場合、図７に示すように、複数のパッドＰＤを半導体チップ２の表面２ａの２辺に沿って配置した場合でも、アナログ回路ＡＣと複数のパッドＰＤとの距離をそれぞれ近づけることができる。
上記したようにアナログ回路の電気的特性を向上させる観点からは、アナログ回路に接続される各経路の伝送距離を短くすることが好ましい。このため、図７に示すように複数のパッドＰＤを半導体チップ２の表面２ａの２辺に沿って配置している場合には、パッドＰＤと接続されるリード３ＡＳ、リード３ＶＤ、およびリード３ＶＳのうちの一部を辺Ｓ１に沿って配列し、他部を辺Ｓ４に沿って配列することが好ましい。
また、図３に示す例では、封止体４の辺Ｓ１に沿って、アナログ回路に接続されるリード３ＶＳ、リード３ＶＤおよびリード３ＡＳの順で並べて配置する例を示しているが、リード３ＶＳ、３ＶＤ、３ＡＳの並び順は、種々の変形例を適用できる。例えば、図３に示す実施態様の変形例として、リード３ＶＤ、リード３ＶＳ、リード３ＡＳの順、あるいはリード３ＡＳ、リード３ＶＤ、リード３ＶＳの順などでも良い。これらの変形例の場合であっても、リード３ＡＳとリード３ＶＤとの間にリード３ＮＣが配置されていれば、リード３ＶＤからのノイズ影響を低減できる。また、リード３ＡＳとリード３ＶＳとの間にリード３ＮＣが配置されていれば、リード３ＶＳからのノイズ影響を低減できる。
同様に、図７に示す半導体装置１Ａでは、辺Ｓ１に沿ってリード３ＶＤおよびリード３ＮＣを配列し、辺Ｓ４に沿ってリード３ＡＳを配列する例を示しているが、リード３ＶＳ、３ＶＤ、３ＡＳの並び順は、種々の変形例を適用できる。
また、図３に示す例では、吊りリード８は、半導体チップ２と電気的に接続されていない。すなわち、吊りリード８には電流が流れない。この場合、図８に示す半導体装置１Ｂのような変形例を適用することができる。図８は、図３に対する変形例である半導体装置を示す平面図である。図８に示す半導体装置１Ｂでは、リード３ＡＳがリード３ＮＣと吊りリード８との間に配置されている。言い換えれば、半導体装置１Ｂでは、リード３ＡＳがリード３ＮＣと封止体４の角部４ｄとの間に配置されている。半導体装置１Ｂでは、リード３ＡＳの隣に配置される吊りリード８が半導体チップ２とは電気的に接続されないリードとして機能する。言い換えれば、アナログ信号を伝送するリード３ＡＳの両隣に配置されている、半導体チップ２と電気的に接続されないリード３のうちの一方は、ダイパッド６に接続され、ダイパッド６を支持する吊りリード８として機能する。
吊りリード８が封止体４の角部４ｄに向かって延びる場合、角部４ｄの周辺領域は吊りリード８の配置スペースになる。したがって、角部４ｄに配置される吊りリード８を挟んで隣り合うリード３、すなわち、異なる辺Ｓ１、Ｓ４において、最も角部４ｄに近い位置に配置されるリード３間の距離Ｄ３は、同じ辺Ｓ１、Ｓ２、Ｓ３、Ｓ４に配置されるリード３間の距離Ｄ１よりも大きくなる。したがって、この場合には、辺Ｓ１に配置されるリード３ＡＳと吊りリード８との間には、リード３ＮＣを配置しない構成とすることができる。この場合、図３に示す実施態様と比較して、半導体チップ２と電気的に接続されるリード３の数を増やす事ができる。言い換えれば、半導体装置１Ｂは、半導体装置１よりも実装面積を低減できる。
また図８に示す例では、リード３ＡＳと辺Ｓ４において、リード３ＡＳの最も近くに配置されるリード３ＤＴの間には、半導体チップ２とは電気的に接続されない吊りリード８が配置されている。このため、リード３ＡＳとリード３ＤＴとの距離Ｄ３は、隣り合うリード３間の距離Ｄ１よりも長い。また、リード３ＡＳとリード３ＤＴの間に配置される吊りリード８には電流が流れない。したがって、リード３ＡＳの隣にリード３ＤＴを配置した場合と比較して、リード３ＡＳに対するノイズ影響を低減することができる。
一方、図９に示す変形例の半導体装置１Ｃのように、吊りリード８のアウタ部を端子として利用する場合がある。図９は、図８に対する変形例である半導体装置を示す平面図である。図９に示す半導体装置１Ｃは、吊りリード８の一部（封止体４から露出するアウタ部）が、他のリード３のアウタ部３ｂと同様の形状になるように形成されている。また、吊りリード８と一体に形成されるダイパッド６は、ワイヤ５を介して半導体チップ２のパッドＰＤと電気的に接続されている。つまり、半導体装置１Ｃの吊りリード８は、半導体チップ２と電気的に接続され、電流経路となっている。
吊りリード８に流れる電流の種類は特に限定されないが、例えば半導体チップ２に基準電位、あるいは電源電位を供給する経路として利用することができる。ダイパッド６のように、他のリード３よりも平面積が大きい導体部材を介して電源電位や基準電位を供給することで、電源電位、または基準電位の供給経路の抵抗値を低減させることができるので、半導体チップ２に供給される電位を安定化させることができる。例えば、吊りリード８およびダイパッド６を介して、リード３ＶＤと同じ電源電位を供給し、リード３ＶＤからの電源電位供給経路を安定化させることができる。あるいは、吊りリード８およびダイパッド６を介して、リード３ＶＳと同じ基準電位を供給し、リード３ＶＳからの基準電位供給経路を安定化させることができる。
このように吊りリード８が電源の供給経路になる場合は、図９に示すように、吊りリード８とリード３ＡＳの間に半導体チップ２とは電気的に接続されていないリード３ＮＣを配置することで、吊りリード８からリード３ＡＳに対するノイズ影響を低減することができる。
＜半導体装置の製造方法＞
次に、図１〜図６を用いて説明した半導体装置１の製造方法について、図１０に示すフロー図を用いて説明する。図１０は、図１〜図６を用いて説明した半導体装置の組立工程のフローを示す説明図である。なお、例えば、図７〜図９に示した半導体装置１Ａ、１Ｂ、１Ｃなどの変形例は、以下で説明する半導体装置１の製造方法と同様に製造することができるので、以下では、代表例として半導体装置１の製造方法について説明する。
また、図１０には、半導体装置１の製造工程のうちの主要な工程について示しているが、図１０に示す組立フローの他、種々の変形例を適用することができる。例えば、図１０では、封止体４に製品識別マークを形成する、マーキング工程は図示していないが、これを封止工程とめっき工程の間に追加することもできる。また、例えば、図１０では、検査工程を図示していないが、例えば、個片化工程の後などに検査工程を追加しても良い。
＜基材準備工程＞
図１０に示す基材準備工程では、図１１に示すリードフレームＬＦを準備する。図１１は、図１０に示す基材準備工程で準備するリードフレームを示す拡大平面図である。
本工程で準備するリードフレームＬＦは、枠部ＬＦｂの内側に複数のデバイス形成部ＬＦａを備えている。リードフレームＬＦは、金属から成り、本実施の形態では、例えば銅（Ｃｕ）を主成分とする金属から成る。
図１１に示すように、各デバイス形成部ＬＦａの中央部には、チップ搭載部であるダイパッド６が形成されている。ダイパッド６には、それぞれ複数の吊りリード８が接続され、デバイス形成部ＬＦａの角部に向かって延びるように配置されている。ダイパッド６は吊りリード８を介してリードフレームＬＦの枠部ＬＦｂに支持されている。
また、ダイパッド６の周囲には、複数の吊りリード８の間に、それぞれ複数のリード３が形成されている。複数のリード３は、枠部ＬＦｂにそれぞれ接続されている。また、複数のリード３は、タイバーＴＢを介して互いに連結されている。タイバーＴＢは、複数のリード３を連結する連結部材としての機能の他、図１０に示す封止工程において、樹脂の漏れ出しを抑制するダム部材をとしての機能を有する。
図３に示すリード３ＡＳ、３ＶＤ、３ＶＳ、３ＮＣ、およびその他の複数のリード３は、半導体チップ２との電気的な接続関係以外の点では同じ構成である。したがって、本工程の段階では、図３に示すリード３ＡＳ、３ＶＤ、３ＶＳ、３ＮＣの種類を問わず、ダイパッド６の周囲に配置されている複数のリード３のそれぞれが、同じ形状になっている。
例えば、複数のリード３の先端には、図１０に示すワイヤボンディング工程において、ワイヤ５（図３参照）を接合する、ボンディング部（ワイヤボンディング領域）が設けられている。そして、図示は省略するが、ボンディング部には、ワイヤ５の接続性を向上させる金属膜（例えば、銀（Ａｇ）膜）が形成されている。この金属膜は、複数のリード３のボンディング部に、一括して形成した方が、効率的に形成することができる。したがって、図３に示すリード３ＮＣのように、ワイヤ５が接続されないリード３にも、他のリード３と同様に、金属膜が形成されている。
＜半導体チップ搭載工程＞
次に、図１０に示す半導体チップ搭載工程では、図１２に示すように、ダイパッド６に半導体チップ２を搭載する。図１２は、図１１に示すリードフレームのダイパッド上に半導体チップを搭載した状態を示す拡大平面図である。
図２を用いて説明したように、半導体チップ２は、複数のパッドＰＤが形成された表面２ａおよび表面２ａの反対側に位置する裏面２ｂを有している。本工程では、例えばエポキシ樹脂などの熱硬化性樹脂からなる接着材であるダイボンド材７（図２参照）を介して、半導体チップ２とダイパッド６とを接着固定する。図１２に示す例では、平面視において、ダイパッド６の上面６ａの全体、および吊りリード８の一部が半導体チップ２により覆われるように半導体チップ２を配置する。
また、図２を用いて説明したように、本実施の形態の例では、半導体チップ２は、裏面２ｂがダイパッド６のチップ搭載面である上面６ａと対向するように、所謂、フェイスアップ実装方式によりダイパッド６上に搭載される。
＜ワイヤボンディング工程＞
次に、図１０に示すワイヤボンディング工程では、図１３に示すように、半導体チップ２の表面２ａに形成された複数のパッドＰＤと、半導体チップ２の周囲に配置された複数のリード３とを、複数のワイヤ（導電性部材）５を介して、それぞれ電気的に接続する。図１３は、図１２に示す半導体チップと複数のリードを、ワイヤを介して電気的に接続した状態を示す平面図である。また、図１４は、図１３に示すリードフレームのうち、半導体チップのアナログ回路と電気的に接続されたリード周辺を示す拡大平面図である。
本工程では、図示しないワイヤボンディングツールを用いて、例えば金（Ａｕ）、あるいは銅（Ｃｕ）などの金属材料から成るワイヤ５の一端部を半導体チップ２のパッドＰＤに接合し、他端部をリード３のインナ部３ａに接合する。接合方式としては、例えば、接合部に超音波を印加して金属結合を形成する方式、熱圧着させる方式、あるいは、超音波と熱圧着を併用する方式、などを用いることができる。
また、図１４に示すように、本工程では、リード３ＡＳ、リード３ＶＤ、およびリード３ＶＳのそれぞれを、ワイヤ５を介して半導体チップ２のパッドＰＤと電気的に接続する。これにより、リード３ＡＳ、３ＶＤ、３ＶＳは半導体チップ２が有するアナログ回路と電気的に接続される。
また、本工程では、リードフレームＬＦのデバイス形成部ＬＦａに形成された複数のリード３のうちの一部、すなわち、リード３ＡＳ、リード３ＶＤ、およびリード３ＶＳの両隣に配置される複数のリード３ＮＣは、半導体チップ２と電気的に接続しない。言い換えれば、本工程では複数のリード３のうちのリード３ＮＣには、ワイヤ５を接続しない。
これにより、図３および図５を用いて説明したように、ノイズ影響の低減対象であるリード３ＡＳの両隣に半導体チップ２とは電気的に接続されないリード３ＮＣを配置することができる。また、図６を用いて説明したように、ノイズ源になりやすいリード３ＶＤ、リード３ＶＳの両隣に半導体チップ２とは電気的に接続されないリード３ＮＣを配置することができる。
なお、図９を用いて説明した半導体装置１Ｃの製造方法においては、本工程で、ダイパッド６の上面６ａとパッドＰＤとを電気的に接続する。すなわち、複数のワイヤ５それぞれの一方の端部は複数のパッドＰＤに接続し、他方の端部は、一部がダイパッド６の上面６ａに、他部がリード３に接続される。これにより、ダイパッド６と半導体チップ２を電気的に接続し、吊りリード８を半導体装置１Ｃの外部端子として利用することができる。
＜封止工程＞
次に、図１０に示す封止工程では、図１３に示す半導体チップ２、複数のワイヤ５、および複数のリード３のそれぞれの一部を樹脂により封止し、図１５に示す封止体４を形成する。図１５は、図１０に示す複数のデバイス形成部のそれぞれに半導体チップを封止する封止体を形成した状態を示す拡大平面図である。また、図１６は、図１５のＡ−Ａ線に沿った拡大断面において、成形金型の間にリードフレームが配置された状態を示す拡大断面図である。
本工程では、複数のデバイス形成部ＬＦａのそれぞれに封止体４を形成し、図１３に示す半導体チップ２の全体、複数のワイヤ５の全体、および複数のリード３のそれぞれのインナ部３ａを樹脂により封止する。
また、図１６に示す例では、上型（第１金型）ＭＴ１と、下型（第２金型）ＭＴ２を備える成形金型ＭＴを用いて、所謂トランスファモールド方式により封止体４を形成する。詳しくは、本工程では、成形金型ＭＴでリードフレームＬＦを挟んだ状態で、成形金型ＭＴ内に軟化した樹脂を圧入した後、硬化させることにより、封止体４を形成する。その後、成形金型ＭＴとリードフレームＬＦとを剥離させれば、図１５に示すように、デバイス形成部ＬＦａのそれぞれに、封止体４が形成されたリードフレームＬＦが得られる。
成形金型ＭＴが備える上型ＭＴ１は、金型面（クランプ面ともいう）ＭＴ１ａ、およびこの金型面ＭＴ１ａに形成されたキャビティ（凹部ともいう）ＭＴ１ｂを有する。また、下型ＭＴ２は、上型ＭＴ１の金型面ＭＴ１ａに対向する金型面（クランプ面）ＭＴ２ａ、および金型面ＭＴ２ａに形成され、上型ＭＴ１のキャビティＭＴ１ｂと対向するキャビティ（凹部ともいう）ＭＴ２ｂを有する。
この上型ＭＴ１と下型ＭＴ２を組み合わせると、キャビティＭＴ１ｂ、ＭＴ２ｂ内に中空空間が形成される。そして、リードフレームＬＦは、この中空空間内に半導体チップ２が位置するように位置決めされ、上型ＭＴ１の金型面ＭＴ１ａと下型ＭＴ２の金型面ＭＴ２ａとで挟み込まれる（クランプされる）。このように成形金型ＭＴを用いたトラスファモールド方式により封止体４を形成する場合、キャビティＭＴ１ｂ、ＭＴ２ｂに囲まれた中空空間内に封止用の樹脂が充填される。封止用の樹脂には、上記したように、例えばエポキシ樹脂などの熱硬化性樹脂、硬化剤、およびシリカなど、多数のフィラ粒子が含まれる。また、キャビティＭＴ１ｂ、ＭＴ２ｂは、図１１に示すタイバーＴＢの内側に収まるように配置されるので、樹脂がタイバーＴＢの周囲に漏れ出ることを抑制できる。
本実施の形態のように、トランスファモールド方式で封止体４を形成する場合、キャビティＭＴ１ｂ、ＭＴ２ｂ内に樹脂を隙間なく供給することが重要である。完成した封止体４内に気泡（ボイド）が形成されると、封止体４の強度低下、あるいは、リード３や半導体チップ２と、封止体４との密着性が低下する懸念が生じる。また、樹脂の供給圧力によってワイヤ５が変形し、隣り合うワイヤ５同士が接触すると、特性不良の原因になる。したがって、樹脂を供給する際に、樹脂流れの障害物になる複数のリード３は規則的に配置することが好ましい。
本実施の形態によれば、上記した図３に示すように、アナログ回路に接続されるリード３ＡＳ、３ＶＤ、３ＶＳの間にリード３ＮＣを配置しているので、リード３ＡＳ、３ＶＤ、３ＶＳの配置間隔を、他のリード３の配置間隔よりも広くした場合でも、樹脂の流れを安定化させることができる。
＜めっき工程＞
次に、図１０に示すめっき工程では、図１５に示す複数のリード３の露出面に金属膜ＳＤ（図１参照）をめっき法により形成する。本工程で形成する金属膜ＳＤは、半導体装置１（図１参照）を図示しない実装基板に実装する際に、複数のリード３のそれぞれと、実装基板側の複数の端子（図示は省略）とを、それぞれ電気的に接続する半田材に対する濡れ性を向上させるために形成される。したがって、本工程では、リード３の露出面に半田から成る金属膜ＳＤを形成することが好ましい。また、金属膜ＳＤの形成方法としては、電離した金属イオンをリード３の露出面に析出させる、電気めっき法を適用することができる。電気めっき法の場合、金属膜ＳＤ形成時の電流を制御することで金属膜ＳＤの膜質を容易に制御できる点で好ましい。また、電解めっき法は、金属膜ＳＤの形成時間が短くすることができる点で好ましい。
＜リード成形工程＞
次に、図１０に示すリード成形工程では、図１７に示すように、複数のリード３のそれぞれを切断し、図２に示すような曲げ加工を施す。図１７は、図１５に示す複数のリードの露出面に金属膜を形成し、それぞれ切断した後、成形した状態を示す拡大平面図である。
本工程では、複数のリード３を連結しているタイバーＴＢを切断する。また、複数のリード３のそれぞれを枠部ＬＦｂから切り離す。これにより、複数のリード３は、それぞれが分離した独立部材になる。また、複数のリード３が切り離された後は、封止体４および複数のリード３は、吊りリード８を介して枠部ＬＦｂに支持された状態になる。
なお、本実施の形態では、上記めっき工程の後にタイバーＴＢを切断することについて説明したが、タイバーＴＢのみを先に切断してから、めっき工程を行い、さらに、複数のリード３のそれぞれを枠部ＬＦｂから切り離す手順でもよい。これにより、タイバーＴＢの切断面にも金属膜ＳＤを形成することができ、タイバーＴＢの切断面が酸化により変色するのを抑制できる。また、リード３が枠部ＬＦｂから切り離される前にめっき工程を行うため、めっき液によるリード３の変形も抑制できる。
複数のリード３やタイバーＴＢは、例えば、図示しない切断金型を用いて、プレス加工により切断することができる。また、切断後の複数のリード３は、例えば、図示しない成形金型を用いたプレス加工で曲げ加工を施すことにより、例えば図２に示すように成形することができる。
＜個片化工程＞
次に、図１０に示す個片化工程では、図１８に示すように、複数の吊りリード８をそれぞれ切断して、複数のデバイス形成部ＬＦａのそれぞれにおいて半導体パッケージを分離する。図１８は、図１７に示す吊りリードを切断して、デバイス形成部毎に個片化した状態を示す拡大平面図である。
本工程では複数の吊りリード８、および封止体４の角部に残った樹脂を切断して、半導体パッケージである半導体装置１（詳しくは、検査工程前の検査体）を取得する。切断方法は、例えば、上記リード成形工程と同様に、図示しない切断金型を用いて、プレス加工により切断することができる。
本工程の後、外観検査、電気的試験など、必要な検査、試験を行い、合格したものが、図１〜図６に示す完成品の半導体装置１となる。そして、半導体装置１は出荷され、あるいは図示しない実装基板に実装される。
（実施の形態２）
上記実施の形態１では、アナログ回路に接続されるリード３ＡＳ、３ＶＤ、３ＶＳにそれぞれ１本のワイヤ５を接続した実施態様について説明した。本実施の形態では、アナログ回路に接続されるリード３ＡＳ、３ＶＤ、３ＶＳに、それぞれ複数のワイヤ５を接続した実施態様について説明する。
図１９は、本実施の形態２の半導体装置の、封止体を透視した状態で内部構造を示す透視平面図である。また、図２０は、図１９に示す複数のリードのうち、アナログ回路に接続されたリード周辺を拡大して示す拡大平面図である。なお、図２０では、リード３ＡＳ、３ＶＤ、３ＶＳのボンディング部（ボンディング領域）ＢＤを識別し易くするため、平面図であるが、ボンディング部ＢＤにハッチングを付して示している。
図１９および図２０に示す半導体装置１Ｄは、リード３ＡＳ、３ＶＤ、３ＶＳに、それぞれ複数のワイヤ５が接続されている点で、図８に示す半導体装置１Ｂと相違する。
図１９および図２０に示す例では、リード３ＡＳのボンディング部ＢＤ（ハッチングを付した部分）には２本のワイヤ５が接続されており、２本のワイヤ５のそれぞれは、半導体チップ２のパッドＰＤに接続されている。このため、リード３ＡＳが構成する出力信号の伝送経路の抵抗成分を低減し、安定化させることができる。
また、リード３ＶＤのボンディング部ＢＤには２本のワイヤ５が接続されており、２本のワイヤ５のそれぞれは、半導体チップ２のパッドＰＤに接続されている。このため、リード３ＶＤが構成する電源電位供給経路の抵抗値を低減させることができるので、半導体チップ２に供給される電源電位を安定化させることができる。
また、リード３ＶＳのボンディング部ＢＤには２本のワイヤ５が接続されており、２本のワイヤ５のそれぞれは、半導体チップ２のパッドＰＤに接続されている。このため、リード３ＶＳが構成する基準電位供給経路の抵抗値を低減させることができるので、半導体チップ２に供給される基準電位を安定化させることができる。
アナログ回路に接続される経路のそれぞれは、抵抗成分を低減することにより、アナログ回路の信頼性が向上するので、図２０に示すように、リード３ＡＳ、３ＶＤ、３ＶＳに、それぞれ複数のワイヤ５が接続されていることが特に好ましい。ただし、図示は省略するが、図１９に対する変形例としては、リード３ＡＳ、３ＶＤ、３ＶＳのうちの、いずれか一つ以上に複数のワイヤ５を接続する実施態様でも、アナログ回路の信頼性を向上させることができる。
ここで、一つのリード３に複数のワイヤ５を接続する場合、複数のワイヤ５が接続されるリード３のボンディング部ＢＤの面積を広くすることが好ましい。一方、複数のワイヤ５を接続するリード３のボンディング部ＢＤを単に広くする場合、他のリード３のボンディング部（図示は省略）の面積が小さくなってしまう。そこで、本実施の形態では、図２０に示すように、半導体チップ２と電気的に接続されないリード３ＮＣの形状を、他のリード３と異なる形状にすることで、リード３ＡＳ、３ＶＤ、３ＶＳのボンディング部ＢＤの面積を大きくするスペースを確保している。
詳しくは、図２０では、リード３ＡＳ、３ＶＤ、３ＶＳ、およびリード３ＡＳ、３ＶＤ、３ＶＳの間に配置される複数のリード３ＮＣは、それぞれＸ方向に沿って配置されている。ここで、Ｘ方向と直交するＹ方向に沿ったリード３のインナ部３ａの長さに着目すると、リード３ＮＣのインナ部３ａのＹ方向の長さＬ１は、リード３ＡＳ、３ＶＤ、３ＶＳのインナ部３ａのＹ方向の長さＬ２よりも小さい。リード３ＮＣは、半導体チップ２と電気的に接続しないので、インナ部３ａの長さは、封止体４から脱落しない程度の長さがあれば、半導体チップ２の近傍に近づける必要はない。このため、リード３ＮＣのインナ部３ａのＹ方向の長さＬ１を、リード３ＡＳ、３ＶＤ、３ＶＳのインナ部３ａのＹ方向の長さＬ２よりも小さくすることができる。
そして、リード３ＡＳ、３ＶＤ、３ＶＳのそれぞれには、Ｘ方向に沿った幅がアウタ部よりも大きい幅広部、すなわちボンディング部ＢＤが設けられている。そして幅広部であるボンディング部ＢＤには、それぞれ、複数のワイヤ５が接続されている。
このボンディング部ＢＤは、リード３ＡＳ、３ＶＤ、３ＶＳの間に配置されたリード３ＮＣ（言い換えれば、Ｙ方向の長さＬ１が短いリード３ＮＣ）の延長線上に向かって延びるように形成されている。つまり、本実施の形態では、複数のワイヤ５が接続されるリード３の間に配置され、かつ、半導体チップ２とは電気的に接続されないリード３ＮＣの長さＬ１を、半導体チップ２に接続されるリード３の長さＬ２よりも小さくする。そして、リード３ＮＣの長さＬ１を小さくすることにより空いたスペースに向かってリード３ＡＳ、３ＶＤ、３ＶＳのボンディング部ＢＤを延ばすように配置する。これにより、他のリード３のボンディング領域の面積が小さくなることを抑制し、かつ、複数のワイヤ５が接続されるボンディング部ＢＤの面積を大きくすることができる。
なお、リード３ＡＳ、３ＶＤ、３ＶＳのボンディング部ＢＤの面積を大きくすると、封止体４の内部において、リード３ＡＳ、３ＶＤ、３ＶＳの距離が近くなる。例えば図２０に示す例では、リード３ＡＳとリード３ＶＤのインナ部３ａ間の距離Ｄ４は、リード３ＡＳとリード３ＶＤのアウタ部３ｂ間の距離Ｄ２よりも小さい。また、リード３ＶＤとリード３ＶＳのインナ部３ａ間の距離Ｄ４は、リード３ＶＤとリード３ＶＳのアウタ部３ｂ間の距離Ｄ２よりも小さい。しかし、上記実施の形態で説明したように、インナ部３ａのように、複数のリード３の間に封止体４などの絶縁性部材が配置されている領域では、アウタ部３ｂのように、複数のリード３の間が空間になっている領域と比較して、隣り合うリード３間の距離Ｄ１を近づけることによるノイズ影響が小さい。したがって、アウタ部３ｂにおける距離Ｄ２を十分に大きくすることができれば、距離Ｄ４は短くしても良い。
また、図２０に示すように、リード３ＡＳ、３ＶＤ、３ＶＳのボンディング部ＢＤを延ばす場合には、平面視において、封止体４の各辺のうち、リード３ＡＳ、３ＶＤ、３ＶＳが配置されている辺Ｓ１の垂直二等分線である仮想線ＣＬに向かって延びるように配置することが好ましい。これにより、図２０に示すように、仮想線ＣＬに対するワイヤ５の傾斜角度を近づけることができるので、上記実施の形態１で説明した封止工程において、樹脂を供給する際に複数のワイヤ５に加わる力を揃えることができる。この結果、一部のワイヤ５が局所的に変形し、ワイヤ５同士が接触することを抑制できる。
上記した相違点を除き、本実施の形態の半導体装置１Ｄの構造は、上記実施の形態１で説明した図８に示す半導体装置１Ｂと同様である。したがって、重複する説明は省略する。なお、図１９および図２０に示す半導体装置１Ｄは、リード３ＡＳ、３ＶＤ、３ＶＳの配列が、リード３ＡＳと吊りリード８の間にリード３ＮＣが配置されていない点において、図８に示す半導体装置１Ｂと同じレイアウトになっている。これは、ボンディング部ＢＤが延びる方向と仮想線ＣＬとの関係を、判り易くするためである。ただし、図１９および図２０に示すリード３ＡＳ、３ＶＤ、３ＶＳの配列は、一例であって、図３に示す半導体装置１、図７に示す半導体装置１Ａ、あるいは図９に示す半導体装置１Ｃと同様のレイアウトを適用することもできる。
例えば、図２１に示す半導体装置１Ｅは、リード３ＡＳ、３ＶＤ、３ＶＳの配列を、図３に示す半導体装置１、または図９に示す半導体装置１Ｃと同じレイアウトにした場合の変形例である。また、図２２に示す半導体装置１Ｆは、リード３ＡＳ、３ＶＤ、３ＶＳの配列を、図７に示す半導体装置１Ａと同じレイアウトにした場合の変形例である。
また、上記した本実施の形態の半導体装置１Ｄおよび変形例である半導体装置１Ｅ、１Ｆの製造方法は、上記実施の形態１で説明したワイヤボンディング工程において、アナログ回路と電気的に接続されるリード３ＡＳ、３ＶＤ、３ＶＳには、それぞれ複数のワイヤ５を接続する点で、上記実施の形態１と相違する。上記した相違点以外は、上記実施の形態１で説明した半導体装置の製造方法と同様なので、重複する説明は省略する。
＜その他の変形例＞
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態では、一つの半導体装置内に、一つの半導体チップを搭載した実施態様について説明した。しかし、図２３に示すように、複数の半導体チップ２Ａ、２Ｂを有する半導体装置１Ｇに適用することもできる。図２３は、図３に示す半導体装置に対する変形例である半導体装置を示す平面図である。図２３に示す例では、半導体チップ２Ａには、上記実施の形態１で図４を用いて説明したアナログ回路が形成されている。また、半導体チップ２Ｂには、図４に示す温度測定回路の動作を制御する、制御回路などのデジタル回路が形成されている。そして、半導体チップ２Ａ、２Ｂはダイパッド６の上面６ａ上に搭載され、それぞれ複数のリード３と電気的に接続されている。また、図２３に示す例では、半導体チップ２Ａと半導体チップ２Ｂは、ワイヤ５を介して電気的に接続されている。
半導体装置１Ｇのようにアナログ回路とデジタル回路をそれぞれ別の半導体チップ２Ａ、２Ｂに形成し、これらを電気的に接続することで、半導体チップ２Ａ、２Ｂの製造工程を効率化できる。
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ 半導体装置
２、２Ａ、２Ｂ 半導体チップ
２ａ 表面（上面、主面）
２ＡＰ 増幅回路
２ｂ 裏面（下面、主面）
２ｄ 角部
２ＴＳ 温度センサ回路
２ＶＩ 変圧回路
３、３ＡＳ、３ＶＤ、３ＶＳ、３ＮＣ、３ＤＴ リード（外部端子）
３ａ インナ部
３ｂ アウタ部
４ 封止体（樹脂体）
４ａ 上面
４ｂ 下面（裏面、実装面）
４ｃ 側面
４ｄ 角部
５ ワイヤ（導電性部材）
６ ダイパッド（チップ搭載部）
６ａ 上面
７ ダイボンド材（接着材）
８ 吊りリード
８ａ オフセット部
ＡＣ アナログ回路
ＢＤ ボンディング部（ボンディング領域）
ＣＬ 仮想線
Ｄ１、Ｄ２、Ｄ３、Ｄ４ 距離
Ｌ１、Ｌ２ 長さ
ＬＦ リードフレーム
ＬＦａ デバイス形成部
ＬＦｂ 枠部
ＭＴ 成形金型
ＭＴ１ 上型（第１金型）
ＭＴ１ａ、ＭＴ２ａ 金型面（クランプ面）
ＭＴ１ｂ、ＭＴ２ｂ キャビティ（凹部）
ＭＴ２ 下型（第２金型）
ＰＤ パッド（ボンディングパッド）
Ｓ１、Ｓ２、Ｓ３、Ｓ４ 辺（主辺）
ＳＤ 金属膜（外装めっき膜）
ＴＢ タイバー
Ｖｄ 電源電位供給経路
ＶＤ リード
Ｖｏｕｔ 信号伝送経路（信号出力経路）
Ｖｓ 基準電位供給経路

Claims (17)

  1. チップ搭載部と、
    主面、前記主面に形成されたアナログ回路、前記主面上に形成された複数の電極、および前記主面とは反対側の裏面を有し、前記チップ搭載部上に搭載された半導体チップと、
    平面視において、前記半導体チップに沿って配置された複数のリードと、
    前記複数の電極と前記複数のリードとをそれぞれ電気的に接続する複数のワイヤと、
    前記複数のリードのそれぞれのアウタ部が露出するように、前記チップ搭載部、前記複数のリードのそれぞれのインナ部、前記半導体チップおよび前記複数のワイヤを封止する封止体と、
    を含み、
    平面視において、前記複数のリードは、第１方向に沿って延びる前記封止体の第１の辺に沿って配置され、
    前記複数のリードには、前記半導体チップの前記アナログ回路と電気的に接続され、かつアナログ信号の伝送経路となる第１リードと、前記半導体チップと電気的に接続されない第２リードと、が含まれており、
    前記第１リードの両隣には、前記第２リードが配置されている、半導体装置。
  2. 請求項１において、
    前記複数のリードのそれぞれは、前記封止体の側面から、前記封止体の外側に向かって突出するように露出している、半導体装置。
  3. 請求項２において、
    前記複数のリードには、前記アナログ回路に電源電位を供給する第３リードが含まれており、
    前記第３リードの両隣には、前記第２リードが配置されている、半導体装置。
  4. 請求項３において、
    前記複数のリードのそれぞれは、平面視において、前記第１方向に沿って、等間隔で配置されている、半導体装置。
  5. 請求項１において、
    前記第１リードの両隣に配置される前記第２リードの一方は、前記チップ搭載部に接続されている、半導体装置。
  6. 請求項１において、
    前記封止体は、平面視において、四角形を成し、
    前記チップ搭載部には、平面視において、前記封止体の角部に向かって延び、かつ、前記半導体チップと電気的に接続されている吊りリードが接続され、
    前記吊りリードと前記第１リードとの間には、前記第２リードが配置されている、半導体装置。
  7. 請求項１において、
    一つの前記第１リードが、複数本のワイヤを介して前記半導体チップと電気的に接続されている、半導体装置。
  8. 請求項７において、
    前記第１リードは、
    前記封止体から露出するアウタ部と、
    前記複数のワイヤが接続されるボンディング部と、
    を有し、
    前記第１リードの前記ボンディング部の前記第１方向の幅は、前記第１リードの前記アウタ部の前記第１方向の幅よりも大きい、半導体装置。
  9. 請求項８において、
    前記第２リードの前記第１方向に直交する第２方向における長さは、前記第１リードの前記第２方向における長さよりも小さくなっており、
    前記第１リードの前記ボンディング部は、前記第２方向における前記第２リードの延長線に向かって延びている、半導体装置。
  10. 請求項８において、
    前記第１リードの前記ボンディング部は、平面視において前記第１の辺の垂直二等分線である仮想線に向かって延びている、半導体装置。
  11. 請求項３において、
    一つの前記第３リードが、複数本のワイヤを介して前記半導体チップと電気的に接続されている、半導体装置。
  12. 請求項１１において、
    前記第３リードは、
    前記封止体から露出する前記アウタ部と、
    前記複数のワイヤが接続されるボンディング部と、
    を有し、
    前記第３リードの前記ボンディング部の前記第１方向の幅は、前記第３リードの前記アウタ部の前記第１方向の幅よりも大きい、半導体装置。
  13. 請求項１２において、
    前記第２リードの前記第１方向に直交する第２方向における長さは、前記第３リードの前記第２方向における長さよりも小さくなっており、
    前記第３リードの前記ボンディング部は、前記第２方向における前記第２リードの延長線に向かって延びている、半導体装置。
  14. 請求項１２において、
    前記第３リードの前記ボンディング部は、平面視において前記第１の辺の垂直二等分線である仮想線に向かって延びている、半導体装置。
  15. チップ搭載部と、
    主面、前記主面に形成されたアナログ回路、前記主面上に形成された複数の電極、および前記主面とは反対側の裏面を有し、前記チップ搭載部上に搭載された半導体チップと、
    平面視において、前記半導体チップの周囲に配置された複数のリードと、
    前記複数の電極と前記複数のリードとをそれぞれ電気的に接続する複数のワイヤと、
    前記複数のリードのそれぞれのアウタ部が露出するように、前記チップ搭載部、前記複数のリードのそれぞれのインナ部、前記半導体チップおよび前記複数のワイヤを封止する封止体と、
    を含み、
    平面視において、前記複数のリードは、前記封止体の第１の辺に沿って配置され、
    前記複数のリードには、前記半導体チップの前記アナログ回路に電源電位を供給する第１リードと、前記半導体チップと電気的に接続されない第２リードと、が含まれており、
    前記第１リードの両隣には、前記第２リードが配置されている、半導体装置。
  16. チップ搭載部、および平面視において前記チップ搭載部の周囲に配置された複数のリードを有するリードフレームを準備する工程と、
    主面、前記主面に形成されたアナログ回路、前記主面上に形成された複数の電極、および前記主面とは反対側の裏面を有する半導体チップを、前記チップ搭載部上に搭載する工程と、
    前記複数の電極と前記複数のリードとを複数のワイヤを介してそれぞれ電気的に接続する工程と、
    前記複数のリードのそれぞれのアウタ部が露出するように、前記チップ搭載部、前記複数のリードのそれぞれのインナ部、前記半導体チップおよび前記複数のワイヤを封止する封止体を形成する工程と、
    を含み、
    平面視において、前記複数のリードは、前記封止体の第１の辺に沿って配置され、
    前記複数のリードには、前記半導体チップの前記アナログ回路に電源電位を供給する第１リードと、前記半導体チップと電気的に接続されない第２リードと、が含まれており、
    前記第１リードの両隣には、前記第２リードが配置されている、半導体装置の製造方法。
  17. 請求項１６において、
    前記封止体を形成する工程には、
    成形金型で前記リードフレームを挟んだ状態で、前記成形金型内に軟化した樹脂を圧入する工程と、
    前記樹脂を硬化させる工程と、
    が含まれている、半導体装置の製造方法。
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