JP2013120768A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2013120768A
JP2013120768A JP2011266646A JP2011266646A JP2013120768A JP 2013120768 A JP2013120768 A JP 2013120768A JP 2011266646 A JP2011266646 A JP 2011266646A JP 2011266646 A JP2011266646 A JP 2011266646A JP 2013120768 A JP2013120768 A JP 2013120768A
Authority
JP
Japan
Prior art keywords
leads
lead
suspension
die pad
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011266646A
Other languages
English (en)
Inventor
Akihiko Iwatani
昭彦 岩谷
Chikako Imura
智香子 井村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2011266646A priority Critical patent/JP2013120768A/ja
Publication of JP2013120768A publication Critical patent/JP2013120768A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】半導体装置の組み立てにおけるリードフレームの変形を抑制する。
【解決手段】リードフレーム８のダイパッド８ｄを支持する４本の吊りリード８ｅのそれぞれが途中で分断されていることにより、ＱＦＰの組み立ての樹脂モールド工程で、樹脂供給時に樹脂成形金型によってクランプされた際に発生するクランプ力の伝播が、吊りリード８ｅの途中で途切れることで、ダイパッド８ｄまで伝播されることはなく、これにより、樹脂モールド時の金型クランプによるタブシフト（リードフレーム８の変形）を抑制できる。
【選択図】図６

Description

本発明は、半導体装置の製造技術に関し、特に、吊りリードを有するリードフレームを用いて組み立てられる半導体装置に適用して有効な技術に関する。
半導体装置（ＱＦＰ）用リードフレームの構造とこのリードフレームを用いた半導体装置の組み立て手順が、例えば特開平７−９４６５４号公報（特許文献１）に開示されている。
特開平７−９４６５４号公報
例えばＱＦＰ（Quad Flat Package)型の半導体装置の樹脂モールド工程では、リードフレームの吊りリードと、インナリードとアウタリードとの境界を跨るタイバーとを樹脂成形金型（以降、単に成形金型ともいう）でクランプした状態で、この成形金型をクランプすることで規定されるキャビティ内に樹脂を供給している。
本願発明者は、この樹脂モールド工程において、成形金型のクランプ面とリードフレームのクランプ面との間から樹脂が漏れないようにするために、成形金型のクランプ圧力を比較的高くした。この結果、リードフレームに高い圧力が加わり、インナリードおよび吊りリードのそれぞれに変形（撓み）が生じた。
なお、吊りリードが変形すると、この吊りリードと一体に形成されたダイパッド（タブ、チップ搭載部）が、キャビティ内における所定の位置からずれてしまう。
この結果、キャビティ内に供給される樹脂の流動性が不均一となる、あるいはＱＦＰ型の半導体装置のように、ワイヤを介して半導体チップとインナリードとを電気的に接続するような半導体装置の場合は、このモールド工程により形成される封止体からワイヤの一部が露出する、あるいはワイヤが断線するというような課題が発生する。
本発明の目的は、リードフレームの変形を抑制することができる技術を提供することにある。
本願発明のその他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される課題を解決するための手段のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置の製造方法は、（ａ）ダイパッドと、複数のリードと、タイバーと、ダイパッドを支持する第１部分及びタイバーと一体に形成された第２部分を備えた複数の吊りリードと、複数のリード及び複数の吊りリードの第２部分に接合された絶縁性テープとを有するリードフレームを準備する工程、（ｂ）半導体チップをダイパッド上に搭載する工程、を有する。さらに（ｃ）半導体チップの電極パッドとリードとをワイヤを介して電気的に接続する工程、（ｄ）半導体チップ及び複数のワイヤを樹脂で封止する工程、（ｅ）封止体から露出する複数のリードのそれぞれをリードフレームから切り離す工程、を有する。ここで、（ａ）工程では、複数の吊りリードのそれぞれにおける第１部分と第２部分とが分断されて成るリードフレームを準備し、（ｄ）工程では、樹脂成形金型の第１金型と第２金型とによってリードフレームの少なくともタイバーをクランプした状態で樹脂モールドを行う。
また、代表的な他の実施の形態による半導体装置の製造方法は、（ａ）ダイパッドと、複数のリードと、タイバーと、タイバーと一体に形成され、ダイパッドを支持する複数の吊りリードとを有するリードフレームを準備する工程、（ｂ）半導体チップをダイパッド上に搭載する工程、（ｃ）半導体チップの電極パッドとリードとをワイヤを介して電気的に接続する工程、を有する。さらに（ｄ）半導体チップ及び複数のワイヤを樹脂で封止する工程、（ｅ）封止体から露出する複数のリードのそれぞれをリードフレームから切り離す工程、を有する。ここで、（ａ）工程では、複数の吊りリードのそれぞれに緩衝部が形成され、かつ緩衝部における吊りリードの幅方向の中心が、平面視において蛇行して成るリードフレームを準備し、（ｄ）工程では、樹脂成形金型の第１金型と第２金型とによってリードフレームの少なくともタイバーをクランプした状態で樹脂モールドを行う。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
リードフレームの変形を抑制することができる。
本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図１の半導体装置の組み立て手順の一例を示す製造フロー図である。 図１の半導体装置の組み立てで用いられるリードフレームの構造の一例を示す部分平面図である。 図５のリードフレームにおける２つのデバイス領域の構造の一例を示す部分平面図である。 図６のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図である。 図１の半導体装置の組み立てにおけるダイボンディング後の構造の一例を示す部分平面図である。 図８のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図である。 図１の半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す部分平面図である。 図１０のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図である。 図１の半導体装置の組み立てにおける樹脂モールド後の構造の一例を示す部分透過平面図である。 図１２のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図である。 図１２の樹脂モールドにおける金型クランプ時の構造の一例を示す部分断面図である。 図１の半導体装置の組み立てにおけるリード切断・成形後の構造の一例を示す部分透過平面図である。 図１５のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図である。 図１の半導体装置の組み立てにおける吊りリード切断後の構造の一例を示す部分透過平面図である。 本発明の実施の形態２の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１８のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１８のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図１８の半導体装置の吊りリードの構造を示す拡大部分平面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲等についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図、図２は図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３は図１のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
まず、本実施の形態１の半導体装置の構造について説明する。
図１〜図３に示す本実施の形態１の半導体装置は、複数のリード８ａのうち、外部端子となる複数のアウタリード８ｃが、封止体４の４つの側面４ａのそれぞれから突出した樹脂封止型のものであり、ここでは、それぞれのアウタリード８ｃがガルウィング状に曲げ成形されたＱＦＰ６を一例として取り上げて説明する。
前記ＱＦＰ６の詳細構成について説明すると、図１に示す平面形状が略四角形の板状のチップ搭載部であるダイパッド８ｄ（タブともいう）と、ダイパッド８ｄを支持する（ダイパッド８ｄと連結する）複数の吊りリード８ｅと、ダイパッド８ｄの周囲に配置され、かつ複数の吊りリード８ｅのうちの互いに隣り合う吊りリード８ｅ間に配置された複数のインナリード８ｂと、インナリード８ｂと一体で繋がり、外部端子となる複数のアウタリード８ｃとを有している。
また、ＱＦＰ６では、図１〜図３に示すように、ダイパッド８ｄの上面（チップ搭載面）８ｄａにダイボンド材２を介して半導体チップ１がフェイスアップ状態で搭載されている。
すなわち、半導体チップ１は、図２及び図３に示すように表面（主面）１ａと、表面１ａとは反対側の裏面１ｂとを有し、その裏面１ｂがダイパッド８ｄの上面８ｄａと対向するようにダイパッド８ｄ上に搭載されている。さらに、半導体チップ１は、その表面１ａに複数の電極パッド（ボンディングパッド）１ｃとともに半導体素子（回路素子）が形成されており、複数の電極パッド１ｃは、前記半導体素子と電気的に接続されている。
また、半導体チップ１ではその平面視が四角形の表面１ａの四辺それぞれに沿って複数の電極パッド１ｃが形成されており、さらに表面１ａの四辺それぞれの周囲に複数のインナリード（リード８ａ）８ｂが配置されている。
これにより、半導体チップ１の複数の電極パッド１ｃと、これらの電極パッド１ｃに対応するインナリード８ｂとが、それぞれワイヤ５によって電気的に接続されている。
また、各インナリード８ｂと繋がる複数のアウタリード８ｃは、封止体４の４つの側面４ａから突出してそれぞれガルウィング状に曲げ成形されている。
また、ＱＦＰ６では、半導体チップ１が搭載されたダイパッド８ｄの上面８ｄａは、半導体チップ１の裏面１ｂより大きくなっており、したがって、本実施の形態１のＱＦＰ６は、所謂大タブ構造である。
さらに、ダイパッド８ｄは、図２及び図３に示すように封止体４の内部に埋め込まれており、したがって、ＱＦＰ６は、ダイパッド８ｄの下面８ｄｂが封止体４から露出していない、所謂タブ埋め込み型の半導体装置である。
また、本実施の形態１のＱＦＰ６では、各インナリード８ｂと各吊りリード８ｅに接合する樹脂性テープ（絶縁性テープ）３が設けられている。この樹脂性テープ３は、枠状に形成されており、各インナリード８ｂと各吊りリード８ｅのそれぞれの上面に貼り付けられている。なお、樹脂性テープ３は、リード固定テープであり、ＱＦＰ６の組み立て段階（例えば、後述するワイヤボンディング工程等）における各インナリード８ｂのばたつきや変形を防止または抑制するものである。
また、本実施の形態１のＱＦＰ６では、ダイパッド８ｄの角部から封止体４の角部に向けて延在する４本の吊りリード８ｅが設けられている。ただし、それぞれの吊りリード８ｅは、ダイパッド８ｄ側に位置してダイパッド８ｄに繋がる第１部分８ｆと、封止体４の角部側（パッケージ角部側）に位置する第２部分８ｇとを有しており、この第１部分８ｆと第２部分８ｇとが分断されている。すなわち、第１部分８ｆと第２部分８ｇは完全に分断されており、繋がっていない。
なお、各吊りリード８ｅのダイパッド８ｄを支持する第１部分８ｆのそれぞれには、折り曲げ加工が施されており、折り曲げ部８ｅａが形成されている。これにより、ダイパッド８ｄの高さが吊りリード８ｅ及び各インナリード８ｂの高さより低い位置となっている。所謂タブ下げ加工が施されている。さらに、４本の吊りリード８ｅのそれぞれの第１部分８ｆには、前述の樹脂性テープ３が折り曲げ部８ｅａより外側の位置に貼り付けられている。
また、吊りリード８ｅの第２部分８ｇは、封止体４の角部付近で２方向に分岐した分岐部８ｅｂを有している。
ここで、半導体チップ１は、例えばシリコン（Ｓｉ）から成る。また、インナリード８ｂとアウタリード８ｃから成る複数のリード８ａ、ダイパッド８ｄ、及びそれぞれ第１部分８ｆと第２部分８ｇを有する４本の吊りリード８ｅは、例えば銅（Ｃｕ）等の金属から成る。さらに、ワイヤ５は、例えば金（Ａｕ）または銅（Ｃｕ）から成る。また、封止体４は、例えばエポキシ系の熱硬化性樹脂から成る。
また、樹脂性テープ３は、例えば耐熱性の高い絶縁性のテープ材等から成る。ただし、樹脂性テープ３は、銅等の金属性のリード８ａや吊りリード８ｅに比べて剛性は低い。
次に、本実施の形態１のＱＦＰ（半導体装置）６の製造方法（組み立て手順）を、図４の製造フローに沿って説明する。
図４は図１の半導体装置の組み立て手順の一例を示す製造フロー図、図５は図１の半導体装置の組み立てで用いられるリードフレームの構造の一例を示す部分平面図、図６は図５のリードフレームにおける２つのデバイス領域の構造の一例を示す部分平面図、図７は図６のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図である。また、図８は図１の半導体装置の組み立てにおけるダイボンディング後の構造の一例を示す部分平面図、図９は図８のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図、図１０は図１の半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す部分平面図、図１１は図１０のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図である。さらに、図１２は図１の半導体装置の組み立てにおける樹脂モールド後の構造の一例を示す部分透過平面図、図１３は図１２のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図、図１４は図１２の樹脂モールドにおける金型クランプ時の構造の一例を示す部分断面図である。また、図１５は図１の半導体装置の組み立てにおけるリード切断・成形後の構造の一例を示す部分透過平面図、図１６は図１５のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図、図１７は図１の半導体装置の組み立てにおける吊りリード切断後の構造の一例を示す部分透過平面図である。
まず、図４のステップＳ１に示す「リードフレーム準備」を行う。ここでは、図５に示すようなデバイス領域８ｉが複数連なって形成された薄板状のリードフレーム８を準備する。なお、デバイス領域８ｉは、１つのＱＦＰ６が形成される領域であり、本実施の形態１では、便宜上、図６に示すような２つのデバイス領域８ｉを示す図を用いながらＱＦＰ６の組み立てについて説明する。
図６及び図７に示すように、１つのデバイス領域８ｉには、１つのダイパッド（チップ搭載部）８ｄと、このダイパッド８ｄを支持する４本の吊りリード８ｅ（第１部分８ｆ及び第２部分８ｇ）と、ダイパッド８ｄの周囲に配置され、かつ複数の吊りリード８ｅのうちの互いに隣り合う吊りリード８ｅ間に配置された複数のインナリード８ｂと、インナリード８ｂと一体に形成された複数のアウタリード８ｃとが形成されている。
また、各デバイス領域８ｉは、図６に示すように枠部８ｊによって囲まれており、複数のアウタリード８ｃや複数の吊りリード８ｅは枠部８ｊによって支持されている。
さらに、複数のインナリード８ｂは、それぞれタイバー８ｋにも繋がっている（支持されている）。タイバー８ｋは、樹脂モールド時の樹脂の流出を阻止するものでもある。
また、それぞれの吊りリード８ｅは、ダイパッド８ｄ側に位置してダイパッド８ｄに繋がる第１部分８ｆと、封止体４の角部側に位置する第２部分８ｇとを有しており、この第１部分８ｆと第２部分８ｇとは分断されている。すなわち、第１部分８ｆと第２部分８ｇは完全に分断されており、繋がっていない。
なお、各吊りリード８ｅのダイパッド８ｄを支持する第１部分８ｆのそれぞれには、折り曲げ加工が施されており、折り曲げ部８ｅａが形成されている。これにより、ダイパッド８ｄの高さが吊りリード８ｅ及び各インナリード８ｂの高さより低い位置となっている。また、各インナリード８ｂの上面と、４本の吊りリード８ｅのそれぞれの第１部分８ｆの上面とには、枠状の樹脂性テープ（絶縁性テープ）３が貼り付けられている。
したがって、ダイパッド８ｄは、４本の吊りリード８ｅのそれぞれの第１部分８ｆと、樹脂性テープ３を介して複数のインナリード８ｂに支持されている。
また、吊りリード８ｅの第２部分８ｇは、ダイパッド８ｄと反対側の端部付近で２方向に分岐した分岐部８ｅｂを有しており、分岐した２本の分岐部８ｅｂのそれぞれは、タイバー８ｋ及び枠部８ｊに繋がっている（支持されている）。
なお、リードフレーム８は、例えば銅（Ｃｕ）等の金属から成る。また、樹脂性テープ３は、例えば耐熱性の高い絶縁性のテープ材等から成り、樹脂性テープ３の剛性は、銅等の金属性のリード８ａや吊りリード８ｅに比べて低い。
まず、前述のような複数のデバイス領域８ｉを有する薄板状のリードフレーム８を準備する。
その後、図４のステップＳ２に示す「ダイシング」を行う。ここでは、図示しない半導体ウエハを個片化して複数の良品の半導体チップ１を取得する。
その後、図４のステップＳ３に示す「ダイボンディング」を行う。このダイボンド工程では、図８及び図９に示すように、半導体チップ１をダイパッド８ｄの上面８ｄａ上にダイボンド材２を介して搭載する。半導体チップ１は、表面１ａとその反対側の裏面１ｂとを有しており、表面１ａには複数の電極パッド１ｃが形成されている。そこで、半導体チップ１の表面１ａが上方に向くようにフェイスアップ状態で搭載する。つまり、ダイパッド８ｄの上面８ｄａに、表面１ａを上方に向けて（ダイパッド８ｄの上面８ｄａと半導体チップ１の裏面１ｂが対向するように）半導体チップ１をダイボンド材２を介して搭載する。
その後、図４のステップＳ４に示す「ワイヤボンディング」を行う。このワイヤボンディング工程では、図１０及び図１１に示すように、半導体チップ１の複数の電極パッド１ｃと複数のインナリード８ｂ（リード８ａ）とを、それぞれ複数のワイヤ５を介して電気的に接続する。
その後、図４のステップＳ５に示す「樹脂モールド」を行う。この樹脂モールド工程では、例えばエポキシ系の熱硬化性樹脂（封止用樹脂）を用いて、図１２及び図１３に示すように個片モールド方式によって封止体４を形成する。その際、複数のリード８ａのそれぞれの一部（ここでは、複数のアウタリード８ｃ）が封止体４の側面４ａから露出するように、半導体チップ１及び複数のワイヤ５を樹脂で封止する。
樹脂モールド時には、まず、図１４に示すように、ワイヤボンディング完了後のリードフレーム８をモールド金型（樹脂成形金型）７の下型（第２金型）７ｂ上に、図１０に示すリードフレーム８のタイバー８ｋの内側の領域が図１４のキャビティ７ｃに対応するように配置し、その後、上型（第１金型）７ａと下型７ｂとを閉じて金型クランプを行う。この時、金型クランプでは、リードフレーム８のタイバー８ｋと、複数のアウタリード８ｃのそれぞれの一部と、４本の吊りリード８ｅの分岐部８ｅｂのそれぞれの一部が、上型７ａと下型７ｂによってクランプされる。
上型７ａと下型７ｂによるクランプが行われると、図１４に示す圧縮力Ｐがタイバー８ｋを介して歪み力Ｑとなって、このタイバー８ｋに繋がる図１２に示す４本の各吊りリード８ｅやそれぞれのインナリード８ｂに伝わる。その際、モールド金型７のクランプ面とリードフレーム８のクランプ面との間から樹脂が漏れないようにするために、モールド金型７のクランプ圧力は比較的高く設定しており、これにより、リードフレーム８に高い圧力が加わり、４本の各吊りリード８ｅやそれぞれのインナリード８ｂに歪み力Ｑが伝わる。
しかしながら本実施の形態１のＱＦＰ６では、吊りリード８ｅがダイパッド８ｄ側の第１部分８ｆと、パッケージ角部側の第２部分８ｇとで分断されているため、前述の歪み力Ｑが第２部分８ｇから第１部分８ｆに伝わることはない。すなわち、歪み力Ｑが吊りリード８ｅを介してダイパッド８ｄに伝わることはない。
さらに、各インナリード８ｂもそれぞれのダイパッド８ｄ側の先端は、ダイパッド８ｄに接触することなく終端している。
なお、本実施の形態１のＱＦＰ６では、各インナリード８ｂは樹脂性テープ３を介して各吊りリード８ｅのそれぞれの第１部分８ｆと繋がった状態となっている。しかしながら、樹脂性テープ３を介しての繋がりであって、各インナリード８ｂとダイパッド８ｄとは金属体として繋がっている状態ではない。さらに、樹脂性テープ３は、各リード８ａや吊りリード８ｅ等の金属より剛性の低い樹脂性であるため、インナリード８ｂから樹脂性テープ３を介してダイパッド８ｄに伝わる歪み力Ｑは、比較的小さな力である。
したがって、金型クランプによるタブシフト、すなわちリードフレーム８の変形を抑制することができる。
その後、金型クランプ状態で、キャビティ７ｃに封止用樹脂を供給し、封止体４を形成する。すなわち、封止体４によってダイパッド８ｄ、半導体チップ１、複数のインナリード８ｂ、４本の吊りリード８ｅ及び複数のワイヤ５を封止する。また、封止体４の各側面４ａからは複数のアウタリード８ｃが突出した状態となり、モールド工程を完了する。
その後、図４のステップＳ６の「めっき」を行う。めっき工程では、封止体４から突出した複数のアウタリード８ｃに、例えば錫−ビスマス系等の外装めっきを施す。
その後、図４のステップＳ７に示す「マーク」を行う。マーク工程では、封止体４の表面に、例えばレーザ等を用いてＱＦＰ６の製造履歴等をマーキングする。
その後、図４のステップＳ８に示す「リード切断・成形」を行う。リード切断・成形工程では、図１５及び図１６に示すように、封止体４から露出する複数のアウタリード８ｃを連結しているタイバー８ｋを切断して隣り合うアウタリード８ｃ同士を分離するとともに、複数のアウタリード８ｃをリードフレーム８の枠部８ｊから切り離し、さらに分離された複数のアウタリード８ｃをガルウィング状に曲げ成形する。
このリード切断・成形の完了により、リードフレーム８では、吊りリード８ｅの分岐部８ｅｂのみが枠部８ｊによって支持された状態となる。
その後、図４のステップＳ９に示す「吊りリード切断」を行う。この吊りリード切断工程では、図１７に示すように、４本の吊りリード８ｅのそれぞれの分岐部８ｅｂを封止体４の近傍で切断し、リードフレーム８の枠部８ｊから切り離す。これにより、パッケージ個片化の完了となる。
このように、吊りリード８ｅの切断を組み立ての一番最後の工程として、リードフレーム８によって支持した状態で各工程を流すことにより、リードフレーム８から個片化して１つずつ各工程を処理する場合に比べて、複数のデバイス領域８ｉに対して同時に同じ工程（例えば、マーク工程やリード切断・成形）を処理することができ、製造工程時間を短縮することができる。
その後、ＱＦＰ６のテスト（選別）を行う。テスト（選別）工程では、組み立てられたＱＦＰ６の電気的特性テストを行い、良品と不良品の選別を行う。
その後、ＱＦＰ６の外観検査を行って、ＱＦＰ６の組み立て完了となる。
本実施の形態１のＱＦＰ６の組み立てによれば、この組み立てで用いられるリードフレーム８において、吊りリード８ｅのダイパッド８ｄ側の第１部分８ｆと、パッケージ角部側の第２部分８ｇとが分断されていることにより、樹脂モールド工程で、樹脂供給時にモールド金型７によってクランプされた際に発生するクランプ力が、吊りリード８ｅが分断されているため、ダイパッド８ｄには伝播されない。すなわち、タブシフト（リードフレームの変形）を抑制することができる。
また、タブシフトを抑制できるため、樹脂モールド時にキャビティ７ｃ内に供給される樹脂の流動性の均一性を高めることができる。
さらに、樹脂モールド時の樹脂の流動性の均一性を高めることができるため、封止体４からワイヤ５の一部が露出するという不具合の発生を低減できる。
また、樹脂モールド時の樹脂の流動性の均一性を高めることができるため、樹脂モールド時にワイヤ５が断線するという不具合の発生を低減できる。これにより、ＱＦＰ６の品質及び信頼性の向上化を図ることができる。
（実施の形態２）
図１８は本発明の実施の形態２の半導体装置の構造の一例を封止体を透過して示す平面図、図１９は図１８のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２０は図１８のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図２１は図１８の半導体装置の吊りリードの構造を示す拡大部分平面図である。
本実施の形態２の半導体装置（ＱＦＰ９）は、実施の形態１のＱＦＰ６と同様のＱＦＰ型の半導体装置であり、実施の形態１のＱＦＰ６との相違点は、ダイパッド８ｄを支持する４本の吊りリード８ｅのそれぞれに緩衝部８ｈが形成されていることである。すなわち、図１８及び図１９に示す本実施の形態２のＱＦＰ９では、その組み立て時に、リードフレーム８の吊りリード８ｅに図１４に示すような歪み力Ｑが作用した際に、この歪み力Ｑを緩和させる緩衝部８ｈがそれぞれの吊りリード８ｅに形成されている。
なお、図１８及び図２０に示すように、緩衝部８ｈは、吊りリード８ｅにおける樹脂性テープ３との接合箇所と、パッケージ角部との間の領域に形成されており、図２１に示すように緩衝部８ｈにおける吊りリード８ｅの幅方向の中心が、平面視において蛇行して成る形状である。
つまり、吊りリード８ｅの緩衝部８ｈにおいて、吊りリード８ｅの幅方向の中心を経由する吊りリード８ｅの中心線８ｈａが、平面視において蛇行したリード形状（蛇行パターン）となっている。
このように緩衝部８ｈにおける吊りリード８ｅの平面視の形状を蛇行させることにより、ＱＦＰ９の組み立て時に、リードフレーム８の吊りリード８ｅに前述のような歪み力Ｑが作用した際に、蛇行形状（蛇行パターン）の緩衝部８ｈによって歪み力Ｑを緩和させることができる。すなわち、吊りリード８ｅの途中の形状を蛇行形状とすることで、吊りリード８ｅ上を進行しようとする歪み力Ｑを緩衝部８ｈで和らげることができる。
さらに、緩衝部８ｈにおける吊りリード８ｅの幅を、緩衝部８ｈ以外の部分における吊りリード８ｅの幅より狭くすることにより、緩衝部８ｈのリードを細くすることで、緩衝部８ｈにおける歪み力Ｑをさらに和らげることができ、緩衝部８ｈでの歪み力Ｑの緩和効果をさらに高めることができる。
本実施の形態２のＱＦＰ９のその他の構造については、実施の形態１のＱＦＰ６と同様であるため、その重複説明は省略する。
なお、図１８に示す本実施の形態２のＱＦＰ９は、インナリード８ｂの先端のばたつきを抑制するリード固定用の枠状の樹脂性テープ３が、各インナリード８ｂの先端部と吊りリード８ｅとに貼り付けられているものであるが、それぞれのリード先端部がばたつかないようなインナリード８ｂであれば（各インナリード８ｂがその先端部がばたつかないような剛性を有していれば）、樹脂性テープ３は貼り付けられていなくてもよい。
この場合、緩衝部８ｈは、それぞれの吊りリード８ｅの折り曲げ部８ｅａからパッケージ角部の間の領域で、何れかの位置に形成されていればよい。
次に、本実施の形態２のＱＦＰ９の組み立てについては、樹脂モールド工程を有する実施の形態１のＱＦＰ６の組み立てと同様である。すなわち、樹脂モールド工程において、リードフレーム８のタイバー８ｋと、複数のアウタリード８ｃのそれぞれの一部と、４本の吊りリード８ｅの分岐部８ｅｂのそれぞれの一部を、図１４に示すモールド金型７の上型７ａと下型７ｂによってクランプした状態でキャビティ７ｃに封止用樹脂を供給して封止体４を形成する。
その際、上型７ａと下型７ｂによるクランプが行われると、図１４に示す圧縮力Ｐがタイバー８ｋを介して歪み力Ｑとなって、このタイバー８ｋに繋がる４本の各吊りリード８ｅやそれぞれのインナリード８ｂに伝わるが、各吊りリード８ｅに緩衝部８ｈが形成されているため、本実施の形態２のＱＦＰ９の組み立てにおいても、吊りリード８ｅを介してダイパッド８ｄに伝わる前述の歪み力Ｑを低減することができる。
なお、本実施の形態２のＱＦＰ９の樹脂モールド工程以外の組み立て工程については、実施の形態１のＱＦＰ６の組み立てと同じであるため、その重複説明は省略する。
本実施の形態２のＱＦＰ９の組み立てによれば、この組み立てで用いられるリードフレーム８において、それぞれの吊りリード８ｅに、蛇行パターンから成る緩衝部８ｈが形成されたことにより、樹脂モールド工程での金型クランプ時にリードフレーム８に付与される歪み力Ｑを、緩衝部８ｈによって緩和させることができ、本実施の形態２においても金型クランプによるタブシフト、すなわちリードフレーム８の変形を抑制することができる。
なお、本実施の形態２のＱＦＰ９の組み立てによって得られるその他の効果については、実施の形態１のＱＦＰ６の組み立てによって得られる効果と同じであるため、その重複説明は省略する。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
（変形例１）
例えば、前記実施の形態１，２では、半導体装置（ＱＦＰ６，９）のダイパッド８ｄの上面８ｄａの大きさが半導体チップ１の裏面１ｂより大きな大タブ構造の場合を取り上げて説明したが、前記半導体装置は、ダイパッド８ｄの上面８ｄａの大きさが半導体チップ１の裏面１ｂの大きさよりも小さい、所謂、小タブ構造のものであってもよい。
（変形例２）
また、前記実施の形態１，２では、半導体装置（ＱＦＰ６，９）の吊りリード８ｅの端部（ダイパッド８ｄと繋がる端部とは反対側の端部）が、分岐部８ｅｂとして分岐したリード形状であったが、吊りリード８ｅは途中で分岐することなく、封止体４の角部に向かって延在する構造であってもよい。
（変形例３）
また、前記実施の形態１，２では、モールド金型７の上型７ａが第１金型で、下型７ｂが第２金型の場合について説明したが、下型７ｂが第１金型で、上型７ａが第２金型であってもよい。
本発明は、リードフレームを用いた半導体装置の組み立てに利用可能である。
１ 半導体チップ
１ａ 表面（主面）
１ｂ 裏面
１ｃ 電極パッド
２ ダイボンド材
３ 樹脂性テープ（絶縁性テープ）
４ 封止体
４ａ 側面
５ ワイヤ
６ ＱＦＰ（半導体装置）
７ モールド金型（樹脂成形金型）
７ａ 上型（金型）
７ｂ 下型（金型）
７ｃ キャビティ
８ リードフレーム
８ａ リード
８ｂ インナリード
８ｃ アウタリード（一部）
８ｄ ダイパッド
８ｄａ 上面
８ｄｂ 下面
８ｅ 吊りリード
８ｅａ 折り曲げ部
８ｅｂ 分岐部
８ｆ 第１部分
８ｇ 第２部分
８ｈ 緩衝部
８ｈａ 中心線
８ｉ デバイス領域
８ｊ 枠部
８ｋ タイバー
９ ＱＦＰ（半導体装置）

Claims (5)

  1. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）上面、及び前記上面とは反対側の下面を有するダイパッドと、前記ダイパッドの周囲に配置された複数のリードと、隣り合う前記リード同士を連結するタイバーと、前記ダイパッドを支持する第１部分及び前記タイバーと一体に形成された第２部分をそれぞれに備えた複数の吊りリードと、前記複数のリード及び前記複数の吊りリードの前記第２部分に接合された絶縁性テープとを有するリードフレームを準備する工程；
    （ｂ）主面、前記主面に形成された複数の電極パッド、及び前記主面とは反対側の裏面を有する半導体チップを、前記ダイパッドの前記上面上に搭載する工程；
    （ｃ）前記半導体チップの前記複数の電極パッドと前記複数のリードとを、複数のワイヤを介してそれぞれ電気的に接続する工程；
    （ｄ）前記複数のリードのそれぞれの一部が封止体から露出するように、前記半導体チップ及び前記複数のワイヤを樹脂で封止する工程；
    （ｅ）前記封止体から露出する前記複数のリードのそれぞれを、前記リードフレームから切り離す工程；
    ここで、
    前記（ａ）工程では、前記複数の吊りリードのそれぞれにおける前記第１部分と前記第２部分とが分断されて成る前記リードフレームを準備し、
    前記（ｄ）工程では、樹脂成形金型の第１金型と第２金型とによって前記リードフレームの少なくとも前記タイバーをクランプした状態で樹脂モールドを行う。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記絶縁性テープは、樹脂性テープであることを特徴とする半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記（ａ）〜（ｄ）工程の後、前記（ｅ）工程において、前記複数のリードのそれぞれを前記リードフレームから切り離し、その後、前記複数の吊りリードのそれぞれを前記リードフレームから切り離すことを特徴とする半導体装置の製造方法。
  4. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）上面、及び前記上面とは反対側の下面を有するダイパッドと、前記ダイパッドの周囲に配置された複数のリードと、隣り合う前記リード同士を連結するタイバーと、前記タイバーと一体に形成され、かつ前記ダイパッドを支持する複数の吊りリードとを有するリードフレームを準備する工程；
    （ｂ）主面、前記主面に形成された複数の電極パッド、及び前記主面とは反対側の裏面を有する半導体チップを、前記ダイパッドの前記上面上に搭載する工程；
    （ｃ）前記半導体チップの前記複数の電極パッドと前記複数のリードとを、複数のワイヤを介してそれぞれ電気的に接続する工程；
    （ｄ）前記複数のリードのそれぞれの一部が封止体から露出するように、前記半導体チップ及び前記複数のワイヤを樹脂で封止する工程；
    （ｅ）前記封止体から露出する前記複数のリードのそれぞれを、前記リードフレームから切り離す工程；
    ここで、
    前記（ａ）工程では、前記複数の吊りリードのそれぞれに緩衝部が形成され、かつ前記緩衝部における前記吊りリードの幅方向の中心が、平面視において蛇行して成る前記リードフレームを準備し、
    前記（ｄ）工程では、樹脂成形金型の第１金型と第２金型とによって前記リードフレームの少なくとも前記タイバーをクランプした状態で樹脂モールドを行う。
  5. 請求項４に記載の半導体装置の製造方法において、
    前記緩衝部における前記吊りリードの幅は、前記緩衝部以外の部分における前記吊りリードの幅より狭いことを特徴とする半導体装置の製造方法。
JP2011266646A 2011-12-06 2011-12-06 半導体装置の製造方法 Pending JP2013120768A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011266646A JP2013120768A (ja) 2011-12-06 2011-12-06 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011266646A JP2013120768A (ja) 2011-12-06 2011-12-06 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2013120768A true JP2013120768A (ja) 2013-06-17

Family

ID=48773298

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011266646A Pending JP2013120768A (ja) 2011-12-06 2011-12-06 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2013120768A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170026204A (ko) 2015-08-28 2017-03-08 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170026204A (ko) 2015-08-28 2017-03-08 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
US9805981B2 (en) 2015-08-28 2017-10-31 Renesas Electronics Corporation Semiconductor device
US10020225B2 (en) 2015-08-28 2018-07-10 Renesas Electronics Corporation Method of manufacturing semiconductor device

Similar Documents

Publication Publication Date Title
US9385072B2 (en) Method of manufacturing semiconductor device and semiconductor device
US8148200B2 (en) Semiconductor device and manufacturing method of the same
TWI521658B (zh) 半導體裝置及其製造方法
US9076777B2 (en) Manufacturing method of semiconductor device and semiconductor device
JP2003124421A (ja) リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
JP5155644B2 (ja) 半導体装置
JP6357415B2 (ja) 半導体装置の製造方法
JP2012109435A (ja) 半導体装置の製造方法
JP5795277B2 (ja) 半導体装置の製造方法および半導体装置
JP2013120768A (ja) 半導体装置の製造方法
CN112670209B (zh) 一种加热治具及引线上芯片封装方法
JP2009231322A (ja) 半導体装置の製造方法
US10020225B2 (en) Method of manufacturing semiconductor device
JP6620037B2 (ja) 半導体パッケージ及びその製造方法
JP2014165425A (ja) 半導体装置および半導体装置の製造方法
JP2019075474A (ja) 半導体装置の製造方法
JP2007281380A (ja) 半導体素子およびその製造方法
JP2012190956A (ja) 半導体装置およびその製造方法
JP2009060010A (ja) 半導体装置の製造方法
JP2013008901A (ja) 半導体装置及びその製造方法
JP2006140329A (ja) 半導体装置の製造方法
JP2009176987A (ja) 半導体装置およびその製造方法
JP2009302591A (ja) 半導体装置