KR20170026204A - 반도체 장치 - Google Patents

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KR20170026204A
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KR
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leads
tape
attached
sealing member
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KR1020160107696A
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아끼히꼬 이와야
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치의 신뢰성을 향상시킨다.
반도체 장치 PKG1은, 복수의 리드 LD1로 이루어지는 리드 군 LDg1과, 복수의 리드 LD2로 이루어지는 리드 군 LDg2와, 리드 군 LDg1과 리드 군 LDg2 사이에 배치된 현수 리드 HL1을 갖고 있다. 또한, 반도체 장치 PKG1은, 복수의 리드 LD1 각각, 현수 리드 HL1 및 복수의 리드 LD2 중 일부에 부착된 테이프 TP1과, 복수의 리드 LD2에 부착된 테이프 TP2를 갖고 있다. 또한, 테이프 TP1은, 복수의 리드 LD1 각각에 부착된 리드 보유 지지부 TP11과, 현수 리드 HL1 및 복수의 리드 LD2 중 일부에 부착되고, 또한 리드 보유 지지부 TP11보다도 와이어 접합부로부터 먼 위치에 부착된 테이프 지지부 TP12를 갖고 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 예를 들어 반도체 칩과 복수의 리드가 복수의 와이어를 통해 접속된 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
일본 특허 공개 제2013-120768호 공보(특허문헌 1)나, 일본 특허 공개 제2009-44114호 공보(특허문헌 2)에는, 반도체 칩에 접속되는 복수의 리드의 와이어 접합 영역의 외측에, 프레임 형상(링 형상)의 테이프재가 부착된 구조가 기재되어 있다.
또한, 일본 특허 공개 제2010-278308호 공보(특허문헌 3)나, 일본 특허 공개 제2006-332241호 공보(특허문헌 4)에는, 리드에 부착되는 테이프가, 서로 분리된 복수의 부재로 구성되어 있는 구조가 기재되어 있다.
일본 특허 공개 제2013-120768호 공보 일본 특허 공개 제2009-44114호 공보 일본 특허 공개 제2010-278308호 공보 일본 특허 공개 제2006-332241호 공보
복수의 리드 및 리드의 이웃에 배치된 현수 리드에 걸쳐 테이프를 부착하여, 제조 공정 중에 있어서의 리드의 변형을 억제하는 기술이 있다. 특히, 와이어가 접속되는 와이어 접합부의 근방에 테이프를 부착하면, 와이어 접합부의 주변의 변형을 억제할 수 있다.
여기서, 상기한 리드의 변형을 방지하는 리드 변형 억제용 테이프의 취득 효율에 대해 검토한다. 프레임 형상으로 형성된 테이프를 1개 사용하는 경우와, 프레임 형상으로 형성되어 있지 않은 테이프(즉, 대략 직사각 형상의 테이프)를 복수 사용하는 경우를 비교하면, 취득 효율은 후자의 쪽이 높다.
그러나, 복수의 테이프를 사용하는 경우, 복수의 리드 각각에 대해 테이프를 확실하게 부착하기 위해서는, 각 테이프의 겹침(오버랩)을 방지하도록 할 필요가 있다. 각 테이프의 겹침을 방지하는 방법으로서, 복수의 테이프를 서로 이격시켜 리드에 부착하는 방법이 생각된다.
여기서, 각 리드에 접속되는 각 와이어의 길이를 짧게 하기 위해서는, 리드의 선단부에 와이어를 접속하는 것이 바람직하다. 이것으로부터, 와이어 접합부의 주변의 변형을 억제하기 위해서는, 각 리드 중, 상기 테이프도 각 리드의 선단부의 근방에 부착하는 것이 바람직하다.
그러나, 상기한 방법에서는, 복수의 테이프 중 적어도 하나를, 리드의 선단부, 즉, 와이어 접합부(접속점)로부터 이격된 위치에 부착해야 한다.
또한, 테이프끼리가 서로 겹치지 않도록 하기 위한 다른 방법으로서, 예를 들어 리드의 사이에 배치되는 현수 리드의 폭 또는 현수 리드의 일부의 폭을 크게 하여, 각 테이프의 단부를, 이 현수 리드 또는 현수 리드의 일부에 부착하는 방법도 생각된다. 그러나, 이 경우, 현수 리드의 폭이 커짐으로써, 반도체 장치의 소형화를 실현하는 것이 곤란해진다. 혹은, 1개의 반도체 장치 내에 배치할 수 있는 리드의 수를 증가시키는 것이 곤란해진다. 즉, 반도체 장치의 단위 면적당 단자 수가 저하되는 원인이 된다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
일 실시 형태에 의한 반도체 장치는, 복수의 제1 리드로 이루어지는 제1 리드 군과, 복수의 제2 리드로 이루어지는 제2 리드 군과, 상기 제1 리드 군과 상기 제2 리드 군의 사이에 배치된 제1 현수 리드를 갖고 있다. 또한, 상기 반도체 장치는, 상기 복수의 제1 리드의 각각, 상기 제1 현수 리드 및 상기 복수의 제2 리드 중 일부에 부착된 제1 테이프와, 상기 복수의 제2 리드에 부착된 제2 테이프를 갖고 있다. 또한, 상기 제1 테이프는, 상기 복수의 제1 리드의 각각에 부착된 제1 부분과, 상기 제1 현수 리드 및 상기 복수의 제2 리드 중 일부에 부착되고, 또한, 상기 제1 부분보다도 와이어 접합부로부터 먼 위치에 부착된 제2 부분을 갖고 있는 것이다.
상기 일 실시 형태에 따르면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 일 실시 형태의 반도체 장치의 상면도.
도 2는 도 1의 A-A선을 따른 단면도.
도 3은 도 1에 도시하는 밀봉체를 투시한 상태에서 반도체 장치의 내부 구조를 도시하는 투시 평면도이다.
도 4는 도 3에 도시하는 복수의 와이어 및 반도체 칩의 패드를 제거한 상태에서 도시하는 투시 평면도이다.
도 5는 도 3에 도시하는 복수의 현수 리드 중 1개의 주변을 확대하여 도시하는 확대 평면도.
도 6은 도 5에 도시하는 단부 리드의 주변을 더욱 확대하여 도시하는 확대 평면도.
도 7은 도 5에 도시하는 테이프의 반대측의 단부의 주변을 확대하여 도시하는 확대 평면도.
도 8은 도 1∼도 7을 사용하여 설명한 반도체 장치의 조립 공정의 플로우를 도시하는 설명도.
도 9는 도 8에 도시하는 기재 준비 공정에서 준비하는 리드 프레임을 도시하는 확대 평면도.
도 10은 도 9의 A-A선을 따른 단면에 있어서, 복수의 리드에 테이프를 부착하는 상태를 도시하는 확대 단면도.
도 11은 도 9의 B-B선을 따른 단면에 있어서, 복수의 리드에 테이프를 부착하는 상태를 도시하는 확대 단면도.
도 12는 도 9에 도시하는 리드 프레임의 다이 패드 상에 반도체 칩을 탑재한 상태를 도시하는 확대 평면도.
도 13은 도 12에 도시하는 반도체 칩과 복수의 리드를, 와이어를 통해 전기적으로 접속한 상태를 도시하는 확대 평면도.
도 14는 도 13에 도시하는 반도체 칩의 패드와 리드를, 와이어를 통해 전기적으로 접속한 상태를 도시하는 확대 단면도.
도 15는 도 13에 도시하는 복수의 디바이스 형성부의 각각에 반도체 칩을 밀봉하는 밀봉체를 형성한 상태를 도시하는 확대 평면도.
도 16은 도 15에 도시하는 복수의 리드의 노출면에 금속막을 형성하고, 각각 절단한 후, 성형한 상태를 도시하는 확대 평면도.
도 17은 도 16에 도시하는 현수 리드를 절단하여, 반도체 패키지를 취득한 상태를 도시하는 확대 평면도.
도 18은 도 4에 대한 변형예인 반도체 장치의 내부 구조를 도시하는 투시 평면도.
도 19는 도 18에 도시하는 반도체 장치의 확대 평면도.
도 20은 도 4에 대한 다른 변형예인 반도체 장치의 내부 구조를 도시하는 투시 평면도.
도 21은 도 20에 대한 변형예인 반도체 장치의 내부 구조를 도시하는 투시 평면도.
도 22는 도 20 또는 도 21에 도시하는 반도체 장치의 확대 평면도.
(본원에 있어서의 기재 형식·기본적 용어·용법의 설명)
본원에 있어서, 실시 형태의 기재는, 필요에 따라서, 편의상 복수의 섹션 등으로 나누어서 기재하지만, 특별히 그렇지 않은 취지를 명시한 경우를 제외하고, 이들은 서로 독립 별개의 것은 아니며, 기재의 전후를 불문하고, 단일의 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 또는 일부 또는 전부인 변형예 등이다. 또한, 원칙적으로, 마찬가지의 부분은 반복 설명을 생략한다. 또한, 실시 형태에 있어서의 각 구성 요소는, 특별히 그렇지 않은 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 필수인 것은 아니다.
마찬가지로 실시 형태 등의 기재에 있어서, 재료, 조성 등에 대해, 「A로 이루어지는 X」 등이라고 해도, 특별히 그렇지 않은 취지를 명시한 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, A 이외의 요소를 포함하는 것을 배제하는 것은 아니다. 예를 들어, 성분에 대해 말하면, 「A를 주요한 성분으로서 포함하는 X」 등의 의미이다. 예를 들어, 「실리콘 부재」 등이라고 해도, 순수한 실리콘에 한정되는 것이 아니라, SiGe(실리콘·게르마늄) 합금이나 그 밖의 실리콘을 주요한 성분으로 하는 다원 합금, 그 밖의 첨가물 등을 포함하는 부재도 포함하는 것인 것은 물론이다. 또한, 금 도금, Cu층, 니켈·도금 등이라고 해도, 그렇지 않은 취지를 특별히 명시한 경우를 제외하고, 순수한 것뿐만 아니라, 각각 금, Cu, 니켈 등을 주요한 성분으로 하는 부재를 포함하는 것으로 한다.
또한, 특정 수치, 수량으로 언급하였을 때에도, 특별히 그렇지 않은 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 그 특정 수치를 초과하는 수치여도 되고, 그 특정 수치 미만의 수치여도 된다.
또한, 실시 형태의 각 도면 중에 있어서, 동일 또는 마찬가지의 부분은 동일하거나 또는 유사한 기호 또는 참조 번호로 나타내고, 설명은 원칙적으로 반복하지 않는다.
또한, 첨부 도면에 있어서는, 오히려 번잡해지는 경우 또는 공극과의 구별이 명확한 경우에는, 단면이라도 해칭 등을 생략하는 경우가 있다. 이것에 관련하여, 설명 등으로부터 명확한 경우 등에는, 평면적으로 폐쇄된 구멍이라도, 배경의 윤곽선을 생략하는 경우가 있다. 또한, 단면이 아니어도, 공극이 아닌 것을 명시하기 위해, 혹은 영역의 경계를 명시하기 위해, 해칭이나 도트 패턴을 부여하는 경우가 있다.
<반도체 장치의 개요>
먼저, 본 실시 형태의 반도체 장치 PKG1의 구성 개요에 대해, 도 1∼도 4를 사용하여 설명한다. 도 1은 본 실시 형태의 반도체 장치의 상면도이다. 또한, 도 2는 도 1의 A-A선을 따른 단면도이다. 또한, 도 3은 도 1에 도시하는 밀봉체를 투시한 상태에서 반도체 장치의 내부 구조를 도시하는 투시 평면도이다. 또한, 도 4는 도 3에 도시하는 복수의 와이어 및 반도체 칩의 패드를 제거한 상태에서 도시하는 투시 평면도이다.
도 1∼도 4에 도시하는 바와 같이, 반도체 장치 PKG1은, 반도체 칩 CP(도 2, 도 3 참조)와, 반도체 칩 CP의 주위에 배치되는 외부 단자인 복수의 리드 LD와, 반도체 칩 CP와 복수의 리드 LD를 전기적으로 접속하는 도전성 부재인 복수의 와이어 BW(도 2 참조)를 갖고 있다. 또한, 반도체 칩 CP 및 복수의 와이어 BW는, 밀봉체(수지체) MR에 밀봉되어 있다. 또한, 복수의 리드 LD의 각각의 이너 리드부 ILD(도 2 참조)는 밀봉체 MR에 밀봉되고, 또한 복수의 리드 LD의 각각의 아우터 리드부 OLD는, 밀봉체 MR로부터 노출되어 있다.
도 1에 도시하는 바와 같이, 반도체 장치 PKG1이 구비하는 밀봉체 MR의 평면 형상은 사각형으로 이루어진다. 밀봉체 MR은 상면 MRt, 상면 MRt의 반대측에 위치하는 하면(이면, 피 실장면) MRb(도 2 참조), 상면 MRt와 하면 MRb 사이에 위치하는 복수의(4개의) 측면 MRs(도 1, 도 2 참조)을 갖고 있다.
또한, 도 1 및 도 3에 도시하는 바와 같이, 밀봉체 MR은, 평면에서 보아, X 방향을 따라 연장되는(길어지는) 변(주변) S1, 및 X 방향과 교차하는(도 1에서는 직교하는) Y 방향을 따라 연장되는 변(주변) S2를 갖고 있다. 또한, 밀봉체 MR은, 변 S1의 반대측에 위치하고, X 방향을 따라 연장되는 변 S3, 및 변 S2의 반대측에 위치하고, Y 방향을 따라 연장되는 변 S4를 갖고 있다. 도 1에 도시하는 바와 같이, 밀봉체 MR이 구비하는 4개의 측면 MRs는 밀봉체 MR의 각 변을 따라 배치되어 있다. 또한, 도 1에 도시하는 예에서는, 밀봉체 MR의 각 변이 교차하는 코너부 MRc가 모따기 가공되어 있다.
여기서, 밀봉체 MR의 코너부 MRc라 함은, 밀봉체 MR의 네 변(4개의 주변) 중, 교차하는 임의의 두 변(2개의 주변)의 교점인 코너부의 주변 영역을 포함하고 있다. 또한, 엄밀하게는 도 1 및 도 3에 도시하는 바와 같이, 밀봉체 MR의 코너부 MRc는, 모따기 가공되어 있으므로(도 1에 도시하는 예에서는, 테이퍼 가공이지만, R 가공이어도 됨), 주변의 교점은 밀봉체 MR의 코너부 MRc보다도 외측에 배치된다. 그러나, 모따기 가공부는, 주변의 길이와 비교하여 충분히 작으므로, 본원에서는, 모따기 가공부의 중심을 밀봉체 MR의 코너부로 간주하여 설명한다. 즉, 본원에 있어서는, 밀봉체 MR의 네 변(4개의 주변) 중 임의의 두 변(2개의 주변)이 교차하는 영역이며, 당해 영역이 모따기 가공되어 있는 경우에는 그 모따기 가공부가 코너부 MRc에 상당하고, 당해 영역이 모따기 가공되어 있지 않은 경우에는, 임의의 두 변(2개의 주변)의 교점이 코너부 MRc에 상당한다. 이하, 본원에 있어서, 밀봉체 MR의 코너부 MRc라고 설명할 때에는, 특별히 다른 의미, 내용으로 사용하고 있는 취지를 명기한 경우를 제외하고, 상기와 마찬가지의 의미, 내용으로서 사용한다.
또한, 반도체 장치 PKG1에서는, 평면 형상이 사각형으로 이루어지는 밀봉체 MR의 각 변(각 주변)을 따라, 각각 복수의 리드 LD가 배치되어 있다. 복수의 리드 LD는, 각각 금속 재료로 이루어지고, 본 실시 형태에서는, 예를 들어 구리(Cu)를 주성분으로 하는 금속 부재이다.
도 2에 도시하는 바와 같이, 복수의 리드 LD의 아우터 리드부 OLD는, 밀봉체 MR의 측면 MRs에 있어서, 밀봉체 MR의 외측을 향해 돌출되어 있다. 또한, 복수의 리드 LD의 아우터 리드부 OLD의 노출면에는, 예를 들어 구리를 주성분으로 하는 기재의 표면에, 금속막(외장 도금막) MC가 형성되어 있다. 금속막 MC는, 예를 들어 땜납 등, 기재인 구리보다도 땜납에 대한 습윤성이 양호한 금속 재료로 이루어지고, 기재인 구리 부재의 표면을 피복하는 금속 피막이다. 반도체 장치 PKG1의 외부 단자인 복수의 리드 LD의 아우터 리드부 OLD 각각에, 땜납 등으로 이루어지는, 금속막 MC를 형성함으로써, 반도체 장치 PKG1을 실장 기판에 실장할 때, 도전성 접속재인 땜납재의 습윤성을 향상시킬 수 있다. 이에 의해, 복수의 리드 LD와 땜납재의 접합 면적이 증대되므로, 복수의 리드 LD와 실장 기판측의 단자의 접합 강도를 향상시킬 수 있다.
금속막 MC는, 예를 들어 납(Pb)이 포함된 Sn-Pb 땜납재, 혹은 Pb를 실질적으로 포함하지 않는, 소위 무연 땜납으로 이루어지는 땜납재이다. 무연 땜납의 예로서는, 예를 들어 주석(Sn)만, 주석-비스무트(Sn-Bi), 또는 주석-구리-은(Sn-Cu-Ag), 주석-구리(Sn-Cu) 등을 들 수 있다. 여기서, 무연 땜납이라 함은, 납(Pb)의 함유량이 0.1wt％ 이하인 것을 의미하고, 이 함유량은, RoHS(Restriction of Hazardous Substances) 지령의 기준으로서 정해져 있다.
또한, 도 2에 도시하는 예에서는, 리드 LD의 아우터 리드부 OLD의 노출면에 땜납막인 금속막 MC를 도금법에 의해 형성하는 예를 나타내고 있지만, 금속막 MC에는 다양한 변형예가 있다. 예를 들어, 금속막 MC는, 니켈(Ni)을 주성분으로 하는 금속막과, 팔라듐(Pd)을 주성분으로 하는 금속막의 적층막이어도 된다. 혹은, 예를 들어 팔라듐을 주성분으로 하는 금속막의 표면에 금(Au)을 주성분으로 하는 금속막을 더 적층해도 된다. 또한, 금속막 MC가 땜납 이외의 재료로 구성되는 경우에는, 복수의 리드 LD의 이너 리드부 ILD 및 아우터 리드부 OLD의 표면을 덮도록 금속막 MC를 형성해도 된다.
또한, 도 2 및 도 3에 도시하는 바와 같이, 밀봉체 MR의 내부에는 반도체 칩 CP가 밀봉되어 있다. 도 3에 도시하는 바와 같이, 반도체 칩 CP는, 평면에서 보아 사각형을 이루고, 표면 CPt에는, 표면 CPt의 외연을 구성하는 4개의 변의 각각을 따라 복수의 패드(본딩 패드) PD가 설치되어 있다. 또한, 반도체 칩 CP(상세하게는, 반도체 기판)는, 예를 들어 실리콘(Si)으로 이루어진다. 도시는 생략하지만, 반도체 칩 CP의 주면(상세하게는, 반도체 칩 CP의 반도체 기판의 상면에 형성된 반도체 소자 형성 영역)에는, 복수의 반도체 소자(회로 소자)가 형성되어 있다. 그리고, 복수의 패드 PD는, 반도체 칩 CP의 내부(상세하게는, 표면 CPt와 도시하지 않은 반도체 소자 형성 영역의 사이)에 배치되는 배선층에 형성된 배선(도시는 생략)을 통해, 이 반도체 소자와 전기적으로 접속되어 있다. 즉, 복수의 패드 PD는, 반도체 칩 CP에 형성된 회로와 전기적으로 접속되어 있다.
또한, 반도체 칩 CP의 표면 CPt에는, 반도체 칩 CP의 기판 및 배선을 덮는 절연막이 형성되어 있고, 복수의 패드 PD의 각각의 표면은, 이 절연막에 형성된 개구부에 있어서, 절연막으로부터 노출되어 있다. 또한, 이 패드 PD는 금속으로 이루어지고, 본 실시 형태에서는, 예를 들어 알루미늄(Al)으로 이루어진다.
또한, 반도체 칩 CP의 주위(바꾸어 말하면, 다이 패드 DP의 주위)에는, 예를 들어 복수의 리드 LD가 배치되어 있다. 그리고, 반도체 칩 CP의 표면 CPt에 있어서 노출되는 복수의 패드(본딩 패드) PD는, 밀봉체 MR의 내부에 위치하는 복수의 리드 LD의 이너 리드부 ILD와, 복수의 와이어(도전성 부재) BW를 통해 각각 전기적으로 접속되어 있다. 와이어 BW는, 예를 들어 금(Au)이나 구리(Cu)로 이루어지고, 와이어 BW의 일부(예를 들어, 한쪽 단부)가 패드 PD에 접합되고, 다른 부(예를 들어, 다른 쪽 단부)가 이너 리드부 ILD의 본딩 영역(와이어 BW의 일부가 접속되는 영역) WBR(도 2 참조)에 접합되어 있다.
본 실시예에서는, 이너 리드부 ILD의 본딩 영역 WBR에는, 금속막(도금막, 도금 금속막) BM(도 2 참조)이 형성되어 있다. 도 2에 도시하는 바와 같이, 이너 리드 ILD의 일부분(가장 반도체 칩 CP에 가까운 선단부 부분의 상면 LDt)에 부분적으로 금속막 BM이 형성되어 있다. 금속막 BM은, 예를 들어 은(Ag), 금, 혹은 팔라듐을 주성분으로 하는 재료(예를 들어, 팔라듐막 상에 얇은 금막이 형성된 적층 구조)로 이루어진다. 이너 리드부 ILD의 본딩 영역 WBR의 표면에, 은, 금, 혹은 팔라듐을 주성분으로 하는 재료로 이루어지는 금속막 BM을 형성함으로써, 금으로 이루어지는 와이어 BW와의 접합 강도를 향상시킬 수 있다.
또한, 금속막 BM이 형성되는 영역에는, 다양한 변형예가 있다. 예를 들어, 이너 리드 ILD 및 아우터 리드부 OLD의 노출면 전체를 덮도록 금속막 BM을 형성해도 된다. 이 경우, 아우터 리드부 OLD도 금속막 BM에 덮이게 되므로, 도 2에 도시하는 금속막 MC는 형성하지 않아도 된다.
또한, 도 2 및 도 4에 도시하는 바와 같이, 반도체 칩 CP는 칩 탑재부인 다이 패드 DP에 탑재되어 있다. 도 4에 도시하는 예에서는, 다이 패드 DP의 상면(칩 탑재면) DPt는, 반도체 칩 CP의 표면 CPt의 면적보다 큰 면적을 갖는 사변형을 이룬다. 다이 패드 DP는, 반도체 칩 CP를 지지하는 지지 부재이며, 형상 및 크기는, 도 4에 도시하는 예 외에, 다양한 변형예가 있다. 예를 들어, 다이 패드 DP의 평면 형상을 원형으로 해도 된다. 또한, 예를 들어 다이 패드 DP의 상면 DPt의 면적이 반도체 칩 CP의 표면 CPt보다 작아도 된다.
또한, 도 4에 도시하는 바와 같이 다이 패드 DP의 주위에는 복수의 현수 리드 HL이 배치된다. 현수 리드 HL은, 반도체 장치 PKG1의 제조 공정에 있어서, 리드 프레임의 지지부(프레임부)에 다이 패드 DP를 지지하는 부재이며, 현수 리드 HL의 한쪽 단부는, 다이 패드 DP에 접속되어 있다. 도 4에 도시하는 예에서는, 다이 패드 DP에는, 다이 패드 DP의 일부로부터 밀봉체 MR의 4개의 코너부 MRc 각각을 향해 연장되는 4개의 현수 리드 HL이 접속되어 있다.
상세하게는, 복수의 현수 리드 HL이 갖는 한쪽 단부는, 다이 패드 DP의 코너부(코너)에 접속되어 있다. 또한 복수의 현수 리드 HL이 갖는 다른 쪽 단부는, 밀봉체 MR의 코너부 MRc를 향해 연장되고, 코너부 MRc의 근방에 있어서 두 갈래로 분기되어, 밀봉체 MR의 측면 MRs에 있어서 밀봉체 MR로부터 노출된다. 현수 리드 HL을 밀봉체 MR의 코너부 MRc를 향해 연장시킴으로써, 밀봉체 MR의 각 변(각 주변)을 따라 배치되는 복수의 리드 LD의 배열은 현수 리드 HL에 의해 저해되기 어려워진다.
또한, 본 실시 형태에서는, 다이 패드 DP의 상면 DPt와, 리드 LD의 이너 리드부 ILD의 상면이 상이한 높이에 배치되어 있다. 도 2에 도시하는 예에서는, 이너 리드부 ILD의 상면 LDt의 위치보다도 다이 패드 DP의 상면 DPt의 쪽이 낮은 위치에 배치되어 있다. 이로 인해, 도 4에 도시하는 복수의 현수 리드 HL에는, 다이 패드 DP의 상면 DPt의 높이가 리드 LD의 이너 리드부 ILD의 상면 LDt(도 2 참조)와는 상이한 높이에 위치하도록 절곡된, 오프셋부(절곡부, 본 실시 형태의 예에서는 다운셋부) HLB가 각각 형성되어 있다.
또한, 반도체 칩 CP는 다이 패드 DP의 중앙에 탑재되어 있다. 도 2에 도시하는 바와 같이 반도체 칩 CP는, 이면 CPb가 다이 패드 DP의 상면 DPt에 대향한 상태에서, 다이 본드재(접착재) DB를 통해 다이 패드 DP 상에 탑재되어 있다. 즉, 복수의 패드 PD가 형성된 표면(주면) CPt의 반대면(이면 CPb)을 칩 탑재면(상면 DPt)과 대향시키는, 소위, 페이스업 실장 방식에 의해 탑재되어 있다. 이 다이 본드재 DB는, 반도체 칩 CP를 다이 본딩할 때의 접착재이며, 예를 들어 에폭시계의 열경화성 수지에, 은 등으로 이루어지는 금속 입자를 함유시킨 수지 접착제 또는 땜납재 등의 금속 접합재를 사용하고 있다.
<리드 레이아웃>
다음으로, 본 실시 형태의 복수의 리드의 레이아웃에 대해 상세하게 설명한다. 도 5는, 도 3에 도시하는 복수의 현수 리드 중 1개의 주변을 확대하여 도시하는 확대 평면도이다. 또한, 도 6은 도 5에 도시하는 단부 리드의 주변을 더욱 확대하여 도시하는 확대 평면도이다.
도 4에 도시하는 바와 같이, 반도체 장치 PKG1은, 밀봉체 MR의 변 S1을 따라 배치된 복수의 리드 LD1로 이루어지는 리드 군 LDg1을 갖고 있다. 또한, 반도체 장치 PKG1은, 밀봉체 MR의 변 S2를 따라 배치된 복수의 리드 LD2로 이루어지는 리드 군 LDg2를 갖고 있다. 또한, 반도체 장치 PKG1은, 밀봉체 MR의 변 S3을 따라 배치된 복수의 리드 LD3으로 이루어지는 리드 군 LDg3을 갖고 있다. 또한, 반도체 장치 PKG1은, 밀봉체 MR의 변 S4를 따라 배치된 복수의 리드 LD4로 이루어지는 리드 군 LDg4를 갖고 있다.
또한, 리드 군 LDg1과 리드 군 LDg2의 사이, 리드 군 LDg1과 리드 군 LDg4의 사이, 리드 군 LDg2와 리드 군 LDg3의 사이, 및 리드 군 LDg3과 리드 군 LDg4의 사이에는, 다이 패드 DP에 접속된(다이 패드 DP를 지지하는) 현수 리드 HL이 각각 배치되어 있다.
여기서, 도 5에 도시하는 복수의 와이어 BW의 각각의 길이를 저감시켜, 전송 경로의 임피던스 성분을 저감시키는 관점에서는, 리드 LD(도 2 참조)의 선단부 부분을 반도체 칩 CP의 패드 PD의 근방에 배치하여, 리드 LD의 선단부 부분과 반도체 칩 CP의 패드 PD의 거리를 작게 하는 것이 바람직하다. 또한, 본 실시 형태와 같이, 단자 수가 많은 반도체 장치의 경우, 복수의 리드 LD의 선단부 부분(도 2에 도시하는 본딩 영역 WBR)은, 좁은 영역에 협피치로 배치된다.
예를 들어, 도 6에 도시하는 예에서는, 복수의 본딩 영역 WBR의 각각의 폭(리드의 연장 방향에 대해 직교하는 방향의 길이) BMW는, 80㎛ 정도이고, 서로 인접하는 본딩 영역 WBR의 간격 BMP는, 70㎛ 정도이다.
한편, 도 1에 도시하는 아우터 리드부 OLD의 배치 피치는, 반도체 장치 PKG1을 실장하는 실장 기판(도시는 생략)측의 단자의 제약을 받으므로, 극단적으로 협피치화하는 것이 어렵다. 이 결과, 도 2에 도시하는 복수의 리드 LD 각각이 갖는 이너 리드부 ILD의 연장 거리가 길게 되어 있다.
본 실시 형태와 같이, 리드 LD의 연장 거리가 긴 경우, 반도체 장치의 제조 공정에 있어서 리드 LD의 일부가 변형되기 쉽다. 상기한 리드 LD의 변형에는, 불가역적인 소성 변형 외에, 예를 들어 리드 자신의 자중에 의한 가역적인 (탄성) 변형이 포함된다. 특히, 리드 LD 중, 본딩 영역 WBR이 형성된 선단부 부분은, 이너 리드부 ILD의 거리가 길어질수록, 변형(주로 탄성 변형)되기 쉬워진다. 그리고, 와이어 본딩 공정에 있어서, 본딩 영역 WBR이 탄성 변형되면, 와이어 BW를 접합하기 어려워진다.
이로 인해, 본 실시 형태에서는, 도 3에 도시하는 바와 같이 복수의 리드 LD의 각각에 걸치도록 테이프재(도 3에 도시하는 테이프 TP1, TP2, TP3 및 테이프 TP4)를 부착하여, 복수의 리드 LD의 변형을 억제하고 있다.
테이프 TP1, TP2, TP3 및 테이프 TP4는, 복수의 리드 LD를 서로 연결하여 고정하는 고정 부재이며, 예를 들어 수지 필름 등의 기재의 한쪽 면(접착면)에 점착층(접착층)이 형성되어 있다. 그리고, 이 점착층을 복수의 리드 LD의 한쪽 면(예를 들어, 도 2에 도시하는 예에서는 상면 LDt)에 접촉시키면, 테이프 TP1, TP2, TP3 및 테이프 TP4가 리드 LD에 부착된다.
또한, 복수의 리드 LD 각각을 서로 연결하는 것만으로는, 연결된 복수의 리드 LD 전체의 자중에 의해 변형될 가능성이 있다. 이로 인해, 도 4에 도시하는 바와 같이, 테이프 TP1, TP2, TP3 및 테이프 TP4의 각각의 일부는, 현수 리드 HL에 부착되어 있는 것이 바람직하다. 상세는 후술하지만, 반도체 장치 PKG1의 제조 공정 중, 와이어 본딩 공정에서는, 현수 리드 HL은 한쪽 단부가 다이 패드 DP에 접속되고, 다른 쪽 단부는 리드 프레임의 프레임부에 연결되어 있다. 따라서, 테이프 TP1, TP2, TP3 및 테이프 TP4의 각각의 일부가 현수 리드 HL에 부착되어 있으면, 복수의 리드 LD는, 현수 리드 HL에 의해 지지된다. 이 결과, 복수의 리드 LD가 변형되는 것을 억제할 수 있다.
또한, 도 5나 도 6에 도시하는 바와 같이, 본딩 영역 WBR의 근방의 변형을 억제하기 위해서는, 테이프 TP1, 테이프 TP2, 테이프 TP3(도 4 참조) 및 테이프 TP4(도 4 참조) 각각이, 본딩 영역 WBR의 부근에 부착되어 있는 것이 바람직하다. 예를 들어, 도 4에 도시하는 예에서는, 테이프 TP1, 테이프 TP2, 테이프 TP3 및 테이프 TP4 각각으로부터 본딩 영역 WBR(도 5 참조)의 와이어 접합부까지의 거리는, 1㎜ 정도이다. 즉, 적어도 리드의 선단부와 리드의 타단부(여기서는, 밀봉체 MR의 각 변과 교차하는 부분)의 사이에 위치하는 중간부보다도, 리드의 선단부측에 각 테이프 TP1, TP2, TP3, TP4를 부착하고 있다.
또한, 와이어 접합부(도 6에 도시하는 본딩 영역 WBR에 있어서, 와이어 BW가 접합된 부분)의 유지 강도는, 테이프 TP1, TP2, TP3 및 테이프 TP4와 와이어 접합부의 거리에 따라서 변화된다. 이로 인해, 도 6에 도시하는 복수의 리드 LD 각각이 갖는 본딩 영역 WBR의 와이어 접합부로부터 테이프 TP1, TP2, TP3 또는 테이프 TP4까지의 길이 LWT가, 거의 동일한 값으로 되어 있는 것이 바람직하다. 와이어 접합부의 유지 강도를 향상시킴으로써, 와이어 본딩 공정에 있어서 와이어 BW를 본딩 영역 WBR에 안정적으로 접합시킬 수 있다. 이 결과, 와이어 BW의 접합 강도를 향상시킬 수 있다. 또한, 상기한 「거의 동일한 값」의 정의에 대해서는 후술한다.
또한, 복수의 리드 LD를 확실하게 보유 지지하기 위해서는, 복수의 리드 LD 각각이, 테이프 TP1, TP2, TP3 또는 테이프 TP4 중 어느 것인가에 부착되어 있을 필요가 있다. 복수의 리드 LD 중 일부가 테이프 TP1, TP2, TP3 및 테이프 TP4 중 어느 쪽에도 부착되어 있지 않은 경우, 당해 리드 LD는 보유 지지되지 않는다. 이로 인해, 본 실시 형태와 같이 복수로 분할된 테이프 TP1, TP2, TP3 및 테이프 TP4를 리드 LD에 부착하는 경우에는, 테이프 TP1, TP2, TP3 및 테이프 TP4 각각이 서로 겹치지 않도록 배치하는 것이 중요하다. 테이프 TP1, TP2, TP3 및 테이프 TP4 중 일부분이 겹쳐 있으면, 테이프를 부착할 때, 부착용 지그와 테이프 사이에 간극이 발생하여, 일부의 리드 LD가 테이프에 밀착되지 않을 가능성이 있다.
또한, 테이프를 복수로 분할하지 않고, 또한 프레임 형상으로 형성하여 복수의 리드 LD의 본딩 영역 WBR(도 5 참조)의 주위를 둘러싸도록 부착한 경우, 복수의 리드 LD의 일부가 테이프에 부착되지 않을 가능성은 낮고, 또한 도 6에 도시하는 복수의 길이 LWT의 값을 거의 동일하게 할 수 있다. 그러나, 상술한 바와 같이, 테이프의 제조 공정에 있어서의 취득 효율을 고려하면, 테이프를 프레임 형상으로 형성하는 것보다, 복수의 부재로 분할하는 편이 바람직하다.
따라서, 본원 발명자는, 상기한 검토 사항을 근거로 하여, 본 실시 형태의 테이프의 레이아웃을 발견하였다. 즉, 도 6에 도시하는 바와 같이, 본 실시 형태의 반도체 장치 PKG1은, 복수의 리드 LD1 각각, 리드 군 LDg1과 리드 군 LDg2 사이의 현수 리드 HL1 및 복수의 리드 LD 중 적어도 일부에 부착된 테이프 TP1을 갖는다. 또한, 반도체 장치 PKG1은, 복수의 리드 LD2 각각에 부착된 테이프 TP2를 갖는다. 또한, 테이프 TP1 및 테이프 TP2는, 리드 LD의 상면 LDt 및 하면 LDb(도 2 참조) 중 동일한 면(도 6에 도시하는 예에서는 상면 LDt)에 부착되어 있다.
또한, 평면에서 보아, 테이프 TP1은, 복수의 리드 LD1의 각각의 와이어 접합부(본딩 영역 WBR 중, 와이어 BW가 접합된 부분)를 따라 연장되고, 또한 복수의 리드 LD 각각에 부착된 리드 보유 지지부(주요부, 보유 지지부, 부분) TP11을 갖는다. 또한, 테이프 TP1은, 현수 리드 HL1 및 리드 LD2(복수의 LD2 중 일부)에 부착되고, 또한 리드 보유 지지부 TP11보다도 와이어 접합부로부터 먼 위치에 부착된 테이프 지지부(지지부, 부분) TP12를 갖는다. 또한, 테이프 TP1은, 리드 보유 지지부 TP11과 테이프 지지부 TP12 사이에 위치하는 연결부(부분) TP13을 갖고 있다. 또한, 테이프 TP1은 테이프 TP2와 겹치는 부분은 갖고 있지 않다.
바꾸어 말하면, 본 실시 형태의 테이프 TP1은, 현수 리드 HL1의 근방에 있어서, 테이프 TP2와 겹치지 않도록, 리드 보유 지지부 TP11의 연장선과 현수 리드 HL1의 교점을 우회하는, 테이프 지지부 TP12 및 연결부 TP13을 갖고 있다.
리드 보유 지지부 TP11은, 복수의 리드 LD1에 부착되고, 복수의 리드 LD1을 보유 지지하는 기능을 갖고 있다. 본 실시 형태의 리드 보유 지지부 TP11은, 복수의 리드 LD1의 와이어 접합부의 배열 방향을 따라 연장되어 있다. 상세하게는, 도 5에 도시하는 바와 같이, 테이프 TP1의 리드 보유 지지부 TP11은, 복수의 리드 LD1 중, 배열의 단부에 위치하는 단부 리드 LDe1과 교차하는 위치까지 방향 DRE1을 따라 연장되어 있다. 이에 의해, 복수의 리드 LD1 각각이 갖는 본딩 영역 WBR의 와이어 접합부로부터 테이프 TP1까지의 길이 LWT가 거의 동일한 값이 된다.
반도체 장치 PKG1은, 리드 군 LDg1에 포함되는 복수의 리드 LD1 중, 리드 군 LDg1과 리드 군 LDg2 사이에 설치된 현수 리드 HL1에 가장 가까운 위치에 배치되는 단부 리드 LDe1을 갖고 있다. 테이프 TP1의 리드 보유 지지부 TP11은, 복수의 리드 LD1의 와이어 접합부의 배열 방향인 방향 DRE1을 따라 연장되어 있고, 리드 보유 지지부 TP11의 종단부 부분(연결부 TP13과의 경계 부분)은 단부 리드 LDe1에 부착되어 있다.
이와 같이, 리드 보유 지지부 TP11이 단부 리드 LDe1과 교차하는 위치까지 방향 DRE1을 따라 연장되어 있음으로써, 복수의 리드 LD1 각각에 있어서, 복수의 리드 LD1 각각이 갖는 본딩 영역 WBR의 와이어 접합부로부터 테이프 TP1까지의 길이 LWT가 거의 동일한 값이 된다.
상기한 「거의 동일한 값」이라 함은, 복수의 리드 LD1에 있어서의 복수의 길이 LWT 전부가, 완전히 동일한 값으로 되어 있는 상태 외에, 복수의 길이 LWT 중 일부의 값이 상이한 상태도 포함한다. 예를 들어, 와이어 접합부의 위치는, 와이어 본딩 장치의 정밀도 등, 가공 정밀도의 영향에 의해, 완전히 설계대로의 위치에 와이어 BW를 접합하는 것은 어렵다. 이로 인해, 도 5에 도시하는 바와 같이, 본딩 영역 WBR을 구성하는 복수의 금속막 BM 각각은, 리드 LD의 연장 방향을 따라, 길이 LBM을 갖고 있다. 금속막 BM의 길이 LBM은, 와이어 접합부의 위치가 어긋나도 금속막 BM 상에 와이어 접합부가 위치하도록 형성되어 있다. 따라서, 금속막 BM의 길이 LBM은, 와이어 접합부의 위치 어긋남 허용 범위의 지표로서 생각할 수도 있다. 본 실시 형태에서는, 복수의 리드 LD1에 있어서의 복수의 길이 LWT의 차는, 금속막 BM의 길이 LBM보다도 작다. 도 5에 도시하는 예에서는, 금속막의 길이 LBM은, 예를 들어 500㎛ 정도이다. 또한, 복수의 리드 LD1에 있어서의 복수의 길이 LWT 각각은, 예를 들어 1㎜ 정도이다.
또한, 복수의 리드 LD1 각각에 있어서, 복수의 리드 LD1 각각이 갖는 본딩 영역 WBR의 와이어 접합부로부터 테이프 TP1까지의 길이 LWT가, 거의 동일한 값으로 되어 있는 것을 나타내는 다른 표현 방법으로서 이하의 표현 방법이 있다. 즉, 단부 리드 LDe1에 있어서의 와이어 접합부로부터 테이프 TP1의 리드 보유 지지부 TP11까지의 길이 LWT는, 단부 리드 LDe1 이외의 리드 LD1 중 일부에 있어서의 와이어 접합부로부터 테이프 TP1의 리드 보유 지지부 TP11까지의 길이 LWT와 동등하다. 예를 들어, 도 5에 도시하는 바와 같이, 복수의 리드 LD1은, 상기한 단부 리드 LDe1 외에, 단부 리드 LDe1 이외의 비단부 리드 LDc1을 갖고 있다. 그리고, 단부 리드 LDe1에 있어서의 와이어 접합부로부터 테이프 TP1의 리드 보유 지지부 TP11까지의 길이 LWT는, 비단부 리드 LDc1에 있어서의 와이어 접합부로부터 테이프 TP1의 리드 보유 지지부 TP11까지의 길이 LWT와 동등하다.
마찬가지로, 평면에서 보아, 테이프 TP2는, 복수의 리드 LD2의 각각의 와이어 접합부(본딩 영역 WBR 중, 와이어 BW가 접합된 부분)를 따라 연장되고, 또한 복수의 리드 LD2 각각에 부착된 리드 보유 지지부(주요부, 보유 지지부, 부분) TP21을 갖는다. 리드 보유 지지부 TP21은, 복수의 리드 LD2의 와이어 접합부의 배열 방향을 따라 연장되어 있다. 상세하게는, 도 5에 도시하는 바와 같이, 반도체 장치 PKG1은, 리드 군 LDg2에 포함되는 복수의 리드 LD2 중, 리드 군 LDg1과 리드 군 LDg2 사이에 설치된 현수 리드 HL1에 가장 가까운 위치에 배치되는 단부 리드 LDe2를 갖고 있다. 테이프 TP2의 리드 보유 지지부 TP21은, 복수의 리드 LD2의 와이어 접합부의 배열 방향인 방향 DRE2를 따라 연장되어 있고, 리드 보유 지지부 TP21의 종단부 부분(테이프 지지부 TP22와의 경계 부분)은 단부 리드 LDe2에 부착되어 있다. 이에 의해, 복수의 리드 LD2 각각이 갖는 본딩 영역 WBR의 와이어 접합부로부터 테이프 TP2까지의 길이 LWT가 거의 동일한 값으로 된다.
상기한 「거의 동일한 값」의 정의는, 복수의 리드 LD1에 있어서의 길이 LWT의 비교에 있어서 사용한 「거의 동일한 값」과 마찬가지의 정의이다. 즉, 본 실시 형태에서는, 복수의 리드 LD2에 있어서, 와이어 접합부로부터 테이프 TP2까지의 복수의 길이 LWT의 차는, 금속막 BM의 길이 LBM보다도 작다.
또한, 단부 리드 LDe2에 있어서의 와이어 접합부로부터 테이프 TP2의 리드 보유 지지부 TP21까지의 길이 LWT는, 단부 리드 LDe2 이외의 리드 LD2 중 일부에 있어서의 와이어 접합부로부터 테이프 TP2의 리드 보유 지지부 TP21까지의 길이 LWT와 동등하다. 예를 들어, 도 5에 도시하는 바와 같이, 복수의 리드 LD2는, 상기한 단부 리드 LDe2 외에, 단부 리드 LDe2 이외의 비단부 리드 LDc2를 갖고 있다. 그리고, 단부 리드 LDe2에 있어서의 와이어 접합부로부터 테이프 TP2의 리드 보유 지지부 TP21까지의 길이 LWT는, 비단부 리드 LDc2에 있어서의 와이어 접합부로부터 테이프 TP2의 리드 보유 지지부 TP21까지의 길이 LWT와 동등하다.
또한, 테이프 지지부 TP12는, 복수의 리드 LD1에 부착된 테이프 TP1의 리드 보유 지지부 TP11을 보유 지지하는 기능을 갖고 있다. 이로 인해, 테이프 지지부 TP12는, 적어도 현수 리드 HL1에는 부착할 필요가 있다.
또한, 테이프 TP1의 일부를 리드 LD2에 부착함으로써, 리드 군 LDg2의 복수의 리드 LD2를 지지할 수 있다. 본 실시 형태에서는, 도 6에 도시하는 바와 같이, 복수의 리드 LD2에 부착되어 있는 테이프 TP2의 일부분은, 현수 리드 HL1에 부착되어 있다. 그러나, 테이프 TP1의 일부를 리드 LD2에 부착함으로써, 복수의 리드 LD2의 지지 강도를 향상시킬 수 있다. 또한, 도 6에 대한 변형예로서, 테이프 TP2가 현수 리드 HL1에 부착되어 있지 않은 구성으로 해도 된다. 이 경우, 복수의 리드 LD2 및 테이프 TP2는, 테이프 TP1의 테이프 지지부 TP12를 통해 현수 리드 HL1에 지지된다.
도 5 및 도 6에 도시하는 예에서는, 테이프 지지부 TP12는, 복수의 리드 LD2 중, 리드 군 LDg2의 배열 단부(현수 리드 HL1의 이웃)에 배치되는 단부 리드 LDe2를 포함하는 복수의 리드 LD2에 부착되어 있다.
또한, 테이프 지지부 TP12의 지지 강도를 향상시키는 관점에서, 현수 리드 HL1의 폭을 굵게 하여, 테이프 지지부 TP12와 현수 리드 HL1의 접착 면적을 크게 하는 방법이 생각된다. 그러나, 현수 리드 HL1의 폭을 굵게 하면, 리드 LD의 배치 가능 개수가 저하되어 버린다. 따라서, 본 실시 형태에서는, 테이프 지지부 TP12는, 현수 리드 HL1을 폭 방향에 걸쳐 리드 LD2에 부착되어 있다. 이 경우, 가령, 현수 리드 HL1과 테이프 지지부 TP12의 접착 계면이 박리된 경우라도, 테이프 지지부 TP12는, 리드 LD1뿐만 아니라 리드 LD2에도 부착되어 있으므로, 테이프 TP1을 지지할 수 있다.
또한, 테이프 TP1 자체의 지지 강도를 향상시키는 관점에서는, 적어도 테이프 TP1의 일부분(예를 들어, 리드 보유 지지부 TP11이나 연결부 TP13)이 리드 LD1에 부착되어 있으면 된다. 따라서, 도 5 및 도 6에 대한 변형예로서, 테이프 지지부 TP12가 단부 리드 LDe1에 부착되어 있지 않은 구조여도 된다. 단, 테이프 지지부 TP12와 연결부 TP13의 경계 부분에, 응력이 집중되어 파단되는 것을 방지하는 관점에서는, 연결부 TP13과 테이프 지지부 TP12의 경계는, 복수의 리드 LD1 중 일부(예를 들어, 도 5 및 도 6에 도시하는 바와 같이, 단부 리드 LDe1)에 부착되어 있는 것이 바람직하다.
또한, 테이프 지지부 TP12와 현수 리드 HL1의 접착 면적을 크게 하는 방법으로서, 이하의 구조가 바람직하다. 즉, 도 5에 도시하는 예에서는, 테이프 TP1의 테이프 지지부 TP12의 폭(연장 방향인 X 방향에 직교하는 Y 방향의 길이)은, 리드 보유 지지부 TP11의 폭(리드 보유 지지부 TP11이 연장되는 방향 DRE1에 대해 직교하는 방향의 길이)과 동일하거나, 혹은 리드 보유 지지부 TP11의 폭보다 크다. 본 실시 형태에 의하면, 테이프 지지부 TP12는, 테이프 TP2와 겹치지 않는 위치에 배치되어 있으므로, 테이프 지지부 TP12의 폭을 크게 할 수 있다. 그리고, 테이프 지지부 TP12의 폭을 크게 함으로써, 테이프 지지부 TP12와 현수 리드 HL1의 접착 면적을 크게 할 수 있다.
또한, 도 6에 도시하는 예에서는, 테이프 TP1의 테이프 지지부 TP12와 현수 리드 HL1은, 90도 이외의 각도로 교차하고 있다. 이에 의해, 테이프 지지부 TP12가 연장되는 방향과 현수 리드 HL1이 연장되는 방향이 서로 직교하는 경우와 비교하여, 테이프 지지부 TP12와 현수 리드 HL1의 접착 면적을 크게 할 수 있다.
또한, 본 실시 형태에서는, 도 5에 도시하는 바와 같이, 복수의 리드 LD1 각각이 갖는 본딩 영역 WBR의 와이어 접합부로부터 테이프 TP1까지의 길이 LWT와, 복수의 리드 LD2 각각이 갖는 본딩 영역 WBR의 와이어 접합부로부터 테이프 TP2까지의 길이 LWT가, 거의 동일한 값으로 되어 있다.
본 실시 형태에서는, 복수의 리드 LD1 및 복수의 리드 LD2 각각에 있어서의 복수의 길이 LWT의 차는, 금속막 BM의 길이 LBM보다도 작다. 예를 들어, 단부 리드 LDe1에 있어서의 와이어 접합부로부터 테이프 TP1의 리드 보유 지지부 TP11까지의 길이 LWT와, 단부 리드 LDe2에 있어서의 와이어 접합부로부터 테이프 TP2의 리드 보유 지지부 TP21까지의 길이 LWT의 차는, 금속막 BM의 길이 LBM보다도 작다.
또한, 복수의 리드 LD1 중 단부 리드 LDe1에 있어서의 와이어 접합부로부터 테이프 TP1의 리드 보유 지지부 TP11까지의 길이 LWT는, 복수의 리드 LD2 중 비단부 리드 LDc2에 있어서의 와이어 접합부로부터 테이프 TP2의 리드 보유 지지부 TP21까지의 길이 LWT와 동등하다.
또한, 복수의 리드 LD2 중 단부 리드 LDe2에 있어서의 와이어 접합부로부터 테이프 TP2의 리드 보유 지지부 TP21까지의 길이 LWT는, 복수의 리드 LD1 중 비단부 리드 LDc1에 있어서의 와이어 접합부로부터 테이프 TP1의 리드 보유 지지부 TP11까지의 길이 LWT와 동등하다.
이와 같이, 리드 군 LDg1 및 리드 군 LDg2 각각에 있어서, 복수의 길이 LWT가 거의 동일한 값으로 되어 있으면, 테이프 TP1에 의한 본딩 영역 WBR의 유지 강도와, 테이프 TP2에 의한 본딩 영역 WBR의 유지 강도를 동일 정도로 할 수 있다.
그런데, 리드 군 LDg1 및 리드 군 LDg2 각각에 있어서, 복수의 길이 LWT가 거의 동일한 값으로 되어 있는 경우, 리드 보유 지지부 TP11 및 리드 보유 지지부 TP21의 각각의 연장 거리를 지나치게 길게 하면, 서로 겹치는 부분이 발생한다. 예를 들어, 도 5에 도시하는 예에서는, 평면에서 보아, 테이프 TP1의 리드 보유 지지부 TP11의 연장선과, 테이프 TP2의 리드 보유 지지부 TP21의 연장선은, 현수 리드 HL1과 겹치는 위치에서 교차하고 있다. 또한, 평면에서 보아, 테이프 TP2의 테이프 지지부 TP22는 테이프 TP1의 리드 보유 지지부 TP11의 연장선 상에 배치되어 있다. 또한, 평면에서 보아, 테이프 TP1의 연결부 TP13은, 테이프 TP2의 리드 보유 지지부 TP21의 연장선 상에 배치되어 있다.
상기한 바와 같이 테이프 TP1과 테이프 TP2의 일부분이 겹쳐 있는 경우, 테이프 TP1, TP2를 부착하기 위한 지그와 테이프의 사이에 간극이 발생하여, 일부의 리드 LD가 테이프에 밀착되지 않을 가능성이 있다. 따라서, 본 실시 형태에서는, 테이프 TP1에 굴곡부를 형성하여, 테이프 TP1과 테이프 TP2가 겹치는 것을 방지하고 있다.
상세하게는, 테이프 TP1의 테이프 지지부 TP12는, 리드 보유 지지부 TP11보다도 와이어 접합부로부터 먼 위치에 부착되어 있다. 도 6에 도시하는 예에서는, 테이프 지지부 TP12로부터 본딩 영역 WBR을 구성하는 금속막 BM까지의 거리는, 리드 보유 지지부 TP11로부터 금속막 BM까지의 거리보다 크다. 또한, 테이프 지지부 TP12로부터 다이 패드 DP까지의 거리는, 리드 보유 지지부 TP11로부터 다이 패드 DP까지의 거리보다 크다.
한편, 테이프 TP2의 리드 보유 지지부 TP21로부터 복수의 리드 LD2 각각이 갖는 와이어 접합부까지의 거리는, 테이프 TP1의 리드 보유 지지부 TP11로부터 복수의 리드 LD1 각각이 갖는 와이어 접합부까지의 거리와 거의 동등하다. 또한, 테이프 TP2의 리드 보유 지지부 TP21로부터 복수의 리드 LD2 각각이 갖는 본딩 영역 WBR을 구성하는 금속막 BM까지의 거리는, 테이프 TP1의 리드 보유 지지부 TP11로부터 복수의 리드 LD1 각각이 갖는 금속막 BM까지의 거리와 거의 동등하다. 또한, 테이프 TP2의 리드 보유 지지부 TP21로부터 다이 패드 DP까지의 거리는, 테이프 TP1의 리드 보유 지지부 TP11로부터 다이 패드 DP까지의 거리와 거의 동등하다.
따라서, 테이프 지지부 TP12가 복수의 리드 LD2에 부착되어 있어도, 테이프 TP1과 테이프 TP2는 서로 겹치지 않는 상태로 배치되어 있다. 이로 인해, 본 실시 형태에 따르면, 복수의 리드 LD1 각각은, 테이프 TP1에 확실하게 부착되고, 복수의 리드 LD2 각각은 테이프 TP2에 확실하게 부착되어 있다.
또한, 연결부 TP13은, 리드 보유 지지부 TP11과 테이프 지지부 TP12를 연결하고, 테이프 지지부 TP12의 지지력을 리드 보유 지지부 TP11에 전달하는 기능을 갖고 있다. 또한, 도 6에 도시하는 예에서는, 연결부 TP13은, 리드 보유 지지부 TP11과 테이프 지지부 TP12를 직선적으로 연결하도록 연장되어 있다. 이 경우, 연결부 TP13의 거리가 짧아지므로, 연결부 TP13이 파단되기 어렵다. 단, 테이프 지지부 TP12의 지지력을 리드 보유 지지부 TP11에 전달하기 위해서는, 리드 보유 지지부 TP11과 테이프 지지부 TP12가 연결되어 있으면 된다. 따라서, 본 실시 형태에 대한 변형예로서, 리드 보유 지지부 TP11과 테이프 지지부 TP12는, 연결부 TP13을 포함하는, 복수의 부분을 통해 연결되어 있어도 된다.
또한, 현수 리드 HL1과 복수의 리드 LD1의 간격을 근접시켜, 단자 수를 증가시키는 관점에서는, 하기의 구성이 바람직하다. 즉, 도 6에 도시하는 예에서는, 테이프 TP1의 연결부 TP13은, 단부 리드 LDe1에 부착되어 있다. 바꾸어 말하면, 리드 보유 지지부 TP11은, 현수 리드 HL1의 위치까지는 연장되지 않고, 단부 리드 LDe1과 겹치는 위치에서 연결부 TP13에 접속되어 있다. 이와 같이, 단부 리드 LDe1과 겹치는 위치에서 리드 보유 지지부 TP11을 종단시킴으로써, 현수 리드 HL1과 리드 LD1(상세하게는 단부 리드 LDe1)의 거리를 근접시킬 수 있다. 이에 의해, 리드 LD의 배치 밀도를 향상시킬 수 있으므로, 반도체 장치 PKG1이 구비하는 외부 단자의 수를 증가시킬 수 있다.
또한, 도 4에 도시하는 바와 같이, 테이프 TP1과 테이프 TP2는 서로 분리되어 있다. 바꾸어 말하면, 테이프 TP1과 테이프 TP2는 이격된 상태로 배치되어 있다. 또한, 테이프 TP1과 테이프 TP2가 겹쳐 있지 않으면, 상기한 바와 같이 일부의 리드 LD가 테이프에 밀착되지 않을 가능성이 있다. 그러나, 예를 들어 테이프 TP1의 단부와 테이프 TP2의 단부가 접촉하고 있어도, 서로 겹쳐 있는 부분이 존재하지 않으면, 복수의 리드 LD 각각을 테이프 TP1, TP2와 밀착시킬 수 있다. 단, 테이프 TP1의 단부와 테이프 TP2의 단부를 접촉시키는 경우, 테이프 TP1과 테이프 TP2가 서로 겹쳐 버릴 우려가 있으므로, 본 실시 형태와 같이, 테이프 TP1과 테이프 TP2는 서로 분리되어 있는 편이 바람직하다.
또한, 본 실시 형태에서는, 테이프 TP1과 테이프 TP2가 서로 다른 형상으로 되어 있다. 즉, 도 5에 도시하는 바와 같이, 테이프 TP2는, 평면에서 보아, 복수의 리드 LD2의 각각의 와이어 접합부(본딩 영역 WBR 중, 와이어 BW가 접합된 부분)를 따라 연장되고, 또한 복수의 리드 LD 각각에 부착된 리드 보유 지지부(주요부, 보유 지지부, 부분) TP21을 갖는다. 또한, 테이프 TP2는, 리드 군 LDg1과 리드 군 LDg2의 사이에 배치되는 현수 리드 HL1에 부착되고, 테이프 TP1의 연결부 TP13의 연장 방향을 따라 연장되는 테이프 지지부 TP22를 갖고 있다.
이와 같이, 테이프 TP2 중 일부분을 현수 리드 HL1에 부착함으로써, 테이프 TP2의 지지 강도를 향상시킬 수 있다. 또한, 테이프 지지부 TP22는, 테이프 TP1의 연결부 TP13을 따라 연장되어 있으므로, 테이프 TP1과 테이프 TP2가 겹치는 것을 방지할 수 있다.
또한, 도 5에 도시하는 바와 같이 테이프 TP2의 리드 보유 지지부 TP21은, 단부 리드 LDe2와 겹치는 위치에 있어서, 테이프 지지부 TP22에 접속되어 있다. 바꾸어 말하면, 테이프 TP2는, 단부 리드 LDe2와 겹치는 위치에 굴곡부를 갖고 있다. 그리고, 테이프 TP2는, 복수의 리드 LD1에는 접촉하고 있지 않다. 이와 같이, 테이프 TP2와 복수의 리드 LD1이 접촉하고 있지 않으면, 테이프 TP1과 테이프 TP2가 서로 겹치는 것을 방지할 수 있다.
또한, 도 4에 도시하는 바와 같이, 본 실시 형태의 반도체 장치 PKG1이 갖는 테이프 TP1은, 밀봉체 MR의 변 S1의 중심과, 변 S3의 중심을 연결하는 선(도시하지 않은 가상선)을 중심선으로 하여, 선 대칭인 구조로 되어 있다. 도 7은, 도 5에 도시하는 테이프의 반대측의 단부의 주변을 확대하여 도시하는 확대 평면도이다.
도 7에 도시하는 바와 같이, 테이프 TP1의 일부는, 테이프 지지부 TP12(도 5 참조)의 반대측의 단부에 있어서, 리드 군 LDg4와 리드 군 LDg1의 사이에 배치되는 현수 리드 HL2 및 복수의 리드 LD4 중 일부에 부착되어 있다.
상세하게는, 평면에서 보아, 테이프 TP1은, 복수의 리드 LD1의 각각의 와이어 접합부(본딩 영역 WBR 중, 와이어 BW가 접합된 부분)를 따라 연장되고, 또한 복수의 리드 LD1 각각에 부착된 리드 보유 지지부(주요부, 보유 지지부, 부분) TP14를 갖는다. 또한, 테이프 TP1은, 현수 리드 HL2 및 리드 LD4(복수의 LD4 중 일부)에 부착되고, 또한 리드 보유 지지부 TP14보다도 와이어 접합부로부터 먼 위치에 부착된 테이프 지지부(지지부, 부분) TP15를 갖는다. 또한, 테이프 TP1은, 리드 보유 지지부 TP14와 테이프 지지부 TP15 사이에 위치하는 연결부(부분) TP16을 갖고 있다.
상세하게는, 도 7에 도시하는 바와 같이, 반도체 장치 PKG1은, 리드 군 LDg1에 포함되는 복수의 리드 LD1 중, 리드 군 LDg1과 리드 군 LDg4 사이에 설치된 현수 리드 HL2에 가장 가까운 위치에 배치되는 단부 리드 LDe3을 갖고 있다. 테이프 TP1의 리드 보유 지지부 TP14는, 복수의 리드 LD1의 와이어 접합부의 배열 방향인 방향 DRE3을 따라 연장되어 있고, 리드 보유 지지부 TP14의 종단부 부분(연결부 TP16과의 경계 부분)은 단부 리드 LDe3에 부착되어 있다. 이에 의해, 복수의 리드 LD1 각각이 갖는 본딩 영역 WBR의 와이어 접합부로부터 테이프 TP1까지의 길이 LWT가, 거의 동일한 값으로 된다.
또한, 반도체 장치 PKG1은, 복수의 리드 LD4 각각에 부착된 테이프 TP4를 갖는다. 평면에서 보아, 테이프 TP4는, 복수의 리드 LD4의 각각의 와이어 접합부를 따라 연장되고, 또한 복수의 리드 LD4 각각에 부착된 리드 보유 지지부(주요부, 보유 지지부, 부분) TP41을 갖는다. 리드 보유 지지부 TP41은, 복수의 리드 LD4의 와이어 접합부의 배열 방향을 따라 연장되어 있다.
상세하게는, 도 7에 도시하는 바와 같이, 반도체 장치 PKG1은, 리드 군 LDg4에 포함되는 복수의 리드 LD4 중, 리드 군 LDg1과 리드 군 LDg4의 사이에 설치된 현수 리드 HL2에 가장 가까운 위치에 배치되는 단부 리드 LDe4를 갖고 있다. 테이프 TP4의 리드 보유 지지부 TP41은, 복수의 리드 LD4의 와이어 접합부의 배열 방향인 방향 DRE4를 따라 연장되어 있고, 리드 보유 지지부 TP41의 종단부 부분(테이프 지지부 TP42와의 경계 부분)은 단부 리드 LDe4에 부착되어 있다. 이에 의해, 복수의 리드 LD4 각각이 갖는 본딩 영역 WBR의 와이어 접합부로부터 테이프 TP4까지의 길이 LWT가, 거의 동일한 값으로 된다.
또한, 테이프 TP1은 테이프 TP4와 겹치는 부분은 갖고 있지 않다. 또한, 테이프 TP1 및 테이프 TP4는, 리드 LD의 상면 LDt 및 하면 LDb(도 2 참조) 중 동일한 면(도 7에 도시하는 예에서는 상면 LDt)에 부착되어 있다.
또한, 본 실시 형태에서는, 도 5에 도시하는 복수의 리드 LD1의 복수의 와이어 접합부의 배열 방향인 방향 DRE1, 및 도 7에 도시하는 복수의 리드 LD1의 복수의 와이어 접합부의 배열 방향인 방향 DRE3 각각은, 도 4에 도시하는 변 S4와 평행하지 않다. 바꾸어 말하면, 도 5에 도시하는 방향 DRE1 및 도 7에 도시하는 방향 DRE3 각각은, 도 4에 도시하는 변 S4에 대해 경사지도록 연장되어 있다. 또한, 도 5에 도시하는 방향 DRE1 및 도 7에 도시하는 방향 DRE3 각각은, 서로 평행하지 않다. 이것은, 반도체 칩 CP의 복수의 패드 PD와 복수의 리드 LD1을 접속하는 복수의 와이어 BW의 길이를 동등하게 하기 위함이다.
이로 인해, 상기한 설명에서는, 와이어 접합부의 배열 방향마다, 테이프 TP1의 구성 부분을 나누어, 도 5에 도시하는 리드 보유 지지부 TP11과 도 7에 도시하는 리드 보유 지지부 TP14로서 설명하였다. 단, 리드 보유 지지부 TP11과 리드 보유 지지부 TP14는 서로 접속되어 있고, 또한 동일한 기능(복수의 리드 LD1에 부착되고, 복수의 리드 LD1을 보유 지지하는 기능)을 갖고 있다. 따라서, 리드 보유 지지부 TP11과 리드 보유 지지부 TP14를 하나의 구성 부분으로 간주하여 생각해도 된다.
또한, 상기한 바와 같이, 테이프 TP1은, 밀봉체 MR의 변 S1의 중심과, 변 S3의 중심을 연결하는 선(도시하지 않은 가상 선)을 중심선으로 하여, 선 대칭인 구조로 되어 있다. 또한, 테이프 TP4는, 밀봉체 MR의 변 S2의 중심과, 변 S4의 중심을 연결하는 선(도시하지 않은 가상 선)을 중심선으로 하여, 선 대칭인 구조로 되어 있다. 따라서, 도 5 및 도 6을 사용한 설명에 있어서, 리드 보유 지지부 TP11, 테이프 지지부 TP12, 연결부 TP13, 단부 리드 LDe1 및 비단부 리드 LDc1 각각을, 리드 보유 지지부 TP14, 테이프 지지부 TP15, 연결부 TP16, 단부 리드 LDe3 및 비단부 리드 LDc3으로 치환하여 적용할 수 있다. 또한, 도 5 및 도 6을 사용한 설명에 있어서, 테이프 TP2, 리드 보유 지지부 TP21, 테이프 지지부 TP22, 단부 리드 LDe2 및 비단부 리드 LDc2 각각을, 테이프 TP4, 리드 보유 지지부 TP41, 테이프 지지부 TP42, 단부 리드 LDe4 및 비단부 리드 LDc4로 치환하여 적용할 수 있다. 마찬가지로 또한, 도 5 및 도 6을 사용한 설명에 있어서, 현수 리드 HL1을, 현수 리드 HL2로 치환하여 적용할 수 있다.
또한, 중복되는 설명은 생략하지만, 도 4에 도시하는 테이프 TP2 및 테이프 TP4 각각은, 밀봉체 MR의 변 S2의 중심과, 변 S4의 중심을 연결하는 선(도시하지 않은 가상 선)을 중심선으로 하여, 선 대칭인 구조로 되어 있다. 또한, 도 4에 도시하는 테이프 TP3과 테이프 TP1은, 밀봉체 MR의 변 S2의 중심과, 변 S4의 중심을 연결하는 선(도시하지 않은 가상 선)을 중심선으로 하여, 선 대칭인 구조로 되어 있다. 따라서, 도 5 및 도 6을 사용한 설명에 있어서, 테이프 TP1을 도 4에 도시하는 테이프 TP3으로 치환하여 적용할 수 있다.
<반도체 장치의 제조 방법>
다음으로, 도 1∼도 7을 사용하여 설명한 반도체 장치 PKG1의 제조 방법에 대해, 도 8에 도시하는 흐름도를 사용하여 설명한다. 도 8은, 도 1∼도 7을 사용하여 설명한 반도체 장치의 조립 공정의 플로우를 도시하는 설명도이다.
또한, 도 8에는, 반도체 장치 PKG1의 제조 공정 중 주요한 공정에 대해 도시하고 있지만, 도 8에 도시하는 조립 플로우 외에, 다양한 변형예를 적용할 수 있다. 예를 들어, 도 8에서는, 밀봉체 MR에 제품 식별 마크를 형성하는, 마킹 공정은 도시하고 있지 않지만, 이것을 밀봉 공정과 도금 공정의 사이에 추가할 수도 있다. 또한, 예를 들어 도 8에서는, 검사 공정을 도시하고 있지 않지만, 예를 들어 개편화 공정 후 등에 검사 공정을 추가해도 된다.
<기재 준비 공정>
도 8에 도시하는 기재 준비 공정에서는, 도 9에 도시하는 리드 프레임 LF를 준비한다. 도 9는, 도 8에 도시하는 기재 준비 공정에서 준비하는 리드 프레임을 도시하는 확대 평면도이다. 또한, 도 10은 도 9의 A-A선을 따른 단면에 있어서, 복수의 리드에 테이프를 부착하는 상태를 도시하는 확대 단면도이다. 또한, 도 11은 도 9의 B-B선을 따른 단면에 있어서, 복수의 리드에 테이프를 부착하는 상태를 도시하는 확대 단면도이다.
또한, 리드 프레임 LF는, 복수의 디바이스 형성부 LFd를 구비하는 기재이지만, 도 9에서는, 보기 쉽게 하기 위해, 복수의 디바이스 형성부 LFd 중 1개를 확대하여 도시하고 있다. 또한, 도 9에서는, 보기 쉽게 하기 위해, 도 3에 도시하는 복수의 리드 LD 중 일부는 도시를 생략하고 있다. 이후, 반도체 장치 PKG1의 제조 방법을 설명하는 확대 평면도에 있어서도 마찬가지이다.
본 공정에서 준비하는 리드 프레임 LF는, 프레임부 LFf의 내측에 복수의 디바이스 형성부 LFd를 구비하고 있다. 리드 프레임 LF는, 금속으로 이루어지고, 본 실시 형태에서는, 예를 들어 구리(Cu)를 주성분으로 하는 금속으로 이루어진다.
또한, 본 실시 형태에서는, 도 8에 도시하는 바와 같이, 밀봉 공정 후에 도금 공정을 행하고, 도 2에 도시하는 금속막 MC를 아우터 리드부 OLD에 형성하는 예를 들어 설명한다. 단, 변형예로서, 기재 준비 공정의 단계에서, 미리 구리를 주성분으로 하는 기재의 표면이 금속막 MC로 덮여 있어도 된다. 이 경우, 리드 프레임 LF의 노출면의 전체가 금속막 MC로 덮인다.
또한, 도 9에 도시하는 바와 같이, 디바이스 형성부 LFd의 중앙부에는, 칩 탑재부인 다이 패드 DP가 형성되어 있다. 다이 패드 DP에는, 복수의 현수 리드 HL이 각각 접속되고, 디바이스 형성부 LFd의 코너부를 향해 연장되도록 배치되어 있다. 즉, 다이 패드 DP는, 현수 리드 HL에 의해 지지되어 있고, 또한 이 현수 리드 HL을 통해 리드 프레임 LF의 프레임부 LFf에 지지되어 있다.
또한, 다이 패드 DP의 주위에는, 복수의 현수 리드 HL의 사이에, 각각 복수의 리드 LD가 형성되어 있다. 복수의 리드 LD는, 프레임부 LFf에 각각 접속되어 있다. 도 9에 도시하는 예에서는, 복수의 리드 LD는, X 방향을 따라 배열되는 복수의 리드 LD1, X 방향과 교차(직교)하는 Y 방향을 따라 배열되는 복수의 리드 LD2를 포함하고 있다. 또한, 복수의 리드 LD는, X 방향을 따라, 또한 복수의 리드 LD1의 반대측에 배열되는 복수의 리드 LD3, 및 Y 방향을 따라, 또한 복수의 리드 LD2의 반대측에 배열되는 복수의 리드 LD4를 포함하고 있다.
또한, 복수의 리드 LD 각각은, 타이 바 TB를 통해 서로 연결되어 있다. 타이 바 TB는, 복수의 리드 LD를 연결하는 연결 부재로서의 기능 외에, 도 8에 도시하는 밀봉 공정에 있어서, 수지의 누출을 억제하는 댐 부재로서의 기능을 갖는다. 타이 바 TB는, 복수의 리드 LD 및 리드 프레임 LF의 프레임부 LFf에 접속되어 있다. 또한, 복수의 리드 LD의 한쪽 단부는, 리드 프레임 LF의 프레임부 LFf에 접속되어 있다. 이로 인해, 도 8에 도시하는 리드 컷 공정까지의 사이는, 복수의 리드 LD 각각은, 리드 프레임 LF의 프레임부 LFf에 지지되어 있다.
단, 상기한 바와 같이, 본 실시 형태의 복수의 리드 LD는, 이너 리드부 ILD(도 2 참조)의 연장 거리가 길다. 이로 인해, 리드 LD의 다른 쪽 단부(프레임부 LFf에 접속되어 있지 않은 쪽의 단부)의 변형을 방지하기 위해, 상기한 테이프 TP1, TP2, TP3 및 테이프 TP4가 부착되어 있다.
여기서, 리드 프레임 LF에 형성된 복수의 리드 LD에 테이프 TP1, TP2, TP3 및 테이프 TP4를 부착하는 공정은, 예를 들어 이하와 같이 행한다. 즉, 도 10 및 도 11에 도시하는 바와 같이 스테이지(부착 스테이지) ATS에 복수의 리드 LD를 배치한 상태에서, 복수의 리드 LD의 한쪽 면(도 10 및 도 11에 도시하는 예에서는 상면 LDt측)에 테이프 TP1 및 테이프 TP2를 배치한다. 그리고, 테이프 TP1 및 테이프 TP2의 상면측으로부터 지그(부착 지그) ATJ를 압박 접촉하여, 테이프 TP1, TP2를 복수의 리드 LD를 향해 압박한다. 이에 의해, 테이프 TP1 및 테이프 TP2가 복수의 리드 LD에 부착된다. 이때, 테이프 TP1과 테이프 TP2에 겹치는 부분이 존재하는 경우, 스테이지 ATS와 지그 ATJ의 이격 거리는, 겹친 부분의 두께에 의해 규정된다. 이로 인해, 테이프 TP1과 테이프 TP2가 겹쳐 있지 않은 부분에서는, 지그 ATJ 또는 스테이지 ATS와 테이프 TP1, TP2의 사이에 간극이 발생한다. 이 결과, 지그 ATJ로부터 인가되는 압박력이 테이프 TP1, TP2의 일부에 전달되지 않아, 복수의 리드 LD 중 일부에, 테이프 TP1 및 테이프 TP2 모두 접착되지 않는 것이 남아 버릴 우려가 있다.
그러나, 도 9∼도 11에 도시하는 바와 같이, 본 실시 형태에 의하면, 테이프 TP1, TP2, TP3(도 9 참조) 및 테이프 TP4(도 9 참조) 각각은, 서로 겹치는 부분을 포함하고 있지 않다. 이에 의해, 복수의 리드 LD 각각은, 테이프 TP1, TP2, TP3 및 테이프 TP4 중 적어도 어느 하나에는, 확실하게 접착된다.
또한, 도 10 및 도 11에서는, 테이프 TP1 및 테이프 TP2를 일괄적으로 부착하는 예를 도시하고 있지만, 테이프 TP1과 테이프 TP2를 차례로 부착해도 된다. 이 경우에서도, 테이프 TP1과 테이프 TP2가 겹치는 부분을 갖고 있지 않음으로써, 복수의 리드 LD1 각각은, 테이프 TP1에 부착되고, 복수의 리드 LD2 각각은, 테이프 TP2에 부착된다. 또한, 도 9에 도시하는 테이프 TP3 및 테이프 TP4의 부착 방법도 마찬가지이다.
<다이 본드 공정>
다음으로, 도 8에 도시하는 다이 본드 공정(반도체 칩 탑재 공정)에서는, 도 12에 도시하는 바와 같이, 다이 패드 DP에 반도체 칩 CP를 탑재한다. 도 12는 도 9에 도시하는 리드 프레임의 다이 패드 상에 반도체 칩을 탑재한 상태를 도시하는 확대 평면도이다.
도 2를 사용하여 설명한 바와 같이, 반도체 칩 CP는, 복수의 패드 PD가 형성된 표면 CPt 및 표면 CPt의 반대측에 위치하는 이면 CPb를 갖고 있다. 본 공정에서는, 예를 들어 에폭시 수지 등의 열경화성 수지로 이루어지는 접착재인 다이 본드재 DB(도 2 참조)를 통해, 반도체 칩 CP와 다이 패드 DP를 접착 고정한다. 도 12에 도시하는 예에서는, 평면에서 보아, 다이 패드 DP의 상면 DPt의 일부가 반도체 칩 CP에 의해 덮이도록 반도체 칩 CP를 탑재한다.
또한, 도 2를 사용하여 설명한 바와 같이, 본 실시 형태의 예에서는, 반도체 칩 CP는, 이면 CPb가 다이 패드 DP의 칩 탑재면인 상면 DPt와 대향하도록, 소위, 페이스업 실장 방식에 의해 다이 패드 DP 상에 탑재된다.
<와이어 본드 공정>
다음으로, 도 8에 도시하는 와이어 본드 공정에서는, 도 13에 도시하는 바와 같이, 반도체 칩 CP의 표면 CPt에 형성된 복수의 패드 PD와, 반도체 칩 CP의 주위에 배치된 복수의 리드 LD를, 복수의 와이어(도전성 부재) BW를 통해, 각각 전기적으로 접속한다. 도 13은, 도 12에 도시하는 반도체 칩과 복수의 리드를, 와이어를 통해 전기적으로 접속한 상태를 도시하는 확대 평면도이다. 또한, 도 14는 도 13에 도시하는 반도체 칩의 패드와 리드를, 와이어를 통해 전기적으로 접속한 상태를 도시하는 확대 단면도이다.
본 공정에서는, 예를 들어 도 14에 도시하는 바와 같이, 오목부(10c)가 형성된 히트 스테이지(10)를 준비하고, 다이 패드 DP가 오목부(10c) 내에 위치하도록, 반도체 칩 CP가 탑재된 리드 프레임 LF를 히트 스테이지(10) 상에 배치한다. 그리고, 반도체 칩 CP의 패드 PD와 리드 LD를, 와이어 BW를 통해 전기적으로 접속한다. 여기서, 본 실시 형태에서는, 캐필러리(11)를 통해 와이어 BW를 공급하고, 초음파와 열압착을 병용하는, 소위 네일 헤드 본딩 방식에 의해 와이어 BW를 접합하고 있다. 또한, 본 실시 형태에서는, 반도체 칩 CP의 패드 PD에 와이어 BW의 한쪽 단부를 접속한 후, 와이어 BW의 다른 쪽 단부를 리드 LD의 본딩 영역 WBR에 접속하는, 소위 노멀 본딩 방식에 의해 와이어 BW를 접합하고 있다. 도 14에 도시하는 예에서는, 와이어 BW의 다른 쪽 단부는, 리드 LD의 상면 LDt에 형성된 금속막 BM에 접합되어 있다. 이 와이어 BW가 접합된 부분이, 상기한 와이어 접합부이다.
또한, 본 공정에서는, 히트 스테이지(10)를 통해 리드 LD를 가열한다. 이로 인해, 리드 LD에 부착된 테이프 TP1, TP2, TP3 및 테이프 TP4가, 히트 스테이지(10)와 리드 LD의 밀착성을 저해하는 것을 억제하는 것이 바람직하다. 따라서, 테이프 TP1, TP2, TP3 및 테이프 TP4는 리드 LD의 상면 LDt 및 하면 LDb 중, 와이어 BW가 접합되는 면과 동일한 면에 부착되어 있는 것이 바람직하다. 본 실시 형태의 경우, 와이어 BW는 리드 LD의 상면 LDt측에 접합된다. 이로 인해, 테이프 TP1, TP2, TP3 및 테이프 TP4 각각은 리드 LD의 상면 LDt에 부착되어 있다. 이에 의해, 히트 스테이지(10)와 리드 LD를 밀착시킬 수 있다.
또한, 본 실시 형태에 따르면, 복수의 리드 LD 각각은, 테이프 TP1, TP2, TP3 및 테이프 TP4에 의해 보유 지지되어 있다. 이로 인해, 와이어 본딩 공정에 있어서, 리드 LD의 일부분이 변형되는 것을 억제할 수 있다. 이 결과, 복수의 리드 LD의 각각의 본딩 영역 WBR에 확실하게 와이어 BW를 접합할 수 있다.
<밀봉 공정>
다음으로, 도 8에 도시하는 밀봉 공정에서는, 도 13에 도시하는 반도체 칩 CP, 복수의 와이어 BW, 및 복수의 리드 LD의 각각의 이너 리드부 ILD를 수지에 의해 밀봉하고, 도 15에 도시하는 밀봉체 MR을 형성한다. 도 15는, 도 13에 도시하는 복수의 디바이스 형성부의 각각에 반도체 칩을 밀봉하는 밀봉체를 형성한 상태를 도시하는 확대 평면도이다.
본 공정에서는, 예를 들어 도시하지 않은 복수의 캐비티를 구비하는 성형 금형 내에 리드 프레임 LF를 배치한 상태에서, 캐비티에 의해 형성되는 공간 내에 수지를 공급한 후, 상기 수지를 경화시킴으로써 밀봉체(밀봉부) MR을 형성한다. 이러한 밀봉체 MR의 형성 방법은, 트랜스퍼 몰드 방식이라고 불린다.
도 15에 도시하는 예에서는, 성형 금형의 캐비티는, 평면에서 보아, 디바이스 형성부 LFd의 타이 바 TB로 둘러싸인 영역 내에 배치된다. 이로 인해, 밀봉체 MR의 본체 부분은, 도 15에 도시하는 바와 같이, 디바이스 형성부 LFd의 타이 바 TB로 둘러싸인 영역 내에, 각각 형성된다. 또한, 캐비티로부터 누출된 수지의 일부는, 타이 바 TB에 의해 막힌다. 이로 인해, 복수의 리드 LD 각각이 구비하는 아우터 리드부 OLD는, 밀봉체 MR의 측면 MRs로부터 노출되어 있다.
복수의 리드 LD 중, Y 방향을 따라 연장되는 복수의 리드 LD1의 각각의 아우터 리드부 OLD는, 밀봉체 MR의 변 S1에 있어서, 밀봉체 MR의 측면 MRs로부터 돌출된다. 또한, 복수의 리드 LD 중, X 방향을 따라 연장되는 복수의 리드 LD2의 각각의 아우터 리드부 OLD는, 밀봉체 MR의 변 S2에 있어서, 밀봉체 MR의 측면 MRs로부터 돌출된다. 또한, 복수의 리드 LD 중, Y 방향을 따라 연장되는 복수의 리드 LD3의 각각의 아우터 리드부 OLD는, 밀봉체 MR의 변 S3에 있어서, 밀봉체 MR의 측면 MRs로부터 돌출된다. 또한, 복수의 리드 LD 중, X 방향을 따라 연장되는 복수의 리드 LD4의 각각의 아우터 리드부 OLD는, 밀봉체 MR의 변 S4에 있어서, 밀봉체 MR의 측면 MRs로부터 돌출된다.
<도금 공정>
다음으로, 도 8에 도시하는 도금 공정에서는, 도 15에 도시하는 복수의 리드 LD의 노출면에 금속막 MC(도 2 참조)를 도금법에 의해 형성한다. 본 공정에서 형성하는 금속막 MC는, 반도체 장치 PKG1을 도시하지 않은 실장 기판에 실장할 때, 접합재로서 사용하는 땜납재의 습윤성을 향상시키기 위해 형성된다.
본 공정에서는, 리드 LD의 노출면에 땜납으로 이루어지는 금속막 MC를 형성하는 것이 바람직하다. 또한, 금속막 MC의 형성 방법으로서는, 전리된 금속 이온을 리드 LD의 노출면에 석출시키는, 전기 도금법을 적용할 수 있다. 전기 도금법의 경우, 금속막 MC 형성 시의 전류를 제어함으로써 금속막 MC의 막질을 용이하게 제어할 수 있는 점에서 바람직하다. 또한, 전해 도금법은, 금속막 MC의 형성 시간을 짧게 할 수 있는 점에서 바람직하다.
<리드 컷 공정>
다음으로, 도 8에 도시하는 리드 컷 공정에서는, 도 16에 도시하는 바와 같이, 복수의 리드 LD의 각각의 아우터 리드부 OLD를 절단하고, 리드 프레임 LF로부터 복수의 리드 LD 각각을 분리한다. 또한, 본 실시 형태에서는, 리드 LD를 절단한 후, 도 2에 도시하는 바와 같은 굽힘 가공을 실시하여, 복수의 리드 LD를 성형한다. 도 16은, 도 15에 도시하는 복수의 리드의 노출면에 금속막을 형성하고, 각각 절단한 후, 성형한 상태를 도시하는 확대 평면도이다.
본 공정에서는, 복수의 리드 LD를 연결하고 있는 타이 바 TB(도 15 참조)를 절단한다. 또한, 복수의 리드 LD 각각을 프레임부 LFf로부터 분리한다. 이에 의해, 복수의 리드 LD는, 각각이 분리된 독립 부재가 된다. 또한, 복수의 리드 LD가 분리된 후에는 밀봉체 MR 및 복수의 리드 LD는, 현수 리드 HL(도 9 참조)을 통해 프레임부 LFf에 지지된 상태가 된다.
또한, 본 실시 형태에서는, 상기 도금 공정 후에 타이 바 TB를 절단하는 것에 대해 설명하였지만, 타이 바 TB만을 먼저 절단하고 나서, 도금 공정을 행하고, 또한 복수의 리드 LD 각각을 프레임부 LFf로부터 분리하는 순서여도 된다. 이에 의해, 타이 바 TB의 절단면에도 금속막 MC를 형성할 수 있어, 타이 바 TB의 절단면이 산화에 의해 변색되는 것을 억제할 수 있다. 또한, 리드 LD가 프레임부 LFf로부터 분리되기 전에 도금 공정을 행하므로, 도금액에 의한 리드 LD의 변형도 억제할 수 있다.
복수의 리드 LD나 타이 바 TB는, 후술하는, 절단용 금형을 사용하여, 프레스 가공에 의해 절단한다. 또한, 절단 후의 복수의 리드 LD는, 예를 들어 도시하지 않은 성형용 금형을 사용한 프레스 가공을 이용하여 복수의 리드 LD의 아우터 리드부 OLD에 굽힘 가공을 실시함으로써, 예를 들어 도 2에 도시하는 바와 같이 성형할 수 있다.
리드 컷 공정의 상세에 대해서는 후술한다.
<개편화 공정>
다음으로, 도 8에 도시하는 개편화 공정에서는, 도 17에 도시하는 바와 같이, 복수의 현수 리드 HL을 각각 절단하여, 디바이스 형성부 LFd 각각에 있어서 반도체 패키지를 분리한다. 도 17은, 도 16에 도시하는 현수 리드를 절단하여, 반도체 패키지를 취득한 상태를 도시하는 확대 평면도이다.
본 공정에서는 도 9에 도시하는 복수의 현수 리드 HL 및 밀봉체 MR의 코너부에 남은 수지를 절단하여, 반도체 패키지인 반도체 장치 PKG1(상세하게는, 검사 공정 전의 검사체)을 취득한다. 절단 방법은, 예를 들어 상기 리드 성형 공정과 마찬가지로, 도시하지 않은 절단 금형을 사용하여, 프레스 가공에 의해 절단할 수 있다.
본 공정 후, 외관 검사, 전기적 시험 등, 필요한 검사, 시험을 행하여, 합격한 것이, 도 1∼도 7에 도시하는 완성품의 반도체 장치 PKG1이 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양한 변경 가능한 것은 물론이다.
<변형예 1>
예를 들어, 상기 실시 형태에서는, 테이프 TP1과 테이프 TP3, 테이프 TP2와 테이프 TP4를 각각 동일한 형상으로 하고, 2종류의 테이프를 부착하는 실시 형태에 대해 설명하였다. 그러나, 도 18에 도시하는 반도체 장치 PKG2와 같이, 테이프 TP1, TP2, TP3 및 테이프 TP4 각각을 동일한 형상으로 해도 된다. 도 18은 도 4에 대한 변형예인 반도체 장치의 내부 구조를 도시하는 투시 평면도이다. 또한, 도 19는 도 18에 도시하는 반도체 장치의 확대 평면도이며, 도 7에 도시하는 반도체 장치에 대한 변형예로 되어 있다.
도 18 및 도 19에 도시하는 반도체 장치 PKG2는, 테이프 TP1과 테이프 TP2, 테이프 TP3과 테이프 TP4가 각각 동일한 형상으로 되어 있는 점에서 도 1∼도 7에 도시하는 반도체 장치 PKG1과 상이하다.
상세하게는, 도 19에 도시하는 바와 같이, 테이프 TP1의 리드 보유 지지부 TP14에는, 테이프 지지부 TP15가 직접적으로 접속되어 있고, 리드 보유 지지부 TP14와 테이프 지지부 TP15의 사이에 연결부 TP16(도 7 참조)이 개재되어 있지 않다. 한편, 테이프 TP4는, 도 5에 도시하는 테이프 TP1과 마찬가지의 구조로 되어 있다. 즉, 평면에서 보아, 테이프 TP4는, 복수의 리드 LD4의 각각의 와이어 접합부(본딩 영역 WBR 중, 와이어 BW가 접합된 부분)를 따라 연장되고, 또한 복수의 리드 LD4 각각에 부착된 리드 보유 지지부(주요부, 보유 지지부, 부분) TP41을 갖는다. 또한, 테이프 TP4는, 현수 리드 HL2 및 리드 LD1(복수의 LD1 중 일부)에 부착되고, 또한 리드 보유 지지부 TP41보다도 와이어 접합부로부터 먼 위치에 부착된 테이프 지지부(지지부, 부분) TP42를 갖는다. 또한, 테이프 TP4는, 리드 보유 지지부 TP41과 테이프 지지부 TP42의 사이에 위치하는 연결부(부분) TP43을 갖고 있다. 또한, 테이프 TP1은 테이프 TP4와 겹치는 부분은 갖고 있지 않다.
또한, 반도체 장치 PKG2가 갖는 테이프 TP1 중, 도 19에 도시하는 확대 평면과 반대측의 단부의 구조는, 도 5에 도시하는 반도체 장치 PKG1이 갖는 테이프 TP1과 동일한 구조이므로, 중복되는 설명은 생략한다. 또한, 도 18에 도시하는 바와 같이, 반도체 장치 PKG2가 갖는 테이프 TP2, TP3 및 테이프 TP4 각각은, 테이프 TP1과 마찬가지인 구조로 되어 있으므로, 이들의 설명도 생략한다.
본 변형예에 의하면, 테이프 TP1과 테이프 TP2, 테이프 TP3과 테이프 TP4가 각각 동일한 형상으로 되어 있으므로, 도 4에 도시하는 반도체 장치 PKG1과 같이 2종류의 테이프를 준비하는 경우와 비교하여, 테이프를 효율적으로 제조할 수 있다.
또한, 반도체 장치 PKG2는, 상기한 상위점을 제외하고, 상기 실시 형태에서 설명한 반도체 장치 PKG1과 마찬가지이다. 따라서, 테이프 TP1과 테이프 TP2, 테이프 TP3과 테이프 TP4가 각각 동일한 형상으로 되어 있다고 하는 특징을 손상시키지 않는 범위에 있어서, 상기 실시 형태에서 설명한 변형예를 적용할 수 있다.
<변형예 2>
또한, 상기 실시 형태 및 상기 변형예 1에서는, 4개의 테이프를 부착하는 실시 형태에 대해 설명하였다. 그러나, 도 20에 도시하는 반도체 장치 PKG3이나, 도 21에 도시하는 반도체 장치 PKG4와 같이, 테이프 TP1 및 테이프 TP2의 2개를 부착하는 실시 형태여도 된다. 도 20은, 도 4에 대한 다른 변형예인 반도체 장치의 내부 구조를 도시하는 투시 평면도이다. 또한, 도 21은 도 20에 대한 변형예인 반도체 장치의 내부 구조를 도시하는 투시 평면도이다. 또한, 도 22는 도 20 또는 도 21에 도시하는 반도체 장치의 확대 평면도이며, 도 7에 도시하는 반도체 장치에 대한 다른 변형예로 되어 있다.
도 20에 도시하는 반도체 장치 PKG3 및 도 21에 도시하는 반도체 장치 PKG4는, 테이프 TP1과 테이프 TP2 각각이, 현수 리드 HL을 걸쳐 설치된 복수의 리드 군이 각각 갖는 복수의 리드 LD를 보유 지지하고 있는 점에서, 도 1∼도 7에 도시하는 반도체 장치 PKG1과 상이하다.
상세하게는, 도 22에 도시하는 바와 같이, 반도체 장치 PKG3, PKG4 각각이 갖는 테이프 TP1은, 복수의 리드 LD1 각각을 보유 지지하는 리드 보유 지지부 TP11(도 5 참조) 및 리드 보유 지지부 TP14 외에, 복수의 리드 LD4 각각을 보유 지지하는 리드 보유 지지부 TP17을 갖고 있는 점에서, 도 7에 도시하는 반도체 장치 PKG1과 상이하다. 본 변형예의 테이프 TP1은, 복수의 리드 LD4의 각각의 와이어 접합부(본딩 영역 WBR 중, 와이어 BW가 접합된 부분)를 따라 연장되고, 또한 복수의 리드 LD4 각각에 부착된 리드 보유 지지부(주요부, 보유 지지부, 부분) TP17을 갖는다. 또한, 테이프 TP1은, 현수 리드 HL2에 부착되고, 또한 리드 보유 지지부 TP17 및 리드 보유 지지부 TP14 각각에 연결되어 있는 테이프 지지부 TP15를 갖고 있다.
본 변형예의 경우, 테이프 TP1 및 테이프 TP2 각각은 독립된 부재이며, 링 형상으로 형성되어 있지 않으므로, 테이프의 제조 공정에 있어서, 테이프의 취득 효율이 저하되는 것을 억제할 수 있다. 또한, 리드 보유 지지부 TP14와 리드 보유 지지부 TP17이 테이프 지지부 TP15를 통해 연결되어 있는 경우, 리드 보유 지지부 TP14와 리드 보유 지지부 TP17이 겹칠 우려는 발생하지 않는다. 이로 인해, 복수의 리드 LD1 각각 및 복수의 리드 LD4 각각을, 확실하게 테이프 TP1에 부착할 수 있다.
또한, 도 20 및 도 21에 도시하는 테이프 TP2는, 단부의 형상이 테이프 TP1과 상이한 점을 제외하고, 마찬가지이다. 또한, 테이프 TP1 및 테이프 TP2의 단부의 형상은, 도 5를 사용하여 설명한 테이프 TP1의 단부의 형상, 혹은 테이프 TP2의 단부의 형상과 마찬가지이므로, 중복되는 설명은 생략한다. 또한, 도 21에 도시하는 반도체 장치 PKG4는, 동일한 형상의 테이프 TP1과 테이프 TP2를 부착하고 있는 점에서, 도 20에 도시하는 반도체 장치 PKG3과 상이하다. 이에 의해, 상기 변형예 1에서 설명한 바와 같이, 2종류의 테이프를 준비하는 경우와 비교하여, 테이프를 효율적으로 제조할 수 있다.
또한, 반도체 장치 PKG3 및 반도체 장치 PKG4는, 상기한 상위점을 제외하고, 상기 실시 형태에서 설명한 반도체 장치 PKG1과 마찬가지이다. 따라서, 테이프 TP1 및 테이프 TP2를 부착함으로써 복수의 리드 LD1, LD2, LD3 및 리드 LD4 각각이 보유 지지되어 있다고 하는 특징을 손상시키지 않는 범위에 있어서, 상기 실시 형태에서 설명한 변형예를 적용할 수 있다.
<변형예 3>
또한, 예를 들어 상기한 바와 같이 다양한 변형예에 대해 설명하였지만, 상기에서 설명한 각 변형예끼리를 조합하여 적용할 수 있다.
그 밖에, 상기 실시 형태에 기재된 내용의 일부를 이하에 기재한다.
〔부기 1〕
이하의 공정을 포함하는, 반도체 장치의 제조 방법:
(a) 제1 방향을 따라 배치된 복수의 제1 리드로 이루어지는 제1 리드 군과, 상기 제1 방향과 교차하는 제2 방향을 따라 배치된 복수의 제2 리드로 이루어지는 제2 리드 군과, 상기 제1 리드 군과 상기 제2 리드 군의 사이에 배치된 제1 현수 리드와, 상기 제1 현수 리드가 접속된 다이 패드와, 상기 복수의 제1 리드 각각, 상기 제1 현수 리드 및 상기 복수의 제2 리드 중 일부에 부착된 제1 테이프와, 상기 복수의 제2 리드 각각에 부착된 제2 테이프를 갖는 리드 프레임을 준비하는 공정,
(b) 상기 다이 패드에 복수의 패드를 갖는 반도체 칩을 탑재하는 공정,
(c) 상기 반도체 칩의 상기 복수의 패드와, 상기 리드 프레임의 상기 복수의 제1 리드 및 상기 복수의 제2 리드를 복수의 와이어를 통해 각각 전기적으로 접속하는 공정을 포함하고,
상기 복수의 제1 리드, 상기 복수의 제2 리드 및 상기 제1 현수 리드 각각은, 제1면 및 상기 제1면의 반대측에 위치하는 제2면을 갖고,
상기 제1 테이프 및 상기 제2 테이프 각각은, 상기 제1면에 부착되고,
평면에서 보아, 상기 제1 테이프는,
상기 복수의 제1 리드의 각각의 와이어 접합부를 따라 연장되고, 또한 상기 복수의 제1 리드 각각에 부착된 제1 부분과,
상기 제1 현수 리드 및 상기 복수의 제2 리드 중 일부에 부착되고, 또한 상기 제1 부분보다도 상기 와이어 접합부로부터 먼 위치에 부착된 제2 부분과,
상기 제1 부분과 상기 제2 부분 사이에 위치하는 제3 부분을 갖고,
상기 제1 테이프는, 상기 제2 테이프와 겹치는 부분을 갖고 있지 않다.
10 : 히트 스테이지
10c : 오목부
11 : 캐필러리
ATJ : 지그(부착 지그)
ATS : 스테이지(부착 스테이지)
BM : 금속막(도금막, 도금 금속막)
BMP : 간격
BMW : 폭
BW : 와이어(도전성 부재)
CP : 반도체 칩
CPb : 이면
CPt : 표면(주면)
DB : 다이 본드재(접착재)
DP : 다이 패드(칩 탑재부)
DPt : 상면(칩 탑재면)
DRE1, DRE2, DRE3, DRE4 : 방향
HL, HL1, HL2 : 현수 리드
HLB : 오프셋부(절곡부, 본 실시 형태의 예에서는 다운셋부)
ILD : 이너 리드부
LD, LD1, LD2, LD3, LD4 : 리드
LDb : 하면
LDc1, LDc2, LDc3, LDc4 : 비단부 리드(내측 배열 리드)
LDe1, LDe2, LDe3, LDe4 : 단부 리드
LDg1, LDg2, LDg3, LDg4 : 리드 군
LDt : 상면
LF : 리드 프레임
LFd : 디바이스 형성부
LFf : 프레임부
MB : 금속막
MC : 금속막(외장 도금막)
MR : 밀봉체(수지체, 밀봉부)
MRb : 하면(이면, 피실장면)
MRc : 코너부
MRs : 측면
MRt : 상면
OLD : 아우터 리드부
PD : 패드(본딩 패드)
PKG1, PKG2, PKG3, PKG4 : 반도체 장치
S1, S2, S3, S4 : 변
TB : 타이 바
TP1, TP2, TP3, TP4 : 테이프
TP11, TP14, TP17, TP21, TP41 : 리드 보유 지지부(주요부, 보유 지지부, 부분)
TP12, TP15, TP22, TP42 : 테이프 지지부(지지부, 부분)
TP13, TP16, TP43 : 연결부(부분)
WBR : 본딩 영역

Claims (19)

  1. 제1 방향을 따라 연장되는 제1 변과, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 제2 변을 갖는 밀봉체와,
    상기 밀봉체의 상기 제1 변을 따라 배치된 복수의 제1 리드로 이루어지는 제1 리드 군과,
    상기 밀봉체의 상기 제2 변을 따라 배치된 복수의 제2 리드로 이루어지는 제2 리드 군과,
    상기 제1 리드 군과 상기 제2 리드 군 사이에 배치된 제1 현수 리드와,
    상기 제1 현수 리드가 접속된 다이 패드와,
    상기 복수의 제1 리드 각각, 상기 제1 현수 리드 및 상기 복수의 제2 리드 중 일부에 부착된 제1 테이프와,
    상기 복수의 제2 리드 각각에 부착된 제2 테이프와,
    상기 밀봉체로 밀봉되고, 또한 상기 다이 패드에 탑재된 반도체 칩과,
    상기 밀봉체로 밀봉되고, 또한 상기 반도체 칩의 복수의 제1 패드와 상기 복수의 제1 리드를 각각 전기적으로 접속하는 복수의 제1 와이어와,
    상기 밀봉체로 밀봉되고, 또한 상기 반도체 칩의 복수의 제2 패드와 상기 복수의 제2 리드를 각각 전기적으로 접속하는 복수의 제2 와이어
    를 포함하고,
    상기 복수의 제1 리드, 상기 복수의 제2 리드 및 상기 제1 현수 리드 각각은, 제1면 및 상기 제1면의 반대측에 위치하는 제2면을 갖고,
    상기 제1 테이프 및 상기 제2 테이프 각각은, 상기 제1면에 부착되고,
    평면에서 보아, 상기 제1 테이프는,
    상기 복수의 제1 리드 각각의 와이어 접합부를 따라 연장되고, 또한 상기 복수의 제1 리드 각각에 부착된 제1 부분과,
    상기 제1 현수 리드 및 상기 복수의 제2 리드 중 일부에 부착되고, 또한 상기 제1 부분보다도 상기 와이어 접합부로부터 먼 위치에 부착된 제2 부분과,
    상기 제1 부분과 상기 제2 부분 사이에 위치하는 제3 부분을 갖고,
    상기 제1 테이프는, 상기 제2 테이프와 겹치는 부분을 갖고 있지 않은, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 리드 군은, 상기 복수의 제1 리드 중, 상기 제1 현수 리드에 가장 가까운 위치에 배치되는 제1 단부 리드를 갖고,
    상기 제2 리드 군은, 상기 복수의 제2 리드 중, 상기 제1 현수 리드에 가장 가까운 위치에 배치되는 제2 단부 리드를 갖고,
    상기 제1 테이프의 상기 제2 부분은, 상기 제2 단부 리드에 부착되어 있는, 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 테이프의 상기 제3 부분은, 상기 제1 단부 리드에 부착되어 있는, 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 테이프의 상기 제2 부분은, 상기 복수의 제1 리드 중 일부에 부착되어 있는, 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 테이프의 일부는, 평면에서 보아, 상기 제1 테이프의 상기 제1 부분의 연장선 상에 위치하고 있는, 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 테이프의 상기 제3 부분은, 평면에서 보아, 상기 제2 테이프 중 복수의 제2 리드에 부착된 제4 부분의 연장선 상에 위치하고 있는, 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 리드 군은, 상기 복수의 제1 리드 중, 상기 제1 현수 리드에 가장 가까운 위치에 배치되는 제1 단부 리드 및 상기 제1 단부 리드 이외의 제1 내측 리드를 갖고,
    상기 제1 테이프의 상기 제1 부분과 상기 제1 단부 리드의 상기 와이어 접합부는, 제1 길이분, 이격되어 배치되고,
    상기 제1 테이프의 상기 제1 부분과 상기 제1 내측 리드의 상기 와이어 접합부는, 제2 길이분, 이격되어 배치되고,
    상기 제1 길이와 상기 제2 길이는 동등한, 반도체 장치.
  8. 제1항에 있어서,
    평면에서 보아,
    상기 제2 테이프는, 상기 복수의 제2 리드의 각각의 와이어 접합부를 따라 연장되고, 또한 상기 복수의 제2 리드 각각에 부착된 제4 부분을 갖고,
    상기 제1 테이프의 상기 제1 부분의 연장선과, 상기 제2 테이프의 상기 제4 부분의 연장선은, 상기 제1 현수 리드와 겹치는 위치에서 서로 교차하고 있는, 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 리드 군은, 상기 복수의 제1 리드 중, 상기 제1 현수 리드에 가장 가까운 위치에 배치되는 제1 단부 리드를 갖고,
    상기 제2 리드 군은, 상기 복수의 제2 리드 중, 상기 제1 현수 리드에 가장 가까운 위치에 배치되는 제2 단부 리드를 갖고,
    상기 제2 테이프는, 상기 복수의 제2 리드의 각각의 와이어 접합부를 따라 연장되고, 또한 상기 복수의 제2 리드 각각에 부착된 제4 부분을 갖고,
    상기 제1 단부 리드는, 모재 및 상기 모재의 일부분에 형성되고, 또한 상기 복수의 제1 와이어 중 1개가 접합된 제1 금속막을 갖고,
    상기 제1 테이프의 상기 제1 부분과 상기 제1 단부 리드의 상기 와이어 접합부는, 제1 길이분, 이격된 위치에 배치되고,
    상기 제2 테이프의 상기 제4 부분과 상기 제2 단부 리드의 상기 와이어 접합부는, 제2 길이분, 이격된 위치에 배치되고,
    상기 제1 길이와 상기 제2 길이의 차는, 상기 제1 단부 리드의 연장 방향에 있어서의 상기 제1 금속막의 길이보다도 작은, 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 리드 군은, 상기 제1 현수 리드에 가장 가까운 위치에 배치되는 제1 단부 리드를 갖고,
    상기 제2 테이프는, 상기 복수의 제2 리드의 각각의 와이어 접합부를 따라 연장되고, 또한 상기 복수의 제2 리드 각각에 부착된 제4 부분을 갖고,
    상기 제1 테이프의 상기 제1 부분과 상기 제1 단부 리드의 상기 와이어 접합부는, 제1 길이분, 이격된 위치에 배치되고,
    상기 제2 테이프의 상기 제4 부분과 상기 복수의 제2 리드에 포함되는 제3 리드의 상기 와이어 접합부는, 제3 길이분, 이격된 위치에 배치되고,
    상기 제1 길이와 상기 제3 길이는 동등한, 반도체 장치.
  11. 제1항에 있어서,
    상기 제1 테이프와 상기 제2 테이프는, 서로 분리되어 있는, 반도체 장치.
  12. 제1항에 있어서,
    상기 제2 테이프는, 상기 제1 현수 리드에 부착되어 있는, 반도체 장치.
  13. 제12항에 있어서,
    상기 제2 테이프는, 상기 복수의 제1 리드에는 접촉하고 있지 않은, 반도체 장치.
  14. 제13항에 있어서,
    평면에서 보아, 상기 제2 테이프는,
    상기 복수의 제2 리드의 각각의 와이어 접합부를 따라 연장되고, 또한 상기 복수의 제2 리드 각각에 부착된 제4 부분과,
    상기 제1 현수 리드에 부착되고, 상기 제1 테이프의 상기 제3 부분의 연장 방향을 따라 연장되는 제5 부분을 갖고 있는, 반도체 장치.
  15. 제1항에 있어서,
    상기 제1 테이프의 상기 제2 부분의 폭은, 상기 제1 테이프의 상기 제1 부분의 폭 이상인, 반도체 장치.
  16. 제1항에 있어서,
    평면에서 보아, 상기 제1 테이프의 상기 제2 부분과 상기 제1 현수 리드는 90도 이외의 각도로 교차하고 있는, 반도체 장치.
  17. 제1항에 있어서,
    상기 밀봉체는, 상기 제1 변의 반대측에 위치하는 제3 변, 및 상기 제2 변의 반대측에 위치하는 제4 변을 갖고,
    상기 밀봉체의 상기 제1 변을 따라 배치된 복수의 제3 리드로 이루어지는 제3 리드 군과,
    상기 밀봉체의 상기 제4 변을 따라 배치된 복수의 제4 리드로 이루어지는 제4 리드 군과,
    상기 제1 리드 군과 상기 제4 리드 군의 사이에 배치되고, 또한 상기 다이 패드에 접속된 제2 현수 리드와,
    상기 복수의 제1 리드 각각, 상기 제1 현수 리드, 상기 복수의 제2 리드 중 일부, 상기 제2 현수 리드 및 상기 복수의 제4 리드 중 일부에 부착된 상기 제1 테이프와,
    상기 복수의 제4 리드에 부착된 제3 테이프와,
    상기 밀봉체로 밀봉되고, 또한 상기 반도체 칩의 복수의 제3 패드와 상기 복수의 제3 리드를 각각 전기적으로 접속하는 복수의 제3 와이어와,
    상기 밀봉체로 밀봉되고, 또한 상기 반도체 칩의 복수의 제4 패드와 상기 복수의 제2 리드를 각각 전기적으로 접속하는 복수의 제4 와이어를 포함하고,
    평면에서 보아, 상기 제1 테이프는,
    상기 제2 현수 리드 및 상기 복수의 제4 리드 중 일부에 부착되고, 또한 상기 제1 부분보다도 상기 와이어 접합부로부터 먼 위치에 부착된 제4 부분과,
    상기 제1 부분과 상기 제4 부분 사이에 위치하고, 상기 제1 부분 및 상기 제4 부분의 각각에 연결되어 있는 제5 부분을 갖는, 반도체 장치.
  18. 제1항에 있어서,
    상기 밀봉체는, 상기 제1 변의 반대측에 위치하는 제3 변, 및 상기 제2 변의 반대측에 위치하는 제4 변을 갖고,
    상기 밀봉체의 상기 제1 변을 따라 배치된 복수의 제3 리드로 이루어지는 제3 리드 군과,
    상기 밀봉체의 상기 제4 변을 따라 배치된 복수의 제4 리드로 이루어지는 제4 리드 군과,
    상기 제1 리드 군과 상기 제4 리드 군의 사이에 배치되고, 또한 상기 다이 패드에 접속된 제2 현수 리드와,
    상기 복수의 제4 리드 각각, 상기 제2 현수 리드 및 상기 복수의 제1 리드 중 일부에 부착된 제3 테이프와,
    상기 밀봉체로 밀봉되고, 또한 상기 반도체 칩의 복수의 제3 패드와 상기 복수의 제3 리드를 각각 전기적으로 접속하는 복수의 제3 와이어와,
    상기 밀봉체로 밀봉되고, 또한 상기 반도체 칩의 복수의 제4 패드와 상기 복수의 제2 리드를 각각 전기적으로 접속하는 복수의 제4 와이어를 포함하고,
    평면에서 보아, 상기 제3 테이프는,
    상기 복수의 제1 리드의 각각의 와이어 접합부를 따라 연장되고, 또한 상기 복수의 제1 리드 각각에 부착된 제4 부분과,
    상기 제2 현수 리드 및 상기 복수의 제1 리드 중 일부에 부착되고, 또한 상기 제4 부분보다도 상기 와이어 접합부로부터 먼 위치에 부착된 제5 부분과,
    상기 제4 부분과 상기 제5 부분의 사이에 위치하고, 상기 제4 부분 및 상기 제5 부분의 각각에 연결되어 있는 제6 부분을 갖는, 반도체 장치.
  19. 제1항에 있어서,
    상기 밀봉체는, 상기 제1 변의 반대측에 위치하는 제3 변, 및 상기 제2 변의 반대측에 위치하는 제4 변을 갖고,
    상기 밀봉체의 상기 제1 변을 따라 배치된 복수의 제3 리드로 이루어지는 제3 리드 군과,
    상기 밀봉체의 상기 제4 변을 따라 배치된 복수의 제4 리드로 이루어지는 제4 리드 군과,
    상기 제1 리드 군과 상기 제4 리드 군의 사이에 배치되고, 또한 상기 다이 패드에 접속된 제2 현수 리드와,
    상기 복수의 제1 리드 각각, 상기 제1 현수 리드, 상기 복수의 제2 리드 중 일부, 상기 제2 현수 리드 및 상기 복수의 제4 리드 각각에 부착된 상기 제1 테이프와,
    상기 밀봉체로 밀봉되고, 또한 상기 반도체 칩의 복수의 제3 패드와 상기 복수의 제3 리드를 각각 전기적으로 접속하는 복수의 제3 와이어와,
    상기 밀봉체로 밀봉되고, 또한 상기 반도체 칩의 복수의 제4 패드와 상기 복수의 제2 리드를 각각 전기적으로 접속하는 복수의 제4 와이어를 포함하고,
    평면에서 보아, 상기 제1 테이프는,
    상기 복수의 제4 리드의 각각의 와이어 접합부를 따라 연장되고, 또한 상기 복수의 제4 리드 각각에 부착된 제4 부분과,
    상기 제2 현수 리드에 부착되고, 또한 상기 제1 부분 및 상기 제4 부분의 각각에 연결되어 있는 제5 부분을 갖는, 반도체 장치.
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