CN111602241B - 电子模块 - Google Patents

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Abstract

本发明的电子模块，包括：第一基板11；电子元件13、23，设置在所述第一基板11的一侧；封装部90，至少将所述电子元件13、23封装；连接端子110，与所述电子元件13、23电气连接，并且从所述封装部90露出；以及应力缓和端子150，不与所述电子元件13、23电气连接，并且从所述封装部90的侧面露出。

Description

电子模块
技术领域
本发明涉及一种电子模块，其将电子元件包含在封装部内，并且具有与电子元件相连接的连接端子。
背景技术
以往，将多个电子元件设置在封装树脂中的电子模块已被普遍认知(例如参照特开2014-45157号)。目前，行业普遍要求在这种电子模块中设置更多的电子元件。
作为设置更多电子元件的手段之一，可以考虑采用将电子元件叠层的形态。此情况下，可以考虑在电子元件(第一电子元件)的一侧(例如正面侧)设置另一个电子元件(第二电子元件)。当不采用将电子元件叠层的形态，或是当采用将电子元件叠层后将更多的电子元件进行封装的情况下，就会导致基板在面内方向上的尺寸变大。而一旦基板在面内方向上的尺寸变大，则可能会导致在进行热处理工序时发生基板翘曲。
基于上述原因，为了防止基板翘曲，例如有一种方案已被提出(参照特开2016-72281号)，其是通过将形成有电路图形的金属电路板的厚度设置得比金属散热板的厚度更大，并且将金属散热板上与陶瓷基板相反一侧的面的表面积设置得比金属电路板上与陶瓷基板相反一侧的面的表面积更大，从而来抑制因陶瓷基板处产生的热应力而导致陶瓷基板翘曲。另外，还有一种方案(参照WO2015/107804)，是通过利用跨设在栈部的导电构件将绝缘电路基板之间电气连接，并且通过上盖的隔壁部对树脂框体的栈部进行按压，再通过栈部对绝缘电路基板的第一边缘部进行按压，从而来抑制绝缘基板基板翘曲。
然而，从抑制基板翘曲，特别是抑制基板边缘部的翘曲这一观点来说，上述两个先行文献中的方案所带来的技术效果均不充分。
鉴于上述情况，本发明提供了一种电子模块，其能够防止基板翘曲，特别是能够防止基板边缘部向封装部内部翘曲。
发明内容
【概念1】
本发明涉及的电子模块，包括：
第一基板；
电子元件，设置在所述第一基板的一侧；
封装部，至少将所述电子元件封装；
连接端子，与所述电子元件电气连接，并且从所述封装部的侧面露出；以及
应力缓和端子，不与所述电子元件电气连接，并且从所述封装部的侧面露出。
【概念2】
在上述【概念1】所述的电子模块中，
所述连接端子具有用于对所述电子元件输入控制信号的控制端子，
所述应力缓和端子的宽度大于所述控制端子的宽度。
【概念3】
在上述【概念1】或【概念2】所述的电子模块中，
所述连接端子具有对所述电子元件提供电力的功率端子，
所述应力缓和端子的宽度小于所述功率端子的宽度。
【概念4】
在上述【概念1】至【概念3】中任意一项所述的电子模块中，
所述电子元件具有：第一电子元件、以及设置在所述第一电子元件的一侧的第二电子元件，
所述应力缓和端子不与所述第一电子元件以及所述第二电子元件电气连接。
【概念5】
在上述【概念4】所述的电子模块中，进一步包括：
第二导体层，设置在所示第二电子元件的一侧；以及
第二基板，设置所述第二导体层的一侧，
其中，所述应力缓和端子具有：设置在所述第二导体层上的应力缓和端子基端部、至少有一部分从所述封装部露出的应力缓和端子外侧部、以及设置在所述应力缓和端子基端部与所述应力缓和端子外侧部之间，并且在所述应力缓和端子基端部一侧向一侧弯曲的应力缓和端子弯曲部。
【概念6】
在上述【概念5】所述的电子模块中，
在所述第一基板的一侧，设置有不与所述第一电子元件以及所述第二电子元件电气连接的非连接导体层。
【概念7】
在上述【概念1】至【概念6】中任意一项所述的电子模块中，
所述连接端子具有对所述第一电子元件或所述第二电子元件提供电力的多个功率端子，
至少一个功率端子具有：与所述第二导体层电气连接的功率端子基端部、至少有一部分从所述封装部露出的功率端子外侧部、以及设置在所述功率端子基端部与所述功率端子外侧部之间，并且在所述功率端子基端部一侧向一侧弯曲的功率端子弯曲部。
【概念8】
在上述【概念1】至【概念7】中任意一项所述的电子模块中，
所述连接端子具有对所述第一电子元件或所述第二电子元件提供电力的功率端子，
所述应力缓和端子设置在比所述功率端子在面方向上更靠近边缘方向外侧的位置上。
【概念9】
在上述【概念1】至【概念8】中任意一项所述的电子模块中，
所述连接端子具有用于对所述第一电子元件或所述第二电子元件输入控制信号的多个控制端子，
所述应力缓和端子在面内方向上跨越所述第一基板的第一侧面或作为与所述第一侧面相反一侧的侧面的第二侧面后延伸至所述第一基板的边缘外侧，
所述第一基板具有延伸在所述第一侧面与所述第二侧面之间的第三侧面以及第四侧面，
所述控制端子中的至少一个在面内方向上跨越所述第一基板的所述第三侧面或所述第四侧面后延伸至所述第一基板的边缘外侧。
发明效果
在本发明中，设置有不与电子元件电气连接的，并且从封装部的侧面露出的应力缓和端子。根据发明者实验后的结果确认，通过设置这样的端子，就能够防止基板翘曲，特别是能够防止基板边缘部向封装部内部翘曲。
附图说明
图1是可在本发明第一实施方式中使用的电子模块的平面图，图中没有展示封装部、第二基板、以及第二散热层等。
图2是可在本发明第一实施方式中使用的电子模块的侧面图，图中没有展示封装部。
图3是可在本发明第一实施方式中使用的电子模块的平面图，图中没有展示封装部。
图4(a)是可在本发明第一实施方式中使用的功率端子的侧面图，图4(b)是可在本发明第一实施方式中使用的另一形态的功率端子的侧面图。
图5是可在本发明第一实施方式中使用的应力缓和端子的侧面图。
图6是可在本发明第一实施方式中使用的控制端子的侧面图。
图7是可在本发明第一实施方式中使用的电子模块的平面图。
图8是展示可在本发明第一实施方式中使用的第一电子元件、第一连接体、以及第二连接体等之间的关系的侧截面图。
图9是可在本发明第一实施方式中使用的第一电子元件的平面图。
图10是可在本发明第一实施方式中使用的第二电子元件的平面图。
图11是与图8相对应的图，图中展示的是可在本发明第二实施方式中使用的电子模块的侧截面图。
图12是与图8相对应的图，图中展示的是可在本发明第三实施方式中使用的电子模块的侧截面图。
具体实施方式
第一实施方式
《构成》
在本实施方式中，“一侧”指的是图2中的上方侧，“另一侧”指的是图2中的下方侧。另外，将图2中的上下方向称为“第一方向”、纸面的表里方向称为“第二方向”、左右方向称为“第三方向”。将包含第二方向以及第三方向的面内方向称为“面内方向”，将从图1的上方进行观看称为“从平面看”。
如图8所示，电子模块具有：第一散热层19、设置在第一散热层19的一侧的第一基板11、设置在第一基板11的一侧的第一导体层12、设置在第一导体层12的一侧的第一电子元件13、设置在第一电子元件13的一侧的第二电子元件23、设置在第二电子元件23的一侧的第二导体层22、设置在第二导体层22的一侧的第二基板21、设置在第二基板21的一侧的第二散热层29、以及由将第一电子元件13以及第二电子元件23封装的封装树脂等构成的封装部90。
第一导体层12以及第二导体层22中的双方或是其中任意一方可以与端子110、150相连接(参照图1)端子110、150的前端侧可以露出于封装部90的外部，并且能够与控制基板等外部装置相连接。
如图1所示，端子110、150可以具有：与第一电子元件13或第二电子元件23电气连接，并且从封装部90露出的连接端子110；以及不与第一电子元件13以及第二电子元件23中的任意一个电气连接，并且从封装部90的侧面露出的应力缓和端子150。
连接端子110可以具有用于对第一电子元件13或第二电子元件23输入控制信号的一个或多个控制端子120。应力缓和端子150上的任意一个部位的宽度可以大于控制端子120上宽度最大的部分。
如图5所示，应力缓和端子150可以具有：通过导电性接合剂95间接地设置在第二导体层22上的应力缓和端子基端部151、至少有一部分从封装部90露出的应力缓和端子外侧部153、以及设置在应力缓和端子基端部151与应力缓和端子外侧部153之间，并且在封装部90内向一侧或另一侧弯曲的应力缓和端子弯曲部152。另外，也可以在应力缓和端子基端部151与第二导体层22之间不设置导电性接合剂95，而将应力缓和端子基端部151直接设置在第二导体层22上。
如图4所示，功率端子130可以具有：通过导电性接合剂95间接设置在导体层12、22上的功率端子基端部131、至少有一部分从封装部90露出的功率端子外侧部133、以及设置在功率端子基端部131与功率端子外侧部133之间，并且在功率端子基端部131一侧向一侧或另一侧弯曲的功率端子弯曲部132。在图1所示的形态中，位于左上的功率端子130如图4(a)所示具有：通过导电性接合剂95间接设置在第二导体层22上的功率端子基端部131、以及在功率端子基端部131一侧向一侧或另一侧弯曲的功率端子弯曲部132。除此以外的四个功率端子130如图4(b)所示，具有：通过导电性接合剂95间接设置在第一导体层12上的功率端子基端部131、以及在功率端子基端部131一侧向另一侧弯曲的功率端子弯曲部132。
控制端子120可以具有：通过导电性接合剂95间接设置在导体层12、22上的控制端子基端部121、至少有一部分从封装部90露出的控制端子外侧部123、以及设置在控制端子基端部121与控制端子外侧部123之间，并且在控制端子基端部121一侧向一侧或另一侧弯曲的控制端子弯曲部122。
控制端子120可以具有：与第一导体层12电气连接的控制端子基端部121、至少有一部分从封装部90露出的控制端子外侧部123、以及设置在控制端子基端部121与控制端子外侧部123之间，并且在封装部90内向一侧弯曲的控制端子弯曲部122。
在第一基板11的一侧可以设置有在进行树脂封装时通过模具按压，并且不与第一电子元件13以及第二电子元件23电气连接的非连接导体层50。可以如图2以及图3所示，第二基板21在面方向上的大小小于第一基板11在面方向上的大小，也可以如图3所示，从平面看，设置在第一基板11上的非连接导体层50位于第一基板11的外侧。
如图7所示，封装部90从平面看可以大致呈矩形。在本实施方式中，“大致呈矩形”是指具有相对的2对边的四角形，其从平面看例如可以具有直角或带有圆弧的角部，也可以如图7所示，带有倾斜的角部，还可以如图7所示，在侧面的各个部位上设置有凹部。在图3中，第一基板11以及第二基板21从平面看各自大致呈矩形。
封装部90可以具有：第一侧面91、作为与第一侧面91相反一侧的侧面的第二侧面92、以及延伸在第一侧面91与第二侧面92之间的第三侧面93以及第四侧面94。当封装部90从平面看大致呈长方形时，可以是：第一侧面91与第二侧面92相平行，第三侧面93与第四侧面94相平行，并且第一侧面91与第二侧面92的长度大致相等，第三侧面93与第四侧面94的长度大致相等。在本实施方式中，“大致相等”是指两者的长度差在较长的那一方的长度的10％以内，例如长度A1与长度A2大致相等(A1≥A2)表示A1×0.9≤A2≤A1。在本实施方式中，虽然采用封装部90从平面看大致呈长方形的形态来进行说明，但并不仅限于此，封装部90从平面看也可以大致呈正方形或梯形。
应力缓和端子150可以封装部90的第一侧面91以及/或作为与第一侧面91相反一侧的侧面的第二侧面92进行设置。
控制端子120中的至少一个可以从封装部90的第一侧面91以及/或第四侧面94露出于外部。
应力缓和端子150可以设置在比功率端子130在面方向上更靠近边缘外侧的位置上。在图1所示的形态中，第一侧面91一侧设置有三个功率端子130，在比位于沿图1中第二方向的最上方的功率端子130更上方一侧(边缘方向外侧)的位置上设置有一个应力缓和端子150，在比位于沿图1中第二方向的最下方的功率端子130更下方一侧(边缘方向外侧)的位置上设置有一个应力缓和端子150。
如图1所示，第一基板11与封装部90相对应的具有：第一侧面11a、第二侧面11b、第三侧面21c、以及第四侧面11d。如图3所示，第二基板21也同样与封装部90相对应的具有：第一侧面21a、第二侧面21b、第三侧面21c、以及第四侧面21d。
在图1所示的形态中，两个应力缓和端子150在面内方向上跨越第一侧面11a后延伸至第一基板11的边缘外侧。图1中位于右上的一个控制端子120a在面内方向上跨越第一基板11的第三侧面11c后延伸至第一基板11的边缘外侧(参照图1)，并且从封装部90的第一侧面91露出于外部(参照图7)。图1中位于左上的另一个控制端子120b在面内方向上跨越第一基板11的第三侧面11c后延伸至第一基板11的边缘外侧(参照图1)，并且从封装部90的第二侧面92露出于外部(参照图7)。图1中位于右下的另一个控制端子120c在面内方向上跨越第一基板11的第四侧面11d后延伸至第一基板11的边缘外侧(参照图1)，并且从封装部90的第一侧面91露出于外部(参照图7)。图1中位于左下的另一个控制端子120d在面内方向上跨越第一基板11的第四侧面11d后延伸至第一基板11的边缘外侧(参照图1)，并且从封装部90的第二侧面92露出于外部(参照图7)。
在图1所示的形态中，七个控制端子120在面内方向上跨越第一基板11的第一侧面11a后延伸至第一基板11的边缘外侧(参照图1)，并且从封装部90的第一侧面91露出于外部(参照图7)。另外七个控制端子120在面内方向上跨越第一基板11的第二侧面11b后延伸至第一基板11的边缘外侧(参照图1)，并且从封装部90的第二侧面92露出于外部(参照图7)。三个功率端子130在面内方向上跨越第一基板11的第一侧面11a后延伸至第一基板11的边缘外侧(参照图1)，并且从封装部90的第一侧面91露出于外部(参照图7)。另外两个功率端子130在面内方向上跨越第一基板11的第二侧面11b后延伸至第一基板11的边缘外侧(参照图1)，并且从封装部90的第二侧面92露出于外部(参照图7)。
可以在位于封装部90的第一侧面91正中间的功率端子130上设置有开口部130a，并且从平面看，非连接导体层50能够通过功率端子130的开口部130a来辨识。通过设置这样的开口部130a，就能够在进行树脂封装时通过模具来按压非连接导体层50。
如图8所示，本实施方式涉及的电子模块可以具有连接体60、70。连接体60、70可以具有：设置在第一电子元件13与第二电子元件23之间的第一连接体60、以及设置在第二电子元件23的与第一连接体60相反一侧的第二连接体70。
连接体60、70可以具有：头部61、71、以及从头部61、71向头部61、71的厚度方向延伸的柱部62、72。在连接体60、70具有第一连接体60以及第二连接体70的形态中，第一连接体60可以具有：第一头部61、以及从第一头部61向第一头部61的厚度方向延伸的第一柱部62。另外，第二连接体70也可以具有：第二头部71、以及从第二头部71向第二头部71的厚度方向延伸的第二柱部72。
第一基板11的一侧可以设置有多个第一导体层12。第一电子元件13以及第二电子元件23可以皆为或仅其中一方为开关元件或控制元件。作为开关元件可以使用MOSFET或IGBT等。第一电子元件13以及第二电子元件23可以各自由半导体元件构成，作为半导体元件的材料可以是硅、碳化硅、或是氮化镓等。
第一电子元件13与第一连接体60之间配置有导电性接合剂95，并且第一电子元件13与第一连接体60可以通过导电性接合剂95来连接。同样的，第一连接体60与第二电子元件23之间配置有导电性接合剂95，并且第一连接体60与第二电子元件23可以通过导电性接合剂95来连接。同样的，第二电子元件23与第二连接体70之间配置有导电性接合剂95，并且第二电子元件23与第二连接体70可以通过导电性接合剂95来连接。
作为第一基板11以及第二基板21，可以采用陶瓷基板或绝缘树脂层等绝缘基板。作为导电性接合剂95，除了焊锡以外，还可以采用以Ag和Cu为主成分的材料。作为第一连接体60以及第二连接体70的材料，可以采用Cu等金属材料。作为基板11、21例如可以采用进行了电路图形化后的金属基板，此情况下，基板11、21可以兼为导体层12、22。
当第一电子元件13为MOSFET等开关元件的情况下，如图8以及图9所示，可以在第一连接体60一侧的面配置第一栅电极13g以及第一源电极13s。同样的，如图8以及图9所示，当第二电子元件23为MOSFET等开关元件的情况下，可以在第二连接体70一侧的面配置第二栅电极23g以及第二源电极23s。此情况下，第二连接体70可以通过导电性接合剂95与第二电子元件23的第二源电极23s相连接。第一连接体60则可以通过导电性接合剂95将第一电子元件13的第一源电极13s与设置在第二电子元件23的与第二连接体70相反一侧的面上的第二漏电极23d连接。第一电子元件13的与第一连接体60相反一侧的面上可以设置有第一漏电极13d。如图9所示，第一栅电极13g可以通过导电性接合剂95与连接件30相连接，该连接件30可以通过导电性接合剂95与第一导体层12相连接。如图10所示，第二栅电极23g可以通过导电性接合剂95与连接件40相连接，该第二连接件40可以通过导电性接合剂95与第一导体层12相连接。
端子110、150与导体层12、22之间的接合不仅可以通过利用焊锡等导电性接合95的实现，还可以通过利用激光焊接或超声波焊接来实现。
《作用·效果》
接下来，将对由上述结构构成的本实施方式的作用以及效果进行说明。另外，可以将在《作用·效果》中说明的任何形态适用于上述结构。
在本实施方式中，当采用设置有不与电子元件13、23电气连接的，并且从封装部90的侧面露出的应力缓和端子150的形态的情况下，就能够防止基板翘曲，特别是能够防止基板边缘部向封装部内部翘曲。具体来说，只要是在第一基板11一侧设置有应力缓和端子150的形态，就能够防止第一基板11的边缘部朝上方翘曲，并且只要是在第二基板21一侧设置有应力缓和端子150的形态，就能够防止第二基板21的边缘部朝下方翘曲。
当采用应力缓和端子150的宽度大于控制端子120的宽度的形态的情况下，就能够通过应力缓和端子有效地抑制基板11、21的变形。当应力缓和端子基端部151的宽度为控制端子基端部121的宽度的2倍～5倍、或进一步限定为2.5倍～4倍时，不仅能够在节省面内方向上的空间，还有利于有效地抑制基板11、21的变形。
当采用应力缓和端子150的宽度小于功率端子130的宽度的形态的情况下，就能够节省用于不发挥电气功能的应力缓和端子150所需的面内方向上的空间。另外，也不仅限于此形态，也可以是应力缓和端子150的宽度与功率端子130的宽度相同、或是应力缓和端子150的宽度大于功率端子130的宽度。不过，在此形态下，仍然有需要留意保留不发挥电气功能的应力缓和端子150所需的面内方向上的空间。作为一例，当应力缓和端子基端部151的宽度为功率端子基端部131的宽度的1/5倍～1/15倍、或者进一步限定为1/10倍～1/14倍时，不仅能够在节省面内方向上的空间，还有利于有效地抑制基板11、21的变形。
如图5所示，当采用应力缓和端子150可以具有：直接地或间接地设置在第二导体层22上的应力缓和端子基端部151、至少有一部分从封装部90露出的应力缓和端子外侧部153、以及设置在应力缓和端子基端部151与应力缓和端子外侧部153之间，并且在封装部90内向一侧弯曲的应力缓和端子弯曲部152的形态的情况下，不仅能够通过应力缓和端子150所进行的散热来防止第二基板21的变形，还能够通过来自于应力缓和端子150的物理力量来防止第二基板21的变形。
如图1所示，当在第一基板11的一侧设置有不与第一电子元件13以及第二电子元件23电气连接的非连接导体层50时，由于能够通过模具来按压非连接导体层50，因此能够防止第一基板11的翘曲。特别是，如前述般当采用在第二基板21一侧设置有应力缓和端子150的同时，在第一基板11的一侧设置有非连接导体层50的形态的情况下，就能够同时防止第一基板11以及第二基板21变形。
如图4所示，当采用功率端子130具有：与第二导体层22电气连接的功率端子基端部131、至少有一部分从封装部90露出的功率端子外侧部133、以及设置在功率端子基端部131与功率端子外侧部133之间，并且在功率端子基端部131一侧向一侧弯曲的功率端子弯曲部132的形态的情况下，就能够通过来自于功率端子130的物理力量来防止第二基板21的变形。
如图1所示，当采用应力缓和端子150设置在比功率端子130在面方向上更靠近边缘外侧的位置上的形态的情况下，能够提升边缘方向外侧的散热效率，并且还能够防止位于易产生变形的边缘方向外侧处的基板11、21翘曲。另外，虽然在驱动时会因功率端子130而产生热量，但通过像这样将应力缓和端子150设置在比功率端子130在面方向上更靠近边缘外侧的位置上，就能够期待使来自功率端子130的热量逃散至边缘外侧。
当采用控制端子120中的至少一个在面内方向上跨越第一基板11的第三侧面11c或第四侧面11d后延伸至第一基板11的边缘外侧的形态的情况下，能够通过该控制端子120来提升散热效率，并且还能够防止位于易产生变形的边缘方向外侧处的基板11、21翘曲。由于在图1所示的形态中四个控制端子120a～120d分别被设置在第一基板11的四个角落处，因此能够更加均衡地提高散热效率。
可以在功率端子130的数量较多的侧面设置多个应力缓和端子150从而来均衡地进行散热。在图1所示的形态中，虽然在封装部90的第一侧面91一侧(第一基板11的第一侧面11a一侧)设置有三个功率端子130，在第二侧面92一侧(第一基板11的第二侧面11b一侧)设置有两个功率端子130，但在设置有三个功率端子130的侧面(图1中的第一侧面91)一侧仍然存在容易引发基板11、21变形的可能性。因此，通过在容易引发变形的某第一侧面91一侧(第二基板21的第一侧面21a一侧)设置两个应力缓和端子150，就能够防止基板11、21变形，另一方面，也可以在设置有两个功率端子130的第二侧面91一侧(第二基板21的第二侧面21b一侧)设置一个应力缓和端子150。另外，在功率端子130的数量较多的侧面设置多个应力缓和端子150的形态中，可以在功率端子130的数量较少的侧面不设置应力缓和端子150，也可以在图1中的第二侧面91一侧(第二基板21的第二侧面21b一侧)不设置应力缓和端子150。
第二实施方式
接下来，对本发明的第二实施方式进行说明。
虽然在第一实施方式中，采用了在第一电子元件13的一侧设置有第二电子元件23的叠层结构，并且设置有连接体60、70，但本发明并不仅限于此，也可以不设置连接体60、70。另外，本实施方式能够采用上述第一实施方式中已进行说明的任何一种形态。与第一实施方式相同的构件在本实施方式中使用同一符号来进行说明。
本实施方式与第一实施方式一样，能够获得设置应力缓和端子150后的效果。作为一例，当采用具有：通过导电性接合剂95设置在第二导体层22上的应力缓和端子基端部151、至少有一部分从封装部90露出的应力缓和端子外侧部153、以及设置在应力缓和端子基端部151与应力缓和端子外侧部153之间，并且在应力缓和端子基端部151一侧向一侧弯曲的应力缓和端子弯曲部152的形态的情况下，不仅能够通过应力缓和端子150所进行的散热来防止第二基板21的变形，还能够通过来自于应力缓和端子150的物理力量来防止第二基板21的变形。
第三实施方式
接下来，对本发明的第三实施方式进行说明。
虽然在第一实施方式中，采用了在第一电子元件13的一侧设置有第二电子元件23的叠层结构，并且设置有连接体60、70，但在本实施方式中，未采用该叠层结构，而是采用了仅设置第一电子元件13而不设置第二电子元件23的形态，并且，也没有设置第二基板21。在本实施方式中，应力缓和端子150与第一导体层13相连接。另外，本实施方式同样能够采用上述各实施方式中已做说明的任何一种形态。与上述各实施方式相同的构件在本实施方式中使用同一符号来进行说明。
本实施方式与第一实施方式一样，能够获得设置应力缓和端子150后的效果，并且能够通过应力缓和端子150所进行的散热来防止第二基板21的变形。另外，在本实施方式中，应力缓和端子基端部151通过导电性接合剂95(在图12中未图示)设置在第一导体层12上。
上述各实施方式、变形例中的记载以及附图中公开的图示仅为用于说明权利要求项中记载的发明的一例，因此权利要求项中记载的发明不受上述实施方式或附图中公开的内容所限定。本申请最初的权利要求项中的记载仅仅是一个示例，可以根据说明书、附图等的记载对权利要求项中的记载进行适宜的变更。
符号说明
11 第一基板
13 第一电子元件
21 第二基板
22 第二导体层
23 第二电子元件
50 非连接导体层
90 封装部
120 控制端子(连接端子)
130 功率端子(连接端子)
131 功率端子基端部
132 功率端子弯曲部
133 功率端子外侧部
150 应力缓和端子
151 应力缓和端子基端部
152 应力缓和端子弯曲部
153 应力缓和端子外侧部

Claims (7)

1.一种电子模块，其特征在于，包括：
第一基板；
电子元件，设置在所述第一基板的一侧；
封装部，至少将所述电子元件封装；
连接端子，与所述电子元件电气连接，并且从所述封装部的侧面露出；以及
应力缓和端子，不与所述电子元件电气连接，并且从所述封装部的侧面露出，
其中，所述连接端子具有用于对所述电子元件输入控制信号的控制端子，
所述应力缓和端子的宽度大于所述控制端子的宽度，
所述电子元件具有：第一电子元件、以及设置在所述第一电子元件的一侧的第二电子元件，
所述应力缓和端子不与所述第一电子元件以及所述第二电子元件电气连接。
2.根据权利要求1所述的电子模块，其特征在于：
其中，所述连接端子具有对所述电子元件提供电力的功率端子，所述应力缓和端子的宽度小于所述功率端子的宽度。
3.根据权利要求1所述的电子模块，其特征在于，进一步包括：
第二导体层，设置在所述第二电子元件的一侧；以及
第二基板，设置在所述第二导体层的一侧，
其中，所述应力缓和端子具有：设置在所述第二导体层上的应力缓和端子基端部、至少有一部分从所述封装部露出的应力缓和端子外侧部、以及设置在所述应力缓和端子基端部与所述应力缓和端子外侧部之间，并且在所述应力缓和端子基端部侧向一侧弯曲的应力缓和端子弯曲部。
4.根据权利要求3所述的电子模块，其特征在于：
其中，在所述第一基板的一侧，设置有不与所述第一电子元件以及所述第二电子元件电气连接的非连接导体层。
5.根据权利要求1所述的电子模块，其特征在于，还包括：
第二导体层，设置在所述第二电子元件的一侧，
其中，所述连接端子具有对所述第一电子元件或所述第二电子元件提供电力的多个功率端子，
至少一个功率端子具有：与所述第二导体层电气连接的功率端子基端部、至少有一部分从所述封装部露出的功率端子外侧部、以及设置在所述功率端子基端部与所述功率端子外侧部之间，并且在所述功率端子基端部侧向一侧弯曲的功率端子弯曲部。
6.根据权利要求1所述的电子模块，其特征在于：
其中，所述连接端子具有对所述第一电子元件或所述第二电子元件提供电力的功率端子，
所述应力缓和端子设置在比所述功率端子在面方向上更靠近边缘方向外侧的位置上。
7.根据权利要求1所述的电子模块，其特征在于：
其中，所述连接端子具有用于对所述第一电子元件或所述第二电子元件输入控制信号的多个控制端子，
所述应力缓和端子在面内方向上跨越所述第一基板的第一侧面或作为与所述第一侧面相反一侧的侧面的第二侧面后延伸至所述第一基板的边缘外侧，
所述第一基板具有延伸在所述第一侧面与所述第二侧面之间的第三侧面以及第四侧面，
所述控制端子中的至少一个在面内方向上跨越所述第一基板的所述第三侧面或所述第四侧面后延伸至所述第一基板的边缘外侧。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101183670A (zh) * 2006-11-17 2008-05-21 日立电线株式会社 半导体装置、层叠型半导体装置以及内插器基板
CN201298966Y (zh) * 2008-10-24 2009-08-26 华晶科技股份有限公司 表面黏着件
CN102208382A (zh) * 2010-03-29 2011-10-05 广达电脑股份有限公司 具有侧边接脚的集成电路封装元件
JP2014165425A (ja) * 2013-02-27 2014-09-08 Renesas Electronics Corp 半導体装置および半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04199552A (ja) 1990-11-28 1992-07-20 Mitsubishi Electric Corp Ｉｃパッケージ
US5376909A (en) 1992-05-29 1994-12-27 Texas Instruments Incorporated Device packaging
JPH10242368A (ja) 1997-02-25 1998-09-11 Hitachi Ltd 半導体装置およびその製造方法ならびに半導体モジュールおよびｉｃカード
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
JP4207133B2 (ja) 2006-02-15 2009-01-14 富士電機デバイステクノロジー株式会社 樹脂封止形半導体装置
US7957158B2 (en) 2006-10-31 2011-06-07 Sanyo Electric Co., Ltd. Circuit device
KR101555300B1 (ko) 2008-12-05 2015-09-24 페어차일드코리아반도체 주식회사 외부 본딩 영역을 구비하는 반도체 파워 모듈 패키지
JP5749468B2 (ja) 2010-09-24 2015-07-15 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 回路装置およびその製造方法
US9431326B2 (en) * 2011-04-01 2016-08-30 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method thereof
JP2013258321A (ja) * 2012-06-13 2013-12-26 Fuji Electric Co Ltd 半導体装置
JP2014045157A (ja) 2012-08-29 2014-03-13 Hitachi Automotive Systems Ltd パワー半導体モジュール
JP6065978B2 (ja) 2013-07-04 2017-01-25 三菱電機株式会社 半導体装置の製造方法、半導体装置
WO2015107804A1 (ja) 2014-01-17 2015-07-23 富士電機株式会社 半導体モジュール
JP6341822B2 (ja) 2014-09-26 2018-06-13 三菱電機株式会社 半導体装置
WO2016174908A1 (ja) 2015-04-28 2016-11-03 株式会社 村田製作所 パワーモジュール
JP6838298B2 (ja) 2016-06-22 2021-03-03 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP6689708B2 (ja) * 2016-08-10 2020-04-28 ルネサスエレクトロニクス株式会社 電子装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101183670A (zh) * 2006-11-17 2008-05-21 日立电线株式会社 半导体装置、层叠型半导体装置以及内插器基板
CN201298966Y (zh) * 2008-10-24 2009-08-26 华晶科技股份有限公司 表面黏着件
CN102208382A (zh) * 2010-03-29 2011-10-05 广达电脑股份有限公司 具有侧边接脚的集成电路封装元件
JP2014165425A (ja) * 2013-02-27 2014-09-08 Renesas Electronics Corp 半導体装置および半導体装置の製造方法

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Publication number Publication date
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