CN106449610B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，目的是改善利用电感器的电感耦合来传输信号的半导体器件的性能。所述半导体器件包括：具有形成在第一顶表面侧的第一电感器的第一半导体芯片和具有形成在第二顶表面侧的第二电感器的第二半导体芯片。将第一半导体芯片和第二半导体芯片彼此层叠使得所述第一顶表面和所述第二顶表面彼此面对。此外，所述第一半导体芯片的多个第一焊盘各自沿着所述第一顶表面的四个边中的第一芯片边和第二芯片边设置。此外，在平面图中所述第一半导体芯片的各个所述第一焊盘与所述第二半导体芯片不重叠。

Description

半导体器件及其制造方法
相关申请的交叉引用
通过引用将于2015年8月7日提交的日本专利申请No.2015-157173的包括说明书、附图和摘要的公开内容以其整体并入本文。
技术领域
本发明涉及例如利用电感器的电感耦合在布置为彼此面对的两个半导体芯片之间传输信号的半导体器件的技术。
背景技术
日本未经审查的专利申请No.2011-54800描述了利用电感器的电感耦合在布置为彼此面对的两个半导体芯片之间传输信号的半导体器件。
在利用电感器(感应线圈)的电感耦合在布置为彼此面对的两个半导体芯片之间传输信号的半导体器件的情况下，电感器形成在两个半导体芯片各自的顶表面侧，并且所述两个半导体芯片在彼此之上层叠使得它们的顶表面彼此面对。
然而，与电感器相类似，作为半导体芯片的外部端子的键合点(bonding pad)形成在半导体芯片各自的顶表面侧。因此，为了使一个半导体芯片的键合点与另一个半导体芯片的重合，有必要在将所述半导体芯片的平面位置相互移位的同时对它们进行布置。
本申请的发明人研究了具有上述结构的半导体器件，并且发现从信号传输的可靠性和半导体器件的多功能的观点来看，存在半导体器件的性能改善的目的。
其它目的和新的特征将会由说明书的描述和附图而变得显而易见。
发明内容
根据一个实施例的半导体器件包括：第一半导体芯片，其具有形成在第一顶表面侧的第一电感器；以及第二半导体芯片，其具有形成在第二顶表面侧的第二电感器。第一半导体芯片和第二半导体芯片在彼此之上层叠使得第一顶表面和第二顶表面彼此面对。此外，第一半导体芯片的多个第一焊盘各自沿着第一顶表面的四个边中的第一芯片边和第二芯片边加以设置。此外，在平面视图中每个第一焊盘都不与第二半导体芯片重叠。
根据上述实施例，可以改善利用电感器的电感耦合来传输信号的半导体器件的性能。
附图说明
图1为根据实施例的半导体器件的顶视图；
图2为沿图1的A-A线的横截面图；
图3为示出在透视图1中示出的密封体的状态下的半导体器件的内部结构的透视平面图；
图4为示出图3中示出的半导体芯片的层叠结构的分解图；
图5为示意性示出在图4中示出的用于传输和接收的电感器之间传输信号的状态的说明图；
图6为示出两个图3中示出的半导体芯片之间的平面位置关系的放大的平面图；
图7为示出图2中示出的层叠的半导体芯片之间的放大部分的放大的横截面图；
图8为示出图7中示出的绝缘膜的修改例的放大的横截面图；
图9为示出使用图1至图8描述的半导体器件的组装工序的流程的说明图；
图10为示出在图9中示出的基材制备工序中制备的引线框架的一部分的放大的平面图；
图11为示出将第一半导体芯片安装在图10中示出的引线框架的各个管芯焊盘(die pad)上的状态的放大的平面图；
图12为示出将绝缘膜贴在图11中示出的第一半导体芯片上的状态的放大的平面图；
图13为示出将第二半导体芯片安装在图12中示出的引线框架的第一半导体芯片上的状态的放大的平面图；
图14为沿图13的线A-A的放大的横截面图；
图15为示出图9中示出的线键合(wire bonding)工序的每个步骤的放大的平面图；
图16为示出图9中示出的线键合工序的每个步骤的放大的平面图；
图17为示出用于密封半导体芯片的密封体形成在图16中示出的各个器件区域中的状态的放大的平面图；
图18为示出其中金属膜形成在图17中示出的多个引线的露出的表面上且在切割之后模制的状态的放大的平面图；且
图19为示出图6的研究例的放大的平面图。
具体实施方式
(本申请中的描述方式和基本术语的说明和使用)
为了方便起见，在必要的情况下，在本申请中将通过把实施例分成多个段对其进行说明。然而，除了进行了具体说明的以外，所述段不是相互独立和分开的，而是一个段的单个示例的各个部分对应于其它段的修改例等的详细部分或一部分或全部而不考虑描述的前后部分。此外，原则上不重复说明相同的部分。此外，除了进行了具体说明的以外，实施例中的各个构成要素都不是必需的，例外情况是构成要素的数目理论上限制为规定的数目，且例外情况是从上下文看所述各个构成要素显而易见是必需的。
同样地，在实施例等的描述中，除了进行了具体说明的以外，在材料、组成等方面的“由A制成的X”不排除包括除A以外的要素的那些，例外情况是“由A制成的X”显而易见地包括包含除A以外的要素的那些。例如，在组分的情况下，这适用于“主要由A构成的X”的意思。例如，显而易见的是“硅构件”等不限于纯正的硅，而是包括含有SiGe(硅-锗)合金、主要由硅构成的多组分合金或其他添加剂的构件。此外，除了进行了具体说明的以外，镀金、Cu层、镀镍等不仅包括纯正的那些也包括主要由金、Cu、镍等构成的构件。
此外，当提及具体的值或量时，除了进行了具体说明的以外，值可以小于或大于该具体的值，例外情况是值理论上限制与该具体的值，且例外情况是从上下文来看，值显而易见地不小于或大于该具体的值。
此外，本申请中使用术语“平表面”和“侧表面”。将平行于参比表面的面描述为平表面，所述参比表面是其上形成有半导体元件的半导体芯片的表面。此外，将与平表面交叉的表面描述为侧表面。此外，将侧视图中连接单独布置的两个平表面的方向描述为厚度方向。
此外，在本申请的某些情况下使用术语“上表面”和“下表面”。例如，在某些情况下在安装半导体封装之后上表面被布置在下表面之下，因为存在半导体封装的各种各样的安装模式。在本申请中，将其上形成有元件的半导体芯片的平表面或其上安装有芯片的布线衬底的平表面描述为上表面，且将位于与上表面相反的表面描述为下表面。
此外，在实施例的各个图中由相同或相似的符号或参考数字表示相同或相似的部分，且原则上不对它们进行重复说明。
此外，在附图中，当会因剖面线而复杂时或者当清楚地区别空隙时，即使在横截面图中，在某些情况下也省略剖面线等。与此相关，即使在平面图中的封闭孔的情况下，当从说明等显而易见时，在某些情况下也省略背景的轮廓。此外，即使在不是横截面图的图中，为了清楚地指定不是空隙或者清楚地指定区域之间的边界，在某些情况下也示出剖面线或点图案。
<半导体器件>
首先，将对根据实施例的半导体器件PKG1的构造的概要进行说明。图1为根据实施例的半导体器件的顶视图。此外，图2为沿图1的线A-A的横截面图。此外，图3为示出在透视图1中示出的密封体的状态下的半导体器件的内部结构的透视平面图。此外，图4为示出图3中示出的半导体芯片的层叠结构的分解图。
在图2中通过给出双点划线表示电感器M1、M2、M3和M4以示意性示出它们的位置。此外，在图2中通过虚线表示耦合到半导体芯片CP2的背面CPb的线BW以示出一些线BW被耦合到半导体芯片CP2的背面CPb。此外，图3是从图1中示出的密封体MR的上表面MRt侧观察的透视平面图，半导体芯片CP2的多个焊盘PD和电感器M1、M2、M3和M4都看不到。同样地，在图4中也看不到半导体芯片CP2的焊盘PD和电感器M1、M2、M3和M4。然而，在图3和图4中各自通过给出虚线表示半导体芯片CP2的焊盘PD、电感器M1、M2、M3和M4以及管芯焊盘DP的一部分以限定半导体芯片CP1和CP2的各个构成部分之间的平面位置关系。此外，各个电感器M1、M2、M3和M4为例如线圈，且在图3和图4中各自作为三个同心圆示意性示出各个电感器M1、M2、M3和M4。此外，为了容易看图而在图3中没有示出图2和图4中各自示出的绝缘膜IL1。
如图1至图3中各自所示，半导体器件(电感耦合器件)PKG1具有安装在管芯焊盘(芯片安装部)DP(参见图2和图3)上的多个半导体芯片CP1和CP2(参见图2和图3)以及布置在半导体芯片CP1和CP2周围的多个引线LD。此外，半导体器件PKG1具有作为导电构件以将半导体芯片CP1和CP2电耦合至引线LD的多个线BW(参见图2和图3)。此外，利用密封体(树脂体)MR密封半导体芯片CP1和CP2以及线BW。此外，利用密封体MR密封各个引线LD的内部引线部ILD(参见图2和图3)，且各个引线LD的外部引线部OLD从密封体MR露出。
如图1中所示，实施例的半导体器件PKG1具有如下的外观形状：引线LD从平面图中以四边形形状形成的密封体(密封部)MR的多个侧表面MRs的一些部分突出。密封体MR具有上表面MRt、位于与上表面MRt相反的下表面MRb(参见图2)和位于上表面MRt和下表面MRb之间的四个侧表面MRs。
密封体MR的各个角部MRc包括拐角处的区域，其为四个边(四个主边)中相互交叉的任意两个边(两个主边)的交叉点。严格来说，应该注意密封体MR的各个角部MRc是如图1和图3中示出的倒角的(图1示出锥度加工但也可以是R加工的示例)，因此主边的交叉点被布置在相对于密封体MR的各个角部MRc的外侧。然而，倒角部与主边的长度相比足够小，因此在本申请的描述中将倒角部的中心视为密封体MR的角。
此外，在其中引线LD设置在如实施例中的平面形状为四边形的密封体MR的四个边的每个处的半导体器件PKG1的情况下，可以如下限定各个角部MRc的范围。具体地，如图1中所示在半导体器件PKG1中使引线LD各自沿边S1、边S2、边S3和边S4对齐。角部MRc被限定为下述区域，所述区域在引线LD当中的沿各个边布置的引线中的设置在最外侧的引线LD之间。。当在本申请中阐明密封体MR的角部MRc时，除了当具体说明意思和内容是不同的以外，意思和内容与上述描述是相同的。
此外，如图1和图3中所示，在半导体器件PKG1中沿平面形状为四边形的密封体MR的各个边(各个主边)布置引线LD。引线LD由金属材料制成，且在实施例中是主要由例如铜(Cu)构成的金属构件。在图1中示出的示例中，密封体MR的平面形状为正方形，且引线LD从密封体MR的四个边的每个边朝密封体MR的外侧突出。这样的半导体封装被称为QFP(四方扁平封装)。
然而，下述技术可以应用于各种修改例的半导体封装。例如，该技术可以应用于被称为SOP(小外形封装)的半导体封装，其中密封体MR的平面形状为矩形。在SOP的情况下，引线LD从密封体MR的四个边中的彼此面对的各个长边朝外侧突出。另一方面，引线LD不从密封体MR的四个边中的彼此面对的各个短边突出。
引线LD的外部引线部OLD在密封体MR的侧表面MRs中朝密封体MR的外侧突出。此外，在各个引线LD的外部引线部OLD的露出的表面上，金属膜(表面镀膜)MC形成在例如主要由铜构成的基材的表面上。金属膜MC由金属材料诸如焊料制成，且为涂布作为基材的铜构件的表面的金属涂覆膜，所述焊料在对作为基材的铜的焊料的可湿性方面更为优异。由焊料等制成的金属膜MC在作为半导体器件PKG1的外部端子的各个引线LD的外部引线部OLD处形成。因此，当将半导体器件PKG1安装在安装衬底(未示出)上时可以改善焊料可湿性。因此，可以改善在引线LD与安装衬底侧的端子之间的接合强度。
应该注意，图2示出其中作为焊料膜的金属膜MC通过电镀方法形成在各个引线LD的外部引线部OLD的露出的表面上的示例。然而，对于金属膜MC存在各种修改例。例如，金属膜MC可以是主要由镍(Ni)构成的金属膜和主要由钯(Pd)构成的金属膜的层叠膜。或者，例如可以进一步将主要由金(Au)构成的金属膜层叠在主要由钯构成的金属膜的表面上。此外，在使用除焊料以外的材料构造金属膜MC的情况下，可以将金属膜MC形成为覆盖内部引线部ILD和引线LD的外部引线部OLD的表面。
此外，如图2和图3中所示，半导体芯片CP1和CP2被密封在密封体MR内部。图2示出其中将安装在管芯焊盘DP上的在传输侧的半导体芯片(输出部或用于输出的半导体芯片)CP1和在接收侧的半导体芯片(输入部或用于输入的半导体芯片)CP2布置为经由绝缘膜IL1彼此面对的结构的示例。此外，半导体芯片CP2被安装在半导体芯片CP1的顶表面CPt上使得半导体芯片CP1的顶表面CPt和半导体芯片CP2的顶表面CPt彼此面对。
如图4中所示，半导体芯片CP1和CP2各自具有四方形(四边形)的顶表面(上表面或面)CPt、与顶表面CPt相对的四方形(四边形)的背表面(下表面或面)CPb和布置在顶表面CPt上的焊盘PD。此外，实施例的半导体芯片CP1和半导体芯片CP2构成利用电感器的电感耦合在半导体芯片之间传输信号的一对耦合器件。因此，半导体芯片CP1和CP2各自包括用于信号传输的电感器。在图4中示出的示例中，半导体芯片CP1包括设置在顶表面CPt边且与焊盘PD电耦合的电感器M1和电感器M3。此外，半导体芯片CP2包括设置在顶表面CPt边且与焊盘PD电耦合的电感器M2和电感器M4。
具体地，半导体芯片CP1和半导体芯片CP2各自包括由例如硅(Si)制成的半导体衬底。另外，在各个半导体衬底的一个面(顶表面CPt边上的面)上形成电路元件诸如电感器M1、M2、M3和M4。电感器M1、M2、M3和M4各自为例如线圈。另外，焊盘PD通过在布置于半导体芯片CP1和CP2的内部(具体地，在顶表面CPt与半导体衬底(未示出)之间)的布线层中形成的接线(未示出)与电路元件诸如电感器电耦合。
在图2至图4中各自示出的示例中，将传输侧的半导体芯片CP1设置在密封体MR的下表面MRb侧，且将接收侧的半导体芯片CP2设置在密封体MR的上表面MRt侧。然而，传输侧的半导体芯片CP1或接收侧的半导体芯片CP2中的任一者都可以被布置在上侧。作为图2的修改例，可以将传输侧的半导体芯片CP1设置在密封体MR的上表面MRt侧，且可以将接收侧的半导体芯片CP2设置在密封体MR的下表面MRb侧。
此外，半导体芯片CP1和半导体芯片CP2各自具有电感器。具体地，传输侧的半导体芯片CP1除用于传输的电感器M1以外还包括用于接收的电感器M3。此外，接收侧的半导体芯片CP2除用于接收的电感器M2以外还包括用于传输的电感器M4。作为实施例的修改例，至少可以设置电感器M1和电感器M3以将信号从传输侧的半导体芯片CP1传输到接收侧的半导体芯片CP2。然而，从改善信号传输的可靠性的观点来看，优选在接收侧的半导体芯片CP2接收信号之后，将应答信号传输至半导体芯片CP1以验证已经正确地传输了信号。因此，半导体芯片CP1和半导体芯片CP2各自具有如实施例中的图2至图4中所示的电感器。
此外，在半导体芯片CP1和CP2的顶表面CPt上形成覆盖半导体芯片CP1和CP2的衬底和接线的绝缘膜，且各个焊盘PD的表面在形成在绝缘膜中的开口中从绝缘膜露出。此外，焊盘PD由金属制成，且在本实施例中由例如铝(Al)制成。稍后将会对半导体芯片CP1和半导体芯片CP2的焊盘PD的顶表面CPt中的布局细节进行说明。
此外，如图3中所示，引线LD被布置在半导体芯片CP1、绝缘膜IL1(参见图2)和半导体芯片CP2的层叠体周围(换而言之，在管芯焊盘PD周围)。另外，布置在半导体芯片CP1和CP2各自的顶表面CPt上的焊盘(键合点)PD通过线(导电构件)BW与引线LD的内部引线部ILD电耦合。线BW由例如金(Au)或铜(Cu)制成，且各个线BW的一部分(例如一个端部)接合至焊盘PD，另一部分(例如另一个端部)接合至内部引线部ILD的键合部WBR(参见图2)。应该注意，金属膜(镀膜或镀金属膜)BM(参见图2)形成在内部引线部ILD的键合部WBR的表面上。金属膜BM由主要由例如银(Ag)、金或钯构成的材料(例如，薄金膜形成在钯膜上的层叠结构)制成。由主要由银、金或钯构成的材料制成的金属膜BM形成在内部引线部ILD的键合部WBR的表面上，使得可以改善与由金制成的线BW的接合强度。
此外，在图3中示出的示例中，一些焊盘PD通过线BW与管芯焊盘DP电耦合。管芯焊盘DP与设置在半导体芯片CP1的背表面CPb上的背表面电极电耦合，且半导体芯片CP1的一些焊盘PD通过线BW和管芯焊盘DP与半导体芯片CP1的背表面电极电耦合。此外，引线LD的其它部分通过线BW与形成在半导体芯片CP2的背表面CPb上的背表面电极电耦合。具体地，由例如金制成的金属膜形成在半导体芯片CP2的背表面CPb上，且金属膜起到背表面电极的作用。另外，线BW的一部分(例如一个端部)接合至形成在半导体芯片CP2的背表面CPb上的背表面电极，且另一部分(例如另一个端部)接合至内部引线部ILD的键合部WBR(参见图2)。因此，半导体芯片CP2的背表面电极通过线BW与引线LD电耦合。
如上所述，如果半导体芯片CP1和CP2的背表面电极和引线LD彼此电耦合，则可以将半导体芯片CP1和CP2的背表面电极用作端子。例如，在将背表面电极用作用于向半导体芯片CP1和CP2提供参比电位和供电电位的端子的情况下，电位供应路径的横截面面积增加，因此可以使电位稳定。
应该注意，在图3中所示的示例中管芯焊盘DP和引线LD通过半导体芯片CP1彼此电耦合。然而，作为修改例，一些引线LD和管芯焊盘DP可以通过线BW彼此电耦合。
此外，将半导体芯片CP1安装在作为芯片安装部的管芯焊盘DP上。在图3中所示的示例中，管芯焊盘DP的上表面(芯片安装面)DPt在平面面积方面大于半导体芯片CP1的顶表面CPt。
此外，如图3中所示悬挂引线HL被布置在管芯焊盘DP周围。悬挂引线HL是在半导体器件PKG1的制造工序中用于将管芯焊盘DP支撑在引线框架的支撑部(框架部)处的构件。在图3中所示的示例中，将两个悬挂引线HL朝向密封体MR的角部MRc布置。具体地，不将悬挂引线HL耦合至彼此面对的管芯焊盘DP的两个角部。另一方面，两个悬挂引线HL各自的一个端部耦合至管芯焊盘DP的除所述角部之外的部分。此外，两个悬挂引线HL各自的另一个端部朝向密封体MR的角部MRc延伸，且它们各自在靠近角部MRc处被一分为二，以在密封体MR的侧表面MRs中从密封体MR露出。稍后将对通过其中不将悬挂引线HL耦合至管芯焊盘DP的两个角部的构造获得的效果进行说明。
此外，管芯焊盘DP的上表面DPt在高度方面与各个引线LD的内部引线部ILD的上表面不同。在图2中所示的示例中，管芯焊盘DP的上表面DPt被布置在低于各个内部引线部ILD的上表面LDt的位置处。因此，将偏置部(在实施例的示例中向下设置的部分)OSP设置在图3中所示的各个悬挂引线HL处，所述偏置部OSP弯曲使得管芯焊盘DP的上表面DPt的高度被设置为不同于各个引线LD的内部引线部ILD的上表面LDt的高度(参见图2)。
此外，如图2中所示，在使背表面CPb面对管芯焊盘DP的上表面DPt的状态下通过管芯键合材料(粘合剂或导电粘合剂)DB1将半导体芯片CP1安装在管芯焊盘DP上。也就是，通过所谓的面向上安装方法将半导体芯片CP1安装在管芯焊盘DP上，所述面向上安装方法中使与其上形成有焊盘PD的顶表面(主表面)CPt相反的表面(背表面CPb)面对芯片安装面(上表面DPt)。管芯键合材料DB 1是用于半导体芯片CP1的管芯键合的粘合剂，且例如使用通过在环氧热固性树脂中包含由银等制成的金属粒子而获得的树脂粘合剂或金属接合材料如焊料材料。应该注意，在没有必要将半导体芯片CP1的背表面CPb电耦合至管芯焊盘DP的情况下可以将非导电粘合剂用作管芯键合材料DB1。
<信号传输部的详细说明>
接下来，将对图2至图4中示出的半导体芯片CP1和CP2的层叠结构的细节进行说明。图5为示意性示出在图4中示出的用于传输和接收的电感器之间传输信号的状态的说明图。此外，图6为示出两个图3中示出的半导体芯片之间的平面位置关系的放大的平面图。此外，图19为示出图6的研究例的放大的平面图。
应该注意，图5示意性示出利用电感耦合在图3和图4中示出的电感器M1和电感器M2之间传输信号的状态。图5示出作为电感器M1和M2的以圆形形状形成的线圈的部分。此外，通过粗箭头表示输入电感器M1的信号SIG1和从电感器M2输出的信号SIG2，且通过双点划线表示穿透电感器M1和M2的多条磁力线MGL。
如上所述，半导体芯片CP1和半导体芯片CP2构成利用电感器的电感耦合在半导体芯片之间传输信号的一对耦合器件。利用电感器的电感耦合在例如为诸如电动机的负载供应驱动电力的电力转换电路INV(参见图5)与控制电力转换电路的操作的控制电路CTL(参见图5)之间传输信号。因为用于驱动负载的电功率，相对大的电流在电力转换电路INV中流动。另一方面，比电力转换电路INV的电流小的电流在控制电路CTL中流动。在这种情况下，当将电力转换电路INV与控制电路CTL电耦合时，在控制电路CTL中产生噪声。因此，通过在电力转换电路INV与控制电路CTL之间插入绝缘膜IL1(参见图2)使它们电绝缘，且将具有从控制电路CTL向电力转换电路INV传输信号的作用的电感耦合器件插入控制电路CTL与电力转换电路INV之间。因此，可以改善电力转换系统的可靠性。
在利用电感耦合传输信号的情况下，用于传输(发送)的电感器M1和用于接收的电感器M2被布置为如图5中所示彼此相对。当将信号SIG1(例如，从控制电路CTL输入的控制信号)输入半导体芯片CP1的用于传输的电感器M1中时，电流流入作为线圈的电感器M1。因此，产生穿透电感器M1的磁力线MGL。当磁力线MGL穿透半导体芯片CP2的电感器M2时，穿透作为线圈的电感器M2的磁通量变化。因此，根据单位时间磁通量变化，产生感应电动势。另外，基于在电感器M2中产生的感应电动势可以将信号SIG2输出。如例如图5中所示，将从电感器M2输出的信号SIG2作为控制电力转换电路INV的操作的控制信号输入电力转换电路INV。
如上所述，利用电感器的电感耦合在半导体芯片之间传输信号的一对耦合器件具有如下结构：作为电信号的信号SIG1被转换为穿透电感器M1和M2的磁通量变化的信号，且磁通量变化的信号被再次转换为作为电信号的信号SIG2，使得电感器M1和电感器M2的信号传输路径得以耦合。
具体地，为了利用电感耦合在半导体芯片之间传输信号，有必要使在将信号输入用于传输的电感器M1时产生的磁力线MGL穿透用于接收的电感器M2。因此，如图2和图6中所示，将半导体芯片CP2安装在半导体芯片CP1上使得用于信号传输的接收用电感器M2与半导体芯片CP1的用于传输(发送)的电感器M1重叠。此外，在实施例的示例中的平面图中，半导体芯片CP1的用于接收的电感器M3也与半导体芯片CP2的用于传输的电感器M4重叠。
附带地，如图5中所示，在利用穿透用于传输的电感器M1和用于接收的电感器M2的磁力线MGL传输信号的情况下，感应电动势的值随着单位时间磁通量变化量的变大而变大。另外，为了改善在通过磁通量变化的信号将输入信号转换为输出信号时的转换效率，优选调整电感器M1和M2的位置关系，使得在输入信号SIG1时产生的许多磁力线MGL穿透电感器M2。
例如，在图2和图6中示出的示例的平面图中，作为线圈的电感器M1和电感器M2的中心相互匹配。此外，电感器M3和电感器M4的中心相互匹配。如上所述，如果在平面图中用于接收的线圈和用于传输的线圈的中心位置相互匹配，则穿透电感器M1和电感器M2两者的磁力线MGL(参见图5)的数量增加。因此，可以改善在通过磁通量变化的信号将输入信号转换为输出信号时的转换效率。此外，如果磁通量变化的量因上述转换效率的改善而变大，则可以在很大程度上获得用于正确地传输信号的余量。因此，可以改善信号传输的可靠性。
因此，从改善信号的转换效率或改善信号传输的可靠性的观点来看，优选电感器M1和电感器M2的中心位置之间的位移量尽可能较小。然而，如果在平面图中电感器M1与电感器M2部分重叠，则一些磁力线MGL穿透电感器M2，因此可以利用电感耦合传输信号。
此外，从使得利用电感器M1与电感器M2的电感耦合的信号传输稳定的观点来看，优选控制电感器M1与电感器M2之间的间隙。因此，如图2中所示，电感器M1与电感器M2分别形成在半导体芯片CP1和CP2的顶表面CPt边上，且半导体芯片CP1和CP2的顶表面CPt彼此面对。因此，利用布置在半导体芯片CP1和半导体芯片CP2之间的绝缘膜IL1的厚度可以控制电感器M1与电感器M2之间的间隙。
此外，在如实施例中的使半导体芯片CP1的顶表面CPt面对半导体芯片CP2的顶表面CPt的情况下，当半导体芯片CP1与半导体芯片CP2完全重叠时，线BW不能耦合至半导体芯片CP1的焊盘PD和半导体芯片CP2的焊盘PD。例如，在实施例中半导体芯片CP1的顶表面CPt的尺寸与半导体芯片CP2的顶表面CPt的尺寸相同。然而，当将半导体芯片CP2安装在半导体芯片CP1上使得它们的中心相互匹配时，焊盘PD不露出。
因此，如实施例中的图3中所示，在平面图中半导体芯片CP1的位置从半导体芯片CP2的位置移位，因此半导体芯片CP1的焊盘PD和半导体芯片CP2的焊盘PD露出。
在此，作为其中通过彼此移位半导体芯片CP1和半导体芯片CP2的平面位置使焊盘PD与另一个半导体芯片CP1或CP2的焊盘不重叠的方法，存在如下可能的方法：如图19中所示的研究例中一样，使平面位置沿半导体芯片CP1的四个边中的彼此面对的两个边的延伸方向(图19中作为边S12和边S14的延伸方向的X方向)彼此移位。在这种情况下，在半导体芯片CP1的顶表面CPt的四个边中，与半导体芯片CP1和CP2的移位方向交叉的一个边(图19中的边S11)与另一个半导体芯片CP2不重叠，因此可以沿边S11布置焊盘PD。此外，在半导体芯片CP2的顶表面CPt的四个边中，与半导体芯片CP1和CP2的移位方向交叉的一个边(图19中的边S23)与另一个半导体芯片CP1不重叠，因此可以沿边S23布置焊盘PD。然而，在焊盘PD仅可以沿着一个边进行布置的情况下，对齐的焊盘PD的数目，即半导体芯片CP1和CP2的端子的数目受到限制。
因此，如实施例中的图3中所示，半导体芯片CP1和半导体芯片CP2的平面位置沿与半导体芯片CP1的四个边的延伸方向(图3中的X方向和Y方向)交叉的方向彼此移位。因此，焊盘PD可以沿半导体芯片CP1的四个边中彼此交叉的两个边进行布置。此外，焊盘PD可以沿半导体芯片CP2的四个边中彼此交叉的两个边进行布置。
具体地，如图4中所示，沿顶表面CPt的四个边中彼此交叉的两个边将焊盘PD对齐。半导体芯片CP1的顶表面CPt具有边(芯片边)S11、与边S11交叉的边(芯片边)S12、面对边S11的边(芯片边)S13、和面对边S12的边(芯片边)S14。在这些边中，半导体芯片CP1的焊盘PD被设置为沿彼此交叉的边S11和边S12对齐。另一方面，在沿半导体芯片CP1的顶表面CPt的边S13和边S14的行中没有设置焊盘PD。此外，半导体芯片CP2的顶表面CPt具有边(芯片边)S21、与边S21交叉的边(芯片边)S22、面对边S21的边(芯片边)S23、和面对边S22的边(芯片边)S24。在这些边中，半导体芯片CP2的焊盘PD被设置为沿彼此交叉的边S23和边S24对齐。另一方面，在沿半导体芯片CP2的顶表面CPt的边S21和边S22的行中没有设置焊盘PD。
如上所述，在实施例中可以沿半导体芯片CP1和半导体芯片CP2各自的顶表面CPt的两个边布置焊盘PD。因此，与图19中示出的研究例相比，可以增加端子的数目。此外，当半导体芯片CP1和半导体芯片CP2各自的端子数目增加时，可以获得以下效果。具体地，在信号端子的数目增加的情况下，能够被处理的信号的类型的数目可以增加。因此，可以改善半导体器件PKG1的功能。此外，在用于供应供电电位的端子的数目增加的情况下，供电电位的供应路径的横截面面积可以增加。因此，可以使供电路径稳定。
此外，如图3中所示，在平面图中半导体芯片CP2的各个焊盘PD与管芯焊盘DP不重叠。取决于半导体芯片CP1和绝缘膜IL1的厚度，即使在半导体芯片CP2的焊盘PD与管芯焊盘DP在厚度方向重叠时，在某些情况下线BW也可以被耦合。然而，如果考虑线BW耦合的容易性，如实施例中一样在平面图中半导体芯片CP2的各个焊盘PD优选与管芯焊盘DP不重叠。
在实施例中为了不让半导体芯片CP2的焊盘PD与管芯焊盘DP重叠，如图6中所示将半导体芯片CP1靠近一个角部DCPc1安装在具有四个边的管芯焊盘DP的上表面DPt上。换而言之，以使得到管芯焊盘DP的两个角部中的一个角部DPc1的距离比到另一个角部DPc2的距离短的方式将半导体芯片CP1安装在管芯焊盘DP上。另外，将半导体芯片CP2的焊盘PD设置在平面图中管芯焊盘DP的四个边中在角部DPc1处交叉的边DPs3和边DPs4之外。此外，将半导体芯片CP1的焊盘PD设置在管芯焊盘DP的四个边中在角部DPc1处不交叉的边DPs1和边DPs2之内，且没有设置半导体芯片CP2的焊盘PD。因此，在平面图中半导体芯片CP2的各个焊盘PD与管芯焊盘DP都不重叠。
此外，如实施例中的图6中所示，没有悬挂引线HL耦合至管芯焊盘DP的四个角部中的角部DPc1，在平面图中所述角部DPc1覆盖有半导体芯片CP2。
具体地，管芯焊盘DP具有边(基材边)DPs1、在与边DPs1交叉的方向上延伸的边(基材边)DPs2、面对边DPs1的边(基材边)DPs3、和面对边DPs2且在与边DPs3交叉的方向上延伸的边(基材边)DPs4。此外，管芯焊盘DP具有通过边DPs3和边DPs4形成的角部DPc1以及通过边DPs1和边DPs2形成的角部DPc2。此外，半导体芯片CP2被安装在半导体芯片CP1上从而在从半导体芯片CP1的顶表面CPt边观察的第一平面图中与角部DPc1重叠。此外，悬挂引线HL被耦合至管芯焊盘DP的除角部DPc1和角部DPc2以外的部分。在图6中示出的示例中，耦合至管芯焊盘DP的两个悬挂引线HL中的一个耦合至边DPs1的端部和边DPs4的端部。此外，耦合至管芯焊盘DP的两个悬挂引线HL中的另一个耦合至边DPs2的端部和边DPs3的端部。
在如实施例中一样利用电感耦合传输信号的情况下，优选降低造成噪声源的寄生电容等的影响以稳定信号传输。然而，在具有经由绝缘层面对金属板的电感器的半导体芯片CP1和CP2的情况下，有可能在金属板与半导体芯片CP1和CP2之间形成寄生电容。
在如实施例中一样将悬挂引线HL和半导体芯片CP2布置为经由绝缘层彼此面对的情况下，在悬挂引线HL与半导体芯片CP2之间产生的寄生电容造成信号传输的噪声源。因此，在实施例中没有悬挂引线HL耦合至角部DPc1，在平面图中所述角部DPc1覆盖有半导体芯片CP2。因此，通过抑制在半导体芯片CP2与悬挂引线HL之间形成寄生电容可以使信号传输稳定。
应该注意，在图6中示出的示例中没有悬挂引线HL耦合至位于与管芯焊盘DP的角部DPc1相反的角处的角部DPc2。然而，由于角部DPc2没有覆盖有半导体芯片CP2，悬挂引线HL可以耦合至角部DPc2作为图6的修改例。在这种情况下，在三个方向上支撑管芯焊盘DP，因此可以改善半导体芯片CP1和CP2的支撑强度。另一方面，在如图6中所示没有悬挂引线HL耦合至角部DPc2的结构的情况下，通过减少悬挂引线HL的数目可以减少所用的材料。或者，通过减少悬挂引线HL的数目可以减少封装的重量。
此外，在如实施例中一样将半导体芯片CP2的一部分安装为突出到在管芯焊盘DP的一个角部DPc1处交叉的边DPs3和边DPs4之外的情况下，通过减少管芯焊盘DP中的面对半导体芯片CP2的突出部的区域的面积可以减少在管芯焊盘DP与半导体芯片CP2之间的寄生电容。如上所述，在实施例中将半导体芯片CP1靠近一个角部DCPc1安装在具有四个边的管芯焊盘DP的上表面DPt上。因此，可以减少管芯焊盘DP中的面对半导体芯片CP2的突出部的区域的面积，因此可以减少在管芯焊盘DP与半导体芯片CP2之间的寄生电容。例如，在图6中示出的示例中，在平面图中在突出到半导体芯片CP1的外侧的半导体芯片CP2的部分中，突出部与管芯焊盘DP重叠的部分的面积小于突出部与管芯焊盘DP不重叠的部分的面积。
此外，为了减少在管芯焊盘DP中面对半导体芯片CP2的突出部的区域的面积，在实施例中建立了以下关系。具体地，在平面图中将半导体芯片CP1的边S13、管芯焊盘DP的边DPs3和半导体芯片CP2的边S23布置为沿彼此延伸。在这种情况下，从半导体芯片CP1的边S13到管芯焊盘DP的边DPs3的距离(宽度)WD1小于从半导体芯片CP2的边S23到管芯焊盘DP的边DPs3的距离(宽度)WD2。同样地，将半导体芯片CP1的边S14、管芯焊盘DP的边DPs4和半导体芯片CP2的边S24布置为沿彼此延伸。在这种情况下，从半导体芯片CP1的边S14到管芯焊盘DP的边DPs4的距离(宽度)WD3小于从半导体芯片CP2的边S24到管芯焊盘DP的边DPs4的距离(宽度)WD4。在图6中示出的示例中，距离WD1和距离WD3各自为约0.15mm，距离WD2和距离WD4各自为约0.5mm。
此外，如实施例中的图3中所示，将线BW耦合至管芯焊盘DP的一部分。因此，管芯焊盘DP需要用来耦合线BW的空间，即没有安装半导体芯片CP1的区域。
在实施例中为了在管芯焊盘DP中提供用来耦合线BW的部分和减少面对半导体芯片CP2的突出部的区域的面积，将线BW设置在半导体芯片CP2的突出部的相反侧。此外，如图6中示出的示例中一样，将用来耦合线BW的空间(参见图3)设置在管芯焊盘DP中的边DPs1与半导体芯片CP1的边S11之间和边DPs2与半导体芯片CP1的边S12之间。此外，从管芯焊盘DP的边DPs1到半导体芯片CP1的边S11的距离WD5和从管芯焊盘DP的边DPs2到半导体芯片CP1的边S12的距离WD6各自为约0.7mm。如上所述，距离WD5和WD6各自大于各个距离WD1和WD3。
应该注意，作为实施例的修改例，图3中示出的各个引线LD可以耦合至半导体芯片CP1的焊盘PD而不将线BW耦合至管芯焊盘DP。在这种情况下，例如，从焊盘PD供应供电电位和参比电位，且由此在半导体芯片CP1的背表面CPb(参见图2)上可能无背表面电极被形成。同样地，作为实施例的修改例，图3中示出的各个引线LD可以耦合至半导体芯片CP2的焊盘PD而不将线BW耦合至半导体芯片CP2的背表面CPb。在这种情况下，例如，从焊盘PD供应供电电位和参比电位，且由此在半导体芯片CP2的背表面CPb(参见图2)上可能无背表面电极被形成。
在这种情况下，在管芯焊盘DP中没有必要提供用来耦合线BW的空间，因此管芯焊盘DP的面积可以是小的。例如，尽管没有示出，但管芯焊盘DP的面积可以小于半导体芯片CP1的背表面CPb(参见图2)的面积。
然而，在如上所述将背表面电极用作用于向半导体芯片CP1和CP2供应参比电位和供电电位的端子的情况下，电位供应路径的横截面面积增加，且因此可以使电位稳定。具体地，如果将参比电位和供电电位供应至面积小于焊盘PD的面积的背表面电极，则可以避免电场集中。特别地，如图5中示出的示例中一样，如实施例的半导体器件PKG1的利用电感器的电感耦合传输信号的半导体器件在某些情况下被用作耦合电力转换系统的初级电路(控制电路CTL)和次级电路(电力转换电路INV)的耦合器(耦合器件)。在这种情况下，通过使半导体器件PKG1的电位供应路径稳定可以改善作为耦合器的半导体器件PKG1的可靠性。
因此，从通过避免供应至半导体芯片CP1的电位的电场集中而使电位供应路径稳定的观点来看，优选将线BW耦合至管芯焊盘DP。此外，优选将线BW耦合至半导体芯片CP2的背表面CPb。
此外，为了改善在通过磁通量变化的信号将输入信号转换为输出信号时的转换效率，如上所述优选在输入图5中示出的信号SIG1时产生的许多磁力线MGL穿透电感器M2。因此，从改善信号转换效率的观点来看，扩大图6中示出的半导体芯片CP1和半导体芯片CP2彼此重叠的区域的面积是有利的。在图6中示出的示例中，与半导体芯片CP2重叠的半导体芯片CP1的顶表面CPt上的区域的面积大于与半导体芯片CP2不重叠的半导体芯片CP1的顶表面CPt上的区域的面积。因此，因为可以增大作为线圈的电感器M1和M2的绕组直径，所以可以改善信号转换效率。
然而，例如由于半导体封装的平面尺寸的原因等导致在某些情况下不能使半导体芯片CP1和CP2各自的平面尺寸充分增大。在这种情况下，与半导体芯片CP2重叠的半导体芯片CP1的顶表面CPt上的区域的面积可能小于与半导体芯片CP2不重叠的半导体芯片CP1的顶表面CPt上的区域的面积。此外，在这种情况下，如果输入图5中示出的电感器M1中的信号SIG1的电流增大，则磁通量的密度增大。因此，尽管电力消耗增大但可以改善信号传输的可靠性。
此外，为了稳定利用图5中示出的电感器M1和电感器M2的信号传输，优选通过控制间隙将电感器M1与电感器M2之间的间隙设定为相同的值。因此，如上所述，如图2中所示，将电感器M1和电感器M2分别形成在半导体芯片CP1和CP2的顶表面CPt边上，且半导体芯片CP1和CP2的顶表面CPt彼此面对。因此，利用布置在半导体芯片CP1和半导体芯片CP2之间的绝缘膜IL1的厚度可以控制电感器M1与电感器M2之间的间隙。
然而，如图7中所示，半导体芯片CP1的顶表面CPt和半导体芯片CP2的顶表面CPt各自具有微小的不规则。图7为示出图2中示出的层叠的半导体芯片之间的放大部分的放大的横截面图。此外，图8为示出图7中示出的绝缘膜的修改例的放大的横截面图。
如图7中所示，半导体芯片CP1的顶表面CPt和半导体芯片CP2的顶表面CPt各自具有不规则面。因如下原因形成所述不规则：在诸如接线的导体图案的形状在顶表面CPt下形成之后出现最外侧钝化膜。因此，为了控制半导体芯片CP1与半导体芯片CP2之间的间隙，优选使用能够适合嵌入到不规则中的材料作为绝缘膜IL1。
例如，在图7中示出的示例中，绝缘膜IL1为由诸如聚酰亚胺的树脂制成的膜状有机绝缘膜。有机绝缘膜的弹性低于无机绝缘膜的弹性，因此有可能在顶表面CPt的不规则之后变形。因此，可以不考虑顶表面CPt的不规则的程度而容易地控制半导体芯片CP1与半导体芯片CP2之间的间隙。应该注意，作为将布置为彼此面对的半导体芯片键合和固定在一起的方法，存在如下方法：在半导体芯片CP1与半导体芯片CP2之间施加膏状树脂并使其扩展，随后进行固化。然而，在使膏状树脂扩展的方法的情况下，厚度有可能取决于树脂前进的程度而变化。因此，将初步模制的树脂膜夹在并键合在半导体芯片CP1与CP2之间的方法是优选的，因为可以使绝缘膜IL1的值保持恒定。
此外，作为图7中示出的绝缘膜IL1的修改例，可以使用具有如下结构的有机绝缘膜：基材层BFL的两个表面都覆盖有粘合剂层ADL，所述粘合剂层ADL与图8中示出的作为绝缘膜IL2的基材层BFL相比容易变形。在这种情况下，由于粘合剂层ADL首先变形，所以改善顶表面CPt的不规则的嵌入特性。此外，由于与粘合剂层ADL相比基材层BFL较少变形，所以可以容易地保持恒定的厚度。因此，可以容易地控制绝缘膜IL2的整体厚度。
<半导体器件的制造方法>
接下来，将使用图9中示出的流程图对使用图1至图8说明的半导体器件PKG1的制造方法进行说明。图9为示出使用图1至图8描述的半导体器件的组装工序的流程的说明图。
此外，图9示出半导体器件PKG1的制造工序中的主要工序，但除图9中示出的组装流程之外可以应用各种修改例。例如，在图9中未示出在密封体MR中形成产品识别标记的标记工序，但可以将所述工序添加到密封工序与电镀工序之间。此外，例如在图9中未示出检验工序，但可以在例如切片工序之后添加检验工序。
<基材制备工序>
在图9中示出的基材制备工序中，制备图10中示出的引线框架LF。图10为示出在图9中示出的基材制备工序中制备的引线框架的一部分的放大的平面图。
如图10中所示，在该工序中制备的引线框架LF包括框架部分LFf内的多个器件区域LFa。引线框架LF由金属制成，且在实施例中由主要由例如铜(Cu)构成的金属制成。
应该注意，在实施例中将对其中在如图9中所示的密封工序之后进行电镀工序和在外部引线部OLD处形成图2中示出的金属膜MC的示例进行说明。然而，作为修改例，在基材制备工序的阶段中，可以预先用金属膜MC覆盖主要由铜构成的基材的表面。在这种情况下，引线框架LF的整个露出的表面覆盖有金属膜MC。
此外，如图10中所示在各个器件区域LFa的中间形成作为芯片安装部的管芯焊盘DP。悬挂引线HL被耦合至各个管芯焊盘DP，且被布置为朝向器件区域LFa的角部延伸。各个管芯焊盘DP经悬挂引线HL由引线框架LF的框架部分LFf支撑。
如上所述，在实施例的平面图中没有悬挂引线耦合至管芯焊盘DP的四个角部中的角部DPc1和位于与角部DPc1的相反的角处的角部DPc2。
此外，引线LD围绕管芯焊盘DP在悬挂引线HL之间形成。各个引线LD被耦合至框架部分LFf。在实施例的示例中，将引线LD设置在管芯焊盘DP周围，且形成为在四个方向延伸。
此外，引线LD通过系杆TB彼此连接。除了具有作为用于连接引线LD的连接构件的作用以外，系杆TB还具有作为用于在图9中示出的密封工序中抑制树脂泄露的堤坝构件(dam member)的作用。
将系杆TB设置为包围各个管芯焊盘DP的周围。此外，由于实施例的半导体器件为如上所述的QFP型半导体器件，所以外部引线部OLD相对于各个管芯焊盘DP突出到系杆TB外侧。在图10中示出的示例中，设置了其中外部引线部OLD在四个方向从各个管芯焊盘DP的中心突出的四组引线。另外，各组引线被耦合至支撑管芯焊盘DP和引线LD的框架部分LFf。
<第一芯片安装工序>
接下来，在图9中示出的第一芯片安装工序(第一管芯键合工序)中，如图11中所示将半导体芯片CP1安装在各个管芯焊盘DP上。图11为示出将第一半导体芯片安装在图10中示出的引线框架的各个管芯焊盘上的状态的放大的平面图。
如使用图2说明地，半导体芯片CP1具有其上形成有焊盘PD的顶表面CPt和与顶表面CPt相反定位的背表面CPb(参见图2)。在本工序中，通过管芯键合材料DB1将半导体芯片CP1和管芯焊盘DP彼此键合和固定，所述管芯键合材料DB1为由诸如环氧树脂的热固性树脂制成的粘合剂。此外，如图2中所示，在本工序中通过所谓的面向上安装方法将半导体芯片CP1安装在管芯焊盘DP上使得背表面CPb面对作为管芯焊盘DP的芯片安装面的上表面DPt。
应该注意，图11示出如下示例：将膏状管芯键合材料DB1施加至管芯焊盘DP的一部分，然后将半导体芯片CP1压迫抵靠管芯焊盘DP以便键合。
此外，如上所述，在实施例中稍后将进行描述的线键合工序中将线BW(参见图3)耦合至管芯焊盘DP的一部分。因此，考虑到线BW耦合到的空间，管芯焊盘DP的面积大于半导体芯片CP1的平面面积。
此外，在本工序中半导体芯片CP1不安装在管芯焊盘DP的中间而是靠近四个角部中的没有耦合悬挂引线HL的角部DPc1安装。在稍后将进行描述的第二芯片安装工序中用半导体芯片CP2覆盖角部DPc1(参见图6)。因此，没有焊盘PD(参见图6)被设置在半导体芯片CP2的四个边中的布置在相对靠近角部DPc1的位置处的两个边(图6中示出的边S13和边S14)处。另一方面，焊盘PD(参见图6)被设置在半导体芯片CP2的四个边中的布置在相对远离角部DPc1的位置处的两个边(图6中示出的边S11和边S12)处。
<绝缘膜粘贴工序>
接下来，在图9中示出的绝缘膜粘贴工序中，如图12中所示绝缘膜IL1被粘贴在安装在管芯焊盘DP上的半导体芯片CP1上。图12为示出将绝缘膜贴在图11中示出的第一半导体芯片上的状态的放大的平面图。应该注意，为了容易观察所述图，图12通过放大图11中示出的两个管芯焊盘中的一个管芯焊盘的周围来示出该管芯焊盘。
在本工序中，绝缘膜IL1被粘贴在半导体芯片CP1的顶表面CPt上。如上所述，绝缘膜IL1为膜状有机绝缘膜。在实施例中，如使用图7所述的，绝缘膜IL1为由聚酰亚胺树脂制成的膜。
绝缘膜IL1起到用于将图2中示出的半导体芯片CP1和半导体芯片CP2彼此键合和固定的粘合剂的作用。此外，绝缘膜IL1起到用于使图2中示出的电感器M1和M3及电感器M2和M4彼此电绝缘的绝缘材料的作用。因此，如图12中所示，绝缘膜IL1被粘贴在半导体芯片CP1的顶表面CPt上使得布置在半导体芯片CP1的顶表面CPt上的焊盘PD与其它半导体芯片CP2不重叠。此外，将绝缘膜IL1粘贴为覆盖形成在半导体芯片CP1的顶表面CPt边上的电感器M1和电感器M3。
此外，绝缘膜IL1的上表面和下表面各自具有边S31、与边S31交叉的边S32、面对边S31的边S33和面对边S32的边S34。另外，在本工序中粘贴绝缘膜IL1使得半导体芯片CP1的焊盘PD从绝缘膜IL1露出。因此，如图12中所示，焊盘PD被布置在绝缘膜IL1的边S31与半导体芯片CP1的边S11之间和绝缘膜IL1的边S32与半导体芯片CP1的边S12之间。此外，将绝缘膜IL1的边S31放置在半导体芯片CP1的边S11与边S13之间，且将绝缘膜IL1的边S32放置在半导体芯片CP1的边S12与边S14之间。
此外，在实施例中将绝缘膜IL1粘贴为使得绝缘膜IL1的一部分突出到半导体芯片CP1的顶表面CPt之外。因此，用绝缘膜IL1覆盖半导体芯片CP1的边S13的一部分和边S14的一部分。此外，在图12中示出的示例中用绝缘膜IL1覆盖管芯焊盘DP的角部DPc1。如上所述，如果将绝缘膜IL1粘贴为使得绝缘膜IL1的一部分突出到半导体芯片CP1的顶表面CPt之外，则改善图2中示出的半导体芯片CP1与半导体芯片CP2之间的电绝缘。结果，可以改善利用电感耦合的信号发送的可靠性。
<第二芯片安装工序>
接下来，在图9中示出的第二芯片安装工序(第二管芯键合工序)中，如图13和图14中所示通过绝缘膜IL1将半导体芯片CP2安装在半导体芯片CP1上。图13为示出将第二半导体芯片安装在图12中示出的引线框架的第一半导体芯片上的状态的放大的平面图。此外，图14为沿图13的线A-A的放大的横截面图。
半导体芯片CP2具有其上形成有焊盘PD的顶表面CPt和与顶表面CPt相反定位的背表面CPb(参见图14)。在本工序中，将半导体芯片CP2安装在绝缘膜IL1上，所述绝缘膜IL1在绝缘膜粘贴工序中被粘贴在半导体芯片CP1上，且将半导体芯片CP1和半导体芯片CP2彼此键合并固定。此外，如图14中所示在本工序中将半导体芯片CP2安装在绝缘膜IL1上使得顶表面CPt面对绝缘膜IL1。
此外，在实施例中稍后将进行描述的线键合工序中将线BW(参见图3)耦合至半导体芯片CP2的焊盘PD。因此，在本工序中将半导体芯片CP2安装为使得半导体芯片CP2的焊盘PD从半导体芯片CP1和绝缘膜IL1露出(参见图14)。
此外，如图14中所示，优选减少在半导体芯片CP2突出到半导体芯片CP1之外的区域中，半导体芯片CP2的顶表面CPt面对管芯焊盘DP的部分的面积。因此，如图13中所示，在本工序中将半导体芯片CP2安装为在平面图中覆盖管芯焊盘DP的角部DPc1。此外，在平面图中将半导体芯片CP2的焊盘PD布置在半导体芯片CP2的边S23与管芯焊盘DP的边DPs3之间和半导体芯片CP2的边S24与管芯焊盘DP的边DPs4之间。
<线键合工序>
接下来，在图9中示出的线键合工序中，如图16中所示，通过线(导电构件)BW将在半导体芯片CP1和CP2各自的顶表面CPt上形成的焊盘PD电耦合至设置在管芯焊盘DP周围的引线LD。图15和图16为各自示出图9中示出的引线键合工序的每个步骤的放大的平面图。应该注意，在图15和图16中，为了容易观察图，没有示出图13中示出的绝缘膜IL1和电感器M1、M2、M3和M4。
在本工序中，使用线键合工具(未示出)将由诸如例如金(Au)或铜(Cu)的金属材料制成的线BW的一个端部接合至半导体芯片CP1和CP2的焊盘PD或设置在半导体芯片CP2的背表面CPb上的背表面电极。此外，将线BW的另一个端部接合至引线LD的内部引线部ILD或管芯焊盘DP的上表面DPt。接合方法包括例如：将超声波施加至接合部分以形成金属接头的方法；热压焊的方法；或使用超声波和热压焊两者的方法。
此外，在实施例中如图15中所示，其上形成有焊盘PD的半导体芯片CP1的表面面对其上形成有焊盘PD的半导体芯片CP2的表面。因此，在线键合工序中，如图15中所示通过线BW将一些引线LD电耦合至半导体芯片CP2的焊盘PD。在这种情况下，在通过垂直地反转图14中示出的引线框架LF使半导体芯片CP2的顶表面CPt面朝上的状态下进行线键合。此外，将耦合至半导体芯片CP2的焊盘PD的各个线BW耦合至引线LD的下表面侧。
接下来，通过垂直地反转引线框架LF通过线BW将半导体芯片CP1的焊盘PD耦合至引线LD。此外，将半导体芯片CP1的一些焊盘PD耦合至管芯焊盘DP。此外，将形成在半导体芯片CP2的背表面CPb上的背表面电极耦合至引线LD。
<密封工序>
接下来，在图9中示出的密封工序中，用树脂密封图15中示出的半导体芯片CP1和CP2、线BW、引线LD的内部引线部ILD以形成图17中示出的密封体MR。图17为示出用于密封半导体芯片的密封体形成在图16中示出的各个器件区域中的状态的放大的平面图。
在本工序中，在将引线框架LF布置在具有稍后将要描述的多个空腔的模制管芯中的状态下，将树脂供应至由所述空腔形成的空间，然后使树脂硬化以形成密封体(密封部)MR。形成密封体MR的这种方法被称为传递模法。
在图17中示出的示例中，在平面图中将模制管芯的空腔布置在由各个器件区域LFa的系杆TB包围的区域中。因此，如图17中所示，密封体MR的主体部在由各个器件区域LFa的系杆TB包围的区域中形成。此外，通过系杆TB将从空腔泄露的部分树脂堵住。因此，引线LD的各个外部引线部OLD从密封体MR露出。
<电镀工序>
接下来，在图9中示出的电镀工序中，通过电镀方法在图17中示出的引线LD的露出的表面上形成金属膜MC(参见图2)。以如下方式形成在本工序中形成的金属膜MC，使得在将半导体器件PKG1安装在安装衬底上(未示出)时，用于使引线LD与在安装衬底侧的端子电耦合的焊料材料容易润湿引线LD。
在本工序中，优选在引线LD的露出的表面上形成由焊料制成的金属膜MC(参见图2)。此外，作为形成金属膜MC的方法，可以应用其中将离子化的金属离子淀积在引线LD的露出的表面上的电镀方法。电镀方法是优选的，因为通过控制在形成金属膜MC时的电流可以容易地控制金属膜MC的膜质量。此外，电解电镀方法是优选的，因为可以在短时间内形成金属膜MC。
<引线切割工序>
接下来，在图9中示出的引线切割工序中，如图18中所示切割引线LD的各个外部引线部OLD，且将引线LD与引线框架LF分开。此外，在切割引线LD之后模制引线LD，且在实施例中进行如图2中所示的弯曲加工。图18为示出其中金属膜形成在图17中示出的引线的露出的表面上且在切割之后模制的状态的放大的平面图。
在本工序中，对连接引线LD的系杆TB进行切割。此外，将各个引线LD与框架部分LFf分开。结果，引线LD变成彼此分开的构件(独立构件)。此外，在将引线LD分开之后，通过悬挂引线HL由框架部分LFf支撑密封体MR和引线LD。
应该注意，在实施例的描述中在电镀工序之后对系杆TB进行切割。然而，可以在首先仅对系杆TB进行切割之后执行电镀工序，且可以进一步将各个引线LD与框架部分LFf分开。因此，也可以在系杆TB的切割表面上形成金属膜MC，且可以抑制系杆TB的切割表面由于氧化而褪色。此外，由于在将引线LD与框架部分LFf分开之前执行电镀工序，所以可以抑制由于电镀液导致的引线LD的变形。
通过使用稍后将进行描述的用于切割的模具的压力加工对引线LD和系杆TB进行切割。此外，通过使用用于模制的管芯(未示出)的压力加工，通过弯曲引线LD的外部引线部OLD可以如例如图2中所示使切割的引线LD被模制。
<切片工序>
接下来，在图9中示出的切片工序中，对图18中示出的各个悬挂引线HL进行切割，且在各个器件区域LFa中分离半导体封装。在本工序中，对悬挂引线HL和留在密封体MR的角部处的树脂进行切割以获得作为图1中示出的半导体封装的半导体器件PKG1(具体地，检验工序之前的检验目标)。作为切割方法，类似于引线模制方法，例如可以通过使用切割管芯(未示出)的压力加工切割悬挂引线HL和树脂。
在本工序之后，进行诸如外观检验和电试验的必要的检验和试验，且通过所述试验的产品为图1至图4中示出的半导体器件PKG1。然后，将半导体器件PKG1发货或安装在安装衬底(未示出)上。
<修改例>
以上已经基于实施例对由发明人实现的发明进行了详细说明。然而，显而易见的是，本发明不限于上述实施例，而是在不背离本发明的范围的情况下可以进行各种改变。应该注意，在上述实施例中已经描述了一些修改例。然而，下面将对除在实施例中描述的修改例以外的代表性的修改例进行说明。
例如，在图6中示出的示例中，半导体芯片CP1的焊盘PD的数目与半导体芯片CP2的焊盘PD的数目不同。然而，焊盘PD的数目可以相同。
此外，例如，以上已通过例示应用于作为半导体器件的示例的QFP型半导体器件的实施例对实施例进行了说明。然而，除QFP型以外，上述技术可以应用于各种修改例的半导体器件。例如，该技术可以应用于所谓的SOP型半导体器件，在所述SOP型半导体器件中在平面图中密封体以矩形形状形成，引线各自从彼此面对的长边突出，且没有引线从彼此面对的短边突出。然而，从减少在焊盘PD与引线LD之间的间隙的观点来看，作为SOP型的布局，在平面图中半导体芯片CP1和半导体芯片CP2的周围优选通过弯曲引线的一些内部引线部而由内部引线部包围。
此外，例如，以上已经描述了各种修改例。然而，可以应用上述修改例的组合。

Claims (14)

1.一种半导体器件，包括：
第一半导体芯片，所述第一半导体芯片包括四边形形状的第一顶表面、与所述第一顶表面相反的第一背表面、布置在所述第一顶表面上的多个第一焊盘、和设置在所述第一顶表面的一侧并且与所述第一焊盘电耦合的第一电感器；
第二半导体芯片，所述第二半导体芯包括四边形形状的第二顶表面、与所述第二顶表面相反的第二背表面、布置在所述第二顶表面上的多个第二焊盘、和设置在所述第二顶表面的一侧并且与所述第二焊盘电耦合的第二电感器，所述第二电感器通过绝缘膜被安装在所述第一半导体芯片上从而面对所述第一电感器；
芯片安装部，在所述芯片安装部上安装有所述第一半导体芯片和所述第二半导体芯片；
多个引线，所述多个引线安装在所述芯片安装部周围；
多个第一线，所述引线中的多个第一引线的每个和所述第一半导体芯片的每个所述第一焊盘通过所述多个第一线彼此电耦合；以及
多个第二线，所述引线中的多个第二引线的每个和所述第二半导体芯片的每个所述第二焊盘通过所述多个第二线彼此电耦合，
其中沿着所述第一顶表面的四个边当中的第一芯片边和与所述第一芯片边交叉的第二芯片边的每个，设置所述第一焊盘，
其中以如下方式将所述第二半导体芯片安装在所述第一半导体芯片上，所述方式使得在从所述第一半导体芯片的所述第一顶表面的所述一侧观察的第一平面图中，所述第一半导体芯片的每个所述第一焊盘与所述第二半导体芯片不重叠，并且在从所述第二半导体芯片的所述第二顶表面的所述一侧观察的第二平面图中，所述第二半导体芯片的每个所述第二焊盘与所述第一半导体芯片不重叠，以及
其中所述绝缘膜被设置在所述第一顶表面上和所述第二顶表面上，使得在所述第一平面图中，所述绝缘膜的边缘与所述第二顶表面的边缘重叠，并且所述绝缘膜的另一边缘位于所述第二顶表面内部，
其中进一步设置耦合至所述芯片安装部的多个悬挂引线，
其中所述芯片安装部具有第一基材边、在与所述第一基材边交叉的方向上延伸的第二基材边、面对所述第一基材边的第三基材边、面对所述第二基材边并且在与所述第三基材边交叉的方向上延伸的第四基材边、由所述第三基材边和所述第四基材边形成的第一角部、和由所述第一基材边和所述第二基材边形成的第二角部，
其中所述第二半导体芯片被安装在所述第一半导体芯片上从而在所述第一平面图中与所述第一角部重叠，以及
其中所述悬挂引线被耦合至所述芯片安装部的除了所述第一角部和所述第二角部以外的部分。
2.根据权利要求1所述的半导体器件，
其中以使得在所述第二平面图中每个所述第二焊盘与所述芯片安装部不重叠的方式，将所述第二半导体芯片安装在所述第一半导体芯片上。
3.根据权利要求1所述的半导体器件，
其中所述第二半导体芯片的突出部与所述芯片安装部重叠的部分的面积小于所述突出部与所述芯片安装部不重叠的部分的面积，其中所述第二半导体芯片的所述突出部与所述第一半导体芯片不重叠。
4.根据权利要求1所述的半导体器件，
其中所述第一半导体芯片具有所述第一芯片边、与所述第一芯片边交叉的所述第二芯片边、面对所述第一芯片边的第三芯片边、和面对所述第三芯片边的第四芯片边，
其中所述第二半导体芯片具有被布置为沿着所述第一半导体芯片的所述第一芯片边对齐的第五芯片边、与所述第五芯片边交叉的第六芯片边、面对所述第五芯片边的第七芯片边、面对所述第六芯片边的第八芯片边，
其中所述芯片安装部具有被布置为沿着所述第一半导体芯片的所述第一芯片边对齐的第一基材边、与所述第一基材边交叉的第二基材边、面对所述第一基材边的第三基材边、和面对所述第二基材边的第四基材边，以及
其中在所述第一平面图中，从所述第一半导体芯片的所述第三芯片边到所述芯片安装部的所述第三基材边的第一距离小于从所述第二半导体芯片的所述第七芯片边到所述芯片安装部的所述第三基材边的第二距离。
5.根据权利要求4所述的半导体器件，
其中在所述第一平面图中，从所述第一半导体芯片的所述第四芯片边到所述芯片安装部的所述第四基材边的第三距离小于从所述第二半导体芯片的所述第八芯片边到所述芯片安装部的所述第四基材边的第四距离。
6.根据权利要求5所述的半导体器件，
其中所述半导体器件包括第三线，并且所述第三线耦合在所述芯片安装部的所述第一基材边与所述第一半导体芯片的所述第一芯片边之间，以及
其中从所述芯片安装部的所述第一基材边到所述第一半导体芯片的所述第一芯片边的第五距离大于所述第一距离。
7.根据权利要求1所述的半导体器件，
其中在所述第一平面图中，所述第一半导体芯片与所述第二半导体芯片重叠的部分的面积大于所述第一半导体芯片与所述第二半导体芯片不重叠的部分的面积。
8.根据权利要求1所述的半导体器件，
其中所述半导体器件包括第三线，
其中在所述第二半导体芯片的所述第二背表面上形成金属膜，以及
其中所述引线中的第三引线通过所述第三线电耦合至所述第二背表面的所述金属膜。
9.根据权利要求8所述的半导体器件，
其中所述第一半导体芯片和所述芯片安装部通过第四线彼此电耦合，所述第四线耦合至所述芯片安装部的一部分。
10.根据权利要求1所述的半导体器件，
其中所述芯片安装部具有第一基材边、在与所述第一基材边交叉的方向上延伸的第二基材边、面对所述第一基材边的第三基材边、面对所述第二基材边并且在与所述第三基材边交叉的方向上延伸的第四基材边、由所述第三基材边和所述第四基材边形成的第一角部、和由所述第一基材边和所述第二基材边形成的第二角部，以及
其中所述第二半导体芯片被安装在所述第一半导体芯片上从而在所述第一平面图中与所述第一角部重叠并且从而与所述第二角部不重叠。
11.根据权利要求10所述的半导体器件，
其中利用密封体密封所述第一半导体芯片和所述第二半导体芯片，以及
其中在所述第一平面图中，所述密封体包括四个边并且所述引线分别从四个边突出。
12.根据权利要求1所述的半导体器件，
其中所述绝缘膜包括有机绝缘膜。
13.一种半导体器件的制造方法，包括以下步骤：
(a)制备芯片安装部和引线框架，所述引线框架具有布置在所述芯片安装部周围的引线；
(b)在所述芯片安装部上安装第一半导体芯片，所述第一半导体芯片包括四边形形状的第一顶表面、与所述第一顶表面相反的第一背表面、布置在所述第一顶表面上的第一焊盘、和设置在所述第一顶表面的一侧并且与所述第一焊盘电耦合的第一电感器；
(c)通过绝缘膜将第二半导体芯片安装在所述第一半导体芯片上，所述第二半导体芯片包括四边形形状的第二顶表面、与所述第二顶表面相反的第二背表面、布置在所述第二顶表面上的第二焊盘、和设置在所述第二顶表面的一侧并且与所述第二焊盘电耦合的第二电感器，所述第二电感器面对所述第一电感器；以及
(d)通过多个第一线将所述引线中的每个第一引线与所述第一半导体芯片的每个所述第一焊盘电耦合，并且通过多个第二线将所述引线中的每个第二引线与所述第二半导体芯片的每个所述第二焊盘电耦合，
其中沿着所述第一顶表面的四个边当中的第一芯片边和与所述第一芯片边交叉的第二芯片边中的每个，设置所述第一焊盘，
其中在所述步骤(c)中以如下方式将所述第二半导体芯片安装在所述第一半导体芯片上，所述方式使得在从所述第一半导体芯片的所述第一顶表面的所述一侧观察的第一平面图中，所述第一半导体芯片的每个所述第一焊盘与所述第二半导体芯片不重叠，并且在从所述第二半导体芯片的所述第二顶表面的所述一侧观察的第二平面图中，所述第二半导体芯片的每个所述第二焊盘与所述第一半导体芯片不重叠，以及
其中所述绝缘膜被设置在所述第一顶表面上和所述第二顶表面上，使得在所述第一平面图中，所述绝缘膜的边缘与所述第二顶表面的边缘重叠，并且所述绝缘膜的另一边缘位于所述第二顶表面内部，
其中进一步设置耦合至所述芯片安装部的多个悬挂引线，
其中所述芯片安装部具有第一基材边、在与所述第一基材边交叉的方向上延伸的第二基材边、面对所述第一基材边的第三基材边、面对所述第二基材边并且在与所述第三基材边交叉的方向上延伸的第四基材边、由所述第三基材边和所述第四基材边形成的第一角部、和由所述第一基材边和所述第二基材边形成的第二角部，
其中所述第二半导体芯片被安装在所述第一半导体芯片上从而在所述第一平面图中与所述第一角部重叠，以及
其中所述悬挂引线被耦合至所述芯片安装部的除了所述第一角部和所述第二角部以外的部分。
14.根据权利要求13所述的半导体器件的制造方法，
其中在所述步骤(c)中以使得每个所述第二焊盘与所述芯片安装部不重叠的方式将所述第二半导体芯片安装在所述第一半导体芯片上。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283699B2 (en) * 2016-01-29 2019-05-07 Avago Technologies International Sales Pte. Limited Hall-effect sensor isolator
DE102016112289B4 (de) * 2016-07-05 2020-07-30 Danfoss Silicon Power Gmbh Leiterrahmen und Verfahren zur Herstellung desselben
JP6865644B2 (ja) * 2017-06-20 2021-04-28 ルネサスエレクトロニクス株式会社 半導体装置
JP6909995B2 (ja) * 2017-06-27 2021-07-28 パナソニックＩｐマネジメント株式会社 アイソレータ
US10217726B1 (en) * 2017-08-31 2019-02-26 Micron Technology, Inc. Stacked semiconductor dies including inductors and associated methods
JP6926970B2 (ja) * 2017-11-09 2021-08-25 トヨタ自動車株式会社 半導体装置の製造方法
JP7038570B2 (ja) * 2018-03-02 2022-03-18 ルネサスエレクトロニクス株式会社 半導体装置
JP7251951B2 (ja) * 2018-11-13 2023-04-04 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
CN110600449A (zh) * 2019-09-24 2019-12-20 唐丙旭 一种芯片封装结构及其封装方法
JP7156230B2 (ja) * 2019-10-02 2022-10-19 株式会社デンソー 半導体モジュール
CN111081653A (zh) * 2019-11-25 2020-04-28 合肥速芯微电子有限责任公司 半导体封装结构及其制备方法
JP7437275B2 (ja) * 2020-09-09 2024-02-22 株式会社東芝 電子デバイス

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110049693A1 (en) * 2009-09-02 2011-03-03 Renesas Electronics Corporation Semiconductor device, method of manufacturing semiconductor device, and lead frame thereof
CN104465592A (zh) * 2013-09-25 2015-03-25 瑞萨电子株式会社 半导体器件
US20150130022A1 (en) * 2013-11-08 2015-05-14 Renesas Electronics Corporation Semiconductor Device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110049693A1 (en) * 2009-09-02 2011-03-03 Renesas Electronics Corporation Semiconductor device, method of manufacturing semiconductor device, and lead frame thereof
CN104465592A (zh) * 2013-09-25 2015-03-25 瑞萨电子株式会社 半导体器件
US20150130022A1 (en) * 2013-11-08 2015-05-14 Renesas Electronics Corporation Semiconductor Device

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