JP2005203775A - マルチチップパッケージ - Google Patents
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Abstract
【課題】 本発明は、低いインダクタンスなど電気的特性が向上したマルチチップパッケージを提供する。また、マルチチップ構造で大きさが縮小できて安全性のあるワイヤーボンディングが具現されるマルチチップパッケージを提供する。
【解決手段】 マルチチップパッケージが提供される。マルチチップパッケージは上面に複数の基板ボンディングパッドが形成されて、下面には複数のターミナルが形成された基板と、基板上に順に積層して活性面上に複数のパッドを有する第1及び第2半導体チップと、第1及び第2半導体チップの中間層に形成され、少なくともパワー及びグラウンド用パッドを有するスペーサーを含む。この時、スペーサーは受動形素子で利用されることができ、第1及び第2半導体チップとスペーサーのパワー及びグラウンド用パッドは電気的に連結される。また、スペーサーの上部に積層された半導体チップのパッドはスペーサーに形成されたパッドを経由して基板ボンディングパッドに電気的に連結する。
【選択図】 図1
【解決手段】 マルチチップパッケージが提供される。マルチチップパッケージは上面に複数の基板ボンディングパッドが形成されて、下面には複数のターミナルが形成された基板と、基板上に順に積層して活性面上に複数のパッドを有する第1及び第2半導体チップと、第1及び第2半導体チップの中間層に形成され、少なくともパワー及びグラウンド用パッドを有するスペーサーを含む。この時、スペーサーは受動形素子で利用されることができ、第1及び第2半導体チップとスペーサーのパワー及びグラウンド用パッドは電気的に連結される。また、スペーサーの上部に積層された半導体チップのパッドはスペーサーに形成されたパッドを経由して基板ボンディングパッドに電気的に連結する。
【選択図】 図1
Description
本発明はマルチチップパッケージに係り、さらに詳細には複数のチップを垂直に積層して、これら間のスペーサーが受動形素子で活用されるようにするマルチチップパッケージに関する。
現在の電子製品市場は携帯用に急激にその需要を広めており、これを満足するためにはこれらシステムに実装される部品の軽薄短小化が必須である。
前記部品の軽薄短小化を実現するためには実装部品の個別サイズを減らす技術と、複数個の個別素子をワンチップ(one chip)化するSOC(System On chip)技術及び複数個の個別素子を一つのパッケージ(package)で集積するSIP(System In Package)技術などが必要である。
このうち、SIP技術は複数個のシリコンチップを水平、垂直的に一つのパッケージで実装する技術で、既存MCM(Multi−Chip Module)概念の延長線上にある。既存MCMの場合はパッケージ製造時水平実装が主な方向だったがSIPの場合は複数個のチップを垂直に積層する技術が主に適用される。
システム側面で見る時、積層された複数のチップの特性及びパワー入力ノイズ減少(Powerin−put noise reduction)に関連して抵抗性、容量性、誘導性などの受動形素子(Passive device)がシステムボード(System board)に多く実装される。
特に、前記容量性素子(Capacitor)は各チップに形成された素子との近接程度にしたがってインダクタンスの値が決定されて、前記容量性素子が各チップに形成された素子に近く実装できるだけローインダクタンス(Low inductance)を具現させることができる長所がある。
一方、前記複数個のチップを積層するSIP技術で、上下チップ間にはワイヤーボンディング空間を確保するようにスペーサーを積層することが一般的である。
ところが、従来のように容量性素子及び/またはスペーサーを実装する場合マルチチップパッケージの大きさ減少に限界がある。
したがって、容量性素子をさらに素子に近く位置させながら大きさを効果的に減少させることができるマルチチップパッケージの具現が必要な実情である。
美国特許第6,274,937号
本発明が解決しようとする一つの技術的課題は低いインダクタンスなど電気的特性が向上したマルチチップパッケージを提供することにある。
本発明が解決しようとする他の技術的課題はマルチチップ構造で大きさが縮小できて安全性のあるワイヤーボンディングが具現されるマルチチップパッケージを提供することにある。
前記した技術的課題を達成するための本発明によるマルチチップパッケージは、上面に少なくともパワー用パッド及びグラウンド用パッドを含む複数の基板ボンディングパッドが形成されて、下面には複数のターミナルが形成された基板と、前記基板上部に積層されて活性面上に少なくともパワー用パッド及びグラウンド用パッドを含む複数のパッドを有する第1半導体チップと、前記第1半導体チップ上部に積層されており、少なくともパワー用パッド及びグラウンド用パッドを有する受動形素子を含むスペーサーと、前記スペーサー上部に積層されて活性面上に少なくともパワー用パッド及びグラウンド用パッドを含む複数のパッドを有する第2半導体チップと、前記第1及び第2半導体チップと前記スペーサーのパワー用パッド及びグラウンドパッドを前記基板ボンディングパッドのパワー用パッド及びグラウンド用パッドに電気的に連結する連結手段と、を含む。
また、本発明によるマルチチップパッケージは、上面に少なくともパワー用パッド及びグラウンド用パッドを含む複数の基板ボンディングパッドが形成されて、下面には複数のターミナルが形成された基板と、前記基板上部に積層されて活性面上に少なくともパワー用パッド及びグラウンド用パッドを含む複数のパッドを有して第1方向及び前記第1方向と垂直な第2方向にそれぞれ所定幅を有する第1半導体チップと、前記第1半導体チップ上部に積層されており、少なくともパワー用パッド及びグラウンド用パッドを有して第1方向及び前記第1方向と垂直な第2方向にそれぞれ所定幅を有するが、前記第1半導体チップの前記第1方向または前記第2方向のうち少なくとも一方向の幅よりも狭く形成された受動形素子を含むスペーサーと、前記スペーサー上部に積層されて活性面上に少なくともパワー用パッド及びグラウンド用パッドを含む複数のパッドを有する第2半導体チップと、前記第1及び第2半導体チップと前記スペーサーのパワー用パッド及びグラウンドパッドを前記基板ボンディングパッドのパワー用パッド及びグラウンド用パッドに電気的に連結する連結手段と、を有することが望ましい。
この時、前記第2半導体チップは第1方向及び前記第1方向と垂直な第2方向にそれぞれ所定幅を有しており、前記スペーサーの前記第1方向または前記第2方向のうち少なくとも一方向の幅よりも狭く形成することができる。
また、前記連結手段は前記第2半導体チップのパワー用パッド及びグラウンド用パッドとスペーサーのパワー用パッド及びグラウンド用パッドとをそれぞれ経由して前記基板のパワー用パッド及びグラウンド用パッドと連結されたことが望ましい。
また、前記連結手段は前記第2半導体チップのパワー用パッド及びグラウンド用パッドとスペーサーのパワー用パッド及びグラウンド用パッドと前記第1半導体チップのパワー用パッド及びグラウンド用パッドとをそれぞれ経由して前記基板のパワー用パッド及びグラウンド用パッドと連結されることができる。
一方、前記スペーサーはシリコーン材質であり厚さ80μmないし200μmで形成されていて、前記スペーサーに形成された受動形素子はキャパシターであり、前記スペーサーのパワー用パッド及びグラウンド用パッドは前記キャパシターの電極の役割を遂行することが望ましい。
その他実施形態の具体的な事項は詳細な説明及び図面に含まれている。
その他実施形態の具体的な事項は詳細な説明及び図面に含まれている。
上述したように本発明によると、複数のチップとチップ間にスペーサーが積層された構造で前記スペーサーを受動形素子で活用すると同時に安全性のあるワイヤーボンディングを具現することができる。
また、複数のチップとチップ間に積層されたスペーサーが受動形素子で利用されることができて低いインダクタンスなど電気的特性が向上したマルチチップパッケージを提供することができる。
本発明の利点及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述されている実施形態を参照すると明確になることである。しかし本発明は以下で開示する実施形態に限られることでなく相異なる多様な形態で具現されることであり、単に本実施形態は本発明の開示が完全なようにして、本発明が属する技術分野で通常の知識を有する者に発明の範ちゅうを完全に知らせるために提供することであり、本発明は請求項の範ちゅうにより定義されるだけである。明細書全体にかけて同一参照符号は同一構成要素を称する。
先に、図1ないし図3を参照して本発明の第1実施形態によるマルチチップパッケージを説明する。
図1は本発明の第1実施形態によるマルチチップパッケージを示す平面図であって、封止して形成されるパッケージ本体部分は省略されている。
図2は図1の水平方向断面図であって、図3は図1の垂直方向断面図である。
図1ないし図3に示したように、本発明の第1実施形態によるマルチチップパッケージは上面に複数の基板ボンディングパッド11、12、13が形成されて、下面には複数のターミナル15が形成された基板10上に第1チップ20が付着されている。
ここで、前記基板ボンディングパッド11、12、13は第1チップ20と連結される第1基板ボンディングパッド11と、スペーサー30と連結される第2基板ボンディングパッド12と、第2チップ40と連結される第3基板ボンディングパッド13と、を含む。
前記第1チップ20上部には前記第1チップ20の第1方向(垂直方向)幅よりも大きくて、前記第1方向と垂直な第2方向(水平方向)幅よりも小さく形成されたスペーサー30が付着されている。
以下では、前記第1方向を垂直方向に命名して、前記第2方向を水平方向に命名して説明する。
前記スペーサー30上部には前記スペーサー30の垂直方向幅よりも小さくて、前記スペーサー30の水平方向幅よりも大きく形成された第2チップ40が付着されている。
ここで、前記スペーサー30はシリコーン材質で構成されたことが望ましく、複数のスペーサーパッド31が形成されている。この時、前記スペーサーパッド31はワイヤーボンディングが二重処理されることができるように十分に広く形成されたことが望ましい。
前記第1チップ20及び第2チップ40はエッジパッド型であって、第1チップ20は向い合う縁二辺部分にチップパッド21が形成されており、第2チップ40は縁四辺部分すべてにチップパッド41、42が形成されている。
また、前記第1チップ20及び第2チップ40はそれぞれのチップパッド21、41、42が形成された活性面が同一な方向に向かっており、その反対面である非活性面は付着に利用されている。前記第1チップ20、第2チップ40及びスペーサー30は絶縁性接着剤(adhesive)により付着が行われる。
一方、前記スペーサー30はスペーサー30内にエンベデッドされた受動形素子を含んで、前記スペーサーパッド31は受動形素子にパワーと接地電圧を印加するためのパワー及びグラウンド用パッドを含む。この時、前記受動形素子は容量性素子であることが望ましい。
前記スペーサーパッド31のパワー及びグラウンド用パッドは前記容量性素子であるキャパシターの電極として利用されることができ、前記スペーサー30のパッド部分を除外したシリコーン材質で構成された部分がキャパシターの誘電層の役割を遂行する。この時、前記スペーサー30の厚さは80μmないし200μmで形成されたことが望ましい。
また、前記スペーサーパッド31は前記第2チップ40のチップパッド42を前記第2基板ボンディングパッド12に電気的に連結させる時、ボンディングワイヤーが前記スペーサーパッド31を経由してボンディングできるようにする単純に電気的連結を提供するパッドを含むことができる。
それゆえ、前記第2チップパッド42と第2基板ボンディングパッド12とを電気的に連結させる時に前記電気的連結を提供するスペーサーパッド31を経由することによって、ボンディングワイヤーの長さが長くなることを防止することができる。
また、前記第2チップ40のパワー及びグラウンド用パッドが前記スペーサー30のパワー及びグラウンド用パッドを経由して基板ボンディングパッド12に連結されることができるので、マルチチップパッケージのインダクタンスが低くなる等電気的特性を向上させることができる。
前記第1チップ20のチップパッド21と第1基板ボンディングパッド11とは第1ボンディングワイヤー51により電気的に連結されており、前記第1ボンディングワイヤー51のループ(loop)の高さの確保は前記第1チップ20と第2チップ40との間のスペーサー30により構成される。すなわち、前記スペーサー30は前記第1チップ20のワイヤーボンディング空間を提供する本来の役割を遂行すると同時に、前述したように受動形素子の役割を遂行する。
前記第2チップ40の垂直方向に形成されたチップパッド41と前記第3基板ボンディングパッド13とは第2ボンディングワイヤー52により電気的に連結される。
前記第2チップ40の水平方向に形成されたチップパッド42と前記第2基板ボンディングパッド12とは前記スペーサーパッド31を経由して第3及び第4ボンディングワイヤー53、54により電気的に連結されることが望ましい。
一方、本発明の第1実施形態で、前記水平方向に形成されたチップパッド42と前記第2基板ボンディングパッド12との電気的な連結は前記スペーサーパッド31を経由して成り立つが、前記スペーサーパッド31を経由しないで一つのボンディングワイヤーにより直接連結することもできる。
また、前記スペーサーパッド31のパワー及びグラウンド用のパッドと前記第1及び第2チップ20、40のパワー及びグラウンド用パッドとは電気的に連結したことが望ましい。
前記第1チップ20、第2チップ40、スペーサー30、ボンディングワイヤー51、52、53、54及びその接合部分はパッケージ本体60により封止されている。前記基板10のターミナル15には外部接続端子の役割を遂行するソルダボール70が付着され、前記ソルダボール70は基板上に形成された回路配線(図示せず)を通じて基板ボンディングパッド11、12、13と連結されることによって、前記第1チップ20とスペーサー30と第2チップ40とに電気的に連結される。
したがって、本発明の第1実施形態によるマルチチップパッケージは第1チップと第2チップとの間に積層されるスペーサーが受動形素子で利用されることができ、前記第2チップのワイヤーボンディング時にボンディングワイヤーが前記スペーサーを経由することによって安全性のあるワイヤーボンディングを具現することができる。
次は、図4及び図5を参照して本発明の第2実施形態によるマルチチップパッケージを説明する。
図4は本発明の第2実施形態によるマルチチップパッケージを示す平面図であって、封止して形成されるパッケージ本体部分は省略されている。
図5は図4の水平方向及び垂直方向断面図である。
図4及び図5に示したように、本発明の第2実施形態によるマルチチップパッケージは上面に複数の基板ボンディングパッド11が形成されて、下面には複数のターミナル15が形成された基板10上に第1チップ20が付着されている。
前記第1チップ20上部には前記第1チップ20の垂直方向及び水平方向幅よりも小さく形成されたスペーサー30が付着されている。
前記スペーサー30上部には前記スペーサー30の垂直方向及び水平方向幅よりも小さく形成された第2チップ40が付着されている。
一方、本発明による第2実施形態の変形実施形態であって、図12ないし図14に示したように、前記第2チップ40の幅は前記スペーサー30の垂直方向または水平方向のうち一方向の幅よりも大きく形成することができる。
ここで、前記スペーサー30はシリコーン材質で構成されたことが望ましく、複数のスペーサーパッド31が形成されている。この時、前記スペーサーパッド31はワイヤーボンディングが二重処理され得るように十分に広く形成されたことが望ましい。
前記第1チップ20及び第2チップ40はエッジパッド型であって、第1チップ20及び第2チップ40の縁四辺部分すべてにそれぞれチップパッド21、22、41が形成されている。
この時、前記第1チップ20のチップパッド21、22はワイヤーボンディングが二重処理されることができるように十分に広く形成されたチップパッド22と一般的な大きさのチップパッド21とを含むことができる。
また、前記第1チップ20及び第2チップ40はそれぞれのチップパッド21、22、41が形成された活性面が同一な方向に向かっており、その反対面である非活性面は付着に利用されている。前記第1チップ20、第2チップ40及びスペーサー30は絶縁性接着剤(adhesive)により付着が行われる。
一方、前記スペーサー30はスペーサー30内にエンベデッドされた受動形素子を含んで、前記スペーサーパッド31は受動形素子にパワーと接地電圧を印加するためのパワー及びグラウンド用パッドを含む。この時、前記受動形素子は容量性素子であることが望ましい。
前記スペーサーパッド31のパワー及びグラウンド用パッドは前記容量性素子であるキャパシターの電極として利用することができ、前記スペーサー30のパッド部分を除外したシリコーン材質で構成された部分がキャパシターの誘電層の役割を遂行する。この時、前記スペーサー30の厚さは80μmないし200μmで形成されたことが望ましい。
また、前記スペーサーパッド31は前記第2チップ40のチップパッド41を前記第2基板ボンディングパッド11に電気的に連結させる時、ボンディングワイヤーが前記スペーサーパッド31を経由してボンディングできるようにする単純に電気的連結を提供するパッドを含むことができる。
それゆえ、前記第2チップ40のチップパッド41と基板ボンディングパッド11とを電気的に連結させる時に前記電気的連結を提供するスペーサーパッド31を経由することによって、ボンディングワイヤーの長さが長くなることを防止することができる。
また、前記第2チップ40のパワー及びグラウンド用パッドが前記スペーサー30のパワー及びグラウンド用パッドを経由して基板ボンディングパッド11に連結されることができるので、マルチチップパッケージのインダクタンスが低くなる等電気的特性を向上させることができる。
前記第1チップ20のチップパッド21、22と基板ボンディングパッド11とは第1ボンディングワイヤー51により電気的に連結される。
前記スペーサーパッド31は前記第1チップ20のチップパッド22を経由して前記基板ボンディングパッド11に電気的に連結することができ、この時、前記第1ボンディングワイヤー51と第2ボンディングワイヤー52とにより電気的に連結することが望ましい。
前記第2チップ40のチップパッド41は前記スペーサーパッド31と前記第1チップ20のチップパッド22とを順に経由して前記基板ボンディングパッド11に電気的に連結することができ、この時、前記第1及び第2ボンディングワイヤー51、52と第3ボンディングワイヤー53とにより電気的に連結することが望ましい。
一方、本発明の第2実施形態で、前記第2チップ40のチップパッド41は前記スペーサーパッド31と前記第1チップ20のチップパッド22とを順に経由して基板ボンディングパッド11に電気的に連結するが、前記スペーサーパッド31または前記第1チップ20のチップパッド22のうちいずれか一つのみを経由することができる。また、前記スペーサーパッド31及び前記第1チップ20のチップパッド22を経由しないで直接基板ボンディングパッド11に連結することもできる。
また、前記スペーサーパッド31のパワー及びグラウンド用パッドと前記第1及び第2チップ20、40のパワー及びグラウンド用パッドとは電気的に連結したことが望ましい。
前記第1チップ20、第2チップ40、スペーサー30、ボンディングワイヤー51、52、53及びその接合部分はパッケージ本体60により封止されている。前記基板10のターミナル15には外部接続端子の役割を遂行するソルダボール70が付着され、前記ソルダボール70は基板上に形成された回路配線(図示せず)を通じて基板ボンディングパッド11と連結されることによって、前記第1チップ20、スペーサー30、及び第2チップ40に電気的に連結される。
したがって、本発明の第2実施形態によるマルチチップパッケージは第1チップと第2チップとの間に積層されるスペーサーが受動形素子で利用されることができ、前記第2チップのワイヤーボンディング時にボンディングワイヤーが前記スペーサー及び前記第1チップを経由することによって安全性のあるワイヤーボンディングを具現することができる。
次は、図6ないし図8を参照して本発明の第3実施形態によるマルチチップパッケージを説明する。
図6は本発明の第3実施形態によるマルチチップパッケージを示す平面図であって、封止して形成されるパッケージ本体部分は省略されている。
図7は図6の水平方向断面図であって、図8は図6の垂直方向断面図である。
図6ないし図8に示したように、本発明の第3実施形態によるマルチチップパッケージは上面に複数の基板ボンディングパッド11、12が形成されて、下面には複数のターミナル15が形成された基板10上に第1チップ20が付着されている。
ここで、前記基板ボンディングパッド11、13は垂直方向に形成された第1基板ボンディングパッド11と水平方向に形成された第2基板ボンディングパッド12とを含む。
前記第1チップ20上部には前記第1チップ20の垂直方向幅よりも大きくて、前記第1チップ20の水平方向幅よりも小さく形成されたスペーサー30が付着されている。
前記スペーサー30上部には前記スペーサー30の垂直方向及び水平方向幅よりも小さく形成された第2チップ40が付着されている。
ここで、前記スペーサー30はシリコーン材質で構成されたことが望ましく、複数のスペーサーパッド31、32が形成されている。ここで、前記スペーサーパッド31、32は垂直方向に形成された第1スペーサーパッド31と水平方向に形成された第2スペーサーパッド32とを含む。この時、前記スペーサーパッド31、32はワイヤーボンディングが二重処理され得るように十分に広く形成されたことが望ましい。
前記第1チップ20及び第2チップ40はエッジパッド型であって、第1チップ20は向い合う縁二辺部分にチップパッド21が形成されており、第2チップ40は縁四辺部分すべてにチップパッド41、42が形成されている。この時、前記第1チップ20のチップパッド21はワイヤーボンディングが二重処理され得るように十分に広く形成されたことが望ましい。
また、前記第1チップ20及び第2チップ40はそれぞれのチップパッド21、41、42が形成された活性面が同一な方向に向かっており、その反対面である非活性面は付着に利用されている。前記第1チップ20、第2チップ40及びスペーサー30は絶縁性接着剤(adhesive)により付着が行われる。
一方、前記スペーサー30はスペーサー30内にエンベデッドされた受動形素子を含んで、前記スペーサーパッド31は受動形素子にパワーと接地電圧を印加するためのパワー及びグラウンド用パッドを含む。この時、前記受動形素子は容量性素子であることが望ましい。
前記スペーサーパッド31のパワー及びグラウンド用パッドは前記容量性素子であるキャパシターの電極として利用することができ、前記スペーサー30のパッド部分を除外したシリコーン材質で構成された部分がキャパシターの誘電層の役割を遂行する。この時、前記スペーサー30の厚さは80μmないし200μmで形成されたことが望ましい。
また、前記スペーサーパッド31、32は前記第2チップ40のチップパッド41、42を前記基板ボンディングパッド11、12に電気的に連結させる時、ボンディングワイヤーが前記スペーサーパッド31、32を経由してボンディングできるようにする単純に電気的連結を提供するパッドを含むことができる。
それゆえ、前記第2チップ40のチップパッド41、42と基板ボンディングパッド11とを電気的に連結させる時に前記電気的連結を提供するスペーサーパッド31、32を経由することによって、ボンディングワイヤーの長さが長くなることを防止することができる。
また、前記第2チップ40のパワー及びグラウンド用パッドは前記スペーサー30のパワー及びグラウンド用パッドを経由して基板ボンディングパッド11に連結することができるので、マルチチップパッケージのインダクタンスが低くなる等電気的特性を向上させることができる。
前記第1チップ20のチップパッド21と第1基板ボンディングパッド11とは第1ボンディングワイヤー51により電気的に連結される。
前記第1スペーサーパッド31は前記第1チップ20のチップパッド21を経由して前記第1基板ボンディングパッド11に電気的に連結することができ、この時、前記第1ボンディングワイヤー51と第2ボンディングワイヤー52とにより電気的に連結することが望ましい。
前記第2チップ40の垂直方向に形成されたチップパッド41は前記第1スペーサーパッド31と前記第1チップ20のチップパッド21とを順に経由して前記第1基板ボンディングパッド11に電気的に連結することができ、この時、前記第1及び第2ボンディングワイヤー51、52と第3ボンディングワイヤー53とにより電気的に連結することが望ましい。
前記第2スペーサーパッド32と第2基板ボンディングパッド12とは第4ボンディングワイヤー54により電気的に連結される。
前記第2チップ20の水平方向に形成されたチップパッド42は前記第2スペーサーパッド32を経由して前記第2基板ボンディングパッド12に電気的に連結することができ、この時、前記第4ボンディングワイヤー54と第5ボンディングワイヤー55とにより電気的に連結することが望ましい。
一方、前記スペーサーパッド31のパワー及びグラウンド用パッドと前記第1及び第2チップ20、40のパワー及びグラウンド用パッドとは電気的に連結したことが望ましい。
前記第1チップ20と第2チップ40とスペーサー30とボンディングワイヤー51、52、53、54、55とその接合部分とはパッケージ本体60により封止されている。前記基板10のターミナル15には外部接続端子の役割を遂行するソルダボール70が付着され、前記ソルダボール70は基板上に形成された回路配線(図示せず)を通じて基板ボンディングパッド11、12と連結されることによって、前記第1チップ20とスペーサー30と第2チップ40とに電気的に連結される。
したがって、本発明の第3実施形態によるマルチチップパッケージは上述した本発明の第1及び第2実施形態と同様の効果を有する。
そうすれば、本発明の第1実施形態によるマルチチップパッケージを例に挙げてマルチチップパッケージの製造方法を詳細に説明する。本発明の第2及び第3実施形態によるマルチチップパッケージも同様の方法で変形製造することができる。
本発明の一実施形態によるマルチチップパッケージの製造方法に対して図9Aないし図11B及び前の図1ないし図3を共に参照しながら説明する。
先に、図9Aないし図9Cに示したように、上面に複数の基板ボンディングパッド11、12、13が形成されて、下面には複数のターミナル15が形成された基板10上にエポキシ(epoxy)または絶縁性テープ(Tape)のような接着剤を利用して第1チップ20の非活性面を付着させる。
次に、前記第1チップ20の活性面上の向い合う縁二辺部分に形成されたチップパッド21とそれに対応する基板10の前記第1基板ボンディングパッド11とが電気的に連結されるように金線(Au wire)のような導電性物質からなった第1ボンディングワイヤー51を利用して一次ワイヤーボンディングを遂行する。
次に、図10Aないし図10Cに示したように、前記第1チップ20上部にエポキシまたは絶縁性テープのような接着剤を利用して前記第1チップ20の垂直方向幅よりも大きくて、前記第1チップ20の水平方向幅よりも小さく形成されたスペーサー30を付着させる。
次に、前の図1、図11A及び図11Bに示したように、前記スペーサー30上部にエポキシまたは絶縁性テープのような接着剤を利用して前記スペーサー30の垂直方向幅よりも小さくて、前記スペーサー30の水平方向幅よりも大きく形成された第2チップ40を付着させる。
次に、前記第2ないし第4ボンディングワイヤー52、53、54を利用して2次ワイヤーボンディングを下記のように遂行する。
先に、前記第2チップ40の垂直方向に形成されたチップパッド41と前記第3基板ボンディングパッド13とが電気的に連結されるように第2ボンディングワイヤー52を利用してワイヤーボンディングを遂行する。
次に、前記第2チップ40の水平方向に形成されたチップパッド42と前記スペーサーパッド31とが電気的に連結されるように第3ボンディングワイヤー53を利用してワイヤーボンディングを遂行する。
続いて、前記スペーサーパッド31と前記第2基板ボンディングパッド12とが電気的に連結されるように第4ボンディングワイヤー54を利用してワイヤーボンディングを遂行する。
次に、前の図2及び図3に示したように、前記第1チップ20と第2チップ40とスペーサー30とボンディングワイヤー51、52、53、54及びその接合部分が封止されるようにするエポキシ樹脂で構成されたパッケージ本体60をモールディングする方式で形成する。
次に、前記モールディングが完了すると、前記ターミナル15に外部接続端子の役割を遂行するソルダボール70を付着させる。
一方、本発明の一実施形態によるマルチチップパッケージの製造方法は一つのパッケージのみを図示したが一般には複数のパッケージを一括処理して製造して、最後の工程で分離する過程を通じて行われることが望ましい。
以上、本発明を望ましい実施形態を挙げて説明したが、本発明は前記実施形態に限定されないし、本発明の技術的思想の範囲内で当分野で通常の知識を有する者によっていろいろ変形が可能である。
複数のチップとチップ間に積層されたスペーサーが受動形素子で利用されることができて低いインダクタンスなど電気的特性が向上したマルチチップパッケージを提供することができる。
10 基板
11、12、13 基板ボンディングパッド
15 ターミナル
20 第1チップ
30 スペーサー
31 スペーサーパッド
40 第2チップ
11、12、13 基板ボンディングパッド
15 ターミナル
20 第1チップ
30 スペーサー
31 スペーサーパッド
40 第2チップ
Claims (29)
- 上面に少なくともパワー用パッド及びグラウンド用パッドを含む複数の基板ボンディングパッドが形成されて、下面には複数のターミナルが形成された基板と;
前記基板上部に積層されて活性面上に少なくともパワー用パッド及びグラウンド用パッドを含む複数のパッドを有する第1半導体チップと;
前記第1半導体チップ上部に積層されており、少なくともパワー用パッド及びグラウンド用パッドを有する受動形素子を含むスペーサーと;
前記スペーサー上部に積層されて活性面上に少なくともパワー用パッド及びグラウンド用パッドを含む複数のパッドを有する第2半導体チップと;
前記第1及び第2半導体チップ及び前記スペーサーのパワー用パッド及びグラウンドパッドを前記基板ボンディングパッドのパワー用パッド及びグラウンド用パッドに電気的に連結する連結手段と;
を含むことを特徴とするマルチチップパッケージ。 - 上面に少なくともパワー用パッド及びグラウンド用パッドを含む複数の基板ボンディングパッドが形成されて、下面には複数のターミナルが形成された基板と;
前記基板上部に積層されて活性面上に少なくともパワー用パッド及びグラウンド用パッドを含む複数のパッドを有して第1方向及び前記第1方向と垂直な第2方向にそれぞれ所定幅を有する第1半導体チップと;
前記第1半導体チップ上部に積層されており、少なくともパワー用パッド及びグラウンド用パッドを有して第1方向及び前記第1方向と垂直な第2方向にそれぞれ所定幅を有するが、前記第1半導体チップの前記第1方向または前記第2方向のうち少なくとも一方向の幅よりも狭く形成された受動形素子を含むスペーサーと;
前記スペーサー上部に積層されて活性面上に少なくともパワー用パッド及びグラウンド用パッドを含む複数のパッドを有する第2半導体チップと;
前記第1及び第2半導体チップ及び前記スペーサーのパワー用パッド及びグラウンドパッドを前記基板ボンディングパッドのパワー用パッド及びグラウンド用パッドに電気的に連結する連結手段と;
を有することを特徴とするマルチチップパッケージ。 - 前記第2半導体チップは第1方向及び前記第1方向と垂直な第2方向にそれぞれ所定幅を有しており、前記スペーサーの前記第1方向または前記第2方向のうち少なくとも一方向の幅よりも狭く形成されたことを特徴とする請求項2に記載のマルチチップパッケージ。
- 前記連結手段は前記第2半導体チップのパワー用パッド及びグラウンド用パッドとスペーサーのパワー用パッド及びグラウンド用パッドとをそれぞれ経由して前記基板のパワー用パッド及びグラウンド用パッドと連結されたことを特徴とする請求項3に記載のマルチチップパッケージ。
- 前記連結手段は前記第2半導体チップのパワー用パッド及びグラウンド用パッドとスペーサーのパワー用パッド及びグラウンド用パッドと前記第1半導体チップのパワー用パッド及びグラウンド用パッドとをそれぞれ経由して前記基板のパワー用パッド及びグラウンド用パッドと連結されたことを特徴とする請求項4に記載のマルチチップパッケージ。
- 前記スペーサーはシリコーン材質であり厚さ80μmないし200μmで形成されていて、前記スペーサーに形成された受動形素子はキャパシターであり、前記スペーサーのパワー用パッド及びグラウンド用パッドは前記キャパシターの電極の役割を遂行することを特徴とする請求項5に記載のマルチチップパッケージ。
- 前記連結手段はワイヤーボンディングを介して形成されたことを特徴とする請求項6に記載のマルチチップパッケージ。
- 前記第1半導体チップ、第2半導体チップ、スペーサー、連結手段及びその接合部分が封止されたことを特徴とする請求項7に記載のマルチチップパッケージ。
- 前記連結手段は前記第1半導体チップのパワー用パッド及びグラウンド用パッドと前記基板のパワー用パッド及びグラウンド用パッドとを連結する連結手段をさらに具備したことを特徴とする請求項4に記載のマルチチップパッケージ。
- 前記スペーサーはシリコーン材質であり厚さ80μmないし200μmで形成されていて、前記スペーサーに形成された受動形素子はキャパシターであり、前記スペーサーのパワー用パッド及びグラウンド用パッドは前記キャパシターの電極の役割を遂行することを特徴とする請求項9に記載のマルチチップパッケージ。
- 前記連結手段はワイヤーボンディングを介して形成されたことを特徴とする請求項10に記載のマルチチップパッケージ。
- 前記第1半導体チップ、第2半導体チップ、スペーサー、連結手段及びその接合部分が封止されたことを特徴とする請求項11に記載のマルチチップパッケージ。
- 前記第2半導体チップは第1方向及び前記第1方向と垂直な第2方向にそれぞれ所定幅を有しており、前記スペーサーの前記第1方向及び前記第2方向の幅よりも狭く形成されたことを特徴とする請求項3に記載のマルチチップパッケージ。
- 前記連結手段は前記第2半導体チップのパワー用パッド及びグラウンド用パッドとスペーサーのパワー用パッド及びグラウンド用パッドとをそれぞれ経由して前記基板のパワー用パッド及びグラウンド用パッドと連結されたことを特徴とする請求項13に記載のマルチチップパッケージ。
- 前記連結手段は前記第2半導体チップのパワー用パッド及びグラウンド用パッドとスペーサーのパワー用パッド及びグラウンド用パッドと前記第1半導体チップのパワー用パッド及びグラウンド用パッドとをそれぞれ経由して前記基板のパワー用パッド及びグラウンド用パッドと連結されたことを特徴とする請求項14に記載のマルチチップパッケージ。
- 前記スペーサーはシリコーン材質であり厚さ80μmないし200μmで形成されていて、前記スペーサーに形成された受動形素子はキャパシターであり、前記スペーサーのパワー用パッド及びグラウンド用パッドは前記キャパシターの電極の役割を遂行することを特徴とする請求項15に記載のマルチチップパッケージ。
- 前記連結手段はワイヤーボンディングを介して形成されたことを特徴とする請求項16に記載のマルチチップパッケージ。
- 前記第1半導体チップ、第2半導体チップ、スペーサー、連結手段及びその接合部分が封止されたことを特徴とする請求項17に記載のマルチチップパッケージ。
- 前記連結手段は前記第1半導体チップのパワー用パッド及びグラウンド用パッドと前記基板のパワー用パッド及びグラウンド用パッドとを連結する連結手段をさらに具備したことを特徴とする請求項14に記載のマルチチップパッケージ。
- 前記スペーサーはシリコーン材質であり厚さ80μmないし200μmで形成されていて、前記スペーサーに形成された受動形素子はキャパシターであり、前記スペーサーのパワー用パッド及びグラウンド用パッドは前記キャパシターの電極の役割を遂行することを特徴とする請求項19に記載のマルチチップパッケージ。
- 前記連結手段はワイヤーボンディングを介して形成されたことを特徴とする請求項20に記載のマルチチップパッケージ。
- 前記第1半導体チップ、第2半導体チップ、スペーサー、連結手段及びその接合部分が封止されたことを特徴とする請求項21に記載のマルチチップパッケージ。
- 上面に少なくともパワー用パッド及びグラウンド用パッドを含む複数の基板ボンディングパッドが形成されて、下面には複数のターミナルが形成された基板と;
前記基板上部に積層されて活性面上に少なくともパワー用パッド及びグラウンド用パッドを含む複数のパッドを有して第1方向及び前記第1方向と垂直な第2方向にそれぞれ所定幅を有する第1半導体チップと;
前記第1半導体チップ上部に積層されており、少なくともパワー用パッド及びグラウンド用パッドを有して第1方向及び前記第1方向と垂直な第2方向にそれぞれ所定幅を有するが、前記第1半導体チップの前記第1方向及び前記第2方向の幅よりもそれぞれ狭く形成された受動形素子を含むスペーサーと;
前記スペーサー上部に積層されて活性面上に少なくともパワー用パッド及びグラウンド用パッドを含む複数のパッドを有する第2半導体チップと;
前記第1半導体チップ、第2半導体チップ、及びスペーサーのパワー用パッド及びグラウンドパッドを前記基板ボンディングパッドのパワー用パッド及びグラウンド用パッドに電気的に連結する連結手段と、
を有することを特徴とするマルチチップパッケージ。 - 前記第2半導体チップは第1方向及び前記第1方向と垂直な第2方向にそれぞれ所定幅を有しており、前記スペーサーの前記第1方向または前記第2方向のうち少なくとも一方向の幅よりも狭く形成されたことを特徴とする請求項23に記載のマルチチップパッケージ。
- 前記連結手段は前記第2半導体チップのパワー用パッド及びグラウンド用パッドとスペーサーのパワー用パッド及びグラウンド用パッドとをそれぞれ経由して前記基板のパワー用パッド及びグラウンド用パッドと連結されたことを特徴とする請求項24に記載のマルチチップパッケージ。
- 前記連結手段は前記第2半導体チップのパワー用パッド及びグラウンド用パッドとスペーサーのパワー用パッド及びグラウンド用パッドと前記第1半導体チップのパワー用パッド及びグラウンド用パッドとをそれぞれ経由して前記基板のパワー用パッド及びグラウンド用パッドと連結されたことを特徴とする請求項25に記載のマルチチップパッケージ。
- 前記スペーサーはシリコーン材質であり厚さ80μmないし200μmで形成されていて、前記スペーサーに形成された受動形素子はキャパシターであり、前記スペーサーのパワー用パッド及びグラウンド用パッドは前記キャパシターの電極の役割を遂行することを特徴とする請求項26に記載のマルチチップパッケージ。
- 前記連結手段はワイヤーボンディングを介して形成されたことを特徴とする請求項27に記載のマルチチップパッケージ。
- 前記第1半導体チップ、第2半導体チップ、スペーサー、連結手段及びその接合部分が封止されたことを特徴とする請求項28に記載のマルチチップパッケージ。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007029445A1 (ja) * | 2005-09-06 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | キャパシタ搭載型半導体装置 |
JP2007324506A (ja) * | 2006-06-05 | 2007-12-13 | Renesas Technology Corp | 半導体装置 |
JP2010103475A (ja) * | 2008-10-23 | 2010-05-06 | Samsung Electro-Mechanics Co Ltd | 半導体マルチチップパッケージ |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4881620B2 (ja) * | 2006-01-06 | 2012-02-22 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
KR100761860B1 (ko) | 2006-09-20 | 2007-09-28 | 삼성전자주식회사 | 와이어 본딩 모니터링이 가능한 인터포저 칩을 갖는 적층반도체 패키지 및 이의 제조방법 |
KR101349591B1 (ko) * | 2007-02-22 | 2014-01-08 | 엘지이노텍 주식회사 | 다이 스태킹 구조의 칩소자 |
US7972902B2 (en) | 2007-07-23 | 2011-07-05 | Samsung Electronics Co., Ltd. | Method of manufacturing a wafer including providing electrical conductors isolated from circuitry |
KR101185886B1 (ko) | 2007-07-23 | 2012-09-25 | 삼성전자주식회사 | 유니버설 배선 라인들을 포함하는 반도체 칩, 반도체패키지, 카드 및 시스템 |
US9117790B2 (en) * | 2012-06-25 | 2015-08-25 | Marvell World Trade Ltd. | Methods and arrangements relating to semiconductor packages including multi-memory dies |
KR102053349B1 (ko) | 2013-05-16 | 2019-12-06 | 삼성전자주식회사 | 반도체 패키지 |
CN103441107B (zh) * | 2013-07-24 | 2016-08-10 | 三星半导体(中国)研究开发有限公司 | 半导体封装件及其制造方法 |
US9468098B2 (en) * | 2014-03-20 | 2016-10-11 | Qualcomm Incorporated | Face-up substrate integration with solder ball connection in semiconductor package |
KR102592640B1 (ko) | 2016-11-04 | 2023-10-23 | 삼성전자주식회사 | 반도체 패키지 및 반도체 패키지의 제조 방법 |
CN113380755B (zh) * | 2021-06-11 | 2023-07-25 | 西安微电子技术研究所 | 一种多层芯片叠层组件封装结构及其制备工艺 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6135544A (ja) * | 1984-07-27 | 1986-02-20 | Fujitsu Ltd | 半導体装置 |
JP2002141459A (ja) * | 2000-10-31 | 2002-05-17 | Sony Corp | 半導体装置および製造方法 |
JP2003060151A (ja) * | 2001-08-10 | 2003-02-28 | Fujitsu Ltd | 半導体装置 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6005778A (en) * | 1995-06-15 | 1999-12-21 | Honeywell Inc. | Chip stacking and capacitor mounting arrangement including spacers |
US5721452A (en) * | 1995-08-16 | 1998-02-24 | Micron Technology, Inc. | Angularly offset stacked die multichip device and method of manufacture |
US7166495B2 (en) * | 1996-02-20 | 2007-01-23 | Micron Technology, Inc. | Method of fabricating a multi-die semiconductor package assembly |
US5864177A (en) * | 1996-12-12 | 1999-01-26 | Honeywell Inc. | Bypass capacitors for chip and wire circuit assembly |
US6274937B1 (en) * | 1999-02-01 | 2001-08-14 | Micron Technology, Inc. | Silicon multi-chip module packaging with integrated passive components and method of making |
US6351028B1 (en) * | 1999-02-08 | 2002-02-26 | Micron Technology, Inc. | Multiple die stack apparatus employing T-shaped interposer elements |
TW434854B (en) * | 1999-11-09 | 2001-05-16 | Advanced Semiconductor Eng | Manufacturing method for stacked chip package |
US6731009B1 (en) * | 2000-03-20 | 2004-05-04 | Cypress Semiconductor Corporation | Multi-die assembly |
JP4570809B2 (ja) * | 2000-09-04 | 2010-10-27 | 富士通セミコンダクター株式会社 | 積層型半導体装置及びその製造方法 |
US6503776B2 (en) * | 2001-01-05 | 2003-01-07 | Advanced Semiconductor Engineering, Inc. | Method for fabricating stacked chip package |
SG95637A1 (en) * | 2001-03-15 | 2003-04-23 | Micron Technology Inc | Semiconductor/printed circuit board assembly, and computer system |
US6586825B1 (en) * | 2001-04-26 | 2003-07-01 | Lsi Logic Corporation | Dual chip in package with a wire bonded die mounted to a substrate |
JP4454181B2 (ja) * | 2001-05-15 | 2010-04-21 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
TW498470B (en) * | 2001-05-25 | 2002-08-11 | Siliconware Precision Industries Co Ltd | Semiconductor packaging with stacked chips |
US6700794B2 (en) * | 2001-07-26 | 2004-03-02 | Harris Corporation | Decoupling capacitor closely coupled with integrated circuit |
DE10142120A1 (de) * | 2001-08-30 | 2003-03-27 | Infineon Technologies Ag | Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung |
GB2385984B (en) * | 2001-11-07 | 2006-06-28 | Micron Technology Inc | Semiconductor package assembly and method for electrically isolating modules |
JP3507059B2 (ja) * | 2002-06-27 | 2004-03-15 | 沖電気工業株式会社 | 積層マルチチップパッケージ |
US8089142B2 (en) * | 2002-02-13 | 2012-01-03 | Micron Technology, Inc. | Methods and apparatus for a stacked-die interposer |
US6933597B1 (en) * | 2002-07-09 | 2005-08-23 | National Semiconductor Corporation | Spacer with passive components for use in multi-chip modules |
US6861288B2 (en) * | 2003-01-23 | 2005-03-01 | St Assembly Test Services, Ltd. | Stacked semiconductor packages and method for the fabrication thereof |
US6853064B2 (en) * | 2003-05-12 | 2005-02-08 | Micron Technology, Inc. | Semiconductor component having stacked, encapsulated dice |
US6943294B2 (en) * | 2003-12-22 | 2005-09-13 | Intel Corporation | Integrating passive components on spacer in stacked dies |
US8026129B2 (en) * | 2006-03-10 | 2011-09-27 | Stats Chippac Ltd. | Stacked integrated circuits package system with passive components |
-
2004
- 2004-01-13 KR KR1020040002373A patent/KR100621547B1/ko not_active IP Right Cessation
- 2004-12-23 NL NL1027869A patent/NL1027869C2/nl not_active IP Right Cessation
-
2005
- 2005-01-06 JP JP2005001941A patent/JP2005203775A/ja active Pending
- 2005-01-10 DE DE200510001851 patent/DE102005001851A1/de not_active Ceased
- 2005-01-12 CN CNA200510004473XA patent/CN1641874A/zh active Pending
- 2005-01-12 TW TW094100815A patent/TW200532756A/zh unknown
- 2005-01-13 US US11/033,993 patent/US20050200003A1/en not_active Abandoned
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6135544A (ja) * | 1984-07-27 | 1986-02-20 | Fujitsu Ltd | 半導体装置 |
JP2002141459A (ja) * | 2000-10-31 | 2002-05-17 | Sony Corp | 半導体装置および製造方法 |
JP2003060151A (ja) * | 2001-08-10 | 2003-02-28 | Fujitsu Ltd | 半導体装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007029445A1 (ja) * | 2005-09-06 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | キャパシタ搭載型半導体装置 |
US7884443B2 (en) | 2005-09-06 | 2011-02-08 | Panasonic Corporation | Semiconductor device having a mounting substrate with a capacitor interposed therebetween |
JP2007324506A (ja) * | 2006-06-05 | 2007-12-13 | Renesas Technology Corp | 半導体装置 |
JP2010103475A (ja) * | 2008-10-23 | 2010-05-06 | Samsung Electro-Mechanics Co Ltd | 半導体マルチチップパッケージ |
Also Published As
Publication number | Publication date |
---|---|
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NL1027869A1 (nl) | 2005-07-14 |
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