JP2007324506A - 半導体装置 - Google Patents

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Abstract

【課題】複数の半導体チップをスタックするためのスペーサの構造を簡素化してコストを低減する。
【解決手段】モジュール基板（５）に、上から順に重ねた第１半導体チップ（４）、全体が平面状のスペーサ（３）及び第２半導体チップ（２）を有する。第１半導体チップのどの辺も第２半導体チップの第１辺（２００）及び第２辺（２０２）よりも短く且つ第３辺（２２０）及び第４辺（２２１）よりも長い関係にあるものを重ねるとき、第３辺及び第４辺に平行なスペーサの縁辺を第１半導体チップの縁辺より内側にする。第２半導体チップの第２電極パッド（２０１、２０３）が第１半導体チップの縁辺に近接しても、スペーサが第１半導体チップの縁辺部分と第２半導体チップとの間に空間を確保するから、第２電極パッドに結合するワイヤ（２１０、２１１）は第１半導体チップに接触しない。この配置関係はスペーサを全体に単純な平面状にすることを保証する。
【選択図】図１

Description

本発明は、モジュール基板に複数個の半導体チップを積み重ねて封止したスタック構造のシステム・イン・パッケージ（ＳＩＰ）の半導体装置に関する。
モジュール基板に複数の半導体チップをスタックするとき、下の半導体チップの電極パッドが上の半導体チップに重なり若しくは近接してワイヤボンディングを行うことができない場合には、下と上の半導体チップの間にスペーサを介在させて、ワイヤを通す空間を確保することが可能である。特許文献１には、下の半導体チップの電極パッドが上の半導体チップに重なるとき、双方の中間サイズのスペーサを双方の間に介在させ、スペーサの中央部には下の半導体チップの電極パッドの位置に合わせて複数の貫通孔又は段差を形成しておき、当該貫通孔又は段差によって形成された空間を利用して下の半導体チップの電極パッドに接続するワイヤを上の半導体チップに非接触で配置できるようにしている。特許文献１の眼目は上の半導体チップに完全に重なった下の半導体チップの電極パッドに接続するワイヤを上の半導体チップに非接触で配置できるようにすることであるが、さらに、上の半導体チップに対するボンディングの際に当該チップの撓みを防止するにはスペーサの周縁部の四隅に円柱状のスタッドを形成し、スタッドで上の半導体チップの四隅を支える構成が示される。
特開２００５−３２２７６７号公報
スタック構造のシステム・イン・パッケージ（ＳＩＰ）において半導体チップの重ね合わせ形態は個々の半導体チップのサイズ及び半導体チップに対する電極パッドの配置態様によって千差万別であり、重ね合わせる半導体チップの数が増すほどその形態は更に多岐にわたる。これらを考慮したとき、例えば、特許文献１のように下の半導体チップが上の半導体チップのサイズよりも小さい場合、下の半導体チップの電極パッドに接続されたワイヤが、上の半導体チップを積層するためのスペーサに接触しないように、スペーサの各辺に沿って（下の半導体チップの電極パッド列に沿って）貫通孔を形成する方法がある。この場合、スペーサの外周部（貫通孔より外側の部分）は２箇所でしか支えられない。これにより、上の半導体チップの電極パッドにワイヤボンディングした際、スペーサの外周部が上の半導体チップの電極パッドが形成されている部分の下側付近まで配置されていても、スペーサの外周部の支持強度は低いため、上の半導体チップの剛性を向上させることが困難である。これにより、キャピラリの荷重に耐えられず上の半導体チップの外周部は撓んでしまい、各電極パッドにおけるボンディング強度にばらつきが生じる。更には、キャピラリの荷重に耐え切れず、チップクラックが生じる可能性がある。また、四隅に支柱を配置した場合、封止体形成工程において封止樹脂の流れが阻害され、支柱の裏側（半導体チップと支柱の間）にボイドが発生する可能性がある。更には、構成が複雑化して製造コストが増大してしまう。
本発明の目的は、チップサイズ及び電極パッドの配置形態の異なる複数の半導体チップをそれぞれワイヤでボンディング可能にスタックするためのスペーサの構造を簡素化することができ、コスト低減を図ることができる半導体装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
〔１〕本発明に係る半導体装置（ＭＤＬ）は、モジュール基板（５）に、上から順に重ね合わせられた第１半導体チップ（４）、全体が平面状のスペーサ（３）及び第２半導体チップ（２）を少なくとも有する。重ね合わせ方向から見た前記第２半導体チップの一の対向２辺である第１辺（２２０）及び第２辺（２２１）の縁辺部分は前記第１半導体チップの縁辺部分よりも内側に位置され、且つ、前記第２半導体チップの他の対向２辺である第３辺（２００）及び第４辺（２０２）の縁辺部分は第１半導体チップの縁辺部分より外側に突出される。前記第２半導体チップの前記第３辺及び第４辺に平行な前記スペーサの縁辺部分は重ね合わせ方向から見た前記第１半導体チップの縁辺部分の内側に位置する。前記第１半導体チップはその周縁部に第１電極パッド（４０１、４０３、４０５、４０７）を有する。前記第２半導体チップはその前記第３辺及び第４辺に沿って第２電極パッド（２０１、２０３）を有する。前記モジュール基板は前記第１電極パッドにワイヤ（４１０、４１１、４１２、４１３）で接続された第１ボンディングリード（５０１、５０４、５０６、５０９）と、前記第２電極パッドにワイヤ（２１０、２１１）で接続された第２ボンディングリード（５０２Ａ、５０７Ａ）を有する。
上記した手段によれば、第１半導体チップのどの辺も第２半導体チップの第１辺及び第２辺よりも短く且つ第３辺及び第４辺よりも長い関係にある半導体チップを重ねるとき、第３辺及び第４辺に平行なスペーサの縁辺を第１半導体チップの縁辺より内側にすることにより、第２半導体チップの第２電極パッドが第１半導体チップの縁辺に近接していても、スペーサによって第１半導体チップの縁辺部分と第２半導体チップとの間に得られる空間により、第２電極パッドを第２ボンディングリードに結合するワイヤが第１半導体チップに不所望に接触する事態を回避可能にすることができる。第１半導体チップと第２半導体チップの当該配置関係は前記スペーサを全体的に平面状にすることを保証し、途中に貫通孔や支柱を形成するに及ばず、スペーサの加工工数低減という点で、半導体装置のコスト低減に寄与する。また、其れ故にスペーサの全体的な剛性を大きくすることができる。第１電極パッドにワイヤをボンディングするときは、超音波で加熱しながらワイヤを第１電極パッドに押圧するから、第１半導体チップの縁辺に対するスペーサの縁辺部分の後退距離が長くなるほど、第１半導体チップの縁辺部分における片持ちによるたわみが大きくなって、ボンディング強度にばらつきを生ずることになるが、上述のようにペーサ自体に高い剛性があるから、片持ちによる撓みを抑制することができる。この点で、ボンディング性能が均一化され、また、第１半導体チップの縁辺部分に対するスペーサ端縁の後退寸法を大きくすることが可能になって更にスペーサの小型とコスト低減を実現する。
本発明の一つの具体的な形態として、重ね合わせ方向から見た前記スペーサの全周縁部分は前記第１半導体チップの周縁部分よりも内側に位置する。スペーサの最小化とコスト低減を促進する。
本発明の別の具体的な形態として、前記スペーサの端縁は前記第２半導体チップの前記第１辺及び第２辺の端縁から外側に張り出される。第１半導体チップの辺に対して第２半導体チップの第３辺及び第４辺が比較的短い場合に対処するためである。
本発明の別の具体的な形態として、前記第１半導体チップの厚さ寸法をＡ、前記スペーサの縁辺に対する第１半導体チップの縁辺部分の張り出し長さをＢとすると、Ｂ／Ａは１０以下である。全部平面状のスペーサを用いる場合の目安になる。
本発明の別の具体的な形態として、前記スペーサはシリコンチップである。シリコンチップをスペーサに用いる場合には、１枚のウェーハから獲得できるスペーサの数を多くすることがそのコスト低減に直接つながるので、スペーサの小型化は直接半導体装置のコスト低減に役立つ。
本発明の別の具体的な形態として、前記モジュール基板の上で前記第２半導体チップの下に重ねられた第３半導体チップ（１）を更に有する。前記第３半導体チップはその全周縁部分が第２半導体チップの周縁部分から外側に張り出される。前記第３半導体チップは、前記第２半導体チップの前記第３辺及び第４辺の各辺に沿った一の対向２辺である第５辺（１００）及び第６辺（１０２）に第３電極パッド（１０１、１０３）を有し、前記第３半導体チップの前記第５辺及び第６辺の各辺は第３半導体チップの他の対向２辺である第７辺（１２０）及び第８辺（１２１）の各辺よりも長くされる。前記モジュール基板は、前記第３電極パッドにワイヤ（１１０，１１１）で接続された第３ボンディングリード（５０２Ｂ、５０７Ｂ）を有する。前記第３ボンディングリード、第２ボンディングリード、第１ボンディングリードの順にモジュール基板の縁辺から離間する距離が順次大きくされる。
これによれば、第３半導体チップの第３電極パッドが並列された相対的に長い方の第５辺及び第６辺を第１電極パッドと第２電極パッドの双方が並列された第３辺及び第４辺に平行に配置したから、第３電極パッドの第５辺及び第６辺からモジュール基板の対応する端縁までのスペースを、第３電極パッドの第７辺及び第８辺からモジュール基板の対応する端縁までのスペースに比べて大きくすることが容易である。大きな方のスペースには第１乃至第３の電極パッドが臨み、小さい法のスペースには第１の電極パッドが臨み、大きなスペースに多くのボンディングリードを配置することができるから、それぞれの電極パッドをワイヤで接続するボンディングリードをモジュール基板に配置することが容易になる。
〔２〕本発明の別の観点による半導体装置は、モジュール基板（５）に、上から順に重ね合わせられた第１半導体チップ（４）、全体が平面状のスペーサ（３）、第２半導体チップ（２）及び第３半導体チップ（１）を有する。前記第１半導体チップはその全周縁部分に複数の第１電極パッド（４０１、４０３、４０５、４０７）を有する。前記第２半導体チップは第１の対向２辺（２００，２０２）の縁辺部分に複数の第２電極パッド（２０１、２０３）を有する。前記第３半導体チップは前記第１の対向２辺に平行な第２の対向２辺（１００、１０２）の縁辺部分に複数の第３電極パッド（１０１、１０３）を有する。前記モジュール基板は、前記モジュール基板の周辺部に沿って配置された複数の第１ボンディングリード（５０１、５０４、５０６、５０９）と、前記第１ボンディングリードよりも前記モジュール基板の内側寄りで前記第２電極パッドに沿って配置された複数の第２ボンディングリード（５０２Ａ、５０７Ａ）と、前記第２ボンディングリードよりも前記モジュール基板の内側寄りで前記第３電極パッドに沿って配置された第３ボンディングリード（５０２Ｂ、５０７Ｂ）とを有する。重ね合わせ方向から見た前記スペーサの全周縁部分は前記第１半導体チップの周縁部分よりも内側に位置する。重ね合わせ方向から見た前記第２半導体チップの第１の対向２辺の縁辺部分は前記第１半導体チップの縁辺部分よりも内側に位置され、且つ、前記第２半導体チップの第２の対向２辺の縁辺部分は第１半導体チップの縁辺部分より外側に突出される。重ね合わせ方向から見た前記第３半導体チップはその全周縁部分が第２半導体チップの周縁部分から外側に張り出す。前記第１電極パッドを対応する第１ボンディングリードに接続する第１ワイヤ（４１、４１１、４１２，４１３）と、前記第２電極パッドを対応する第２ボンディングリードに接続する第２ワイヤ（２１０，２１１）と、前記第３電極パッドを対応する第３ボンディングリードに接続する第３ワイヤ（１１０，１１１）とを備える。
これによれば、上記同様、第２電極パッドを第２ボンディングリードに結合するワイヤが第１半導体チップに不所望に接触する事態を回避可能にすることができる。第１半導体チップと第２半導体チップの当該配置関係は前記スペーサを全体的に平面状にすることを保証し、途中に貫通孔や支柱を形成するに及ばず、コスト低減に寄与する。それ故にスペーサの全体的な剛性を大きくすることができる。
本発明の一つの具体的な形態として、前記第３半導体チップは前記モジュール基板に対して接着ペーストで固定され、前記第２半導体チップは前記第３半導体チップに対して接着ペーストで固定され、前記スペーサは前記第２半導体チップに対して接着フィルムで固定され、前記前記第１半導体チップは前記スペーサに対して接着フィルムで固定される。第２半導体集積回路の上にスペーサを固定するとき第２ボンディングパッドの表面に接着ペーストがこぼれる虞を未然に防止することができる。更に、スペーサの上に第１半導体チップを固定するとき第２ボンディングパッドの表面に接着ペーストがこぼれる虞を未然に防止することができる。
本発明の一つの具体的な形態として、前記第１半導体チップはマイコンチップであり、前記第２半導体チップは不揮発性メモリチップであり、前記第３半導体チップは揮発性メモリチップである。それら半導体チップはチップサイズ及び電極パッド配置の相違が健在化する一例とされる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、チップサイズ及び電極パッドの配置形態の異なる複数の半導体チップをそれぞれワイヤでボンディング可能にスタックするためのスペーサの構造を簡素化することができ、コスト低減を図ることができる。
図１には本発明に係る半導体装置の一例が平面的に示される。図２には図１におけるｘ方向から見た断面構造が概略的に示され、図３には図１におけるｙ方向から見た断面構造が概略的に示される。
同図に示される半導体装置ＭＤＬは、モジュール基板（配線基板）５に半導体チップ（第３半導体チップ）１、半導体チップ（第２半導体チップ）２、スペーサ３、及び半導体チップ（第１半導体チップ）４を順次スタックして構成されたＳＩＰ構造を有する。特に制限されないが、半導体チップ１は揮発性メモリチップとしてのＳＤＲＡＭチップ、半導体チップ２は不揮発性メモリチップとしてのフラッシュメモリチップ、半導体チップ４はマイコンチップ、スペーサ３はシリコンチップとされる。以下、半導体チップ１をＳＤＲＡＭチップ１、半導体チップ２をフラッシュメモリチップ２、半導体チップ４をマイコンチップ４とも称する。前記ＳＤＲＡＭチップ１、フラッシュメモリチップ２、マイコンチップ４はそれぞれシリコン基板にＣＭＯＳ集積回路製造技術等を用いて形成されている。特に制限されないが、マイコンチップ４はカスタム品、フラッシュメモリチップ２及びＳＤＲＡＭチップ１はＪＥＤＥＣ（Joint Electron Device Engineering Council）等に準拠した汎用品である。
マイコンチップ４はそのシリコン基板上の半導体領域にそれぞれ形成された、ＣＰＵ（中央処理装置）、ＣＰＵのＯＳ（オペレーティングシステム）等のプログラムを格納したＲＯＭ（リード・オンリ・メモリ）、ＣＰＵのワーク領域に用いられスタティックＲＡＭ（ランダム・アクセス・メモリ）、外部バスインタフェースコントローラ、メモリコントローラ、タイマ等の周辺回路、及び外部入出力ポート等を有する。フラッシュメモリチップ２はそのシリコン基板上の半導体領域にそれぞれ形成された、電気的に書き換え可能な多数の不揮発性メモリセルがマトリクス配置されたメモリセルアレイを有し、外部からアドレス及びコマンドを入力し、コマンドに応答して不揮発性メモリセルに対する記憶情報の書き換えや読出しを行い、例えば２５６メガ・ビットの記憶容量を有する。ＳＤＲＡＭチップ１はそのシリコン基板上の半導体領域にそれぞれ形成された、多数のダイナミック型メモリセルがマトリクス配置されたメモリセルアレイを有し、外部からクロック、アドレス及びコマンドを入力し、コマンドに応ずる書き込み及び読出し動作をクロックに同期して行い、例えば５１２メガ・ビットの記憶容量を有する。
マイコンチップ４はほぼ正方形のｘ４×ｙ４の大きさの平板状を有し、その周縁部には第1電極パッドとして、辺４００に沿った一列の電極パッド４０１、辺４０２に沿った一列の電極パッド４０３、辺４０４に沿った一列の電極パッド４０５、辺４０６に沿った一列の電極パッド４０７を有する。前記電極パッド４０１、４０３、４０５、４０７はマイコンチップ４のシリコン基板上の半導体領域に形成された回路に配線層を介して接続される。
スペーサ３はほぼ正方形のｘ３×ｙ３の大きさの平板状を有し、例えばシリコンチップによって構成される。
フラッシュメモリチップ２はほぼ長方形のｘ２×ｙ２の大きさの平板状を有し、その縁辺部には第２電極パッドとして、短手の辺２００（第３辺）に沿った一列の電極パッド２０１、同じく短手の辺２０２（第４辺）に沿った一列の電極パッド２０３を有する。長手の辺２２０（第１辺）、２２１（第２辺）の縁辺には電極パッドは配置されていない。前記電極パッド２０１、２０３はフラッシュメモリチップ２のシリコン基板上の半導体領域に形成された回路に配線層を介して接続される。
ＳＤＲＡＭチップ１はほぼ長方形のｘ１×ｙ１の大きさの平板状を有し、その縁辺部には第３電極パッドとして、長手の辺１００（第５辺）に沿った一列の電極パッド１０１、同じく長手の辺１０２（第６辺）に沿った一列の電極パッド１０３を有する。短手の辺１２０（第７辺）、１２１（第８辺）の縁辺には電極パッドは配置されていない。前記電極パッド１０１、１０３はＳＤＲＡＭチップ１のシリコン基板上の半導体領域に形成された回路に配線層を介して接続される。
モジュール基板５は、例えば配線層を有するガラスエポキシ樹脂製の矩形の配線基板により構成され、裏面には例えば多数のボール電極５１１がアレイ状に配置される。モジュール基板５の表面には前記第1電極パッド（４０１、４０３、４０５、４０７）に対応する第1ボンディングリードとして、辺５００に沿って外側より３列配置されたボンディングリード５０１、辺５０３に沿って外側より３列配置されたボンディングリード５０４、辺５０５に沿って外側より３列配置されたボンディングリード５０６、辺５０８に沿って外側より３列配置されたボンディングリード５０９を有する。モジュール基板５の表面には更に、前記第２電極パッド（２０１、２０３）に対応する第２ボンディングリードとして、前記ボンディングリード５０１の内側に辺５００に沿って１列配置されたボンディングリード５０２Ａ、前記ボンディングリード５０６の内側に辺５０５に沿って１列配置されたボンディングリード５０７Ａを有する。更にモジュール基板５は、前記第３電極パッド（１０１、１０３）に対応する第３ボンディングリードとして、前記ボンディングリード５０２Ａの内側に辺５００に沿って１列配置されたボンディングリード５０２Ｂ、前記ボンディングリード５０７Ａの内側に辺５０５に沿って１列配置されたボンディングリード５０７Ｂを有する。
前記マイコンチップ４の電極パッド４０１、４０３、４０５、４０７はボンディングリード５０１、５０４、５０６、５０９にボンディングワイヤ４１０、４１１、４１２、４１３で結合される。フラッシュメモリチップ２の電極パッド２０１、２０３はボンディングリード５０２Ａ、５０７Ａにボンディングワイヤ２１０、２１１で結合される。ＳＤＲＡＭチップ１の電極パッド１０１、１０３はボンディングリード５０２Ｂ、５０７Ｂにボンディングワイヤ１１０、１１１で結合される。特に図示はしないが、各々のボンディングリード５０１、５０４、５０６、５０９、５０２Ａ、５０２Ｂ、５０７Ａ、５０７Ｂはスルーホールや配線を介して対応する前記ボール電極５１１に接続されている。モジュール基板５の表面全体、マイコンチップ４、スペーサ３、フラッシュメモリ２、ＳＤＲＡＭ１及び複数のボンディングワイヤ（４１０、４１１、４１２、４１３、２１０、２１１、１１０、１１１）は封止樹脂６で保護されている。
前記チップ１、２、４及びスペーサ３のサイズと積み重ね状態について説明する。マイコンチップ４とフラッシュメモリチップ２とのチップサイズは、ｘ４＞ｘ２、ｙ２＞ｙ４、ｙ２＞ｘ４、ｙ４＞ｘ２の関係を有し、フラッシュメモリチップ２の辺２２０、２２１の一部（両端部付近以外）はマイコンチップ４の下に隠れ（位置し）、フラッシュメモリチップ２の辺２００、２０２はマイコンチップ４の辺４００、４０４の外にある。ここでは、フラッシュメモリチップ２の辺２００、２０２に沿った縁辺部分の突出量はボンディング電極２０１、２０３がマイコンチップ４の外にかろうじて露出する程度とされている。
スペーサ３に関してはｘ４＞ｘ３、ｙ４＞ｙ３の関係を有し、スペーサ３の各辺(外周部)はマイコンチップ４の下に隠れている(位置している)。更に説明すると、マイコンチップ４の長辺（４０２，４０６）とフラッシュメモリチップ２の長辺（２２０，２２１）におけるそれぞれの関係は、ｘ２＜＜ｘ４とその寸法差が大きいため、スペーサ３はｘ４＞ｘ３＞ｘ２、ｙ２＞ｙ４＞ｙ３の関係を有するような大きさとしている。
これは、例えばスペーサ３の形状が、図１７及び図１８の比較検討図に示すようにマイコンチップ４の大きさと同じ場合（ｘ３＝ｘ２のとき）、本実施の形態のスタック構造のように、マイコンチップ４の長辺がフラッシュメモリチップ２の長辺の関係がｘ２＜＜ｘ４とその寸法差が大きくても、マイコンチップの各辺に沿って配置された電極パッド（４０１，４０３，４０５，４０７）の下側にスペーサ３が位置するため、マイコンチップ４の剛性は向上する。これにより、ワイヤボンディング工程においてキャピラリの荷重がマイコンチップ４の電極パッド（４０１，４０３，４０５，４０７）に掛かったとしても、マイコンチップ４は撓み難くなるため、各電極パッド（４０１，４０３，４０５，４０７）におけるボンディング強度がばらつき難くなる。しかしながら、スペーサ３はマイコンチップ４の大きさの分だけ必要になるため、材料コストが増大してしまう。更には、フラッシュメモリチップ２の短辺（２００，２０２）側においては、フラッシュメモリチップ２の電極パッド（２０１，２０３）とほぼ平面的に重なる位置までマイコンチップ４の縁辺が位置するため、スペーサ３がｙ４＝ｙ３の関係にあると、キャピラリの一部がマイコンチップ４の縁辺に接触してしまい、フラッシュメモリチップ２の短辺側の電極パッドにおいてワイヤボンディングを行うことが困難となる。
また、例えばスペーサ３の形状が、図1９及び図２０の比較検討図に示すようにマイコンチップ４の大きさよりも小さく且つフラッシュメモリチップ２の長辺（２２０，２２１）と同じで、更にはフラッシュメモリチップ２の電極パッド（２０１，２０３）が形成された位置よりもスペーサ３の縁辺が十分内側にくるような大きさの場合(ｘ４＞ｘ３＝ｘ２、ｙ２＞ｙ４＞ｙ３のとき）、フラッシュメモリチップ２の短辺（２００，２０２）側の電極パッド（２０１，２０３）におけるワイヤボンディング不良の問題は解決できる。また、スペーサ３の大きさを図１７に示す場合よりも小さくしたため、材料コストを低減することができる。しかしながら、マイコンチップ４の各辺に沿って配置された電極パッド（４０１，４０３，４０５，４０７）の下側にスペーサ３が位置しないため、マイコンチップ４の剛性は向上させることができない。これにより、ワイヤボンディング工程においてキャピラリの荷重がマイコンチップ４の電極パッド（４０１，４０３，４０５，４０７）に掛かかると、マイコンチップ４は撓み易いため、各電極パッド（４０１，４０３，４０５，４０７）においてボンディング強度がばらつく。
上記のような問題を本願発明者が検討した結果、マイコンチップ４の各辺（４００，４０２，４０４，４０６）が、フラッシュメモリチップ２の辺２００、２０２よりも短く且つフラッシュメモリチップ２の辺２２０、２２１よりも長い関係にあるチップ４、２を重ねるときには、フラッシュメモリチップ２の辺２００、２０２に平行なスペーサ３の縁辺をマイコンチップ４の縁辺より内側にすることにより、フラッシュメモリチップ２の電極パッド２０１、２０３がマイコンチップ４の縁辺に近接していても、その部分にはスペーサ３によりマイコンチップ４の縁辺部分とフラッシュメモリチップ２との間に空間が確保され、この空間により、電極パッド２０１、２０３をボンディングリード５０２Ａ、５０２Ｂに結合するワイヤ２１０、２１１がマイコンチップ４に不所望に接触する事態を回避可能にすることができる。マイコンチップ４とフラッシュメモリチップ２の当該配置関係は前記スペーサ３を全体に平面状にすることを保証し、途中に貫通孔や支柱を形成するに及ばず、スペーサ３の加工工数の点でコスト低減に寄与する。また、それ故にスペーサ３の全体的な剛性を大きくすることができる。マイコンチップ４の電極パッド４０１、４０３、４０５、４０７にワイヤ４１０、４１１、４１２、４１３をボンディングするときは、超音波で加熱しながら当該ワイヤを電極パッド４０１、４０３、４０５、４０７に押圧しなければならないから、マイコンチップ４の縁辺に対するスペーサ３の縁辺部分の後退距離が長くなるほど、マイコンチップ４の縁辺部分における片持ちによるたわみが大きくなって、ボンディング強度にばらつきを生ずることになるが、上述のようにペーサ３自体に高い剛性があるから、片持ちによる撓みを抑制することができる。この点で、ボンディング性能が均一化され、また、マイコンチップ４の縁辺部分に対するスペーサ３端縁の後退寸法を大きくすることが可能になって更にスペーサ３の小型とコスト低減を実現することができる。シリコンチップをスペーサに用いる場合には、１枚のウェーハから獲得できるスペーサの数を多くすることがそのコスト低減に直接つながるので、スペーサの小型化は直接半導体装置ＭＤＬのコスト低減に役立つ。
重ね合わせ方向から見た前記スペーサ３の全周縁部分はマイコンチップ４の周縁部分よりも内側に位置する。スペーサ３の最小化とコスト低減を促進することができる。前記スペーサ３の端縁は前記フラッシュメモリチップ２の辺２２０、２２１から外側に張り出される。これは、マイコンチップ４の辺４００、４０４に対してフラッシュメモリチップ２の辺２００、２０２が比較的短い場合に、電極パッド４０３、４０７に対するボンディング強度を確保するためである。
全体が平板状のシリコンチップスペーサ３を用いたとき、ボンディングされたボンディングリードが組立工程で不所望に分離しない所要のボンディング強度を得るには、マイコンチップ４の厚さ寸法をＡ、前記スペーサ３の縁辺に対するマイコンチップ４の縁辺部分の張り出し長さをＢとすると、図２及び図３に示すように、Ｂ／Ａを１０以下にすればよいことが明らかにされた。これにより本実施の形態では、マイコンチップ４の大きさ（寸法）とスペーサ３の大きさ（寸法）との関係が、Ｂ／Ａが１０以下、言い換えるとｘ方向においてｘ４＞ｘ３＞ｘ２の関係を満たすようなスペーサ３を使用している。
また、ＳＤＲＡＭチップの電極パッド１０１、１０３が並列された相対的に長い方の辺１００、１０２をフラッシュメモリチップ２の電極パッド２０１、２０３とマイコンチップ４の電極パッド４０１、４０５の双方が並列された辺２００、２０２に平行に配置したから、ＳＤＲＡＭチップ1の辺１００、１０２からモジュール基板の縁辺５００、５０５までのスペースを、ＳＤＲＡＭチップ１の辺１２０、２１２からモジュール基板の縁辺５０３、５０８までのスペースに比べて大きくすることが容易である。大きな方のスペースにはそれぞれ３列の電極パッド１０１、２０１、４０１（１０３、２０３、４０５）が臨み、小さい法のスペースにはそれぞれ１列の電極パッド４０３（４０７）が臨み、大きなスペースに多くのボンディングリードを配置することができるから、それぞれの電極パッドをワイヤで接続するボンディングリードをモジュール基板５に配置することが容易になる。
次に、半導体装置ＭＤＬ４の製造方法について図４に示すフローチャートに沿って説明する。まず、図４のステップＳ１では、図５及び図６に示すモジュール基板３を準備する。モジュール基板５は、その表面（主面）上において複数の辺に沿って前記複数のボンディングリード５０１、５０２Ａ、５０２Ｂ、５０４、５０６、５０７Ａ、５０７Ｂ、５０９がそれぞれ形成されている。
次に、ステップＳ２では、図７及び図８に示すように、モジュール基板３の表面上に、接着ペースト（図示しない）を介してＳＤＲＡＭチップ１を実装する（チップダイボンド）。実装時にはモジュール基板の中心線をＳＤＲＡＭチップ1の中心線に合わせる。次のステップＳ３では、図９及び図１０に示すように、ＳＤＲＡＭチップ１の上に、接着ペースト（図示しない）を介してフラッシュメモリチップ２を実装する。実装時にはそれぞれの半導体チップ１、２の中心線を位置合わせの目印として、上段側の半導体チップ２の中心線が下段側の半導体チップ１の中心線と重なるように積層すればよい。はみ出した接着ペーストはステップＳ４で除去する（ダイボンド材キュア）。
この後、図１１及び図１２に示すように、ステップＳ５ではフラッシュメモリチップ２の表面上に、接着フィルム（図示しない）を介してスペーサ３を実装する（スペーサダイボンド）。実装時にはラッシュメモリチップ２の中心線をスペーサ３の中心線に合わせる。次のステップＳ６ではチップ１、２とスペーサ３を実装したモジュール基板５を全体的にプラズマ処理を行ない、それぞれのボンディングリードと電極パッドの表面を洗浄する。この後、ＳＤＲＡＭチップ１の複数の電極パッド１０１、１０３とモジュール基板５の複数のボンディングリード５０２Ｂ、５０７Ｂを導電性部材からなる複数のボンディングワイヤ１１０、１１１を介してそれぞれ電気的に接続する（Ｓ７）。その後、フラッシュメモリチップ２の複数の電極パッド２０１、２０３とモジュール基板５の複数のボンディングリード５０２Ａ、５０７Ａを導電性部材からなる複数のボンディングワイヤ２１０、２１１でそれぞれ電気的に接続する（Ｓ８）。先に上段のフラッシュメモリチップ２をワイヤボンディングしてから下段のＳＤＲＡＭチップ１のワイヤボンディングを行うと、先に形成されたワイヤとワイヤボンディングツールであるキャピラリの先端が接触してしまい、断線不良を引き起こす虞がある。下段の半導体チップ１を先にワイヤボンディングし、その後で上段側の半導体チップ２とモジュール基板３とのワイヤボンディングを行うことで、ワイヤとキャピラリの接触を抑制することができる。これは、後に形成するワイヤのループ形状が先に形成したワイヤのループ形状よりも上方に位置するためである。
次に、図１３及び図１４に示すように、ステップＳ９ではスペーサ３の表面上に、接着フィルム（図示しない）を介してマイコンチップ４を実装する（チップダイボンド）。実装時にはマイコンチップ４の中心線をスペーサ３の中心線に合わせる。次のステップＳ１０では図１５に例示されるように、マイコンチップ４の複数の電極パッド４０２１、４０３、４０５、４０７とモジュール基板５の複数のボンディングリード５０１、５０４、５０６、５０９を導電性部材からなる複数のボンディングワイヤ４１０、４１１、４１２、４１３を介してそれぞれ電気的に接続する。この後、全体的にプラズマ処理を行ない、この後の封止工程における封止樹脂との密着性を向上させる（Ｓ１１）。次に、図１６に示すように、モジュール基板５の表面、ＳＤＲＡＭチップ１、フラッシュメモリチップ２、スペーサ３、マイコンチップ４、及び全てのボンディングワイヤ１１０、２１０、４１０、４１１、１１１、２１１、４１２、４１３を封止樹脂６で封止し、封止体を形成する（Ｓ１２）。ここでは封止工程に一括モールド方式を採用する。最後にモジュール基板５の裏面側に多数のボール電極５１１を形成し（Ｓ１３）、個片化工程において例えばダイシングブレードにより複数の製品形成領域を切断、分離して、複数個の半導体装置ＭＤＬを得る（Ｓ１４）。半導体装置ＭＤＬの封止体の端部は、モジュール基板５の端部と同じ位置に形成される。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば第１乃至第３半導体チップはマイコンチップ、フラッシュメモリチップ、ＳＤＲＡＭチップに限定されず、適宜変更可能である。半導体チップの内部回路は当該半導体チップの機能に応じてその回路構成が決定されればよい。また、樹脂封止は一括モールド方式に限定されず、個別モールド方式であってもよい。また、スタックされる半導体チップは３段に限定されず、スペーサを挟んだ２チップ２段であってもよいし、更には４段以上であってもよい。また、スタックされる半導体チップはカスタム品、汎用品の何れであってもよく、また適宜組合せてよい。
本発明に係る半導体装置の一例を平面的に示す平面図である。 図１におけるｘ方向から見た断面構造を概略的に示す説明図である。 図１におけるｙ方向から見た断面構造を概略的に示す説明図である。 本発明の半導体装置の製造工程を示すフローチャートである。 モジュール基板の模式的平面図である。 図５のＡ−Ａ‘線に沿う模式的断面図である。 ＳＤＲＡＭチップをモジュール基板上に実装した模式的平面図である。 図７のＡ−Ａ‘線に沿う模式的断面図である。 フラッシュメモリチップをＳＤＲＭチップ上に実装した模式的平面図である。 図９のＡ−Ａ‘線に沿う模式的断面図である。 ＳＤＲＡＭチップの上にスペーサを搭載しＳＤＲＡＭチップ及びフラッシュメモリチップのそれぞれとモジュール基板をワイヤボンディングした模式的平面図である。 図１１のＡ−Ａ‘線に沿う模式的断面図である。 スペーサの上にマイコンチップを搭載した模式的平面図である。 図１３のＡ−Ａ‘線に沿う模式的断面図である。 マイコンチップとモジュール基板をワイヤボンディングした模式的断面図である。 モジュール基板上に封止体を形成した模式的断面図である。 ｘ方向から見た断面構造を概略的に示す第1の比較検討図である。 ｙ方向から見た断面構造を概略的に示す第1の比較検討図である。 ｘ方向から見た断面構造を概略的に示す第２の比較検討図である。 ｙ方向から見た断面構造を概略的に示す第２の比較検討図である。
符号の説明
ＭＤＬ 半導体装置
１ マイコンチップ（第３半導体チップ）
２ フラッシュメモリチップ（第２半導体チップ）
３ スペーサ
４ ＳＤＲＡＭチップ（第１半導体チップ）
５ モジュール基板（配線基板）
６ 封止樹脂
１００ 第５辺
１０２ 第６辺
１２０ 第７辺
１２１ 第８辺
１０１、１０３ 第３電極パッド
１１０、１１１ ボンディングワイヤ
２００ 第３辺
２０２ 第４辺
２２０ 第１辺
２２１ 第２辺
２０１、２０３ 第２電極パッド
２１０、２１１ ボンディングワイヤ
４０１、４０３、４０５、４０７ 第1電極パッド
４１０、４１１、４１２、４１３ ボンディングワイヤ
５０１、５０４、５０６、５０９ 第1ボンディングリード
５０２Ａ、５０７Ａ 第２ボンディングリード
５０２Ｂ、５０７Ｂ 第３ボンディングリード

Claims (10)

  1. モジュール基板に、上から順に重ね合わせられた第１半導体チップ、全体が平面状のスペーサ及び第２半導体チップを少なくとも有し、
    重ね合わせ方向から見た前記第２半導体チップの一の対向２辺である第１辺及び第２辺の縁辺部分は前記第１半導体チップの縁辺部分よりも内側に位置され、且つ、前記第２半導体チップの他の対向２辺である第３辺及び第４辺の縁辺部分は第１半導体チップの縁辺部分より外側に突出され、
    前記第２半導体チップの前記第３辺及び第４辺に平行な前記スペーサの縁辺部分は重ね合わせ方向から見た前記第１半導体チップの縁辺部分の内側に位置し、
    前記第１半導体チップはその周縁部に第１電極パッドを有し、
    前記第２半導体チップはその前記第３辺及び第４辺に沿って第２電極パッドを有し、
    前記モジュール基板は前記第１電極パッドにワイヤで接続された第１ボンディングリードと、前記第２電極パッドにワイヤで接続された第２ボンディングリードを有する半導体装置。
  2. 重ね合わせ方向から見た前記スペーサの全周縁部分は前記第１半導体チップの周縁部分よりも内側に位置する請求項１記載の半導体装置。
  3. 前記スペーサの端縁は前記第２半導体チップの前記第１辺及び第２辺の端縁から外側に張り出された請求項２記載の半導体装置。
  4. 前記第１半導体チップの厚さ寸法をＡ、前記スペーサの縁辺に対する第１半導体チップの縁辺部分の張り出し長さをＢとすると、Ｂ／Ａは１０以下である請求項２記載の半導体装置。
  5. 前記スペーサはシリコンチップである請求項２記載の半導体装置。
  6. 前記モジュール基板の上で前記第２半導体チップの下に重ねられた第３半導体チップを有し、
    前記第３半導体チップはその全周縁部分が第２半導体チップの周縁部分から外側に張り出され、
    前記第３半導体チップは、前記第２半導体チップの前記第３辺及び第４辺の各辺に沿った一の対向２辺である第５辺及び第６辺に第３電極パッドを有し、前記第３半導体チップの前記第５辺及び第６辺の各辺は第３半導体チップの他の対向２辺である第７辺及び第８辺の各辺よりも長くされ、
    前記モジュール基板は、前記第３電極パッドにワイヤで接続された第３ボンディングリードを有し、
    前記第３ボンディングリード、第２ボンディングリード、第１ボンディングリードの順にモジュール基板の縁辺から離間する距離が順次大きくされる請求項２記載の半導体装置。
  7. モジュール基板に、上から順に重ね合わせられた第１半導体チップ、全体が平面状のスペーサ、第２半導体チップ及び第３半導体チップを有し、
    前記第１半導体チップはその全周縁部分に複数の第１電極パッドを有し、
    前記第２半導体チップは第１の対向２辺の縁辺部分に複数の第２電極パッドを有し、
    前記第３半導体チップは前記第１の対向２辺に平行な第２の対向２辺の縁辺部分に複数の第３電極パッドを有し、
    前記モジュール基板は、前記モジュール基板の周辺部に沿って配置された複数の第１ボンディングリードと、前記第１ボンディングリードよりも前記モジュール基板の内側寄りで前記第２電極パッドに沿って配置された複数の第２ボンディングリードと、前記第２ボンディングリードよりも前記モジュール基板の内側寄りで前記第３電極パッドに沿って配置された第３ボンディングリードとを有し、
    重ね合わせ方向から見た前記スペーサの全周縁部分は前記第１半導体チップの周縁部分よりも内側に位置し、
    重ね合わせ方向から見た前記第２半導体チップの第１の対向２辺の縁辺部分は前記第１半導体チップの縁辺部分よりも内側に位置され、且つ、前記第２半導体チップの第２の対向２辺の縁辺部分は第１半導体チップの縁辺部分より外側に突出され、
    重ね合わせ方向から見た前記第３半導体チップはその全周縁部分が第２半導体チップの周縁部分から外側に張り出し、
    前記第１電極パッドを対応する第１ボンディングリードに接続する第１ワイヤと、前記第２電極パッドを対応する第２ボンディングリードに接続する第２ワイヤと、前記第３電極パッドを対応する第３ボンディングリードに接続する第３ワイヤとを備える半導体装置。
  8. 前記第１半導体チップの厚さ寸法をＡ、前記スペーサの縁辺に対する第１半導体チップの縁辺部分の張り出し長さをＢとすると、Ｂ／Ａは１０以下である請求項７記載の半導体装置。
  9. 前記第３半導体チップは前記モジュール基板に対して接着ペーストで固定され、前記第２半導体チップは前記第３半導体チップに対して接着ペーストで固定され、前記スペーサは前記第２半導体チップに対して接着フィルムで固定され、前記前記第１半導体チップは前記スペーサに対して接着フィルムで固定された請求項８記載の半導体装置。
  10. 前記第１半導体チップはマイコンチップであり、前記第２半導体チップは不揮発性メモリチップであり、前記第３半導体チップは揮発性メモリチップである請求項９記載の半導体装置。
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