JP2008172123A - 半導体装置 - Google Patents

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semiconductor chip
semiconductor
semiconductor device
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Hiroshi Kuroda
宏 黒田
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Renesas Technology Corp
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Abstract

【課題】半導体チップが積層される半導体装置においてワイヤボンディング不良の発生を低減する。
【解決手段】配線基板７と、配線基板７上に第１フィルム状接着材４を介してフェイスアップ実装された第１メモリチップ１と、第１メモリチップ１上に第２フィルム状接着材５を介してフェイスアップ実装された第２メモリチップ２と、第２メモリチップ２上に第３フィルム状接着材６を介してフェイスアップ実装されたマイコンチップ３とを有している。さらに、最上段のマイコンチップ３に接着された第３フィルム状接着材６が最も薄いことにより、マイコンチップ３のワイヤボンディング時に、その熱によって起こるフィルム状接着材の軟化によるワイヤボンディングの超音波や荷重への影響を低減することができ、ワイヤ接合性の低下を抑制できる。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、複数の半導体チップが積層され、かつワイヤボンディングによって組み立てられる半導体装置に関する。
システムインパッケージ（ＳＩＰ）において、配線基板の主面上に２個のメモリチップを積み重ねて実装し、さらにその上部にマイコンチップを積み重ねて実装し、これらのチップをモールド樹脂で封止したスタック構造を有する技術がある（例えば、特許文献１参照）。
特開２００４−２２８３２３号公報（図２２）
複数の半導体チップを有する半導体装置の一例として、演算処理機能を有する半導体チップ（以降、マイコンチップともいう）と、メモリ回路を有する半導体チップ（以降、メモリチップともいう）が配線基板上に積層して搭載されたＳＩＰ（System In Package)と呼ばれる半導体装置が知られている。
なお、ＳＩＰでも更なる薄型化や高機能化が要求されているが、コストアップは抑制しなければならない。そこで、コストアップ抑制の一手段として、配線基板との電気的な接続を全てワイヤボンディングによって行うことで、1段目のチップをフリップチップ接続と比較した場合、コストの低減化を図ることができる。例えば、配線基板上に複数の半導体チップを多段積層し、各半導体チップと配線基板とをワイヤボンディングによって電気的に接続することでコストの低減化を図ることができる。
この場合、積層する各半導体チップは、ワイヤボンディングを行うために、表面電極が形成された主面が配線基板の主面（表面、チップ搭載面）と同一方向となるよう、各段全てフェイスアップ実装となる。フェイスアップ実装で１段目（最下段）の半導体チップ上に２段目の半導体チップを積層すると、２段目の半導体チップの外側に１段目の半導体チップの主面の表面電極が配置される。その際、１段目の半導体チップの表面電極と２段目の半導体チップの端部との距離は非常に短く接近しているため、ダイボンディング材としてペースト状の接着材を用いていると２段目の半導体チップからはみ出た接着材が１段目の半導体チップの表面電極を覆ってしまうという不具合が起こる。
そこで、半導体チップを積層する場合には、ダイボンディング材としてフィルム状接着材（以降、ＤＡＦ（Die Attach Film)ともいう）を採用することが有効である。また、半導体装置の小型化に伴い、半導体チップの端部と配線基板上に設けられたボンディングリード（電極）との距離も近くなるため、１段目の半導体チップについてもＤＡＦを介して配線基板上に搭載することが有効である。
また、ＤＡＦを使用することで、半導体チップの抗折強度を向上することができる。これは、半導体装置の薄型化に伴い、半導体チップも薄型化が要求されている。そのため、チップの抗折強度は低下する方向である。しかしながら、ＤＡＦを使用することで、薄くなった半導体チップを裏面側から補強できるため、チップの抗折強度を向上することができる。
しかしながら、ＳＩＰ型の半導体装置は、上記したように、異なる種類の半導体チップを搭載したものである。そのため、異なったサイズの半導体チップを積層すると、上段側の半導体チップの端部付近がその下段チップに対してオーバーハング（迫り出す）する場合がある。これは、近年では、ＳＩＰの高機能化に伴ったマイコンチップの多ピン化とメモリチップの大容量化により大型化された半導体チップを積層することにある。ここで、メモリチップとしては、例えば、システムの高速化に伴って、ＤＤＲ（Double Date Rate）方式を採用した高速対応のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory) である。ＤＤＲ方式は、各回路間で同期を取る際に、外部クロック信号の立ち上がり時と立ち下がり時の両方を利用する方式であり、半導体チップの大きさも大きくなる。
詳細に説明すると、例えば、１つのマイコンチップと２つのメモリチップ等の３つの異なったサイズの半導体チップを積層する場合、全てのチップがワイヤ接続であれば、それぞれフェイスアップ実装することになり、かつ各半導体チップの表面電極を露出させる必要があるため、上段に向かうほど比較的小さな半導体チップを実装することになる。ここで、相対的に表面電極の数が少ない、例えばメモリチップの場合、複数の表面電極はメモリチップの1辺、又は２辺にのみ配置される。そのため、メモリチップ上に他のメモリチップを積層する場合は、上段のメモリチップにおける表面電極が配置された辺を、下段のメモリチップにおける表面電極が配置された辺とずらして積層すれば、容易にそれぞれのメモリチップの表面電極を露出して搭載することが可能である。
しかしながら、比較的大きなメモリチップとマイコンチップを混在させて積層する場合には、マイコンチップは多ピン化によりその主面の４辺の周縁部に表面電極が設けられているため、４辺全部にワイヤボンディングを行うことを考慮すると最上段に配置することが望ましい。
これらを考慮すると、１段目（最下段）には最も大きなメモリチップを実装し、その結果、２段目（中段）には最下段のメモリチップより小さなメモリチップを実装する。そして、３段目（最上段）にマイコンチップを実装する。このような場合に、最上段のマイコンチップにおいてその端部付近が中段のメモリチップより迫り出すオーバーハングと呼ばれる構造になることがあり、その際には、マイコンチップの迫り出した箇所にその表面電極が配置され、この迫り出した箇所の表面電極にワイヤボンディングを行うことになる。
今回、本願発明者は、ＤＡＦを介して３段に積層された各半導体チップを超音波熱圧着方式によりワイヤボンディングする半導体装置において、特に、表面電極が形成された箇所が下段の半導体チップよりオーバーハングした半導体チップのワイヤボンディング時における問題を、以下のように見い出した。
例えば、チップ３段積層で、かつ３段目（最上段）の半導体チップの一部が２段目の半導体チップに対してオーバーハングしている構造において、ワイヤボンディング工程の熱の影響で１〜３段目の全てのＤＡＦが軟化する。ＤＡＦが軟化すると、ワイヤボンディング工程における超音波や荷重により半導体チップが沈み込み易くなる。その結果、半導体チップが安定せず、半導体チップの表面電極に超音波が伝わり難くなるため、ワイヤボンディング不良が発生する。また、３段目（最上段）の半導体チップの表面電極の裏面側は何も支持されていない、所謂、中空状態となっている。そのため、ワイヤボンディング工程における超音波が更に伝わりにくくなり、ワイヤ接合性が悪化してワイヤ剥がれを引き起こす。
その結果、ワイヤボンディング不良の問題が発生し、半導体装置の信頼性が低下する。
なお、前記特許文献１（特開２００４−２２８３２３号公報）には、１つのマイコンチップと２つのメモリチップが積層された構造のＳＩＰが開示されているが、ワイヤボンディング工程における熱の影響でＤＡＦが軟化する問題や、チップのオーバーハング箇所の表面電極におけるワイヤボンディング不良の問題についての記載や解決手段についての記載はなく、前記特許文献１に記載された構造では、同様の問題が発生するものと推察される。
本発明の目的は、半導体装置の信頼性を向上することができる技術を提供することにある。
本発明の目的は、半導体チップがＤＡＦを介して積層される半導体装置においてワイヤボンディング不良の発生を低減することができる技術を提供することにある。
また、本発明の他の目的は、半導体チップがＤＡＦを介して積層され、かつオーバーハングしている箇所に表面電極が形成された半導体チップが積層される半導体装置においてワイヤボンディング不良の発生を低減することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、主面と裏面を有する配線基板と、配線基板の主面上に積層して搭載された複数の半導体チップと、複数の半導体チップそれぞれの裏面に接着されたフィルム状接着材と、複数のワイヤと、配線基板の裏面に設けられた複数の外部端子とを有し、複数の半導体チップそれぞれの裏面のフィルム状接着材のうち、最上段の半導体チップの裏面に接着されたフィルム状接着材は最も薄いものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
複数の半導体チップそれぞれの裏面のフィルム状接着材のうち、最上段の半導体チップの裏面に接着されたフィルム状接着材が最も薄いことにより、最上段の半導体チップのワイヤボンディング時に、その熱によって起こるフィルム状接着材の軟化によるワイヤボンディングの超音波や荷重への影響を低減することができる。その結果、ワイヤ接合性の低下を抑制することができ、ワイヤ剥がれの発生を防止してワイヤボンディング不良の発生を低減することができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す断面図、図２は図１に示す半導体装置の詳細構造の一例を封止体を透過して示す平面図、図３は図２のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図４は図３に示すＣ部の構造の一例を拡大して示す部分拡大断面図、図５は図２のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図６は図５に示すＤ部の構造の一例を拡大して示す部分拡大断面図である。また、図７は図２に示す半導体装置における１段目チップのワイヤリング状態の一例を封止体を透過して示す平面図、図８は図７のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図９は図７のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。さらに、図１０は図２に示す半導体装置における２段目チップのワイヤリング状態の一例を封止体を透過して示す平面図、図１１は図１０のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１２は図１０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
また、図１３は図２に示す半導体装置における１段目チップと２段目チップのワイヤリング状態の一例を封止体を透過して示す平面図、図１４は図１３のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１５は図１３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。さらに、図１６は図２に示す半導体装置における３段目チップのワイヤリング状態の一例を封止体を透過して示す平面図、図１７は図１６のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１８は図１６のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図１９は図２に示す半導体装置における３つの半導体チップの接続状態の一例を示す回路ブロック図である。また、図２０は図２の半導体装置の組み立て手順の一例を示す製造フロー図、図２１は図２に示す半導体装置の組み立てにおける３段目チップのワイヤボンディング状態の一例を示す断面図、図２２は図２１のＡ部の構造の一例を拡大して示す部分拡大断面図である。
図１〜図６に示す本実施の形態１の半導体装置は、配線基板７上に複数の半導体チップが積層された（積み重ねられた）半導体パッケージであり、本実施の形態１では、前記半導体装置の一例として、配線基板７上に２つのメモリチップと１つのマイコンチップ３が積層されたＳＩＰ８を取り上げて説明する。
ＳＩＰ８の構成について説明すると、主面（表面、チップ搭載面）７ａと主面７ａに対向する裏面７ｂを有する配線基板７と、配線基板７の主面７ａ上に第１フィルム状接着材４を介してフェイスアップ実装された第１半導体チップと、前記第１半導体チップ上に第２フィルム状接着材５を介してフェイスアップ実装された第２半導体チップと、前記第２半導体チップ上に第３フィルム状接着材６を介してフェイスアップ実装された第３半導体チップとを有している。さらに、前記第１、第２及び第３半導体チップそれぞれの表面電極と配線基板７のボンディングリード（電極）７ｃとを接続する複数のワイヤ９と、前記第１、第２、第３半導体チップ及び複数のワイヤ９を樹脂封止する封止体１０と、配線基板７の裏面７ｂのランド７ｇに設けられた複数の外部端子である半田ボール１１とを有している。
ＳＩＰ８では、コストの低減化のために全チップが配線基板７に対してワイヤ接続されており、したがって、全チップがフェイスアップ実装（半導体チップの主面を上方に向けた実装、半導体チップの主面が配線基板の主面と同一方向になるよう実装）によって積層されている。さらに、全チップがフェイスアップ実装によって積層されているため、ダイボンディング材の外側へのはみ出しによって下段チップの主面の表面電極が汚れることを防ぐため、全チップがＤＡＦと呼ばれるフィルム状接着材によって接着されている。図４に示すように、１段目の半導体チップ（第１メモリチップ１）の電極パッド１ｃと２段目の半導体チップ（第２メモリチップ２）の端部との距離（Ｌ）は、例えば、Ｌ＝１７０μｍ程度と非常に短く接近しているため、ダイボンディング材としてペースト状の接着材を用いていると２段目の第２メモリチップ２からはみ出たペースト状の接着材が１段目の第１メモリチップ１の電極パッド１ｃを覆ってしまうという不具合が起こる。
また、半導体装置の小型化に伴い、半導体チップの端部と配線基板上に設けられたボンディングリード７ｃとの距離も近くなるため、ダイボンディング材としてペースト状の接着材を用いていると1段目の半導体チップからはみ出たペースト状の接着材が配線基板上のボンディングリード７ｃを覆ってしまうという不具合も起こる。さらに、半導体チップの薄型化に伴う抗折強度の問題がある。
そのため、ダイボンディング材のはみ出し及び半導体チップの抗折強度の問題から、ＳＩＰ８では、積層される全ての段の半導体チップに対してダイボンディング材としてＤＡＦを採用している。
すなわち、ＳＩＰ８では、全チップに対して超音波熱圧着方式でワイヤボンディングを行い、かつフィルム状接着材（ＤＡＦ）によるダイボンディングを採用している。これによって、全チップがそれぞれワイヤ９によって配線基板７に電気的に接続されている。
なお、全チップがワイヤボンディングで、かつフェイスアップ実装の場合、ワイヤボンディングの打ち易さを考慮すると、下段側に比較的大きな半導体チップを実装し、上段側に比較的小さな半導体チップを実装することが好ましい。
本実施の形態１のＳＩＰ８では、第１半導体チップである第１メモリチップ１は、例えば、外部クロック信号の１周期の間に１回データ転送を行うメモリ回路を備えたＳＤＲ−ＤＲＡＭ（Single Date Rate− Dynamic Random Access Memory)、もしくは、外部クロック信号の立ち上がりと立ち下がりの両方に同期してデータ転送を行うメモリ回路を備えたＤＤＲ−ＤＲＡＭ（Double Date Rate− Dynamic Random Access Memory)である。第１メモリチップ１は、図７〜図９に示すように、厚さと交差する平面形状が方形状からなり、本実施の形態１では、例えば長方形である。また、その主面１ａの４辺のうちの一方の対向する２辺に沿って複数の電極パッド（表面電極）１ｃが設けられており、高速化と大容量化対応により大きな半導体チップとなっている。
また、第２半導体チップである第２メモリチップ２は、例えば、ＦＬＡＳＨメモリであり、図１０〜図１２に示すように、厚さと交差する平面形状が方形状からなり、本実施の形態１では、例えば長方形である。また、その主面２ａの４辺のうちの一方の対向する２辺に沿って複数の電極パッド（表面電極）２ｃが設けられており、第１メモリチップ１よりは小さな半導体チップとなっている。
また、第３半導体チップは、演算処理機能を有し、かつそれぞれのメモリチップの動作を制御するためにそれぞれのメモリチップと信号の送受信を行うとともに、ＳＩＰ８の外部との信号の送受信も行うマイコンチップ３であり、図１６〜図１８に示すように、厚さと交差する平面形状が方形状からなり、本実施の形態１では、例えば正方形である。また、その主面３ａの４辺に沿って複数の電極パッド（表面電極）３ｃが設けられており、多ピン化及び狭ピッチ化された半導体チップである。ただし、マイコンチップ３は、第１メモリチップ１及び第２メモリチップ２の両者より小さな半導体チップとなっている。
すなわち、ＳＩＰ８では、図２及び図５に示すように、マイコンチップ３の電極パッド３ｃの配列方向のうち相互に直角を成すＸ方向とＹ方向の少なくとも何れか一方向に対して、各半導体チップの長さが、（第１メモリチップ１）＞（第２メモリチップ２）＞（マイコンチップ３）の関係となっている。
そこで、ＳＩＰ８では、最も大きな第１メモリチップ１が最下段（１段目）に実装されている。また、マイコンチップ３は、多ピン化によりその主面３ａの４辺の周縁部に電極パッド３ｃが設けられているため、４辺全部にワイヤボンディングを行うことを考慮して最上段（３段目）に実装され、さらに、中段（２段目）に第１メモリチップ１より小さな第２メモリチップ２が実装されている。
したがって、図４及び図６に示すように、第１メモリチップ１の裏面１ｂが第１フィルム状接着材４を介して配線基板７の主面７ａと接続され、また、第２メモリチップ２の裏面２ｂが第２フィルム状接着材５を介して第１メモリチップ１の主面１ａと接続され、さらに、マイコンチップ３の裏面３ｂが第３フィルム状接着材６を介して第２メモリチップ２の主面２ａと接続されている。
ここで、２段目の第２メモリチップ２は、図２〜図４に示すように、主面２ａの４辺のうち、対向する２辺に沿ったＸ方向に対してチップ長さが３段目のマイコンチップ３より短い。したがって、マイコンチップ３において前記Ｘ方向に直交する辺を有する両端部が第２メモリチップ２から水平方向に迫り出した（オーバーハングした）構造となっている。
すなわち、３段目のマイコンチップ３において、Ｘ方向に直交する２つの端部付近が中段の第２メモリチップ２より迫り出したオーバーハングと呼ばれる構造になっており、その際には、図４に示すように、マイコンチップ３の迫り出し部（迫り出した箇所）３ｄにその電極パッド３ｃが配置され、この迫り出し部３ｄの電極パッド３ｃに超音波熱圧着方式でワイヤボンディングが行われる。
なお、最下段（１段目）の第１メモリチップ１の電極パッド１ｃは、最上段（３段目）のマイコンチップ３の迫り出し部３ｄの下側に配置されている。
本実施の形態１のＳＩＰ８では、第３フィルム状接着材６の厚さが、第１フィルム状接着材４及び第２フィルム状接着材５より薄くなっている。
それぞれのフィルム状接着材の厚さの一例を示すと、第１フィルム状接着材４は２５μｍ、第２フィルム状接着材５は２５μｍ、第３フィルム状接着材６は１０μｍ程度である。
このように第１、第２及び第３フィルム状接着材４，５及び６のうち、最上段（３段目）のマイコンチップ３の裏面３ｂに接着された第３フィルム状接着材６の厚さを最も薄くすることにより、ワイヤボンディング不良の問題を抑制することができる。これは、マイコンチップ３のワイヤボンディング工程における熱の影響により、たとえ第３フィルム状接着材６が軟化したとしても、ＤＡＦの厚さが相対的に薄いため、ワイヤボンディングの超音波や荷重によりマイコンチップ３が沈み込み難くなる。すなわち、マイコンチップ３は安定した状態で、ワイヤボンディングを行うことができる。
ここで、図１３〜図１５に示すように、最下段の第１メモリチップ１と２段目の第２メモリチップ２では、ワイヤボンディングにおけるワイヤリング方向が９０°異なるように実装され、かつワイヤボンディングされている。すなわち、第１メモリチップ１はＸ方向に沿ってワイヤリングされ、一方、第１メモリチップ１上の第２メモリチップ２はこれと９０°異なったＹ方向に沿ってワイヤリングされている。このように積層された半導体チップ間でワイヤリング方向を変えることにより、ワイヤ同士の干渉や接触を防ぐことができる。
また、図２、図３及び図５に示すように、３段目のマイコンチップ３は、４方向に対してワイヤボンディングを行うが、その際、最下段の第１メモリチップ１、及び２段目の第２メモリチップ２それぞれに対してワイヤを外側に形成するようになっている。すなわち、配線基板７上のボンディングリード７ｃがそれぞれの半導体チップに対応して各辺に４列もしくは５列で形成されている。
詳細には、図７及び図８に示すように、最下段の第１メモリチップ１の電極パッド１ｃとこれに対応する配線基板７の第１ボンディングリード（電極）７ｄとがワイヤ９によって電気的に接続されている。第１ボンディングリード７ｄは第１メモリチップ１の近傍に２列で形成されている。また、配線基板７において、第１ボンディングリード７ｄの列と異なった方向の２辺には複数の第２ボンディングリード（電極）７ｅが並んで形成されており、図１３に示すように、これらの第２ボンディングリード７ｅと２段目の第２メモリチップ２の電極パッド２ｃとがワイヤ９によって電気的に接続されている。
また、図１６に示すように、配線基板７の主面７ａの周縁部には、複数の第３ボンディングリード（電極）７ｆが３列に並んで形成されており、これらの第３ボンディングリード７ｆと３段目のマイコンチップ３の電極パッド３ｃとがワイヤ９によって電気的に接続されている。図３〜図６に示すように、第３ボンディングリード７ｆに接続されるワイヤ９は、第２ボンディングリード７ｅや第１ボンディングリード７ｄに接続されるワイヤ９の上方を通過してワイヤリングされている。
なお、図１に示すように、配線基板７には、その主面７ａ上に複数のボンディングリード７ｃが形成され、これらボンディングリード７ｃが、基板内のスルーホール配線７ｈや内部配線７ｉを介して対応する裏面７ｂ側のランド７ｇに電気的に接続され、かつＳＩＰ８の外部端子である半田ボール１１に接続されている。
また、各半導体チップ（第１メモリチップ１、第２メモリチップ２及びマイコンチップ３）は、例えば、シリコンによって形成され、各半導体チップには様々な集積回路または回路が形成されている。また、ワイヤ９は、例えば、金線である。さらに、封止体１０は、例えば、熱硬化性のエポキシ樹脂等によって形成されている。
次に、図１９を用いてＳＩＰ８における回路動作について説明する。ここでは、本実施の形態１に即し、メモリチップとして、ＤＤＲ−ＤＲＡＭが形成された第1メモリチップ１と、ＦＬＡＳＨメモリが形成された第２メモリチップ２と、これらの動作を制御するマイコンチップ３を有する場合について説明するが、メモリチップの数や種類については、この例に限られるものではない。
マイコンチップ３の主な役割の一つとして、システムの外部に設けられた外部ＬＳＩとシステムの内部に設けられた第1メモリチップ１と第2メモリチップ２との間を仲介してデータの入出力を行うために、外部インターフェース用の論理アドレス（外部アドレス）をＤＤＲ−ＤＲＡＭまたはＦＬＡＳＨメモリの物理アドレスに変換する作業がある。そのため、マイコンチップ（ＡＳＩＣ）３は、ＤＤＲ−ＤＲＡＭ用のインターフェース、およびＦＬＡＳＨメモリ用のインターフェースを備えている。
また、マイコンチップ３がこのような役割を担う場合、マイコンチップ３には、第1メモリチップ１および第2メモリチップ２の間のインターフェースに必要なピン数以外に、外部インターフェースを構成する電極パッド（ピン）が必要になる。従って、マイコンチップ３は、外部インターフェースに必要なピン数の分、第1メモリチップ１および第2メモリチップ２に比較して電極パッド（ピン）３ｃの数が多くなる。
外部インターフェースを介して出力されたデータは、外部ＬＳＩを介してさまざまな情報に変換され、ネットーワーク機器やヒューマンインターフェース機器などに出力される。
一方、第1メモリチップ１は、外部ＬＳＩとのデータ入出力を、マイコンチップ３を介して行うため、マイコンチップ３とのインターフェースを備えているが、これ以外に、クロック（ＣＫ）端子や、このクロック端子の有効、又は無効を制御するクロック・イネーブル端子を有している。このＣＫ端子に電流を印加し、クロックの立ち上がりエッジ（又は立下りエッジ）に同期してデータの送信（または受信）を行う。
また、第2メモリチップ２は、マイコンチップ３とのインターフェース以外に、チップセレクト端子（ＣＥ）を備えている。このチップセレクト端子を有効、または無効にすることでＦＬＡＳＨメモリへのデータの書き込み、または読み出しを可能としている。さらに、特定のアドレスを検出するために、パワーオンリセット用の端子（ＰＲＥ）を備えている。
本実施の形態１の半導体装置によれば、３段に積層された半導体チップそれぞれの裏面のフィルム状接着材のうち、最上段（３段目）のマイコンチップ３の裏面３ｂに接着された第３フィルム状接着材６が最も薄く形成されていることにより、マイコンチップ３のワイヤボンディング時に、その熱によって起こる第３フィルム状接着材６の軟化によるワイヤボンディングの超音波や荷重への影響を低減することができる。
これにより、ワイヤボンディング時の超音波や荷重がワイヤ９に伝わり易くなり、ワイヤ接合性の低下を抑制することができる。その結果、ワイヤ剥がれの発生を防止してワイヤボンディング不良の発生を低減することができる。
また、配線基板７の主面７ａ上は、ボンディングリード７ｃやダミーパターンやレジスト膜（絶縁膜）等によって凹凸が形成されている。例えば、凹凸は約５μｍである。したがって、主面７ａ上に配置される第１フィルム状接着材４は、比較的厚い方が好ましい。すなわち、第１フィルム状接着材４の厚さを２５μｍとして、第３フィルム状接着材６よりも厚くする。これにより、配線基板７の主面７ａの凹凸を第１フィルム状接着材４によって吸収することができ、その結果、チップ搭載の平坦化を維持することができる。
また、ＳＩＰ８では、パッケージの薄型化のため、各半導体チップを可能な限り薄く形成している。各半導体チップの厚さは、例えば、最下段（１段目）の第１メモリチップ１が厚さ１００μｍ、中段（２段目）の第２メモリチップ２が厚さ１１０μｍ、最上段（３段目）のマイコンチップ３が厚さ１５０μｍである。
このように最下段（１段目）の第１メモリチップ１の厚さを他の段のチップより薄く形成することで、図６のＰ部に示すように、２段目の第２メモリチップ２から基板に向けて打ち降ろしたワイヤ９と１段目の第１メモリチップ１のエッジ部とが接触してショート（エリアショートともいう）することを防止できる。特に、面積の大きな第１メモリチップ１の上にこれより小さな第２メモリチップ２が積層されている場合、第２メモリチップ２と接続するワイヤ９は距離が長くなるため、エリアショートが発生し易い。しかしながら、本実施の形態１のＳＩＰ８のように、最下段（１段目）の第１メモリチップ１の厚さを薄く形成することで、エリアショートの発生を防止できる。
また、中段（２段目）の第２メモリチップ２の厚さを最下段（１段目）の第１メモリチップ１より厚くすることで、図４に示すように、１段目の第１メモリチップ１に接続されるワイヤ９の高さマージンを確保することができる。これにより、１段目の第１メモリチップ１に接続されたワイヤ９と最上段（３段目）のマイコンチップ３の裏面３ｂとが接触することを防止できる。
また、最上段（３段目）のマイコンチップ３は、図６に示すようにワイヤ９が３段打ちとなっている。したがって、最上段（３段目）のマイコンチップ３を最下段の第１メモリチップ１及び中段の第２メモリチップ２より厚くすることで、図６のＱ部に示すようにワイヤ同士で距離を取ることができ、ワイヤ間でのショートの発生を防ぐことができる。
更に、最上段（３段目）のマイコンチップ３を最下段の第１メモリチップ１及び中段の第２メモリチップ２より厚くすることで、ワイヤボンディング不良の問題をより確実に抑制することができる。これは、上記したように、３段に積層された半導体チップそれぞれの裏面のフィルム状接着材のうち、最上段（３段目）のマイコンチップ３の裏面３ｂに接着された第３フィルム状接着材６を最も薄くすることで、半導体チップを安定した状態でワイヤボンディングすることが可能である。しかしながら、本実施の形態１のように、特に最上段（３段目）のマイコンチップ３の一部（電極パッド３ｃが形成された箇所）が下段のチップ（第２メモリチップ２）より迫り出した状態（オーバーハングした状態）で積層されている場合、最上段（３段目）のマイコンチップ３の電極パッド３ｃが形成された裏面側は、何も支持されていない、所謂、中空状態となっている。そのため、ＤＡＦの厚さを相対的に薄くしたとしても、半導体チップの薄型化に伴い、チップの抗折強度が低下しているため、ワイヤボンディング工程における荷重により、チップが撓んでしまう。その結果、ワイヤボンディング工程における超音波が更に伝わりにくくなり、ワイヤ接合性が悪化してワイヤ剥がれを引き起こす。そこで、最上段（３段目）のマイコンチップ３を最下段の第１メモリチップ１及び中段の第２メモリチップ２より厚くすることで、マイコンチップ３の抗折強度を向上することができる。以上のことから、ワイヤボンディング工程における熱、超音波、および荷重の影響によるワイヤボンディング不良の問題をより確実に抑制することができる。
なお、ワイヤボンディング不良対策のために、全ての半導体チップの厚さを、最上段（３段目）のマイコンチップ３の厚さに合わせることも考えられるが、この場合、半導体装置の厚さが厚くなり、薄型化に対応することが困難となるため、好ましくない。
また、中段の第２フィルム状接着材５は、その厚さを最下段の第１フィルム状接着材４と同じ厚さにしてもよいし、また、最上段の第３フィルム状接着材６と同じ厚さにしてもよいが、前記したように中段の第２メモリチップ２の高さを確保することが好ましいため、厚い方すなわち最下段の第１フィルム状接着材４と同じ厚さにする方が好ましく、したがって、第１フィルム状接着材４と同じ２５μｍとなっている。
次に、本実施の形態１の半導体装置（ＳＩＰ８）の組み立て手順を図２０に示すフロー図を用いて説明する。
まず、ステップＳ１に示すチップマウントを行う。ここでは、配線基板７の主面７ａ上に第１フィルム状接着材４を介して最下段（１段目）の第１メモリチップ１を実装（マウント）する。その際、予め裏面１ｂに第１フィルム状接着材４が貼り付けられた第１メモリチップ１を、その主面１ａを上方に向けてフェイスアップ実装でマウントする。
その後、ステップＳ２に示すチップマウントを行う。ここでは、第１メモリチップ１の主面１ａ上に第２フィルム状接着材５を介して中段（２段目）の第２メモリチップ２を実装する。その際、予め裏面２ｂに第２フィルム状接着材５が貼り付けられた第２メモリチップ２を、その主面２ａを上方に向けてフェイスアップ実装でマウントする。
その後、ステップＳ３に示すワイヤボンディングを行う。すなわち、ＳＩＰ８の組み立てでは、まず、１段目の第１メモリチップ１と２段目の第２メモリチップ２のマウントを行い、その後、３段目のマイコンチップ３のマウントを行う前に、１段目の第１メモリチップ１と２段目の第２メモリチップ２のワイヤボンディングを続けて行う。
つまり、３段目のマイコンチップ３のマウントを行ってしまうと、マイコンチップ３には２段目の第２メモリチップ２より迫り出してオーバーハングしている箇所（迫り出し部３ｄ）があり、この迫り出し部３ｄが１段目の第１メモリチップ１の電極パッド１ｃ上を覆うため、第１メモリチップ１のワイヤボンディングができなくなってしまう。
したがって、ＳＩＰ８の組み立てでは、１段目の第１メモリチップ１と２段目の第２メモリチップ２のマウントを行い、その後、３段目のマイコンチップ３のマウントを行う前に、１段目の第１メモリチップ１と２段目の第２メモリチップ２のワイヤボンディングを続けて行ってから、３段目のマイコンチップ３のマウントとマイコンチップ３のワイヤボンディングを行う。
ステップＳ３のワイヤボンディングでは、図１３及び図１４に示すように、第１メモリチップ１の電極パッド１ｃとこれに対応する配線基板７の第１ボンディングリード７ｄとをそれぞれワイヤ９（例えば、金線）で接続する。なお、ＳＩＰ８の組み立てで行われるワイヤボンディングは、全て超音波熱圧着方式のワイヤボンディングである。
その後、ステップＳ４に示すワイヤボンディングを行う。ここでは、図１３及び図１５に示すように、第２メモリチップ２の電極パッド２ｃとこれに対応する配線基板７の第２ボンディングリード７ｅとをそれぞれワイヤ９で接続する。
その後、ステップＳ５に示すチップマウントを行う。ここでは、第２メモリチップ２の主面２ａ上に第３フィルム状接着材６を介して最上段（３段目）のマイコンチップ３を実装する。その際、予め裏面３ｂに第３フィルム状接着材６が貼り付けられたマイコンチップ３を、その主面３ａを上方に向けてフェイスアップ実装でマウントする。なお、第３フィルム状接着材６は、第１フィルム状接着材４及び第２フィルム状接着材５よりも薄いＤＡＦである。
その後、ステップＳ６に示すワイヤボンディングを行う。ここでは、図２、図３及び図５に示すように、マイコンチップ３の電極パッド３ｃとこれに対応する配線基板７の第３ボンディングリード７ｆとをそれぞれワイヤ９で接続する。マイコンチップ３のワイヤボンディングでは、図２１及び図２２に示すように、２２０℃程度に加熱されたステージ１２上に、半導体チップが搭載された配線基板を配置した状態で行う。これにより各半導体チップは、約１７０℃まで上昇する。このように熱を加えながら、マイコンチップ３の迫り出し部３ｄに配置された電極パッド３ｃと、配線基板７の第３ボンディングリード７ｆとをキャピラリ１３によりワイヤ９で接続する。
その際、３段目のマイコンチップ３の裏面３ｂに接着された第３フィルム状接着材６が最も薄く形成されているため、マイコンチップ３のワイヤボンディング時に、その熱によって起こる第３フィルム状接着材６の軟化によるワイヤボンディングの超音波や荷重への影響を低減することができる。
これにより、ワイヤボンディング時の超音波や荷重がワイヤ９に伝わり易くなり、ワイヤ接合性の低下を抑制することができる。その結果、ワイヤ剥がれの発生を防止してワイヤボンディング不良の発生を低減することができる。
その後、ステップＳ７に示す樹脂封止を行う。ここでは、第１メモリチップ１、第２メモリチップ２、マイコンチップ３及び複数のワイヤ９を、例えば、熱硬化性のエポキシ樹脂等で樹脂封止して封止体１０を形成する。
その後、ステップＳ８に示すボール付けを行う。ここでは、配線基板７の裏面７ｂに外部端子となる複数の半田ボール１１を接合し、さらに、ステップＳ９に示す個片化を行ってＳＩＰ８の組み立てを完了する。
（実施の形態２）
図２３は本発明の実施の形態２の半導体装置の構造の一例を示す断面図、図２４は図２３に示す半導体装置の詳細構造の一例を封止体を透過して示す平面図、図２５は図２４のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２６は図２４のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図２７は図２４に示す半導体装置における１段目チップのワイヤリング状態の一例を封止体を透過して示す平面図である。さらに、図２８は図２７のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２９は図２７のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
図２３〜図２６に示す本実施の形態２の半導体装置は、実施の形態１で説明したＳＩＰ８と同様に配線基板７上に複数の半導体チップが積層された（積み重ねられた）半導体パッケージであるが、ＳＩＰ８との相違点は、ＳＩＰ８において中段（２段目）に積層された第２半導体チップである第２メモリチップ２を、半導体集積回路等の回路が形成されていないスペーサチップ１４に置き換えた点である。
なお、本実施の形態２のスペーサチップ１４は、少なくとも１段目の半導体チップのワイヤリング用の高さを確保するためのスペーサ機能を有していればよく、配線基板７とワイヤ接続による電気的接続を行う必要もないため、表面電極も形成されていない。ただし、スペーサチップ１４として、半導体集積回路等の回路や表面電極が形成されている半導
体チップを使用してもよい。
本実施の形態２では、前記半導体装置の一例として、配線基板７上に１つのメモリチップと１つのスペーサチップ１４と１つのマイコンチップ３が積層されたＳＩＰ１５を取り上げて説明する。
すなわち、配線基板７上に最下段（１段目）の半導体チップである第１メモリチップ（第１半導体チップ）１が第１フィルム状接着材４を介して実装され、また、第１メモリチップ１上にスペーサチップ１４が第２フィルム状接着材５を介して実装され、さらに、最上段（３段目）の半導体チップであるマイコンチップ（第３半導体チップ）３が第３フィルム状接着材６を介して実装されている。なお、各半導体チップは、ワイヤ接続によって配線基板７に電気的に接続されている。したがって、各半導体チップは、フェイスアップ状態で実装されている。
さらに、ＳＩＰ１５は、第１メモリチップ１及びマイコンチップ３それぞれの表面電極と配線基板７のボンディングリード７ｃとを接続する複数のワイヤ９と、第１メモリチップ１、スペーサチップ１４、マイコンチップ３及び複数のワイヤ９を樹脂封止する封止体１０と、配線基板７の裏面７ｂのランド７ｇに設けられた複数の半田ボール１１とを有している。
また、実施の形態１のＳＩＰ８と同様に、ＳＩＰ１５においても、３段目の第３フィルム状接着材６の厚さが、１段目の第１フィルム状接着材４及び２段目の第２フィルム状接着材５より薄くなっている。
また、ＳＩＰ１５においても、スペーサチップ１４は、図２４及び図２５に示すように、Ｘ方向に対してチップ長さが３段目のマイコンチップ３より短い。したがって、マイコンチップ３において前記Ｘ方向に直交する辺を有する両端部がスペーサチップ１４から水平方向に迫り出した（オーバーハングした）構造となっている。
すなわち、３段目のマイコンチップ３において、Ｘ方向に直交する２つの端部付近が中段のスペーサチップ１４より迫り出したオーバーハングと呼ばれる構造になっており、その際には、図２３及び図２５に示すように、マイコンチップ３の迫り出し部（迫り出した箇所）３ｄにその電極パッド３ｃが配置され、この迫り出し部３ｄの電極パッド３ｃに超音波熱圧着方式でワイヤボンディングが行われる。
また、図２３に示すように、最下段（１段目）の第１メモリチップ１の電極パッド１ｃは、最上段（３段目）のマイコンチップ３の迫り出し部３ｄの下側に配置されている。
なお、図２６に示すように、スペーサチップ１４は、Ｘ方向と直角を成すＹ方向に対してはマイコンチップ３より長い。これは、マイコンチップ３には、図２４に示すようにその主面３ａの４辺に電極パッド３ｃが形成されているため、スペーサチップ１４において３段目のマイコンチップ３をなるべくオーバーハングさせないようにＹ方向をマイコンチップ３より長くしている。
ＳＩＰ１５では、図２７〜図２９に示すように、２段目のスペーサチップ１４には表面電極が形成されておらず、したがって、ワイヤ接続も行われていない。また、１段目の第１メモリチップ１については、実施の形態１のＳＩＰ８と同様に、その主面１ａの対向する２辺のみに複数の電極パッド１ｃが設けられ、かつこれらの電極パッド１ｃがワイヤ９によって配線基板７の第１ボンディングリード７ｄに電気的に接続されている。
本実施の形態２のＳＩＰ１５のその他の構造については、実施の形態１のＳＩＰ８と同様であるためその重複説明は省略する。
本実施の形態２のＳＩＰ１５においても、第１、第２及び第３フィルム状接着材４，５及び６のうち、最上段（３段目）のマイコンチップ３の裏面３ｂに接着された第３フィルム状接着材６が最も薄いことにより、マイコンチップ３のワイヤボンディング時に、その熱によって起こる第３フィルム状接着材６の軟化によるワイヤボンディングの超音波や荷重への影響を低減することができる。
これにより、ワイヤボンディング時の超音波や荷重がワイヤ９に伝わり易くなり、ワイヤ接合性の低下を抑制することができる。その結果、ワイヤ剥がれの発生を防止してワイヤボンディング不良の発生を低減することができる。
本実施の形態２の半導体装置（ＳＩＰ１５）によって得られるその他の効果については、実施の形態１のＳＩＰ８と同様であるためその重複説明は省略する。
また、本実施の形態２のＳＩＰ１５の組み立てについては、図２０に示す実施の形態１のＳＩＰ８の製造フローにおいて、ステップＳ２のチップマウントでスペーサチップ１４をマウントし、かつスペーサチップ１４へのワイヤボンディングは行われないため、ステップＳ４のワイヤボンディングを省略することで、ＳＩＰ１５の組み立てを示すものとなる。したがって、その重複説明は省略する。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１では、配線基板７上に２つのメモリチップと１つのマイコンチップを積層する場合を説明したが、メモリチップの積層数は、２つ以上であれば何個であってもよい。
本発明は、積層された複数の半導体チップを有する電子装置に好適である。
本発明の実施の形態１の半導体装置の構造の一例を示す断面図である。 図１に示す半導体装置の詳細構造の一例を封止体を透過して示す平面図である。 図２のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図３に示すＣ部の構造の一例を拡大して示す部分拡大断面図である。 図２のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図５に示すＤ部の構造の一例を拡大して示す部分拡大断面図である。 図２に示す半導体装置における１段目チップのワイヤリング状態の一例を封止体を透過して示す平面図である。 図７のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図７のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図２に示す半導体装置における２段目チップのワイヤリング状態の一例を封止体を透過して示す平面図である。 図１０のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図２に示す半導体装置における１段目チップと２段目チップのワイヤリング状態の一例を封止体を透過して示す平面図である。 図１３のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図２に示す半導体装置における３段目チップのワイヤリング状態の一例を封止体を透過して示す平面図である。 図１６のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１６のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図２に示す半導体装置における３つの半導体チップの接続状態の一例を示す回路ブロック図である。 図２の半導体装置の組み立て手順の一例を示す製造フロー図である。 図２に示す半導体装置の組み立てにおける３段目チップのワイヤボンディング状態の一例を示す断面図である。 図２１のＡ部の構造の一例を拡大して示す部分拡大断面図である。 本発明の実施の形態２の半導体装置の構造の一例を示す断面図である。 図２３に示す半導体装置の詳細構造の一例を封止体を透過して示す平面図である。 図２４のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図２４のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図２４に示す半導体装置における１段目チップのワイヤリング状態の一例を封止体を透過して示す平面図である。 図２７のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図２７のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
符号の説明
１ 第１メモリチップ（最下段の半導体チップ、第１半導体チップ）
１ａ 主面
１ｂ 裏面
１ｃ 電極パッド（表面電極）
２ 第２メモリチップ（第２半導体チップ）
２ａ 主面
２ｂ 裏面
２ｃ 電極パッド（表面電極）
３ マイコンチップ（最上段の半導体チップ、第３半導体チップ）
３ａ 主面
３ｂ 裏面
３ｃ 電極パッド（表面電極）
３ｄ 迫り出し部
４ 第１フィルム状接着材
５ 第２フィルム状接着材
６ 第３フィルム状接着材
７ 配線基板
７ａ 主面
７ｂ 裏面
７ｃ ボンディングリード（電極）
７ｄ 第１ボンディングリード（電極）
７ｅ 第２ボンディングリード（電極）
７ｆ 第３ボンディングリード（電極）
７ｇ ランド
７ｈ スルーホール配線
７ｉ 内部配線
８ ＳＩＰ（半導体装置）
９ ワイヤ
１０ 封止体
１１ 半田ボール（外部端子）
１２ ステージ
１３ キャピラリ
１４ スペーサチップ
１５ ＳＩＰ（半導体装置）

Claims (17)

  1. 主面と前記主面に対向する裏面を有する配線基板と、
    前記配線基板の主面上に積層して搭載された複数の半導体チップと、
    前記複数の半導体チップそれぞれの裏面に接着されたフィルム状接着材と、
    前記複数の半導体チップそれぞれの表面電極と前記配線基板の電極とを接続する複数のワイヤと、
    前記配線基板の裏面に設けられた複数の外部端子とを有し、
    前記複数の半導体チップそれぞれの裏面のフィルム状接着材のうち、最上段の半導体チップの裏面に接着されたフィルム状接着材は、最も薄いことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記最上段の半導体チップの裏面に接着されたフィルム状接着材は、最下段の半導体チップの裏面に接着されたフィルム状接着材より薄いことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、最下段の半導体チップの厚さは、前記最上段の半導体チップより薄いことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記最上段の半導体チップは、その下段の半導体チップから突出する迫り出し部を有しており、最下段の半導体チップの表面電極は、前記最上段の半導体チップの迫り出し部の下側に配置されていることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記最上段の半導体チップはマイコンチップであり、最下段の半導体チップはメモリチップであることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、前記メモリチップは、外部クロック信号の１周期の間に１回データ転送を行うメモリ回路、または外部クロック信号の立ち上がりと立ち下がりの両方に同期してデータ転送を行うメモリ回路を有していることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、前記最上段の半導体チップは、その下段の半導体チップから突出する迫り出し部を有しており、前記最上段の半導体チップの表面電極は、前記迫り出し部に形成されていることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、前記複数の半導体チップは、それぞれの表面電極が超音波熱圧着方式のワイヤボンディングによって前記ワイヤに接続されていることを特徴とする半導体装置。
  9. 主面と前記主面に対向する裏面を有する配線基板と、
    前記配線基板の主面上に第１フィルム状接着材を介してフェイスアップ実装された第１半導体チップと、
    前記第１半導体チップ上に第２フィルム状接着材を介してフェイスアップ実装された第２半導体チップと、
    前記第２半導体チップ上に第３フィルム状接着材を介してフェイスアップ実装された第３半導体チップと、
    前記第１、第２及び第３半導体チップそれぞれの表面電極と前記配線基板の電極とを接続する複数のワイヤと、
    前記配線基板の裏面に設けられた複数の外部端子とを有し、
    前記第３フィルム状接着材の厚さは、前記第１及び第２フィルム状接着材より薄いことを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、前記第３フィルム状接着材は、前記第１フィルム状接着材より薄いことを特徴とする半導体装置。
  11. 請求項９記載の半導体装置において、前記第１半導体チップの厚さは、前記第３半導体チップより薄いことを特徴とする半導体装置。
  12. 請求項９記載の半導体装置において、前記第３半導体チップは、その下段の前記第２半導体チップから突出する迫り出し部を有しており、前記第１半導体チップの表面電極は、前記第３半導体チップの迫り出し部の下側に配置されていることを特徴とする半導体装置。
  13. 請求項９記載の半導体装置において、前記第３半導体チップにはその主面の４辺に沿って表面電極が形成されており、前記第３半導体チップの表面電極の配列方向のうち相互に直角を成すＸ方向とＹ方向の何れか一方向に対して、各半導体チップの長さが、第１半導体チップ＞第２半導体チップ＞第３半導体チップの関係であることを特徴とする半導体装置。
  14. 主面と前記主面に対向する裏面を有する配線基板と、
    前記配線基板の主面上に第１フィルム状接着材を介してフェイスアップ実装された第１半導体チップと、
    前記第１半導体チップ上に第２フィルム状接着材を介して実装されたスペーサチップと、
    前記スペーサチップ上に第３フィルム状接着材を介してフェイスアップ実装された第３半導体チップと、
    前記第１及び第３半導体チップそれぞれの表面電極と前記配線基板の電極とを接続する複数のワイヤと、
    前記配線基板の裏面に設けられた複数の外部端子とを有し、
    前記第３フィルム状接着材の厚さは、前記第１及び第２フィルム状接着材より薄いことを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置において、前記第３フィルム状接着材は、前記第１フィルム状接着材より薄いことを特徴とする半導体装置。
  16. 請求項１４記載の半導体装置において、前記第３半導体チップは、その下段の前記スペーサチップから突出する迫り出し部を有しており、前記第１半導体チップの表面電極は、前記第３半導体チップの迫り出し部の下側に配置されていることを特徴とする半導体装置。
  17. 請求項１４記載の半導体装置において、前記第３半導体チップにはその主面の４辺に沿って表面電極が形成されており、前記第３半導体チップの表面電極の配列方向のうち相互に直角を成すＸ方向とＹ方向の何れか一方に対して、前記スペーサチップは前記第３半導体チップより短く、前記Ｘ方向とＹ方向の何れか他方に対して、前記スペーサチップは前記第３半導体チップより長いことを特徴とする半導体装置。
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