JP2008258522A - 半導体装置の製造方法 - Google Patents

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semiconductor
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Kenji Hanada
賢次 花田
Nobuhisa Toma
展久 當麻
Masaki Nakanishi
正樹 中西
Takahiro Naito
孝洋 内藤
Tadayoshi Tanaka
直敬 田中
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Renesas Technology Corp
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Abstract

【課題】チップの反りを無くしてチップスタックを行うことで半導体装置の品質や信頼性を向上させることができる。
【解決手段】配線基板３と、配線基板３上に第１金バンプ４を介して接続された第１半導体チップ１と、第１半導体チップ１上に第２金バンプ５を介して積層された第２半導体チップ２と、封止体７とから成る。配線基板３に第１金バンプ４を加熱しながら接続し、その後、常温で第１半導体チップ１の孔状電極に第１金バンプ４を圧接注入して、さらに常温で第１半導体チップ１の孔状電極に第２半導体チップ２の第２金バンプ５を圧接注入して第２半導体チップ２を積層するため、チップスタックを常温で行うことができる。これにより、１段目チップに反りが無い状態で２段目以降のチップを積層することができ、半導体装置（半導体パッケージ９）の品質や信頼性を向上させることができる。
【選択図】図１

Description

本発明は、半導体装置の製造技術に関し、特に、複数の半導体チップを積層して成る半導体装置の組み立てに適用して有効な技術に関する。
半導体素子側のパッド部に貫通穴部を設け、前記穴部に基板側の突起電極を挿入させて半導体素子と基板を接続する技術がある（例えば、特許文献１参照）。
また、異なる上下の半導体チップの中間に上下チップ間を接続するためのインターポーザチップを配したチップ積層構造において、デバイス側外部電極部に相当する裏面位置にドライエッチングにより表層電極に達する孔を形成し、孔の側壁及び裏面側周囲に金属製のメッキ膜を施し、前記メッキ膜が施された貫通孔内部に、上段側に積層される別の半導体チップの金属製バンプを圧接注入させる技術がある（例えば、特許文献２参照）。
特開２０００−２８６３０４号公報 特開２００６−２１０７４５号公報
近年、集積回路が搭載された複数の半導体チップ（以降、単にチップともいう）を配線基板上に多段に積層し、高速・高機能なシステムを小型・薄型で実現する技術としてＳＩＰ（System In Package)技術が注目されている。その中で、１段目のチップを配線基板上にフリップチップ接続し、このチップ上に積層される２段目以降のチップ間を貫通電極（孔状電極）を用いて圧接注入（カシメ）によって接続する技術の開発が進められている。この構造は、三次元積層構造とも呼ばれている。
三次元積層構造では、チップに貫通孔（孔状電極）が形成され、さらに積層されたチップのうち、上段側のチップに設けられたバンプ（突起状電極）の一部が下段側のチップの貫通孔に埋め込まれ、これにより、下段側のチップと上段側のチップとが電気的に接続される。
なお、三次元積層構造において１段目のチップをフリップチップ接続する際、例えば、金バンプを半田接続する所謂、金−半田接続では、図３３の比較例に示すように、熱の影響でチップがバンプと反対の方向に凸反りとなる。すなわち、配線基板とチップではその材料が異なるため熱膨張係数が異なり、さらにチップはその厚さが約５０μｍ程度と薄いため、常温に戻った際の熱収縮差によってチップが凸反りとなる。その結果、図３３に示すように、２段目以降のチップの積層が困難になることが問題である。
さらには、配線基板とは熱膨張係数の異なるチップを実装するため、予め熱収縮時のバンプピッチのずれを考慮したパッドのレイアウト設計が基板側で必要である。しかし、複数の製品形成領域を有する多数個取り基板において、目抜け不良が発生すると、予め熱膨張係数差から算出したずれ量とは異なる。そのため、実際に生じるパッドのずれ量も異なるため、レイアウト設計が困難なことが問題である。
また、図３４の比較例に示すように、チップのみを予め圧接注入により積層しておき、まとめて配線基板に実装する方法も考えられるが、この場合、配線基板にバンプを圧接注入するための孔部３ｅが必要となる。しかし、配線基板に孔部３ｅを形成するのは、ガラスクロスの繊維が露出してメッキが付かなくなる等の問題があり、非常に困難である。さらに、フリップチップ接続方式を適用した場合、半田を溶融させるための熱はチップ側からかけるが、積層状態ではチップ側から熱をかけた際に、熱が金−半田界面まで伝わりにくいことが問題である。
なお、前記特許文献１（特開２０００−２８６３０４号公報）には、その図５に積層実装モジュールの一例が開示されている。その組み立てにおいては、図５（１）で１段目のチップ（半導体素子１００）を基板２００上に実装した後、図５（２）に示すように、半導体素子１００上に２段目のスタッドバンプ２１２を形成する際に、ワイヤボンディングによって行うことが示されている。ワイヤボンディング時には基板２００と半導体素子１００とが突起電極２０２を介して接続された状態で高温に加熱される。その場合、本願発明の図３３の比較例に示す現象と同様な状態となるものと思われ、半導体素子１００と基板２００の熱膨張係数の差によって半導体素子１００に凸反りが形成され、２段目以降のチップの積層が困難になる。
また、前記特許文献２（特開２００６−２１０７４５号公報）には、１段目のチップが金−半田接続によるフリップチップ接続で実装されることが開示されており、本願発明の図３３の比較例に示す現象と同様な状態となり、１段目のチップに凸反りが形成され、２段目以降のチップの積層が困難になる。
本発明の目的は、チップの反りを無くしてチップスタックを行うことで半導体装置の品質や信頼性を向上させることができる技術を提供することにある。
本発明の他の目的は、配線基板のパターン設計を容易に行うことができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、配線基板の複数の電極上に第１金バンプを加熱しながら接続する工程と、前記第１金バンプを接続する工程の後、常温で第１半導体チップの主面側第１孔状電極に配線基板上の第１金バンプを圧接注入して第１半導体チップを配線基板にフリップチップ接続する工程とを有するものである。さらに、常温で第１半導体チップの裏面側第１孔状電極に第２半導体チップの第２金バンプを圧接注入して第１半導体チップ上に第２半導体チップを積層する工程を有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
配線基板の複数の電極上に第１金バンプを加熱しながら接続し、その後、常温で第１半導体チップの主面側第１孔状電極に配線基板上の第１金バンプを圧接注入して第１半導体チップをフリップチップ接続し、その後、常温で第１半導体チップの裏面側第１孔状電極に第２半導体チップの第２金バンプを圧接注入して第１半導体チップ上に第２半導体チップを積層するため、チップスタックを常温で行うことができる。その結果、１段目の半導体チップに反りが無い状態で２段目以降の半導体チップを積層することができるため、上段側の半導体チップの金バンプを下段側の半導体チップの孔状電極に十分に圧接注入することができ、半導体装置の品質や信頼性を向上させることができる。
また、チップスタックを常温で行うことができるため、配線基板のバンプピッチのずれを考慮したパターン設計が不要となり、配線基板のパターン設計を容易にすることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面を分かりやすくするために斜視図や平面図であってもハッチングを付す場合がある。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す断面図、図２は図１に示す半導体装置の製造方法の一例を示すプロセスフロー図、図３は図１に示す半導体装置の製造方法で用いられる配線基板の構造の一例を示す平面図、図４は図３に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図である。また、図５は図１に示す半導体装置の製造方法におけるバンプ搭載状態の構造の一例を示す平面図、図６は図５に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図である。さらに、図７は図１に示す半導体装置の製造方法における１段目チップ搭載時の構造の一例を示す平面図、図８は図７に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図、図９は図１に示す半導体装置の製造方法における２段目チップ搭載時の構造の一例を示す平面図、図１０は図９のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
また、図１１は図１に示す半導体装置の製造方法におけるアンダーフィル充填後の構造の一例を示す平面図、図１２は図１１のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１３は図１に示す半導体装置の製造方法における樹脂封止後の構造の一例を示す平面図、図１４は図１３のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。さらに、図１５は本発明の実施の形態１の変形例の半導体装置の要部の構造を示す断面図、図１６は本発明の実施の形態１の半導体装置の製造方法の変形例を示す断面図である。
本実施の形態１の半導体装置は、配線基板３上に固定された金バンプを介して１段目の半導体チップが搭載され、さらにこの半導体チップ上に２段目の半導体チップが金バンプを介して積層されたチップ２段積層構造の半導体パッケージ９である。
図１に示す半導体パッケージ９の構造について説明すると、主面３ａに複数の電極３ｃが設けられた配線基板３と、配線基板３上に第１金バンプ４を介して搭載された第１半導体チップ１と、第１半導体チップ１上に第２金バンプ５を介して積層された第２半導体チップ２と、各半導体チップを樹脂封止する封止体７と、配線基板３の裏面３ｂに設けられた複数の半田ボール６とから成る。すなわち、配線基板３の裏面３ｂに外部端子である半田ボール６が複数個設けられており、外観的にはＢＧＡ（Ball Grid Array)と同様の構造の半導体パッケージ９である。
なお、第１半導体チップ１は、その主面１ａが基板側を向いて配線基板３の主面３ａと対向するように配線基板３上に搭載されており、したがって、裏面１ｂが上方を向いている。また、第２半導体チップ２も第１半導体チップ１上に第２金バンプ５を介して積層されるため、その主面２ａを下側（第１半導体チップ１側）に向け、かつ裏面２ｂを上方に向けて積層されている。その際、主面２ａのパッド（表面電極）２ｃに接続された２段目の第２金バンプ５は、その一部が１段目の第１半導体チップ１の裏面側孔状電極１ｄに埋め込まれて第２金バンプ５と裏面側孔状電極１ｄが電気的に接続されている。
ここで、本実施の形態１の半導体パッケージ９は、チップ間及びチップ−基板間の配線を三次元的に接続する三次元積層構造のものである。つまり、１段目の第１半導体チップ１が配線基板３上に金バンプを介して搭載され、さらに２段目の第２半導体チップ２は、その金バンプが第１半導体チップ１の孔状電極に圧接注入（カシメ）されて第１半導体チップ１上に積層され、これによって、第１半導体チップ１上に第２半導体チップ２が積層されるとともに、第１半導体チップ１と第２半導体チップ２が金バンプを介して電気的に接続される。
本実施の形態１の半導体パッケージ９の三次元積層構造では、１段目の第１半導体チップ１の主面１ａに主面側孔状電極（主面側第１孔状電極）１ｃが形成され、さらに裏面１ｂに裏面側孔状電極（裏面側第１孔状電極）１ｄが形成されている。主面側孔状電極１ｃは、少なくとも主面１ａ側に開口する孔状電極であり、一方、裏面側孔状電極１ｄは、少なくとも裏面１ｂ側に開口する孔状電極であり、対応する主面側孔状電極１ｃと裏面側孔状電極１ｄが基板内部で電気的に接続されている。
これにより、チップを積層する際に、上段側の第２半導体チップ２に設けられた第２金バンプ５の一部を下段側の第１半導体チップ１の裏面側孔状電極１ｄに埋め込むことで、下段側の第１半導体チップ１と上段側の第２半導体チップ２とが電気的に接続される。
また、半導体パッケージ９では、１段目の第１半導体チップ１も、予め配線基板３上に接続された第１金バンプ４を第１半導体チップ１の主面側孔状電極１ｃに圧接注入（カシメ）することで搭載されている。
なお、第１金バンプ４は、第１半導体チップ１搭載前に、配線基板３のＴｇ温度（軟化点）よりも低い温度で配線基板３を加熱した状態で、配線基板３の主面３ａ上の電極３ｃに超音波接続されたものである。ここで、配線基板３を加熱する温度としては、例えば１２０℃である。また、配線基板３の電極３ｃには、金めっき層が形成されている。
また、第１半導体チップ１の第１金バンプ４への接続、及び第２半導体チップ２上の第２金バンプ５の第１半導体チップ１への接続は、それぞれ金バンプを第１半導体チップ１の孔状電極に圧接注入（カシメ）することで実現され、その際、各金バンプの孔状電極への圧接注入は、意図的に加熱しない常温プロセスで行われるものである。
なお、第１半導体チップ１及び第２半導体チップ２は、例えば、シリコンによって形成され、それぞれ互いに反対側に位置する主面（回路形成面、素子形成面）１ａ，２ａ及び裏面１ｂ，２ｂを有しており、それぞれ厚さ方向と交差する平面形状が方形状になっている。
また、配線基板３は、その板厚方向と交差する平面形状が方形状になっており、その表面には絶縁膜であるソルダレジスト３ｄが形成されている。
また、封止体７は、例えば、エポキシ系の熱硬化性樹脂等の封止用樹脂を硬化させて形成したものである。
次に、本実施の形態１の半導体装置の製造方法を、図２に示す製造プロセスフロー図を用いて説明する。
まず、図２のステップＳ１に示す配線基板準備を行う。ここでは、図３及び図４に示すように、主面（基板主面）３ａと主面３ａに対向する裏面（基板裏面）３ｂを有し、かつ主面３ａに複数の電極３ｃが設けられた配線基板３を準備する。なお、複数の電極３ｃ上には金めっき層が形成されている。
続いて、図１に示すように、主面（第１チップ主面）１ａと主面１ａに対向する裏面（第１チップ裏面）１ｂを有し、かつ主面１ａ側に開口する主面側孔状電極１ｃと裏面１ｂ側に開口する裏面側孔状電極１ｄが形成され、さらに主面側孔状電極１ｃと裏面側孔状電極１ｄとが内部配線によって電気的に接続された第１半導体チップ１を準備する。
一方、主面（第２チップ裏面）２ａと主面２ａに対向する裏面（第２チップ裏面）２ｂを有し、かつ主面２ａのパッド２ｃ上に第２金バンプ５が配置された第２半導体チップ２を準備する。なお、第２金バンプ５は、スタッドバンプであり、ワイヤボンディングを利用して第２半導体チップ２の主面２ａのパッド２ｃ上に接続されたバンプである。その際、第２金バンプ５の直径が第１半導体チップ１の裏面側孔状電極１ｄの孔径より大きくなるように第２金バンプ５を形成する。すなわち、第２金バンプ５を裏面側孔状電極１ｄに圧接注入可能な程度に第２金バンプ５の直径を第１半導体チップ１の裏面側孔状電極１ｄの孔径より大きく形成しておく。
その後、ステップＳ２，図５、及び図６に示すように、配線基板３の主面３ａの複数の電極３ｃ上に第１金バンプ４を接続する。ここで、第１金バンプ４は、配線基板３のＴｇ温度（軟化点）よりも低い温度で配線基板３を加熱した状態で、配線基板３の主面３ａ上の電極３ｃに超音波接続により配置される。また、配線基板３を加熱する温度としては、例えば１２０℃である。また、配線基板３の電極３ｃには、金めっき層が形成されている。
また、第１金バンプ４も、第２金バンプ５と同様にワイヤボンディングを利用して形成したスタッドバンプであり、その際、第１金バンプ４の直径が第１半導体チップ１の主面側孔状電極１ｃの孔径より大きくなるように第１金バンプ４を形成する。すなわち、第１金バンプ４を主面側孔状電極１ｃに圧接注入可能な程度に第１金バンプ４の直径を第１半導体チップ１の主面側孔状電極１ｃの孔径より大きく形成しておく。
続いて、図２のステップＳ３に示す１段目チップ搭載を行う。ここでは、図７及び図８に示すように、まず、主面側孔状電極１ｃ及び裏面側孔状電極１ｄが形成された第１半導体チップ１の主面１ａと、配線基板３の主面３ａとを対向させて配置する。すなわち、配線基板３の主面３ａ上において、第１半導体チップ１の主面１ａを配線基板３の主面３ａに対向させて配置する。
その後、常温の雰囲気で第１半導体チップ１の主面側孔状電極１ｃに、これに対応する配線基板３上の第１金バンプ４を圧接注入して第１半導体チップ１をフリップチップ接続する。ここでは、図８に示すように、常温の雰囲気中で第１半導体チップ１の主面側孔状電極１ｃに配線基板３上の第１金バンプ４を圧接注入（カシメ加工）して埋め込む。
その際、第１金バンプ４は、その直径が主面側孔状電極１ｃの孔径より僅かに大きくなるように形成されているため、第１金バンプ４を主面側孔状電極１ｃに圧接注入（カシメ加工）することができ、これによって第１半導体チップ１を配線基板３上に搭載することができる。
なお、前記常温は、例えば、第１金バンプ４を配線基板３に対してボンディングした際の温度（１２０〜１５０℃）よりも十分に低い温度であり、別の言い方をすると、意図的に温度は加えていないそのままの温度のことである。すなわち、第１金バンプ４を配線基板３に接続する際には、例えば、１２０〜１５０℃で加熱しているのに対して、第１半導体チップ１を圧接注入によってフリップチップ接続する際には、特に加熱することなく前記常温で行う。
したがって、本実施の形態１の半導体装置の製造方法では、１段目のチップである第１半導体チップ１のフリップチップ接続時に加熱プロセスを用いないで接続することができる。
その後、図２のステップＳ４に示す２段目チップ搭載を行う。まず、図９及び図１０に示すように、第１半導体チップ１の裏面１ｂ上に第２半導体チップ２の主面２ａを対向させて配置する。すなわち、第１半導体チップ１の裏面１ｂ上において、第２半導体チップ２の主面２ａを第１半導体チップ１の裏面１ｂに対向させて配置する。
その後、常温の雰囲気で第１半導体チップ１の裏面側孔状電極１ｄに第２半導体チップ２に接続された第２金バンプ５を圧接注入して第１半導体チップ１上に第２半導体チップ２を積層する。ここでは、図１０に示すように、常温の雰囲気中で第１半導体チップ１の裏面側孔状電極１ｄに第２半導体チップ２上の第２金バンプ５を圧接注入（カシメ加工）して埋め込む。
その際、第２金バンプ５も、その直径が裏面側孔状電極１ｄの孔径より僅かに大きくなるように形成されているため、第２金バンプ５を裏面側孔状電極１ｄに圧接注入（カシメ加工）することができ、これによって第２半導体チップ２を第１半導体チップ１上に搭載することができる。
なお、２段目の半導体チップの搭載工程においても、前記常温は、例えば、第１金バンプ４を配線基板３に対してボンディングした際の温度（１２０〜１５０℃）よりも十分に低い温度であり、別の言い方をすると、意図的に温度は加えていないそのままの温度のことである。すなわち、第１金バンプ４を配線基板３に接続する際には、例えば、１２０〜１５０℃で加熱しているのに対して、第２半導体チップ２を圧接注入によって第１半導体チップ１上に搭載する際にも、特に加熱することなく常温で行う。
したがって、２段目の半導体チップである第２半導体チップ２の搭載においても、加熱プロセスを用いないで第１半導体チップ１上にフリップチップ接続することができる。
その後、図２のステップＳ５に示すアンダーフィル充填を行う。ここでは、図１１及び図１２に示すように、第１半導体チップ１と配線基板３の間及び第１半導体チップ１の周囲に、さらには第２半導体チップ２と第１半導体チップ１の間及び第２半導体チップ２の周囲にアンダーフィル８（樹脂）を充填する。充填後、アンダーフィル８のベーク処理を行う。アンダーフィル８のベーク温度は、例えば、約１５０℃である。
なお、アンダーフィル８の充填については、半導体チップの積層数が少ない場合には、１段目の半導体チップを搭載した後（図２のステップＳ３終了後）に第１半導体チップ１に対してアンダーフィル８を充填してもよい。
また、アンダーフィル８の充填の代わりに、図１３及び図１４に示すように、樹脂封止を行って封止体７を形成してもよい。すなわち、配線基板３上に半導体チップを複数段（本実施の形態１では２段）積層した後に、前記複数段の半導体チップ及び金バンプ（第１金バンプ４及び第２金バンプ５）を樹脂封止して封止体７を形成してもよい。
その後、ステップＳ６に示すボール付けを行う。ここでは、図１に示すように、配線基板３の裏面３ｂに複数の外部端子である半田ボール６を接合する。さらに、ステップＳ７に示す個片化を行ってＳＩＰである半導体パッケージ９の組み立て完了となる。
本実施の形態１の半導体装置の製造方法によれば、配線基板３の複数の電極３ｃ上に、配線基板３を加熱しながら第１金バンプ４を超音波接続し、その後、常温の雰囲気中で第１半導体チップ１の主面側孔状電極１ｃに配線基板３上の第１金バンプ４を圧接注入（カシメ加工）して第１半導体チップ１を配線基板３上に搭載する。その後、常温の雰囲気中で第１半導体チップ１の裏面側孔状電極１ｄに第２半導体チップ２の第２金バンプ５を圧接注入して第１半導体チップ１上に第２半導体チップ２を積層するため、チップスタックを常温プロセスで行うことができる。
また、第１金バンプ４を配線基板３の電極３ｃに固定する際、配線基板３を加熱する熱の影響により配線基板３が膨張したとしても、配線基板３の主面３ａ上には、配線基板３の熱膨張係数と異なる半導体チップが配置されていないため、配線基板３に反りが生じない。ここで、配線基板３には第１金バンプ４が配置されているものの、この金バンプは配線基板３や半導体チップから見ると極めて小さいため、たとえ配線基板３の熱膨張係数と異なる材質であったとしても、配線基板３が反る要因とはならない。
すなわち、配線基板３上に加熱しながら複数の第１金バンプ４を接続し、その後、常温の雰囲気に戻してから１段目の第１半導体チップ１を第１金バンプ４に対して圧接注入して搭載し、さらに常温の雰囲気で２段目の第２半導体チップ２を第１半導体チップ１上に積層することにより、１段目または２段目の半導体チップを圧接注入により接続する際には、常温（意図的に熱を加えていない状態）で行うことができる。
これにより、１段目の第１半導体チップ１に反りが無い状態で２段目以降の第２半導体チップ２を積層することができ、その結果、積層する上段側の第２半導体チップ２の第２金バンプ５を下段側の第１半導体チップ１の裏面側孔状電極１ｄに十分に確実に圧接注入することができ、半導体パッケージ（半導体装置）９の品質や信頼性を向上させることができる。
また、チップスタックを常温プロセスで行うことができるため、配線基板３のバンプピッチのずれを考慮したパターン設計が不要となり、配線基板３のパターン設計を容易にすることができる。
すなわち、半導体チップと配線基板３とが金バンプで接続されて配線基板３が拘束されている場合には、両者の熱膨張係数の差で冷えた際にピッチずれを引き起こすのを予め考慮して基板の端子位置を設計しているが、本実施の形態１の半導体装置の製造方法のように、第１金バンプ４の接続時に熱がかかった際には配線基板３は単体で拘束されていないため、バンプピッチは元に戻る。
したがって、配線基板３のバンプピッチのずれを考慮したパターン設計が不要となり、配線基板３のパターン設計を容易にすることができる。
また、本実施の形態１の半導体パッケージ９においては、インターポーザを介在させていないため、ＳＩＰ型の半導体パッケージ９の薄型化を実現することができる。
なお、本実施の形態１の半導体装置の製造方法のように、金バンプのみを予め配線基板３に接続する方法において、その後のチップ積層工程を簡略化するために、図３５の比較例に示すように、第２金バンプ５を配線基板３とは反対側の第１半導体チップ１上に設けておき、順次圧接注入していく方法も考えられる。
しかしながら、図３５の比較例に示す方法のように第２金バンプ５が上向きだと、第１半導体チップ１を保持するための治具と第２金バンプ５とが接触してしまいチップのハンドリングが困難となる。さらには圧接注入の際に、チップ上面側から荷重をかけられないという問題が発生する。
一方、本実施の形態１の半導体装置の製造方法のように、第２金バンプ５が第２半導体チップ２に対して下向きに設けられていれば、第２半導体チップ２のハンドリングも容易に行うことができ、さらに圧接注入の際に、チップ上面側から荷重をかけることも容易に行うことができる。
次に本実施の形態１の変形例について説明する。
図１５に示す変形例は、配線基板３上の１段目の第１半導体チップ１がインターポーザの場合の構造を示すものである。すなわち、配線基板３上に１段目の第１半導体チップ１がインターポーザとしてフリップチップ接続され、第１半導体チップ１上に、順次、第２半導体チップ２、第３半導体チップ１０及び第４半導体チップ１１が積層されている。
第１半導体チップ１は配線基板３の主面３ａ上に第１金バンプ４を介してフリップチップ接続され、第２半導体チップ２は第２金バンプ５を介して第１半導体チップ１上に積層され、第３半導体チップ１０は第３金バンプ１２を介して第２半導体チップ２上に積層され、さらに第４半導体チップ１１は、第４金バンプ１３を介して第３半導体チップ１０上に積層されている。
それぞれの金バンプは、対応する孔状電極に常温で圧接注入（カシメ加工）されたものである。すなわち、配線基板３上に設けられた第１金バンプ４は、第１半導体チップ１の主面側孔状電極１ｃに圧接注入されている。また、第２半導体チップ２に設けられた第２金バンプ５は、第１半導体チップ１の裏面側孔状電極１ｄに圧接注入されている。さらに、第３半導体チップ１０に設けられた第３金バンプ１２は、第２半導体チップ２の第２孔状電極２ｄに圧接注入されている。また、第４半導体チップ１１に設けられた第４金バンプ１３は、第３半導体チップ１０の第３孔状電極１０ｄに圧接注入されている。
なお、インターポーザである第１半導体チップ１の主面側孔状電極１ｃと裏面側孔状電極１ｄは、一対となって形成されており、両者は平面方向にずれた位置に形成されている。これにより、インターポーザである第１半導体チップ１を薄く形成することができる。また、１段目の第１半導体チップ１をインターポーザとすることにより、基板側の端子とチップ側の端子のピッチ合わせを行うことができる。さらに、基板−チップ間でピッチ変換を行うことができるため、基板側のフリップチップ接続用の電極３ｃのピッチを広げることが可能になり、基板のパターンレイアウトを容易にすることができる。
また、１段目の第１半導体チップ１をインターポーザとすることにより、例えば、半導体パッケージ９がＳＩＰ等の場合に、マイコンチップが最下段に配置される構造の際には、マイコンチップに複数の孔状電極を設けてしまうと素子形成用の領域（面積）が減ってしまい、素子形成用の領域が不足するという問題が起こる。したがって、１段目チップをインターポーザとし、かつ２段目をマイコンチップとしてインターポーザに複数の孔状電極を設けることで、マイコンチップにおいて素子形成用の領域を十分に確保することができる。
次に、図１６に示す変形例は、半導体装置の組み立てにおいて、配線基板３上に順次半導体チップを積層するのではなく、予め常温の雰囲気中で最上段まで半導体チップを纏めて積層し、その後、積層された半導体チップを常温の雰囲気中で配線基板３に圧接注入するものである。
すなわち、第１半導体チップ１の裏面１ｂ上に第２半導体チップ２の主面２ａを対向させて配置し、その後、常温の雰囲気中で、第１半導体チップ１の裏面側孔状電極１ｄに第２半導体チップ２の第２金バンプ５を圧接注入して第１半導体チップ１上に第２半導体チップ２を積層する。その後、同様の方法で、順次、第３半導体チップ１０及び第４半導体チップ１１の積層を行う。
チップ積層完了後、配線基板３の主面３ａと第１半導体チップ１の主面１ａを対向させて配置し、その後、配線基板３に加熱して接続された第１金バンプ４を、常温の雰囲気中で第１半導体チップ１の主面側孔状電極１ｃに圧接注入して配線基板３上に第１半導体チップ１〜第４半導体チップ１１を積層するものである。
このように予め常温の雰囲気中で最上段まで半導体チップを纏めて積層し、その後、積層された半導体チップを常温の雰囲気中で配線基板３に圧接注入することで、組み立ての効率を向上させることができる。
（実施の形態２）
図１７は本発明の実施の形態２の半導体装置の構造の一例を示す断面図、図１８は図１７に示す半導体装置の製造方法の一例を示すプロセスフロー図、図１９は図１７に示す半導体装置の製造方法で用いられる配線基板の構造の一例を示す平面図、図２０は図１９のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。また、図２１は図１７に示す半導体装置の製造方法におけるバンプ搭載状態の構造の一例を示す平面図、図２２は図２１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。さらに、図２３は図１７に示す半導体装置の製造方法における１段目チップ搭載時の構造の一例を示す平面図、図２４は図２３のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２５は図１７に示す半導体装置の製造方法における２段目チップ搭載時の構造の一例を示す平面図、図２６は図２５のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
また、図２７は図１に示す半導体装置の製造方法におけるアンダーフィル充填後の構造の一例を示す平面図、図２８は図２７のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２９は図１７に示す半導体装置の製造方法における３段目チップ搭載時の構造の一例を示す平面図、図３０は図２９のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。さらに、図３１は図１７に示す半導体装置の製造方法における樹脂封止後の構造の一例を示す平面図、図３２は図３１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
本実施の形態２の半導体装置は、実施の形態１の半導体パッケージ９と同様に、配線基板３上に固定された金バンプを介して１段目の半導体チップが搭載され、さらにこの半導体チップ上に２段目の半導体チップが金バンプを介して積層され、さらに２段目の半導体チップ上に３段目の半導体チップが金バンプを介して積層されたチップ３段積層構造のものである。本実施の形態２では、前記半導体装置の一例として、チップ３段積層構造のＳＩＰ１４を取り上げて説明する。
図１７に示すＳＩＰ１４の構造について説明すると、主面３ａに複数の電極３ｃが設けられた配線基板３と、配線基板３上に第１金バンプ４を介して搭載された第１半導体チップ１と、第１半導体チップ１上に第２金バンプ５を介して積層された第２半導体チップ２と、第２半導体チップ２上に第３金バンプ１２を介して積層された第３半導体チップ１０とから成る。さらに、各半導体チップを樹脂封止する封止体７と、配線基板３の裏面３ｂに設けられた複数の半田ボール６とを有している。なお、配線基板３の裏面３ｂに外部端子である半田ボール６が複数個設けられており、外観的にはＢＧＡ（Ball Grid Array)と同様の構造のＳＩＰ１４である。
第１半導体チップ１は、配線基板３上に搭載されている。その際、主面１ａが上方を向いて、一方、裏面１ｂが配線基板３の主面３ａと対向するように搭載されている。主面１ａ側には複数のパッド（表面電極）１ｅが形成され、かつ裏面１ｂ側には複数の裏面側孔状電極１ｄが形成されている。
また、第２半導体チップ２は、第１半導体チップ１上に第２金バンプ５を介して積層されており、その主面２ａを下側（第１半導体チップ１側）に向け、かつ裏面２ｂを上方に向けて積層されている。主面２ａ側には複数の主面側第２孔状電極２ｆが形成され、一方、裏面２ｂ側には複数の裏面側第２孔状電極２ｇが形成されており、主面側第２孔状電極２ｆとこれに対応する裏面側第２孔状電極２ｇとが電気的に接続されている。
これにより、第１半導体チップ１の主面１ａのパッド１ｅに接続された第２金バンプ５は、その一部が２段目の第２半導体チップ２の主面側第２孔状電極２ｆに埋め込まれて第２金バンプ５と主面側第２孔状電極２ｆが電気的に接続されている。
また、第３半導体チップ１０は、第２半導体チップ２上に第３金バンプ１２を介して積層されており、その主面１０ａを下側（第２半導体チップ２側）に向け、かつ裏面１０ｂを上方に向けて積層されている。その際、主面１０ａのパッド（表面電極）１０ｃに接続された３段目の第３金バンプ１２は、その一部が２段目の第２半導体チップ２の裏面側第２孔状電極２ｇに埋め込まれて第３金バンプ１２と裏面側第２孔状電極２ｇとが電気的に接続されている。
ここで、本実施の形態２のＳＩＰ１４は、チップ間及びチップ−基板間の配線を三次元的に接続する三次元積層構造のものである。つまり、１段目の第１半導体チップ１が配線基板３上に第１金バンプ４を介してフリップチップ接続され、さらに２段目の第２半導体チップ２は、その金バンプが主面側第２孔状電極２ｆに圧接注入（カシメ）されて第１半導体チップ１上に積層され、これによって、第１半導体チップ１上に第２半導体チップ２が積層されるとともに、第１半導体チップ１と第２半導体チップ２が第２金バンプ５を介して電気的に接続される。さらに３段目の第３半導体チップ１０は、その金バンプが第２半導体チップ２の裏面側第２孔状電極２ｇに圧接注入（カシメ）されて第２半導体チップ２上に積層され、これによって、第２半導体チップ２上に第３半導体チップ１０が積層されるとともに、第２半導体チップ２と第３半導体チップ１０が第３金バンプ１２を介して電気的に接続されている。
本実施の形態２のＳＩＰ１４の三次元積層構造では、１段目の第１半導体チップ１の裏面１ｂに裏面側孔状電極１ｄが形成されている。この裏面側孔状電極１ｄは、少なくとも裏面１ｂ側に開口する孔状電極であり、対応する主面１ａ側のパッド１ｅと裏面側孔状電極１ｄが基板内部で電気的に接続されている。
これにより、チップを積層する際に、上方を向いた主面１ａに設けられた第２金バンプ５の一部を２段目の第２半導体チップ２の主面側第２孔状電極２ｆに埋め込むことで、１段目の第１半導体チップ１と２段目の第２半導体チップ２とが電気的に接続される。
さらに、３段目の第３半導体チップ１０に設けられた第３金バンプ１２の一部を２段目の第２半導体チップ２の裏面側第２孔状電極２ｇに埋め込むことで、２段目の第２半導体チップ２と３段目の第３半導体チップ１０とが電気的に接続される。
また、ＳＩＰ１４では、１段目の第１半導体チップ１も、予め配線基板３上に接続された第１金バンプ４を第１半導体チップ１の裏面側孔状電極１ｄに圧接注入（カシメ）することでフリップチップ接続されている。
なお、第１金バンプ４は、第１半導体チップ１搭載前に、配線基板３のＴｇ温度（軟化点）よりも低い温度で配線基板３を加熱した状態で、配線基板３の主面３ａ上の電極３ｃに超音波接続されたものである。ここで、配線基板３を加熱する温度としては、例えば１２０℃である。また、配線基板３の電極３ｃには、金めっき層が形成されている。
また、第１半導体チップ１の第１金バンプ４への接続、及び第２半導体チップ２の第２金バンプ５への接続は、それぞれの金バンプをこれらに対応する孔状電極に圧接注入（カシメ）することで実現され、その際、各金バンプの孔状電極への圧接注入は、意図的に加熱しない常温プロセスで行われるものである。
さらに、第３半導体チップ１０上の第３金バンプ１２の第２半導体チップ２への接続は、第３金バンプ１２を第２半導体チップ２の裏面側第２孔状電極２ｇに圧接注入（カシメ）することで実現され、その際、第３金バンプ１２の裏面側第２孔状電極２ｇへの圧接注入は、意図的に加熱しない常温プロセスで行われる。
次に、本実施の形態２のＳＩＰ１４の構造の特徴を、マイコンチップとメモリチップの混載の場合を一例として説明する。マイコンチップは、外部との信号のやり取りを行うため、基板に最も近いところ、すなわち１段目に実装することが得策であり、一方、メモリチップは、マイコンチップの制御によって動作するため、２段目以降に実装することが好ましい。すなわち、それぞれのチップの特徴を考慮した際に、マイコンチップを１段目、メモリチップを２段目にそれぞれ実装するのが得策である。
また、メモリが大容量・高速化対応によるＤＤＲ（Double Date Rate）系メモリ等の場合には、マイコンチップよりメモリチップの方がサイズが大きいことがある。なお、ＤＤＲ系メモリは、例えば、外部クロック信号の立ち上がりと立ち下がりの両方に同期してデータ転送を行うメモリ回路を有している半導体チップである。前述のように、マイコンチップよりメモリチップの方がサイズが大きい場合があり、その際、上段のメモリチップの周縁部が下段のマイコンチップの外周から迫り出したオーバーハング構造となる。
このようなオーバーハング構造の場合には、マイコンチップとメモリチップの間にインターポーザを介在させることでマイコンチップとメモリチップの表面電極のピッチを変換することが可能になり、さらにインターポーザ実装後にアンダーフィル８を充填することで、オーバーハング構造であっても３段目以降の圧接注入（カシメ加工）を行うことができる。
すなわち、図１７に示すＳＩＰ１４において、１段目の第１半導体チップ１をマイコンチップとし、２段目の第２半導体チップ２をインターポーザとし、３段目の第３半導体チップ１０をＤＤＲ系メモリ等のメモリチップとする。この場合、第１半導体チップ１より第３半導体チップ１０の方がサイズが大きくオーバーハング構造となる。すなわち、第３半導体チップ１０は、第１半導体チップ１から迫り出した迫り出し部１０ｅを有している。
なお、２段目のインターポーザも第３半導体チップ１０と同じ大きさに形成することで、第２半導体チップ２（インターポーザ）も第１半導体チップ１から迫り出した迫り出し部２ｅを有することになり、オーバーハング構造となる。しかしながら、インターポーザ実装後にアンダーフィル８を充填することで、オーバーハング構造であっても３段目の圧接注入（カシメ加工）を行うことが可能となる。つまり、第２半導体チップ２（インターポーザ）の迫り出し部２ｅの下側にアンダーフィル８を充填することで、その迫り出し部２ｅが下側から支持されるため、迫り出し部２ｅに形成された裏面側第２孔状電極２ｇに第３半導体チップ１０（メモリチップ）の第３金バンプ１２を圧接注入することが可能になる。
さらに、大きさの異なるマイコンチップ（第１半導体チップ１）とメモリチップ（第３半導体チップ１０）の間にインターポーザ（第２半導体チップ２）を介在させることで、マイコンチップとメモリチップの表面電極のピッチを変換することが可能になる。
本実施の形態２のＳＩＰ１４のその他の構造については、実施の形態１の半導体パッケージ９と同様であるため、その重複説明は省略する。
次に、本実施の形態２のＳＩＰ１４の製造方法を、図１８に示す製造プロセスフロー図を用いて説明する。
まず、図１８のステップＳ１に示す配線基板準備を行う。ここでは、図１９及び図２０に示すように、主面３ａと主面３ａに対向する裏面３ｂを有し、かつ主面３ａに複数の電極３ｃが設けられた配線基板３を準備する。なお、複数の電極３ｃ上には金めっき層が形成されている。
続いて、図１７に示すように、主面１ａと主面１ａに対向する裏面１ｂを有し、かつ裏面１ｂ側に開口する裏面側孔状電極１ｄと主面１ａのパッド１ｅ上に配置された第２金バンプ５とを備え、さらに裏面側孔状電極１ｄとパッド１ｅとが内部配線によって電気的に接続された第１半導体チップ１を準備する。なお、第２金バンプ５は、スタッドバンプであり、ワイヤボンディングを利用して第１半導体チップ１の主面１ａのパッド１ｅ上に接続されたバンプである。その際、第２金バンプ５の直径が第２半導体チップ２の主面側第２孔状電極２ｆの孔径より大きくなるように第２金バンプ５を形成する。すなわち、第２金バンプ５を主面側第２孔状電極２ｆに圧接注入可能な程度に第２金バンプ５の直径を第２半導体チップ２の主面側第２孔状電極２ｆの孔径より大きく形成しておく。
また、主面２ａと主面２ａに対向する裏面２ｂを有し、かつ主面２ａ側に開口する主面側第２孔状電極２ｆと裏面２ｂ側に開口する裏面側第２孔状電極２ｇとが形成され、さらに主面側第２孔状電極２ｆと裏面側第２孔状電極２ｇとが内部配線によって接続された第２半導体チップ２を準備する。
さらに、主面１０ａと主面１０ａに対向する裏面１０ｂを有し、かつ主面１０ａのパッド１０ｃ上に第３金バンプ１２が配置された第３半導体チップ１０を準備する。なお、第３金バンプ１２もスタッドバンプであり、ワイヤボンディングを利用して第３半導体チップ１０の主面１０ａのパッド１０ｃ上に接続されたバンプである。その際、第３金バンプ１２の直径が第２半導体チップ２の裏面側第２孔状電極２ｇの孔径より大きくなるように第３金バンプ１２を形成する。すなわち、第３金バンプ１２を裏面側第２孔状電極２ｇに圧接注入可能な程度に第３金バンプ１２の直径を第２半導体チップ２の裏面側第２孔状電極２ｇの孔径より大きく形成しておく。
なお、第１半導体チップ１がマイコンチップであり、第２半導体チップ２がインターポーザであり、第３半導体チップ１０がＤＤＲ系メモリ等のメモリチップである。したがって、第１半導体チップ１より第３半導体チップ１０の方がサイズが大きく、第３半導体チップ１０は第１半導体チップ１から周囲が迫り出した迫り出し部１０ｅを有している。また、第２半導体チップ２も第３半導体チップ１０と同じ大きさに形成され、したがって、迫り出し部２ｅを有している。
その後、ステップＳ２、図２１、及び図２２に示すように、配線基板３の主面３ａの複数の電極３ｃ上に第１金バンプ４を接続する。ここで、第１金バンプ４は、配線基板３のＴｇ温度（軟化点）よりも低い温度で配線基板３を加熱した状態で、配線基板３の主面３ａ上の電極３ｃに超音波接続により配置される。また、配線基板３を加熱する温度としては、例えば１２０℃である。また、配線基板３の電極３ｃには、金めっき層が形成されている。
また、第１金バンプ４も、第２金バンプ５と同様にワイヤボンディングを利用して形成したスタッドバンプであり、その際、第１金バンプ４の直径が第１半導体チップ１の裏面側孔状電極１ｄの孔径より大きくなるように第１金バンプ４を形成する。すなわち、第１金バンプ４を裏面側孔状電極１ｄに圧接注入可能な程度に第１金バンプ４の直径を第１半導体チップ１の裏面側孔状電極１ｄの孔径より大きく形成しておく。
その後、図１８のステップＳ３に示す１段目チップ搭載を行う。ここでは、図２３及び図２４に示すように、主面１ａのパッド１ｅ上に第２金バンプ５が接続された第１半導体チップ１を、その裏面１ｂと配線基板３の主面３ａとを対向させて配置する。すなわち、配線基板３の主面３ａ上において、第１半導体チップ１の裏面１ｂを配線基板３の主面３ａに対向させて配置する。
その後、常温の雰囲気で第１半導体チップ１の裏面側孔状電極１ｄに、これに対応する配線基板３上の第１金バンプ４を圧接注入して第１半導体チップ１を搭載する。ここでは、図２４に示すように、常温の雰囲気中で第１半導体チップ１の裏面側孔状電極１ｄに配線基板３上の第１金バンプ４を圧接注入（カシメ加工）して埋め込む。
その際、第１金バンプ４は、その直径が裏面側孔状電極１ｄの孔径より僅かに大きくなるように形成されているため、第１金バンプ４を裏面側孔状電極１ｄに圧接注入（カシメ加工）することができ、これによって第１半導体チップ１をフリップチップ接続することができる。
なお、前記常温は、例えば、第１金バンプ４を配線基板３に対してボンディングした際の温度（１２０〜１５０℃）やよりも十分に低い温度であり、別の言い方をすると、意図的に温度は加えていないそのままの温度のことである。すなわち、第１金バンプ４を配線基板３に接続する際には、例えば、１２０〜１５０℃で加熱しているのに対して、第１半導体チップ１を圧接注入によってフリップチップ接続する際には、特に加熱することなく前記常温で行う。
したがって、本実施の形態１の半導体装置の製造方法では、１段目のチップである第１半導体チップ１のフリップチップ接続時に加熱プロセスを用いないで接続することができる。
その後、図１８のステップＳ４に示すインターポーザ（２段目チップ）搭載を行う。まず、図２５及び図２６に示すように、第１半導体チップ１の主面１ａ上に第２半導体チップ２の主面２ａを対向させて配置する。すなわち、第１半導体チップ１の主面１ａ上において、第２半導体チップ２の主面２ａを第１半導体チップ１の主面１ａに対向させて配置する。
その後、常温の雰囲気で第２半導体チップ２の主面側第２孔状電極２ｆに第１半導体チップ１に接続された第２金バンプ５を圧接注入して第１半導体チップ１上に第２半導体チップ２を積層する。ここでは、図２６に示すように、常温の雰囲気中で第２半導体チップ２の主面側第２孔状電極２ｆに第１半導体チップ１上の第２金バンプ５を圧接注入（カシメ加工）して埋め込む。
その際、第２金バンプ５は、その直径が主面側第２孔状電極２ｆの孔径より僅かに大きくなるように形成されているため、第２金バンプ５を主面側第２孔状電極２ｆに圧接注入（カシメ加工）することができ、これによって第２半導体チップ２を第１半導体チップ１上でフリップチップ接続することができる。
なお、２段目の半導体チップ（インターポーザ）の搭載工程においても、前記常温は、例えば、第１金バンプ４を配線基板３に対してボンディングした際の温度（１２０〜１５０℃）よりも十分に低い温度であり、別の言い方をすると、意図的に温度は加えていないそのままの温度のことである。すなわち、第１金バンプ４を配線基板３に接続する際には、例えば、１２０〜１５０℃で加熱しているのに対して、第２半導体チップ２を圧接注入によって第１半導体チップ１上にフリップチップ接続する際にも、特に加熱することなく常温で行う。
したがって、２段目の半導体チップである第２半導体チップ２の搭載においても、加熱プロセスを用いないで第１半導体チップ１上にフリップチップ接続することができる。
その後、図１８のステップＳ５に示すアンダーフィル充填を行う。ここでは、図２７及び図２８に示すように、第１半導体チップ１と配線基板３の間、第２半導体チップ２（インターポーザ）と配線基板３の間、第１半導体チップ１と第２半導体チップ２の間、及び第２半導体チップ２の周囲にアンダーフィル８（樹脂）を充填する。充填後、アンダーフィル８のベーク処理を行う。
なお、アンダーフィル８のベーク温度は、通常、約１５０℃であるが、樹脂の硬化速度を下げることでベーク温度も１５０℃より下げることができる。したがって、チップ反りが発生しない程度にベーク温度を下げることで、チップスタックの途中段階であってもアンダーフィル８の充填を行うことは可能である。
これにより、第２半導体チップ２（インターポーザ）の迫り出し部２ｅの下側にもアンダーフィル８が充填され、迫り出し部２ｅが樹脂によって支持された状態となる。
なお、アンダーフィル８の充填については、１段目の第１半導体チップ１を搭載した後（図１８のステップＳ３終了後）に第１半導体チップ１に対してアンダーフィル８を充填してもよい。
その後、図１８のステップＳ６に示す３段目チップ搭載を行う。図２９及び図３０に示すように、第２半導体チップ２の裏面２ｂ上に第３半導体チップ１０の主面１０ａを対向させて配置する。すなわち、第２半導体チップ２の裏面２ｂ上において、第３半導体チップ１０の主面１０ａを第２半導体チップ２の裏面２ｂに対向させて配置する。
その後、常温の雰囲気で第２半導体チップ２の裏面側第２孔状電極２ｇに第３半導体チップ１０に接続された第３金バンプ１２を圧接注入して第２半導体チップ２上に第３半導体チップ１０（メモリチップ）を積層する。ここでは、図３０に示すように、常温の雰囲気中で第２半導体チップ２の裏面側第２孔状電極２ｇに第３半導体チップ１０上の第３金バンプ１２を圧接注入（カシメ加工）して埋め込む。
その際、第２半導体チップ２（インターポーザ）及び第３半導体チップ１０（メモリチップ）は、それぞれ第１半導体チップ１（マイコンチップ）から迫り出した迫り出し部２ｅ，１０ｅを有しており、したがって、第２半導体チップ２の迫り出し部２ｅに形成された裏面側第２孔状電極２ｇに第３半導体チップ１０の第３金バンプ１２を圧接注入する。前記圧接注入時には、第２半導体チップ２の迫り出し部２ｅの下側には既にアンダーフィル８が充填され、迫り出し部２ｅが樹脂によって支持された状態となっているため、前記圧接注入を確実に行うことができる。
ここで、第３金バンプ１２は、その直径が裏面側第２孔状電極２ｇの孔径より大きくなるように形成されているため、第３金バンプ１２を裏面側第２孔状電極２ｇに圧接注入（カシメ加工）することができ、これによって第３半導体チップ１０を第２半導体チップ２上に積層することができる。
なお、３段目の半導体チップ（メモリチップ）の搭載工程においても、前記常温は、例えば、第１金バンプ４を配線基板３に対してボンディングした際の温度（１２０〜１５０℃）よりも十分に低い温度であり、別の言い方をすると、意図的に温度は加えていないそのままの温度のことである。すなわち、第１金バンプ４を配線基板３に接続する際には、例えば、１２０〜１５０℃で加熱しているのに対して、第３半導体チップ１０を圧接注入によって第２半導体チップ２上に積層する際にも、特に加熱することなく常温で行う。
したがって、３段目の半導体チップである第３半導体チップ１０の搭載においても、加熱プロセスを用いないで第２半導体チップ２上に積層することができる。
その後、図１８のステップＳ７に示す樹脂封止を行う。ここでは、図３１及び図３２に示すように、配線基板３上で、第１半導体チップ１、第２半導体チップ２、第３半導体チップ１０及び各金バンプを樹脂封止して封止用樹脂から成る封止体７を形成する。
なお、樹脂封止の代わりとしてアンダーフィル８を充填してもよい。
その後、ステップＳ８に示すボール付けを行う。ここでは、図１７に示すように、配線基板３の裏面３ｂに複数の外部端子である半田ボール６を接合する。さらに、ステップＳ９に示す個片化を行ってＳＩＰ（半導体装置）１４の組み立て完了となる。
本実施の形態２の半導体装置の製造方法によれば、配線基板３の複数の電極３ｃ上に、配線基板３を加熱しながら第１金バンプ４を超音波接続し、その後、第１半導体チップ１、第２半導体チップ２及び第３半導体チップ１０それぞれのチップスタックを常温プロセス中で行うことができる。
これにより、１段目の第１半導体チップ１に反りが無い状態で２段目以降の第２半導体チップ２や第３半導体チップ１０を積層することができ、その結果、積層する上段側の半導体チップの各金バンプを下段側の半導体チップの孔状電極に十分に確実に圧接注入することができ、ＳＩＰ（半導体装置）１４の品質や信頼性を向上させることができる。
また、第１金バンプ４を配線基板３の電極３ｃに固定する際、配線基板３を加熱する熱の影響により配線基板３が膨張したとしても、配線基板３の主面３ａ上には、配線基板３の熱膨張係数と異なる半導体チップが配置されていないため、配線基板３に反りが生じない。
また、メモリチップ（第３半導体チップ１０）がマイコンチップ（第１半導体チップ１）より大きなサイズで、迫り出し部１０ｅを有するようなオーバーハング構造であってもマイコンチップとメモリチップの間にインターポーザを介在させ、インターポーザの迫り出し部２ｅの下側にアンダーフィル８を充填させることでインターポーザの迫り出し部２ｅを樹脂によって支持することができる。
これにより、３段目のメモリチップがオーバーハングする構造であっても、３段目のメモリチップを圧接注入によって積層することができる。
また、マイコンチップとメモリチップの間にインターポーザを介在させることにより、マイコンチップとメモリチップの表面電極のピッチを変換することが可能になる。
本実施の形態２の半導体装置の製造方法によって得られるその他の効果については、実施の形態１と同様であるため、その重複説明は省略する。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１，２の各孔状電極は、貫通電極であってもよく、あるいは貫通せずに少なくとも一方の面のみに開口する孔状電極であってもよい。
また、半導体パッケージ９やＳＩＰ１４における半導体チップの積層数は何段であってもよく、また、インターポーザの搭載数についても必要に応じて何枚積層してもよい。
本発明は、複数の半導体チップを積層して成る電子装置の組み立てに好適である。
本発明の実施の形態１の半導体装置の構造の一例を示す断面図である。 図１に示す半導体装置の製造方法の一例を示すプロセスフロー図である。 図１に示す半導体装置の製造方法で用いられる配線基板の構造の一例を示す平面図である。 図３に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１に示す半導体装置の製造方法におけるバンプ搭載状態の構造の一例を示す平面図である。 図５に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１に示す半導体装置の製造方法における１段目チップ搭載時の構造の一例を示す平面図である。 図７に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１に示す半導体装置の製造方法における２段目チップ搭載時の構造の一例を示す平面図である。 図９のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１に示す半導体装置の製造方法におけるアンダーフィル充填後の構造の一例を示す平面図である。 図１１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１に示す半導体装置の製造方法における樹脂封止後の構造の一例を示す平面図である。 図１３のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 本発明の実施の形態１の変形例の半導体装置の要部の構造を示す断面図である。 本発明の実施の形態１の半導体装置の製造方法の変形例を示す断面図である。 本発明の実施の形態２の半導体装置の構造の一例を示す断面図である。 図１７に示す半導体装置の製造方法の一例を示すプロセスフロー図である。 図１７に示す半導体装置の製造方法で用いられる配線基板の構造の一例を示す平面図である。 図１９のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１７に示す半導体装置の製造方法におけるバンプ搭載状態の構造の一例を示す平面図である。 図２１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１７に示す半導体装置の製造方法における１段目チップ搭載時の構造の一例を示す平面図である。 図２３のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１７に示す半導体装置の製造方法における２段目チップ搭載時の構造の一例を示す平面図である。 図２５のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１に示す半導体装置の製造方法におけるアンダーフィル充填後の構造の一例を示す平面図である。 図２７のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１７に示す半導体装置の製造方法における３段目チップ搭載時の構造の一例を示す平面図である。 図２９のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１７に示す半導体装置の製造方法における樹脂封止後の構造の一例を示す平面図である。 図３１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 比較例の半導体装置の製造方法におけるチップ反り構造を示す断面図である。 比較例の半導体装置の製造方法を示す断面図である。 比較例の半導体装置の製造方法を示す断面図である。
符号の説明
１ 第１半導体チップ
１ａ 主面
１ｂ 裏面
１ｃ 主面側孔状電極（主面側第１孔状電極）
１ｄ 裏面側孔状電極（裏面側第１孔状電極）
１ｅ パッド（表面電極）
２ 第２半導体チップ
２ａ 主面
２ｂ 裏面
２ｃ パッド（表面電極）
２ｄ 第２孔状電極
２ｅ 迫り出し部
２ｆ 主面側第２孔状電極
２ｇ 裏面側第２孔状電極
３ 配線基板
３ａ 主面
３ｂ 裏面
３ｃ 電極
３ｄ ソルダレジスト
３ｅ 孔部
４ 第１金バンプ
５ 第２金バンプ
６ 半田ボール
７ 封止体
８ アンダーフィル
９ 半導体パッケージ（半導体装置）
１０ 第３半導体チップ
１０ａ 主面
１０ｂ 裏面
１０ｃ パッド
１０ｄ 第３孔状電極
１０ｅ 迫り出し部
１１ 第４半導体チップ
１１ａ 主面
１１ｂ 裏面
１２ 第３金バンプ
１３ 第４金バンプ
１４ ＳＩＰ（半導体装置）

Claims (13)

  1. （ａ）主面と前記主面に対向する裏面を有し、前記主面に複数の電極が設けられた配線基板を準備する工程と、
    （ｂ）主面と前記主面に対向する裏面を有し、前記主面に開口する主面側第１孔状電極と前記裏面に開口する裏面側第１孔状電極が形成され、前記主面側第１孔状電極と前記裏面側第１孔状電極とが電気的に接続された第１半導体チップを準備する工程と、
    （ｃ）主面と前記主面に対向する裏面を有し、前記主面の表面電極上に配置された第２金バンプを備えた第２半導体チップを準備する工程と、
    （ｄ）前記配線基板を加熱しながら、前記配線基板の複数の電極上に第１金バンプを接続する工程と、
    （ｅ）前記（ｄ）工程の後、前記配線基板の主面と前記第１半導体チップの主面を対向させて配置し、その後、常温で前記第１半導体チップの主面側第１孔状電極に前記配線基板上の第１金バンプを圧接注入して前記第１半導体チップをフリップチップ接続する工程と、
    （ｆ）前記第１半導体チップの裏面上に前記第２半導体チップの主面を対向させて配置し、その後、常温で前記第１半導体チップの裏面側第１孔状電極に前記第２半導体チップの第２金バンプを圧接注入して前記第１半導体チップ上に前記第２半導体チップを積層する工程とを有することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、前記第１半導体チップの主面側第１孔状電極と裏面側第１孔状電極は、一対となって形成されており、両者が平面方向にずれた位置に形成されていることを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、前記第１半導体チップはインターポーザであることを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、前記配線基板上に半導体チップを複数段積層した後に、前記複数段の半導体チップ及び金バンプを樹脂封止する工程を有することを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、前記（ｅ）工程及び（ｆ）工程における温度は、前記（ｄ）工程における温度よりも低いことを特徴とする半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、前記（ｅ）工程及び（ｆ）工程は、温度を加えない状態で行うことを特徴とする半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、前記第１金バンプの直径は前記主面側第１孔状電極の孔径よりも大きく、かつ前記第２金バンプの直径は前記裏面側第１孔状電極の孔径よりも大きいことを特徴とする半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、前記第１及び第２金バンプは、スタッドバンプであることを特徴とする半導体装置の製造方法。
  9. （ａ）主面と前記主面に対向する裏面を有し、前記主面に複数の電極が設けられた配線基板を準備する工程と、
    （ｂ）主面と前記主面に対向する裏面を有し、前記主面に開口する主面側第１孔状電極と前記裏面に開口する裏面側第１孔状電極が形成され、前記主面側第１孔状電極と前記裏面側第１孔状電極とが電気的に接続された第１半導体チップを準備する工程と、
    （ｃ）主面と前記主面に対向する裏面を有し、前記主面の表面電極上に配置された第２金バンプを備えた第２半導体チップを準備する工程と、
    （ｄ）前記第１半導体チップの裏面上に前記第２半導体チップの主面を対向させて配置し、その後、常温で前記第１半導体チップの裏面側第１孔状電極に前記第２半導体チップの第２金バンプを圧接注入して前記第１半導体チップ上に前記第２半導体チップを積層する工程と、
    （ｅ）前記配線基板を加熱しながら、前記配線基板の複数の電極上に第１金バンプを接続する工程と、
    （ｆ）前記（ｅ）工程の後、前記配線基板の主面と前記第１半導体チップの主面を対向させて配置し、その後、常温で前記第１半導体チップの主面側第１孔状電極に前記配線基板上の第１金バンプを圧接注入して前記配線基板上に前記第１及び第２半導体チップを積層する工程とを有することを特徴とする半導体装置の製造方法。
  10. （ａ）主面と前記主面に対向する裏面を有し、前記主面に複数の電極が設けられた配線基板を準備する工程と、
    （ｂ）主面と前記主面に対向する裏面を有し、前記裏面に開口する裏面側第１孔状電極と前記主面の表面電極上に配置された第２金バンプを備え、前記裏面側第１孔状電極と前記第２金バンプとが電気的に接続された第１半導体チップを準備する工程と、
    （ｃ）主面と前記主面に対向する裏面を有し、前記主面に開口する主面側第２孔状電極と前記裏面に開口する裏面側第２孔状電極が形成され、前記主面側第２孔状電極と前記裏面側第２孔状電極とが電気的に接続された第２半導体チップを準備する工程と、
    （ｄ）主面と前記主面に対向する裏面を有し、前記裏面に開口する第３孔状電極と前記主面の表面電極上に配置された第３金バンプを備え、前記第３孔状電極と前記第３金バンプとが電気的に接続された第３半導体チップを準備する工程と、
    （ｅ）前記配線基板を加熱しながら、前記配線基板の複数の電極上に第１金バンプを接続する工程と、
    （ｆ）前記（ｅ）工程の後、常温で前記第１半導体チップの裏面側第１孔状電極に前記配線基板上の第１金バンプを圧接注入して前記第１半導体チップを前記配線基板上でフリップチップ接続する工程と、
    （ｇ）前記第１半導体チップの主面上に前記第２半導体チップの主面を対向させて配置し、その後、常温で前記第１半導体チップの主面上の第２金バンプを前記第２半導体チップの主面側第２孔状電極に圧接注入して前記第１半導体チップ上に前記第２半導体チップを積層する工程と、
    （ｈ）前記第２半導体チップの裏面上に前記第３半導体チップの主面を対向させて配置し、その後、常温で前記第２半導体チップの裏面側第２孔状電極に前記第３半導体チップの第３金バンプを圧接注入して前記第２半導体チップ上に前記第３半導体チップを積層する工程とを有し、
    前記第１半導体チップはマイコンチップであり、前記第２半導体チップはインターポーザであり、前記第３半導体チップはメモリチップであることを特徴とする半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、前記メモリチップは、外部クロック信号の立ち上がりと立ち下がりの両方に同期してデータ転送を行うメモリ回路を有していることを特徴とする半導体装置の製造方法。
  12. 請求項１０記載の半導体装置の製造方法において、前記（ｇ）工程の後に前記配線基板と前記インターポーザの間にアンダーフィルを充填し、前記アンダーフィルを充填した後に前記（ｈ）工程を行うことを特徴とする半導体装置の製造方法。
  13. 請求項１０記載の半導体装置の製造方法において、前記インターポーザ及び前記メモリチップは、前記マイコンチップから迫り出した迫り出し部を有しており、前記インターポーザの迫り出し部に形成された前記裏面側第２孔状電極に前記第３半導体チップの第３金バンプを圧接注入することを特徴とする半導体装置の製造方法。
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