JP2009246313A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】半導体チップが積層されてなる半導体装置の小型化を図る。
【解決手段】マイコンチップ１と第１メモリチップ２と第２メモリチップ３とが積層され、マイコンチップ１の電極パッドのパッドピッチと、前記電極パッドとワイヤ接続する配線基板７の第１リードのリードピッチとが同じであり、マイコンチップ１の前記電極パッドのパッド列に沿って配線基板７の前記第１リードのリード列が形成されていることにより、前記電極パッドと前記第１リードとを接続する第１ワイヤ９ａを短くすることができる。さらに、配線基板７において前記第１リードのリード列の長さを短くすることができ、これにより、配線基板７を小型化してＳＩＰ８の小型化を図る。
【選択図】図２

Description

本発明は、半導体装置及びその製造技術に関し、特に、複数の半導体チップが積層され、かつワイヤボンディングによって組み立てられる半導体装置に関する。

チップ積層型のパッケージにおいて、パッケージ基板のアドレス端子に対応したボンディングリードに接続されるボンディングパッドとデータ端子に対応したボンディングリードに接続されるボンディングパッドとが４つの辺のうちの２つの辺に振り分けて配置された半導体チップとメモリチップとを積層する技術がある（例えば、特許文献１参照）。

また、マルチチップモジュールにおいて、搭載基板の表面上に第１半導体チップを面付けし、この第１半導体チップ上に、周辺部にボンディングパッドが設けられた第１メモリチップと、上記第１メモリチップの表面上に搭載された第１スペーサ上に上記第１メモリチップと同じ記憶容量で同一の回路機能を有する第２メモリチップを搭載する技術がある（例えば、特許文献２参照）。
特開２００４−７１８３８号公報 特開２００６−１５６９０９号公報

半導体装置の高集積化に伴い、前記特許文献１及び２に示すように、メモリ回路を有する半導体チップ（以降、メモリチップともいう）と、このメモリチップを制御し、さらに外部機器との信号の入出力を制御するための演算処理機能を有する半導体チップ（以降、マイコンチップともいう）が共通の配線基板（以降、単に基板ともいう）上に搭載され、これにより、１つの半導体装置でシステムを構築するＳＩＰ（System In Package)と呼ばれる半導体装置が知られている。

複数の半導体チップを有する半導体装置の小型化に着目した場合、それぞれの半導体チップを積層することが有効である。また、半導体装置の低コスト化にも着目した場合、ワイヤボンディングにより複数の半導体チップと配線基板とを電気的に接続することが有効である。ここで、半導体チップのパッドと基板の電極との電気的な接続手段としては、バンプ電極を介して電気的に接続する、所謂、フリップチップ接続方式でも可能である。しかしながら、フリップチップ接続方式の場合、半導体チップのパッドのピッチに合わせて、基板の電極のピッチも形成することが必要であり、狭ピッチで電極を形成するための技術を適用する必要がある。また、バンプ電極と基板の電極との接合性を向上させるために、基板の電極上にめっき層や半田材を形成したり、基板と半導体チップとの間にアンダーフィル樹脂を充填する必要がある。このような理由から、フリップチップ接続方式は、ワイヤボンディング方式に比べ、技術料が高く、製造される半導体装置のコストも増加してしまう。そのため、半導体装置の低コスト化を考慮した場合には、ワイヤボンディング方式を採用することが有効である。

また、上記したように、マイコンチップは、メモリチップと信号の入出力を行うための内部インタフェースと、外部機器との信号の入出力を行うための外部インタフェースを有していることから、マイコンチップの端子（パッド、電極）の数は、メモリチップの端子（パッド、電極）の数よりも多い。ここで、正ボンディング方式（半導体チップのパッドにワイヤの一端部を接続（１ｓｔボンディング）した後に、配線基板の電極にワイヤの他端部を接続（２ｎｄボンディング）する方式）を用いてワイヤボンディングを行う場合、２ｎｄボンディング側となる配線基板の電極上ではキャピラリを滑走させてワイヤを引きちぎることから、隣り合う電極の間隔を広げておく必要がある。この点を考慮すると、マイコンチップとワイヤを介して接続される配線基板の電極の数は、メモリチップとワイヤを介して接続される配線基板の電極の数より多いことから、半導体装置の小型化を考慮した場合、上段側（メモリチップ上）にマイコンチップを搭載することが有効である。

しかしながら、近年では半導体チップの高集積化が進み、半導体チップ（マイコンチップ）の外形寸法が小さくなる傾向である。一方、メモリチップは、大容量化に伴い、外形寸法が大きくなる傾向である。また、半導体装置の高機能化に伴いマイコンチップの端子数はより増加してきたため、マイコンチップを上側に配置してワイヤボンディングした場合、マイコンチップに接続されるワイヤの長さが長くなり、後の封止体を形成する工程において、樹脂の充填圧力によりワイヤが流され、短絡が発生し易くなるという問題が起こる。

これは、下段のメモリチップに接続されるワイヤとの干渉を防ぐために、ワイヤを長く形成する必要性が生じ、その結果、ワイヤループの状態が不安定となり、ワイヤ流れが発生し易くなるというものである。

このワイヤの短絡不良を防止するために、配線基板のボンディングリードのピッチを広げることが考えられるが、ボンディングリードのピッチを広げるとパッケージサイズ（半導体装置の外形寸法）が大きくなってしまい、半導体装置の小型化ができないという問題が起こる。

尚、前記特許文献１及び２のそれぞれには、半導体装置の小型化を実現しながら、ワイヤの短絡不良を抑制するための具体的な手段が記載されていない。

本発明の目的は、半導体装置の小型化を図ることができる技術を提供することにある。

また、本発明の他の目的は、半導体装置におけるワイヤの短絡不良を防止することができる技術を提供することにある。

また、本発明の他の目的は、半導体装置の低コスト化を図ることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。

すなわち、本発明は、複数の第1ボンディングリード及び複数の第2ボンディングリードが形成された表面、及び前記表面と反対側の裏面を有する配線基板と、平面形状が四角形から成り、演算処理機能、及び前記演算処理機能とそれぞれ電気的に接続された複数の第1電極パッドが形成された主面を有し、前記配線基板の前記表面上に搭載されたマイコンチップと、平面形状が四角形から成り、メモリ回路、及び前記メモリ回路とそれぞれ電気的に接続された複数の第２電極パッドが形成された主面を有し、前記マイコンチップの前記主面上に搭載されたメモリチップと、前記マイコンチップの前記複数の第1電極パッドと前記配線基板の前記複数の第1ボンディングリードとをそれぞれ電気的に接続する複数の第1ワイヤと、前記メモリチップの前記複数の第２電極パッドと前記配線基板の前記複数の第２ボンディングリードとをそれぞれ電気的に接続する複数の第２ワイヤと、前記配線基板の前記裏面に設けられた複数の外部端子と、を含み、前記複数の第1ボンディングリードは、前記マイコンチップの各辺に沿って設けられ、前記複数の第２ボンディングリードは、前記複数の第1ボンディングリードの周囲に設けられ、前記複数の第1ボンディングリードのピッチは、前記複数の第２ボンディングリードのピッチよりも小さい。

また、本発明は、表面と裏面を有する配線基板と、前記配線基板の表面上に搭載され、演算処理機能を有したマイコンチップと、前記マイコンチップ上に積層され、メモリ回路を有したメモリチップと、前記マイコンチップの電極パッドと前記配線基板の第１リードとを電気的に接続する第１ワイヤと、前記メモリチップの電極パッドと前記配線基板の前記第１リードの外側に配置された第２リードとを電気的に接続する第２ワイヤと、前記配線基板の前記裏面に設けられた複数の外部端子とを有するものである。さらに、前記配線基板の複数の第１リードのリードピッチは、前記配線基板の複数の第２リードのリードピッチより狭く形成され、前記マイコンチップの複数の電極パッドのパッド列に沿って、前記配線基板の複数の第１リードのリード列が形成されている。

また、本発明は、（ａ）配線基板上にマイコンチップを搭載する工程と、（ｂ）前記マイコンチップの電極パッドのパッド列に沿ってリード列が形成され、さらに前記マイコンチップの複数の電極パッドのパッドピッチと同じピッチでリードピッチが形成された前記配線基板の複数の第１リードに対して、前記マイコンチップの前記電極パッドと前記配線基板の前記第１リードとを超音波を印加しながら第１ワイヤによって接続する工程とを有するものである。さらに、（ｃ）前記（ｂ）工程後、前記マイコンチップの主面上にメモリ回路を有したメモリチップを積層する工程と、（ｄ）前記（ｃ）工程後、前記メモリチップの電極パッドと前記配線基板の前記第１リードの外側に配置された第２リードとを、キャピラリを用いて超音波を印加しながら第２ワイヤによって電気的に接続する工程とを有するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

マイコンチップの電極パッドのパッドピッチと、前記電極パッドと接続する配線基板の第１リードのリードピッチとが同じであり、マイコンチップの電極パッドのパッド列に沿って配線基板の第１リードのリード列が形成されていることにより、前記電極パッドと前記第１リードとを接続するワイヤの長さを短くすることができるとともに、配線基板において第１リードのリード列の長さを短くすることができる。これにより、配線基板の小型化を図ることができるため、半導体装置の小型化を図ることができる。

メモリチップの電極パッドとそれぞれ接続する複数のワイヤを放射状に形成することで、隣接するワイヤ同士の間隔を広げることができ、樹脂モールド時のワイヤ流れによる短絡を防止することができる。

マイコンチップやメモリチップをワイヤボンディングによって配線基板のリードと電気的に接続することにより、半導体装置の低コスト化を図ることができる。

以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態）
図１は本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図、図２は図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３は図１のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図４は図２に示すＣ部の構造の一例を拡大して示す部分拡大断面図、図５は図３に示すＤ部の構造の一例を拡大して示す部分拡大断面図、図６は図１に示す半導体装置の実装面の構造の一例を示す裏面図である。また、図７は図１に示す半導体装置における３つの半導体チップの接続状態の一例を示す回路ブロック図である。さらに、図８は図１に示す半導体装置に搭載された配線基板における銅リードの形成方法の一例であるセミアディティブ工法を示すプロセスフロー図、図９は配線基板における比較例の銅リードの形成方法であるサブトラクティブ工法を示すプロセスフロー図、図１０は本実施の形態の変形例の配線基板における銅リードの形成方法であるセミアディティブ工法を示すプロセスフロー図である。

図１〜図６に示す本実施の形態の半導体装置は、配線基板７上に複数の半導体チップが積層された（積み重ねられた）半導体パッケージであり、本実施の形態では、前記半導体装置の一例として、配線基板７上に１つのマイコンチップ１と２つのスペーサチップと２つのメモリチップが積層されたＳＩＰ８を取り上げて説明する。なお、マイコンチップ１は演算処理機能を有した半導体チップであり、一方、メモリチップは、メモリ回路を有した半導体チップである。

本実施の形態のＳＩＰ８は、配線基板７上にマイコンチップ１が１つ搭載され、さらにこのマイコンチップ１上にスペーサ部材であるスペーサチップが２段積層され、さらにこれらスペーサチップ上に２つのメモリチップが積層されたものであり、チップ５段積層型の半導体パッケージである。

ＳＩＰ８の詳細構成について説明すると、配線基板７は、主面（表面、チップ搭載面）７ａと主面７ａに対向する裏面７ｂを有しており、その主面７ａ上にはマイコンチップ１がフィルム状接着材６（図４及び図５参照）を介してフェイスアップ実装されている。さらに、マイコンチップ１上にスペーサチップ（第１スペーサチップ、第１スペーサ部材）４がフィルム状接着材６を介して積層され、第１スペーサチップ４上にスペーサチップ（第２スペーサチップ、第２スペーサ部材）５がフィルム状接着材６を介して積層されている。また、第２スペーサチップ５上に第１メモリチップ２がフェイスアップ実装でフィルム状接着材６を介して積層され、さらに第１メモリチップ２上に第２メモリチップ３がフェイスアップ実装でフィルム状接着材６を介して積層されている。

また、１段目チップであるマイコンチップ１の主面１ａのパッド（電極パッド）１ｃは、図１６に示すように、配線基板７の主面７ａの電極（ボンディングリード、第１ボンディングリード、第１リード）７ｄと第１ワイヤ９ａによって電気的に接続されている。さらに、図１に示すように４段目チップである第１メモリチップ２の主面２ａの（パッド）電極パッド２ｃは、配線基板７の主面７ａの電極（ボンディングリード、第２ボンディングリード、第２リード）７ｅと第２ワイヤ９ｂによって電気的に接続され、５段目チップである第２メモリチップ３の主面３ａの電極パッド３ｃは、配線基板７の主面７ａの電極（ボンディングリード、第３ボンディングリード）７ｆと第３ワイヤ９ｃによって電気的に接続されている。尚、マイコンチップ１は、メモリチップ２，３と信号の入出力を行うための内部インタフェースと、外部機器との信号の入出力を行うための外部インタフェースを有していることから、マイコンチップ１のパッド１ｃの数は、メモリチップ２，３の数よりも多い。

また、図２及び図３に示すように、配線基板７の主面７ａ上には、マイコンチップ１、第１スペーサチップ４、第２スペーサチップ５、第１メモリチップ２、第２メモリチップ３、複数の第１ワイヤ９ａ、第２ワイヤ９ｂ及び第３ワイヤ９ｃを樹脂封止する封止体１０が形成され、さらに、配線基板７の裏面（実装面）７ｂには、図６に示すように、複数の外部端子である半田ボール１１が格子状に設けられている。

なお、ＳＩＰ８では、コストの低減化のためにスペーサチップを除く全チップが配線基板７に対してワイヤ接続されており、したがって、全チップがフェイスアップ実装（半導体チップの主面を上方に向けた実装、半導体チップの主面が配線基板の主面と同一方向になるよう実装）によって積層されている。さらに、全チップがフェイスアップ実装によって積層されているため、ダイボンディング材の外側へのはみ出しによって下段チップの主面の表面電極が汚れることを防ぐため、全チップがＤＡＦと呼ばれるフィルム状接着材によって接着されている。

また、本実施の形態のＳＩＰ８は、小型化を図るものであるため、半導体チップの端部と配線基板上に設けられた各ボンディングリードとの距離も近くなるため、ダイボンディング材としてペースト状の接着材を用いていると１段目のマイコンチップ１からはみ出たペースト状の接着材が配線基板上の第１ボンディングリード７ｄ（図１２参照）を覆ってしまうという不具合も起こる。さらに、半導体チップの薄型化に伴う抗折強度の問題がある。

そのため、ダイボンディング材のはみ出し及び半導体チップの抗折強度の問題から、ＳＩＰ８では、積層される全ての段の半導体チップに対してダイボンディング材としてＤＡＦを採用している。

すなわち、ＳＩＰ８では、スペーサチップを除く全チップに対して超音波熱圧着方式でワイヤボンディングを行い、かつフィルム状接着材（ＤＡＦ）６によるダイボンディングを採用している。これによって、スペーサチップを除く全チップがそれぞれワイヤによって配線基板７に電気的に接続されている。

ここで、本実施の形態のＳＩＰ８では、４段目チップである第１メモリチップ２は、例えば、外部クロック信号の１周期の間に１回データ転送を行うメモリ回路を備えたＳＤＲ−ＤＲＡＭ（Single Date Rate− Dynamic Random Access Memory)、もしくは、外部クロック信号の立ち上がりと立ち下がりの両方に同期してデータ転送を行うメモリ回路を備えたＤＤＲ−ＤＲＡＭ（Double Date Rate− Dynamic Random Access Memory)である。第１メモリチップ２は、図２３〜図２５に示すように、厚さと交差する平面形状が方形状（四角形）からなり、本実施の形態では、例えば長方形である。また、その主面２ａの４辺のうちの一方の対向する２辺に沿って複数の電極パッド２ｃが設けられており、高速化と大容量化対応により大きな半導体チップとなっている。詳細に説明すると、第１メモリチップ２の電極パッド２ｃは、図２３に示すように、第１メモリチップ２の互いに対向する２つの短辺のそれぞれに沿って設けられている。また、図２４及び図２５に示すように、第１メモリチップは、マイコンチップ１と配線基板７とを電気的に接続する複数のワイヤ9ａを覆うように、スペーサを介してマイコンチップ１上に搭載されている。

また、５段目チップである第２メモリチップ３は、例えば、ＦＬＡＳＨメモリであり、図３０〜図３２に示すように、厚さと交差する平面形状が方形状（四角形）からなり、本実施の形態では、例えば長方形である。また、その主面３ａの４辺のうちの一方の対向する２辺に沿って複数の電極パッド３ｃが設けられており、第１メモリチップ２よりは小さな半導体チップとなっている。詳細に説明すると、第２メモリチップ３の電極パッド３ｃは、図３０に示すように、第２メモリチップ２の互いに対向する２つの短辺のそれぞれに沿って設けられている。

また、１段目チップであるマイコンチップ１は、演算処理機能を有し、かつそれぞれのメモリチップの動作を制御するためにそれぞれのメモリチップと信号の送受信を行うとともに、ＳＩＰ８の外部との信号の送受信も行うものであり、図１２、図１３に示すように、厚さと交差する平面形状が方形状（四角形）からなり、本実施の形態では、例えば正方形である。また、その主面１ａの４辺に沿って複数の電極パッド１ｃが設けられており、多ピン化及び狭ピッチ化された半導体チップである。ただし、マイコンチップ１は、第１メモリチップ２及び第２メモリチップ３の両者よりその外形寸法が小さな半導体チップとなっている。

本実施の形態のＳＩＰ８では、多ピンで、かつ第１メモリチップ２や第２メモリチップ３より小さなマイコンチップ１を１段目に搭載し、さらに図１９に示すようにマイコンチップ１の電極パッド１ｃのパッドピッチと同じピッチで、かつ電極パッド１ｃのパッド列に沿ってこれに略平行に真横近傍に電極パッド１ｃの配列と同じ配列でリード列が形成された配線基板７の複数の第１ボンディングリード７ｄに対してワイヤ接続を行う。このようなワイヤボンディングによって形成されたワイヤを、以降、短平行ワイヤと呼ぶ。

すなわち、短平行ワイヤでは、図１９に示すように、マイコンチップ１の複数の電極パッド１ｃのパッドピッチと、これに対応する配線基板７の複数の第１ボンディングリード７ｄのリードピッチとがほぼ同じであり、かつマイコンチップ１の複数の電極パッド１ｃのパッド列に沿って、配線基板７の複数の第１ボンディングリード７ｄのリード列が電極パッド１ｃのパッド列の真横近傍に平行に形成されている。また、マイコンチップ１の複数の電極パッド１ｃと、これらに対応する配線基板７の複数の第１ボンディングリード７ｄとをそれぞれ電気的に接続する複数のワイヤ９ａは、互いに隣り合うワイヤ同士が、同じ方向に向かって延在している。また、別の表現で説明すれば、マイコンチップ１の各辺のうちの第1辺に沿って設けられた複数のパッド（第1電極パッド）１ｃと、配線基板７の複数の電極（第１ボンディングリード）７ｄのうちのマイコンチップ１の第１辺に沿って設けられた複数の電極（第１ボンディングリード）７ｄとを電気的に接続する複数のワイヤ（第１ワイヤ）９ａのそれぞれは、マイコンチップ１の第１辺と交差する方向（直角を成す方向）に形成されている。

したがって、マイコンチップ１の各電極パッド１ｃとこれに対応する配線基板７の各第１ボンディングリード７ｄとを電気的に接続するそれぞれの第１ワイヤ９ａを略平行に配置できるとともに、各第１ワイヤ９ａを短く形成することができる。

すなわち、短平行ワイヤの技術を採用することで、ワイヤ長を短くできるとともに、配線基板７の複数の第１ボンディングリード７ｄが狭ピッチで、かつマイコンチップ１の真横近傍に敷き詰められて配置されているため、第１ボンディングリード７ｄのリード列に費やす面積を極めて小さな面積とすることができ、これによって、ＳＩＰ８の小型化を図ることができる。

また、短平行ワイヤを実現するため、多ピンのマイコンチップ１に対応して配線基板７の複数の第１ボンディングリード７ｄも狭ピッチで配置されており、したがって、図１２に示すように、第１ボンディングリード７ｄのリードピッチは、配線基板７の第１メモリチップ２用の第２ボンディングリード７ｅのリードピッチや第２メモリチップ３用の第３ボンディングリード７ｆのリードピッチよりも狭い。

なお、本実施の形態のＳＩＰ８では、図１９に示すようにマイコンチップ１の複数の電極パッド１ｃは、多ピンに対応するため、千鳥配置で設けられている。したがって、これらの電極パッド１ｃと第１ワイヤ９ａによって接続される配線基板７の複数の第１ボンディングリード７ｄも千鳥配置で、かつ同じピッチで形成されている。

ここで、配線基板７におけるボンディングリードを狭ピッチで形成可能な工法として、図８に示すセミアディティブ工法が知られている。セミアディティブ工法は、コア材７ｇの表面にマスクとなるビルドアップ層７ｉを所望のパターンで形成し、その後、ビルドアップ層７ｉのパターンが形成されていない箇所に銅めっきを堆積して配線を形成するものであり、配線を銅めっきで形成するため、配線（銅パターン７ｍ）の断面形状が長方形（または正方形）となることで微細配線を形成可能な工法である。

これに対し、図９の比較例に示すようなサブトラクティブ工法が知られている。サブトラクティブ工法では、コア材７ｇの表面に薄膜の銅層を貼り付け、エッチングによって所望の配線を形成するものであり、そのため、配線（銅パターン７ｍ）の断面形状が台形となり、微細配線の形成には向いていない工法である。

ここで、図８に示すセミアディティブ工法と図９に示すサブトラクティブ工法についてそれぞれの製造工程を説明する。

まず、図８に示すセミアディティブ工法では、ステップＳ２１のコア材準備に示すように、コア材７ｇを準備する。コア材７ｇは、例えば、ＢＴレジンからなり、そのヤング率は、例えば、１５〜２０ＧＰａである。

その後、ステップＳ２２に示すマスキングを行う。ここでは、配線パターンが形成される領域を挟むように、マスキングとしてビルドアップ層７ｉを形成する。なお、ビルドアップ層７ｉは、例えば、フィルム状層間絶縁材からなり、そのヤング率は、例えば、３〜４ＧＰａである。ビルドアップ層７ｉをフィルム状層間絶縁材によって形成した場合、配線間の隙間は、約２５μｍであるが、コア材７ｇと同じＢＴレジンで形成すると、配線間の隙間は、４０μｍ以上となる。したがって、より微細な配線を形成するためには、ビルドアップ層７ｉを、フィルム状層間絶縁材から形成することが好ましい。

その後、ステップＳ２３に示す下地銅めっき層形成を行う。ここでは、ビルドアップ層７ｉが形成されていない箇所に下地銅めっき層７ｊを堆積する。その後、ステップＳ２４に示す銅めっき層形成を行う。すなわち、下地銅めっき層７ｊの上に銅めっき層７ｋを形成する。

その後、ステップＳ２５に示すマスク除去を行って下地銅めっき層７ｊと銅めっき層７ｋからなる配線パターン（銅パターン７ｍ）を形成する。

これにより、セミアディティブ工法を用いたことで配線パターンの断面形状を長方形または正方形にすることができ、かつビルドアップ層７ｉにフィルム状層間絶縁材を用いることで、配線の微細化を実現できる。

一方、図９に示す比較例のサブトラクティブ工法では、ステップＳ３１の銅貼付けコア材準備に示すように、薄膜の銅材７ｎが貼付けられたコア材７ｇを準備する。例えば、コア材７ｇは、例えば、ＢＴレジンからなり、そのヤング率は、例えば、１５〜２０ＧＰａである。

その後、ステップＳ３２に示すマスキングを行う。ここでは、形成すべき配線パターン上にマスキングとしてレジスト膜７ｈを形成する。その後、ステップＳ３３に示すエッチングを行う。ここでは、エッチングによって薄膜の銅材７ｎを所望の配線パターンに形成する。エッチング時、レジスト膜７ｈを越えてエッチング液が回り込んで銅材７ｎを削った際に、配線パターンには傾斜面７ｐが形成される。

その後、ステップＳ３４に示すマスク除去を行って薄膜の銅材７ｎによる配線パターン（銅パターン７ｍ）を形成する。サブトラクティブ工法で形成された配線パターン（銅材７ｎ）の断面形状は傾斜面７ｐを備えた台形となるため、配線間の隙間は、約５０μｍ程度であり、したがって、サブトラクティブ工法で配線の微細化を実現させるのは困難である。

したがって、本実施の形態のＳＩＰ８に採用する短平行ワイヤの技術を実現するためには、配線基板７の配線パターンをセミアディティブ工法によって形成することが好ましい。すなわち、短平行ワイヤは、セミアディティブ工法で形成された配線基板７のリードに対してワイヤボンディングするものである。

なお、図１０に示す変形例は、配線基板７が多層基板の場合のセミアディティブ工法による配線パターン（銅リード）の形成方法を示すものである。

まず、ステップＳ４１の１層目銅パターン形成を行う。ここでは、図８に示す配線パターンの形成方法と同様にしてコア材７ｇ上に下地銅めっき層７ｊと銅めっき層７ｋからなる配線パターン（銅パターン７ｍ）を形成する。

その後、ステップＳ４２に示す絶縁層貼付けを行う。ここでは、コア材７ｇと銅パターン７ｍ上に絶縁層７ｑを貼り付ける。なお、絶縁層７ｑとしても、ビルドアップ層７ｉと同様に、フィルム状層間絶縁材を用いることが好ましい。

その後、ステップＳ４３に示すマスキングを行う。ここでは、絶縁層７ｑ上にマスキングとしてビルドアップ層７ｉを形成する。なお、ビルドアップ層７ｉは、例えば、フィルム状層間絶縁材からなり、そのヤング率は、例えば、３〜４ＧＰａである。ビルドアップ層７ｉをフィルム状層間絶縁材によって形成した場合、配線間の隙間は、約２５μｍであるが、コア材７ｇと同じＢＴレジンで形成すると、配線間の隙間は、４０μｍ以上となる。したがって、ビルドアップ層７ｉは、フィルム状層間絶縁材から形成することが好ましい。

その後、ステップＳ４４に示す下地銅めっき層形成を行う。ここでは、ビルドアップ層７ｉが形成されていない箇所に下地銅めっき層７ｊを堆積する。その後、ステップＳ４５に示す銅めっき層形成を行う。すなわち、下地銅めっき層７ｊの上に銅めっき層７ｋを形成する。

その後、ステップＳ４６に示すマスク除去を行って下地銅めっき層７ｊと銅めっき層７ｋからなる２層目の配線パターン（銅パターン７ｍ）を形成する。

これにより、セミアディティブ工法を用いたことで配線パターン（銅リード）の断面形状を長方形または正方形にすることができ、かつビルドアップ層７ｉにフィルム状層間絶縁材を用いることで、多層基板においても配線の微細化を実現できる。

以上のように、本実施の形態のＳＩＰ８では、これに搭載される配線基板７の配線パターン（銅リード）がセミアディティブ工法によって形成されている。

したがって、配線基板７における第１ボンディングリード７ｄ、第２ボンディングリード７ｅ及び第３ボンディングリード７ｆは、銅めっきによって形成されたものである。

次に、本実施の形態のＳＩＰ８の構造の他の特徴について説明する。

ＳＩＰ８において、図２６に示すように、４段目チップである第１メモリチップ２と接続される第２ワイヤ９ｂは、放射状に形成されている。すなわち、配線基板７において第１メモリチップ２と第２ワイヤ９ｂを介して接続される複数の第２ボンディングリード７ｅは、そのリードピッチが、図２３に示すように、第１メモリチップ２の複数の電極パッド２ｃのパッドピッチより広く形成されている。

したがって、第１メモリチップ２の電極パッド２ｃと配線基板７の第２ボンディングリード７ｅとを接続する複数の第２ワイヤ９ｂは、図２６に示すように放射状に形成される。

この場合、配線基板７のマイコンチップ１と接続される複数の第１ボンディングリード７ｄのリードピッチは、配線基板７の第１メモリチップ２と接続される複数の第２ボンディングリード７ｅのリードピッチより狭く形成されている。すなわち、複数の第２ワイヤ９ｂが放射状に形成されるように配線基板７の複数の第２ボンディングリード７ｅが形成されているため、配線基板７の第１メモリチップ２と接続される複数の第２ボンディングリード７ｅのリードピッチの方が、配線基板７のマイコンチップ１と接続される複数の第１ボンディングリード７ｄのリードピッチよりも広く形成されている。

また、図３３に示すように、５段目チップである第２メモリチップ３においては、その複数の電極パッド３ｃのパッドピッチと、配線基板７の複数の第３ボンディングリード７ｆのリードピッチとが同じに形成されており、さらに第２メモリチップ３の複数の電極パッド３ｃのパッド列に沿って、かつこれに略平行に配線基板７の複数の第３ボンディングリード７ｆのリード列が形成されている。

したがって、第２メモリチップ３の電極パッド３ｃと配線基板７の第３ボンディングリード７ｆとを接続する複数の第３ワイヤ９ｃは、それぞれが略平行に形成されている。

なお、第１メモリチップ２及び第２メモリチップ３は、マイコンチップ１に比べて両者ともパッド数が比較的少ないため、相互のワイヤが干渉しないように、相互に向きを９０°変えて（図３３に示すＸ方向とＹ方向）搭載されている。すなわち、第１メモリチップ２及び第２メモリチップ３は、両者とも対向する２辺のみに電極パッド２ｃ，３ｃが形成されているため、両者のワイヤリング方向が略９０°向きが変わるようにダイボンディングされており、これによって、第２ワイヤ９ｂと第３ワイヤ９ｃの干渉を防止することができる。

本実施の形態のＳＩＰ８では、多ピンのマイコンチップ１が第１メモリチップ２や第２メモリチップ３より外形寸法が小さいため、このマイコンチップ１を１段目に搭載し、さらにマイコンチップ１のワイヤボンディングに対して短平行ワイヤの技術を採用している。これにより、マイコンチップ１のワイヤ長を短くできるとともに、配線基板７の複数の第１ボンディングリード７ｄが、マイコンチップ１の真横近傍に狭ピッチで敷き詰められて配置されているため、第１ボンディングリード７ｄのリード列に費やす面積を極めて小さな面積とすることができ、これによって、ＳＩＰ８の小型化を図ることができる。

すなわち、図３３〜図３５に示すように、第１メモリチップ２や第２メモリチップ３より小さなマイコンチップ１を１段目に搭載し、かつ短平行ワイヤを採用することで、面積の最も大きな第１メモリチップ２の下部にマイコンチップ１とそのワイヤ接続を収めているものであり、これによってＳＩＰ８の小型化を図ることができる。さらに、マイコンチップ１の上側でピン数の少ない第１メモリチップ２と第２メモリチップ３を９０゜向きを変えて積層することで相互のメモリチップのワイヤ干渉を防止できるとともに、相互のメモリチップのワイヤ長を短くすることができる。

したがって、ＳＩＰ８では、メモリチップの外形とメモリチップから打つワイヤの長さによってＳＩＰ８本体の大きさが決まる。

また、本実施の形態のＳＩＰ８では、マイコンチップ１の外形寸法は、第１メモリチップ２及び第２メモリチップ３より小さい。したがって、図４及び図５に示すように、第１メモリチップ２及び第２メモリチップ３は、マイコンチップ１上に第１スペーサチップ４及び第２スペーサチップ５を介して積層されている。すなわち、マイコンチップ１上に２段目チップとして第１スペーサチップ４が積層され、さらに第１スペーサチップ４上に３段目チップとして第２スペーサチップ５が積層され、さらに第２スペーサチップ５上に４段目チップとして第１メモリチップ２が積層され、さらに第１メモリチップ２上に５段目チップとして第２メモリチップ３が積層されている。

なお、第１スペーサチップ４は、マイコンチップ１と接続される第１ワイヤ９ａのワイヤループが形成可能なようにワイヤループの高さより厚くなければならない。すなわち、第１ワイヤ９ａがワイヤループを形成可能な程度の隙間を確保できるような厚さを有したスペーサ部材である。

一方、第２スペーサチップ５は、第１メモリチップ２を支えるものである。すなわち、本実施の形態のＳＩＰ８では、第１メモリチップ２はマイコンチップ１より大きいため、第１メモリチップ２の端部には、図４及び図５に示すようにマイコンチップ１や第１スペーサチップ４より水平方向に迫り出した迫り出し部２ｄが形成されている。そして、この迫り出し部２ｄにおいて、第１メモリチップ２の電極パッド２ｃに対してワイヤボンディングが行われる。

その際、ワイヤボンディングは、図２９に示すように、キャピラリ１３を用いた超音波熱圧着方式を採用するため、迫り出し部２ｄの量が大き過ぎるとチップも振動して超音波の伝わりが不十分となり、ボンディング不良を引き起こすことになる。

したがって、第１メモリチップ２の迫り出し部２ｄの量が大きい場合には、第１メモリチップ２と第１スペーサチップ４との間に第２スペーサチップ５を介在させて第２スペーサチップ５によって第１メモリチップ２の迫り出し部２ｄを支持した状態を形成し、この状態で第１メモリチップ２にワイヤボンディングを行うようにする。そのため、介在させる第２スペーサチップ５は、その外形寸法が第１スペーサチップ４よりも大きくなければならない。

なお、第２スペーサチップ５を介在させるか否かの目安の一例としては、図４に示すように、第１メモリチップ２と第１スペーサチップ４における第１メモリチップ２の迫り出し部２ｄの長さ（Ｌ）と第１メモリチップ２の厚さ（Ｔ）との関係で、Ｌ／Ｔ≦８であれば第２スペーサチップ５を介在させなくてもワイヤボンディング可能とされている。

本実施の形態のＳＩＰ８では、第１メモリチップ２の迫り出し部２ｄの量が大きいため、第１メモリチップ２と第１スペーサチップ４の間に、第１スペーサチップ４より大きな第２スペーサチップ５を介在させている。

なお、第１スペーサチップ４や第２スペーサチップ５等のスペーサ部材は、下段側の半導体チップのワイヤリング用の高さを確保するためのスペーサ機能や、上段側の半導体チップの迫り出し部を支持する機能を有していればよく、配線基板７とワイヤ接続による電気的接続を行う必要もないため、表面電極（電極パッド）も形成されていない。ただし、スペーサチップとして、半導体集積回路等の回路や表面電極が形成されている半導体チップを使用してもよい。

次に、ＳＩＰ８を構成する各部材について、それらを形成する主材料について説明すると、各半導体チップ（マイコンチップ１、第１メモリチップ２、第２メモリチップ３）は、例えば、シリコンによって形成され、各半導体チップには様々な集積回路または回路が形成されている。また、第１スペーサチップ４及び第２スペーサチップ５等のスペーサ部材も、例えば、シリコンから成る。

また、第１ワイヤ９ａ、第２ワイヤ９ｂ及び第３ワイヤ９ｃ等のワイヤは、例えば、金線である。さらに、封止体１０は、例えば、熱硬化性のエポキシ樹脂等によって形成されている。

なお、配線基板７には、その主面７ａ上に、図１６に示すように複数のボンディングリード７ｃが形成され、これらボンディングリード７ｃが、基板内の図示しないスルーホール配線や内部配線等を介して対応する裏面７ｂ側のランドに電気的に接続され、かつＳＩＰ８の外部端子である半田ボール１１に接続されている。

次に、図７を用いてＳＩＰ８における回路動作について説明する。ここでは、本実施の形態に即し、メモリチップとして、ＤＤＲ−ＤＲＡＭが形成された第１メモリチップ２と、ＦＬＡＳＨメモリが形成された第２メモリチップ３と、これらの動作を制御するマイコンチップ１を有する場合について説明するが、メモリチップの数や種類については、この例に限られるものではない。

マイコンチップ１の主な役割の一つとして、システムの外部に設けられた外部ＬＳＩとシステムの内部に設けられた第１メモリチップ２と第２メモリチップ３との間を仲介してデータの入出力を行うために、外部インターフェース用の論理アドレス（外部アドレス）をＤＤＲ−ＤＲＡＭまたはＦＬＡＳＨメモリの物理アドレスに変換する作業がある。そのため、マイコンチップ（ＡＳＩＣ）１は、ＤＤＲ−ＤＲＡＭ用のインターフェース、およびＦＬＡＳＨメモリ用のインターフェースを備えている。

また、マイコンチップ１がこのような役割を担う場合、マイコンチップ１には、第１メモリチップ２および第２メモリチップ３の間のインターフェースに必要なピン数以外に、外部インターフェースを構成する電極パッド（ピン）が必要になる。従って、マイコンチップ１は、外部インターフェースに必要なピン数の分、第１メモリチップ２および第２メモリチップ３に比較して電極パッド（ピン）１ｃの数が多くなる。

外部インターフェースを介して出力されたデータは、外部ＬＳＩを介してさまざまな情報に変換され、ネットーワーク機器やヒューマンインターフェース機器などに出力される。

一方、第１メモリチップ２は、外部ＬＳＩとのデータ入出力を、マイコンチップ１を介して行うため、マイコンチップ１とのインターフェースを備えているが、これ以外に、クロック（ＣＫ）端子や、このクロック端子の有効、又は無効を制御するクロック・イネーブル端子を有している。このＣＫ端子に電流を印加し、クロックの立ち上がりエッジ（又は立下りエッジ）に同期してデータの送信（または受信）を行う。

また、第２メモリチップ３は、マイコンチップ１とのインターフェース以外に、チップセレクト端子（ＣＥ）を備えている。このチップセレクト端子を有効、または無効にすることでＦＬＡＳＨメモリへのデータの書き込み、または読み出しを可能としている。さらに、特定のアドレスを検出するために、パワーオンリセット用の端子（ＰＲＥ）を備えている。

次に、本実施の形態のＳＩＰ８の組み立て手順を図１１に示すフロー図を用いて説明する。図１１は図１の半導体装置の製造方法の一例を示すプロセスフロー図、図１２は図１１に示す製造方法における１段目チップのダイボンディング状態の一例を示す平面図、図１３は図１２のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１４は図１１に示す製造方法における２段目チップのダイボンディング状態の一例を示す平面図、図１５は図１４のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。また、図１６は図１１に示す製造方法における１段目チップのワイヤボンディング状態の一例を示す平面図、図１７は図１６のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１８は図１６のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図１９は図１６に示すＥ部の構造の一例を拡大して示す部分拡大平面図、図２０は図１１に示す製造方法における３段目チップのダイボンディング状態の一例を示す平面図である。さらに、図２１は図２０のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２２は図２０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図２３は図１１に示す製造方法における４段目チップのダイボンディング状態の一例を示す平面図、図２４は図２３のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２５は図２４のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。

また、図２６は図１１に示す製造方法における４段目チップのワイヤボンディング状態の一例を示す平面図、図２７は図２６のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２８は図２６のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図２９は図２７に示す４段目チップのワイヤボンディング方法の一例を示す拡大部分断面図、図３０は図１１に示す製造方法における５段目チップのダイボンディング状態の一例を示す平面図である。また、図３１は図３０のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３２は図３０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図３３は図１１に示す製造方法における５段目チップのワイヤボンディング状態の一例を示す平面図、図３４は図３３のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３５は図３３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。さらに、図３６は図１１に示す製造方法における樹脂封止後の構造の一例を封止体を透過して示す平面図、図３７は図３６のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３８は図３６のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図３９は図１１に示す製造方法における個片化後の構造の一例を示す断面図である。

まず、ステップＳ１に示す１段目ダイボンディングを行う。ここでは、図１２及び図１３に示すように、配線基板７の主面７ａ上に図５に示すフィルム状接着材６を介して演算処理機能を有した１段目チップであるマイコンチップ１を実装（マウント）する。その際、予め裏面１ｂにフィルム状接着材６が貼り付けられたマイコンチップ１を、その主面１ａを上方に向けてフェイスアップ実装でマウントする。

その後、ステップＳ２に示す２段目ダイボンディングを行う。ここでは、図１４及び図１５に示すように、マイコンチップ１の主面１ａ上に図５に示すフィルム状接着材６を介して２段目チップである第１スペーサチップ４を実装する。その際、予めフィルム状接着材６が貼り付けられた第１スペーサチップ４を実装する。なお、第１スペーサチップ４は、マイコンチップ１に接続する第１ワイヤ９ａをワイヤボンディングする際のワイヤループ形成に必要な高さ方向のスペースを確保するためのスペーサ部材である。

その後、ステップＳ３に示す１段目ワイヤボンディングを行う。すなわち、ＳＩＰ８の組み立てでは、まず、１段目のマイコンチップ１と２段目の第１スペーサチップ４のマウントを行い、その後、３段目の第２スペーサチップ５のマウントを行う前に、１段目のマイコンチップ１のワイヤボンディングを行う。

つまり、３段目の第２スペーサチップ５のマウントを行ってしまうと、第２スペーサチップ５には２段目の第１スペーサチップ４より迫り出してオーバーハングしている箇所（迫り出し部５ａ）があり、この迫り出し部５ａが１段目のマイコンチップ１の電極パッド１ｃ上を覆うため、マイコンチップ１のワイヤボンディングができなくなってしまう。

したがって、ＳＩＰ８の組み立てでは、１段目のマイコンチップ１と２段目の第１スペーサチップ４のマウントを行い、その後、３段目の第２スペーサチップ５のマウントを行う前に、１段目のマイコンチップ１のワイヤボンディングを行い、それから３段目の第２スペーサチップ５のマウントを行う。

なお、ステップＳ３の１段目ワイヤボンディングでは、図１６〜図１９に示すように、マイコンチップ１の複数の電極パッド１ｃのパッド列に沿ってリード列が形成され、さらにマイコンチップ１の複数の電極パッド１ｃのパッドピッチと同じピッチでリードピッチが形成された配線基板７の複数の第１ボンディングリード７ｄに対して、マイコンチップ１の電極パッド１ｃと配線基板７の第１ボンディングリード７ｄとを電気的に接続する。その際、図２９に示すキャピラリ１３を用いて超音波を印加しながら第１ワイヤ９ａ（例えば、金線）によってマイコンチップ１の電極パッド１ｃと配線基板７の第１ボンディングリード７ｄとを電気的に接続する。ここで、ＳＩＰ８の組み立てで行われるワイヤボンディングは、全て超音波熱圧着方式のワイヤボンディングである。

また、本実施の形態のＳＩＰ８の組み立てでは、１段目チップであるマイコンチップ１のワイヤボンディングにおいて、図１９に示すように、チップ４辺全てに対して短平行ワイヤの技術を採用してワイヤボンディングを行う。

なお、マイコンチップ１は、多ピン化対応のため、その複数の電極パッド１ｃは、千鳥配置で設けられており、また、短平行ワイヤを採用するため、千鳥配置の電極パッド１ｃに対応する配線基板７の複数の第１ボンディングリード７ｄも電極パッド１ｃのパッドピッチと同様のリードピッチで、かつパッド列に沿って千鳥配置で設けられている。これにより、マイコンチップ１のワイヤボンディングにおいて短平行ワイヤの技術を採用することができる。

その後、ステップＳ４に示す３段目ダイボンディングを行う。ここでは、図２０〜図２２に示すように、第１スペーサチップ４上に図５に示すフィルム状接着材６を介して３段目チップである第２スペーサチップ５を実装する。その際、予めフィルム状接着材６が貼り付けられた第２スペーサチップ５を実装する。なお、第２スペーサチップ５は、４段目チップである第１メモリチップ２をワイヤボンディングする際の迫り出し部２ｄをその下部で支えるためのスペーサ部材である。

その後、ステップＳ５に示す４段目ダイボンディングを行う。ここでは、図２３〜図２５に示すように、第２スペーサチップ５上に図５に示すフィルム状接着材６を介してメモリ回路を有した４段目チップである第１メモリチップ２を実装する。その際、予め裏面２ｂにフィルム状接着材６が貼り付けられた第１メモリチップ２を、その主面２ａを上方に向けてフェイスアップ実装でマウントする。

その後、ステップＳ６に示す４段目ワイヤボンディングを行う。ここでは、図２６〜図２８に示すように、第１メモリチップ２の電極パッド２ｃとこれに対応する配線基板７の第２ボンディングリード７ｅとをそれぞれ第２ワイヤ９ｂで電気的に接続する。

その際、第１メモリチップ２の電極パッド２ｃと配線基板７の第１ボンディングリード７ｄの外側に配置された第２ボンディングリード７ｅとを、キャピラリ１３を用いて超音波を印加しながら第２ワイヤ９ｂによって電気的に接続する。

さらに、ワイヤボンディング時には、図２９に示すように、配線基板７をボンディング用のステージ１２上に載置し、第１メモリチップ２の迫り出し部２ｄをその下部において第２スペーサチップ５の迫り出し部５ａで支持した状態で、第１メモリチップ２の迫り出し部２ｄに形成された電極パッド２ｃに第２ワイヤ９ｂを接続してワイヤボンディングを行う。

その後、ステップＳ７に示す５段目ダイボンディングを行う。ここでは、図３０〜図３２に示すように、第１メモリチップ２の主面２ａ上に図５に示すフィルム状接着材６を介してメモリ回路を有した５段目チップである第２メモリチップ３を実装する。その際、予め裏面３ｂにフィルム状接着材６が貼り付けられた第２メモリチップ３を、その主面３ａを上方に向けてフェイスアップ実装でマウントする。

さらに、５段目チップである第２メモリチップ３の電極パッド３ｃの配列方向が、４段目チップである第１メモリチップ２の電極パッド２ｃの配列方向と略９０°交差するように実装する。

その後、ステップＳ８に示す５段目ワイヤボンディングを行う。ここでは、図３３〜図３５に示すように、第２メモリチップ３の電極パッド３ｃとこれに対応する配線基板７の第３ボンディングリード７ｆとをそれぞれ第３ワイヤ９ｃで電気的に接続する。なお、本実施の形態のＳＩＰ８では、第２メモリチップ３のワイヤボンディングにおいても、短平行ワイヤの技術を採用してワイヤボンディングを行っているが、第２メモリチップ３のワイヤボンディングにおいては、必ずしも短平行ワイヤの技術は採用せずに、複数の第３ワイヤ９ｃが放射状に形成されるように第３ボンディングリード７ｆを配置してワイヤボンディングを行ってもよい。

その後、ステップＳ９に示す樹脂封止（樹脂モールド）を行う。ここでは、図３６〜図３８に示すように、配線基板７上のマイコンチップ１、第１メモリチップ２、第２メモリチップ３や複数の第１ワイヤ９ａ、第２ワイヤ９ｂ及び第３ワイヤ９ｃを、例えば、熱硬化性のエポキシ樹脂等で樹脂封止して封止体１０を形成する。その際、図示しない樹脂成形金型内にワイヤボンディング済みの配線基板７を配置し、前記熱硬化性のエポキシ樹脂等の封止用樹脂を樹脂成形金型内に充填して封止体１０を形成する。

その後、ステップＳ１０に示すボール付けを行う。ここでは、図３９に示すように、配線基板７の裏面７ｂに外部端子となる複数の半田ボール１１を接合する。その際、配線基板７の裏面７ｂにおいて、図６に示すように複数の半田ボール１１を格子状に配列させて接合する。

その後、ステップＳ１１に示す個片化を行って本実施の形態のＳＩＰ８の組み立てを完了する。

本実施の形態の半導体装置（ＳＩＰ８）及びその製造方法によれば、マイコンチップ１の電極パッド１ｃのパッドピッチと、この電極パッド１ｃとワイヤ接続する配線基板７の第１ボンディングリード７ｄのリードピッチとが同じであり、マイコンチップ１の電極パッド１ｃのパッド列に沿って配線基板７の第１ボンディングリード７ｄのリード列が形成されていることにより、電極パッド１ｃと第１ボンディングリード７ｄとを接続する第１ワイヤ９ａの長さを短くすることができる。さらに、配線基板７において複数の第１ボンディングリード７ｄからなるリード列の長さを短くすることができる。

したがって、配線基板７における第１ボンディングリード７ｄのリード列を短くすることができるため、配線基板７の小型化を図ることができる。

その結果、ＳＩＰ８（半導体装置）の小型化を図ることができる。

すなわち、本実施の形態のＳＩＰ８では、多ピンのマイコンチップ１を敢えて１段目に搭載し、このマイコンチップ１に対して短平行ワイヤの技術を採用することで、マイコンチップ１と接続する第１ワイヤ９ａのワイヤ長を短くすることができる。

また、マイコンチップ１の上に積層する第１メモリチップ２や第２メモリチップ３は、マイコンチップ１に比べてピン数が少ないため、ワイヤショートを引き起こさない程度の広いリードピッチで第２ボンディングリード７ｅや第３ボンディングリード７ｆを配置することができる。つまり、本実施の形態のＳＩＰ８は、１段目に搭載した多ピンのマイコンチップ１のワイヤ長を短くすることができ、かつマイコンチップ１のワイヤが接続するリードのリード列の長さを短くすることができる。これにより、マイコンチップ１に係る面積は比較的小さい面積とすることができ、したがって、メモリチップの外形寸法と、メモリチップに接続されるワイヤの長さによってＳＩＰ８の大きさが決まる。

また、マイコンチップ１上に積層される第１メモリチップ２や第２メモリチップ３等のメモリチップの電極パッドにそれぞれ接続する複数のワイヤを放射状に形成することで、隣接するワイヤ同士の間隔を広げることができる。これにより、ＳＩＰ８の組み立ての樹脂封止工程において、樹脂モールド時の樹脂抵抗によって発生するワイヤ流れによる短絡を防止することができる。

なお、第１メモリチップ２や第２メモリチップ３等のメモリチップの電極パッドにそれぞれ接続する複数のワイヤを放射状に形成することで、このワイヤと接続する配線基板７のボンディングリード７ｃにおいては、リードピッチを広げることができるため、配線基板７上の配線の引き回しを容易にすることができる。

また、マイコンチップ１上に積層される第１メモリチップ２や第２メモリチップ３等のメモリチップの電極パッドにそれぞれ接続する複数のワイヤについても短平行ワイヤの技術を採用することで、更にＳＩＰ８の小型化を図ることができる。

また、マイコンチップ１の複数の電極パッド１ｃが千鳥配置で形成されていることにより、短平行ワイヤを採用するための配線基板７側の第１ボンディングリード７ｄの配置も千鳥配置となり、多ピン化に対応させることができる。

また、マイコンチップ１や第１メモリチップ２及び第２メモリチップ３等のメモリチップと、配線基板との電気的接続にワイヤボンディングを採用することにより、半導体装置（ＳＩＰ８）の低コスト化を図ることができる。

また、ＳＩＰ８において、第１メモリチップ２の下段に２つ目のスペーサ部材である第２スペーサチップ５を配置したことで、ＳＩＰ８の組み立てのワイヤボンディング工程において、第１メモリチップ２の迫り出し部２ｄの下部を第２スペーサチップ５で支持してワイヤボンディングすることができる。その結果、超音波熱圧着方式で超音波を印加しながらワイヤボンディングを行う際に、ワイヤ接合部に超音波を確実に印加することができ、ワイヤ接続不良の発生を低減することができる。

次に、図４０〜図４４に示す本実施の形態の変形例について説明する。図４０は本発明の実施の形態の第１変形例の半導体装置の構造を示すＸ方向の断面図、図４１は本発明の実施の形態の第１変形例の半導体装置の構造を示すＹ方向の断面図である。また、図４２は本発明の実施の形態の第２変形例の半導体装置の構造を封止体を透過して示す平面図、図４３は図４２のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図４４は図４２のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。

図４０及び図４１に示す第１変形例のＳＩＰ１４は、スペーサ部材を１枚のみ介在させたものであり、それ以外の構造はＳＩＰ８と同様のものである。すなわち、ＳＩＰ１４の構造は、配線基板７に１段目チップとしてマイコンチップ１が搭載され、さらにマイコンチップ１上にスペーサ部材として第１スペーサチップ４が積層され、また第１スペーサチップ４上に第１メモリチップ２、さらに第１メモリチップ２上に第２メモリチップ３がそれぞれ積層されている。

ＳＩＰ１４は、スペーサ部材（第１スペーサチップ４）を１枚のみ介在させたものであり、それ以外の構造はＳＩＰ８と同様である。すなわち、１段目チップとして配線基板７上にマイコンチップ１を搭載し、その上に第１スペーサチップ４を積層し、また第１スペーサチップ４上に第１メモリチップ２を積層し、さらに第１メモリチップ２上に第２メモリチップ３を積層した４層構造の半導体装置である。第１メモリチップ２の迫り出し部２ｄの迫り出し量が小さい場合には、迫り出し部２ｄの下部にスペーサ部材を介在させなくてもよく、したがって、スペーサ部材としては、１段目チップであるマイコンチップ１と３段目チップである第１メモリチップ２との間に１枚のスペーサ部材（第１スペーサチップ４）のみを介在させている。

このように介在させるスペーサ部材を１枚のみとすることで、ＳＩＰ１４のパッケージ高さを低減することができる。

また、図４２〜図４４に示す第２変形例のＳＩＰ１５は、マイコンチップ１が第１メモリチップ２より大きく、かつメモリチップが１枚（第１メモリチップ２）のみ積層された構造のものである。すなわち、マイコンチップ１の外形寸法が第１メモリチップ２の外形寸法より大きく、かつ積層されるメモリチップが１枚（第１メモリチップ２）のみの場合である。

ＳＩＰ１５においても、マイコンチップ１は、短平行ワイヤの技術によって配線基板７と電気的に接続されており、上段側の第１メモリチップ２の第２ワイヤ９ｂは、図４４に示すようにマイコンチップ１の第１ワイヤ９ａを飛び越えるようにしてワイヤリングされている。

ＳＩＰ１５の構造によれば、マイコンチップ１が短平行ワイヤの技術でワイヤ接続されているため、マイコンチップ１のワイヤ長を短くすることができ、したがって、第１メモリチップ２の第２ワイヤ９ｂは、単にマイコンチップ１の第１ワイヤ９ａを飛び越えてその外側に打つだけとなり、マイコンチップ１の外形寸法が大きくなってもパッケージサイズが大きくなることを抑制することができる。

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、前記実施の形態では、配線基板７の配線をセミアディティブ工法で形成する場合を説明したが、配線基板７の配線を領域ごとにセミアディティブ工法またはサブトラクティブ工法の何れかに切り分けて配線基板７の配線を形成してもよい。

例えば、１枚の配線基板７において、短平行ワイヤを採用するために狭ピッチが必要とされるマイコンチップ用のリードをセミアディティブ工法で形成し、メモリチップ用のリードをサブトラクティブ工法で形成してもよい。これにより、全ての配線をセミアディティブ工法で形成する場合に比較して配線基板７を安価に形成することができる。

本発明は、複数の半導体チップを有する電子装置及びその製造技術に好適である。

本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図２に示すＣ部の構造の一例を拡大して示す部分拡大断面図である。 図３に示すＤ部の構造の一例を拡大して示す部分拡大断面図である。 図１に示す半導体装置の実装面の構造の一例を示す裏面図である。 図１に示す半導体装置における３つの半導体チップの接続状態の一例を示す回路ブロック図である。 図１に示す半導体装置に搭載された配線基板における銅リードの形成方法の一例であるセミアディティブ工法を示すプロセスフロー図である。 配線基板における比較例の銅リードの形成方法であるサブトラクティブ工法を示すプロセスフロー図である。 本実施の形態の変形例の配線基板における銅リードの形成方法であるセミアディティブ工法を示すプロセスフロー図である。 図１の半導体装置の製造方法の一例を示すプロセスフロー図である。 図１１に示す製造方法における１段目チップのダイボンディング状態の一例を示す平面図である。 図１２のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１１に示す製造方法における２段目チップのダイボンディング状態の一例を示す平面図である。 図１４のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１１に示す製造方法における１段目チップのワイヤボンディング状態の一例を示す平面図である。 図１６のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１６のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図１６に示すＥ部の構造の一例を拡大して示す部分拡大平面図である。 図１１に示す製造方法における３段目チップのダイボンディング状態の一例を示す平面図である。 図２０のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図２０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図１１に示す製造方法における４段目チップのダイボンディング状態の一例を示す平面図である。 図２３のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図２４のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図１１に示す製造方法における４段目チップのワイヤボンディング状態の一例を示す平面図である。 図２６のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図２６のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図２７に示す４段目チップのワイヤボンディング方法の一例を示す拡大部分断面図である。 図１１に示す製造方法における５段目チップのダイボンディング状態の一例を示す平面図である。 図３０のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図３０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図１１に示す製造方法における５段目チップのワイヤボンディング状態の一例を示す平面図である。 図３３のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図３３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図１１に示す製造方法における樹脂封止後の構造の一例を封止体を透過して示す平面図である。 図３６のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図３６のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図１１に示す製造方法における個片化後の構造の一例を示す断面図である。 本発明の実施の形態の第１変形例の半導体装置の構造を示すＸ方向の断面図である。 本発明の実施の形態の第１変形例の半導体装置の構造を示すＹ方向の断面図である。 本発明の実施の形態の第２変形例の半導体装置の構造を封止体を透過して示す平面図である。 図４２のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図４２のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。

符号の説明

１ マイコンチップ
１ａ 主面
１ｂ 裏面
１ｃ パッド（電極パッド、第１電極パッド）
２ 第１メモリチップ
２ａ 主面
２ｂ 裏面
２ｃ パッド（電極パッド、第２電極バッド）
２ｄ 迫り出し部
３ 第２メモリチップ
３ａ 主面
３ｂ 裏面
３ｃ パッド（電極パッド）
４ スペーサチップ（第１スペーサチップ、第１スペーサ部材）
５ スペーサチップ（第２スペーサチップ、第２スペーサ部材）
５ａ 迫り出し部
６ フィルム状接着材
７ 配線基板
７ａ 表面（主面）
７ｂ 裏面
７ｃ ボンディングリード
７ｄ ボンディングリード（第１ボンディングリード、第１リード）
７ｅ ボンディングリード（第２ボンディングリード、第２リード）
７ｆ ボンディングリード（第３ボンディングリード）
７ｇ コア材
７ｈ レジスト膜
７ｉ ビルドアップ層
７ｊ 下地銅めっき層
７ｋ 銅めっき層
７ｍ 銅パターン
７ｎ 銅材
７ｐ 傾斜面
７ｑ 絶縁層
８ ＳＩＰ（半導体装置）
９ａ 第１ワイヤ
９ｂ 第２ワイヤ
９ｃ 第３ワイヤ
１０ 封止体
１１ 半田ボール（外部端子）
１２ ステージ
１３ キャピラリ
１４ ＳＩＰ（半導体装置）
１５ ＳＩＰ（半導体装置）

Claims (15)

1. 複数の第1ボンディングリード及び複数の第2ボンディングリードが形成された表面、及び前記表面と反対側の裏面を有する配線基板と、
   平面形状が四角形から成り、演算処理機能、及び前記演算処理機能とそれぞれ電気的に接続された複数の第1電極パッドが形成された主面を有し、前記配線基板の前記表面上に搭載されたマイコンチップと、
   平面形状が四角形から成り、メモリ回路、及び前記メモリ回路とそれぞれ電気的に接続された複数の第２電極パッドが形成された主面を有し、前記マイコンチップの前記主面上に搭載されたメモリチップと、
   前記マイコンチップの前記複数の第1電極パッドと前記配線基板の前記複数の第1ボンディングリードとをそれぞれ電気的に接続する複数の第1ワイヤと、
   前記メモリチップの前記複数の第２電極パッドと前記配線基板の前記複数の第２ボンディングリードとをそれぞれ電気的に接続する複数の第２ワイヤと、
   前記配線基板の前記裏面に設けられた複数の外部端子と、
   を含み、
   前記複数の第1ボンディングリードは、前記マイコンチップの各辺に沿って設けられ、
   前記複数の第２ボンディングリードは、前記複数の第1ボンディングリードの周囲に設けられ、
   前記複数の第1ボンディングリードのピッチは、前記複数の第２ボンディングリードのピッチよりも小さいことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、前記マイコンチップの前記複数の第1電極パッドは、前記マイコンチップの各辺に沿って設けられており、
   前記マイコンチップの前記各辺のうちの第1辺に沿って設けられた複数の第1電極パッドと、前記配線基板の前記複数の第１ボンディングリードのうちの前記マイコンチップの前記第１辺に沿って設けられた複数の第１ボンディングリードとを電気的に接続する複数の第１ワイヤのそれぞれは、前記マイコンチップの前記第１辺と交差する方向に形成されていることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、前記マイコンチップの前記複数の第1電極パッドは、前記マイコンチップの各辺に沿って設けられており、
   前記複数の第1ボンディングリードのピッチは、前記マイコンチップの前記複数の第1電極パッドのピッチと同じであることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、前記マイコンチップの外形寸法は前記メモリチップの外形寸法より小さく形成されており、前記メモリチップは、前記マイコンチップ上に第１スペーサ部材を介して積層されていることを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、前記メモリチップは、前記第１スペーサ部材上に前記第１スペーサ部材より外形寸法が大きな第２スペーサ部材を介して積層されていることを特徴とする半導体装置。
6. 請求項４記載の半導体装置において、前記メモリチップと接続される前記第２ワイヤは、放射状に形成されていることを特徴とする半導体装置。
7. 請求項４記載の半導体装置において、前記メモリチップの前記複数の第２電極パッドのパッドピッチと、前記配線基板の前記複数の第２ボンディングリードのリードピッチとが同じであり、前記メモリチップの前記複数の第２電極パッドのパッド列に沿って、前記配線基板の前記複数の第２ボンディングリードのリード列が形成されていることを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、前記マイコンチップの外形寸法は前記メモリチップの外形寸法より大きいことを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、前記マイコンチップの前記複数の第１電極パッドは、千鳥配置で設けられていることを特徴とする半導体装置。
10. 請求項１記載の半導体装置において、前記配線基板の前記第１ボンディングリード及び第２ボンディングリードは、銅めっきによって形成されていることを特徴とする半導体装置。
11. 請求項１記載の半導体装置において、前記マイコンチップの前記複数の第１電極パッドのパッド列と、前記配線基板の前記複数の第１ボンディングリードのリード列とが平行に形成されていることを特徴とする半導体装置。
12. 表面と前記表面に対向する裏面を有する配線基板と、
    前記配線基板の表面上に搭載され、演算処理機能を有したマイコンチップと、
    前記マイコンチップ上に積層され、メモリ回路を有したメモリチップと、
    前記マイコンチップの電極パッドと前記配線基板の第１リードとを電気的に接続する第１ワイヤと、
    前記メモリチップの電極パッドと前記配線基板の前記第１リードの外側に配置された第２リードとを電気的に接続する第２ワイヤと、
    前記配線基板の前記裏面に設けられた複数の外部端子とを有し、
    前記配線基板の複数の第１リードのリードピッチは、前記配線基板の複数の第２リードのリードピッチより狭く形成され、
    前記マイコンチップの複数の電極パッドのパッド列に沿って、前記配線基板の複数の第１リードのリード列が形成されていることを特徴とする半導体装置。
13. （ａ）配線基板の表面上に演算処理機能を有したマイコンチップを搭載する工程と、
    （ｂ）前記マイコンチップの複数の電極パッドのパッド列に沿ってリード列が形成され、さらに前記マイコンチップの前記複数の電極パッドのパッドピッチと同じピッチでリードピッチが形成された前記配線基板の複数の第１リードに対して、前記マイコンチップの前記電極パッドと前記配線基板の前記第１リードとを、キャピラリを用いて超音波を印加しながら第１ワイヤによって電気的に接続する工程と、
    （ｃ）前記（ｂ）工程後、前記マイコンチップの主面上にメモリ回路を有したメモリチップを積層する工程と、
    （ｄ）前記（ｃ）工程後、前記メモリチップの電極パッドと前記配線基板の前記第１リードの外側に配置された第２リードとを、キャピラリを用いて超音波を印加しながら第２ワイヤによって電気的に接続する工程と、
    を有することを特徴とする半導体装置の製造方法。
14. 請求項１３記載の半導体装置の製造方法において、前記メモリチップは、前記マイコンチップから突出する迫り出し部を有しており、前記（ｄ）工程において、前記メモリチップの前記迫り出し部に形成された前記電極パッドに前記第２ワイヤを接続することを特徴とする半導体装置の製造方法。
15. 請求項１３記載の半導体装置の製造方法において、前記（ｄ）工程の後、前記マイコンチップ、前記メモリチップ、前記第１ワイヤ及び前記第２ワイヤを樹脂封止する樹脂モールド工程を有することを特徴とする半導体装置の製造方法。

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