JP2013055082A - 半導体パッケージ - Google Patents

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Abstract

【課題】系統毎の配線長の違いを抑制し、高速動作を実現できる半導体パッケージを提供すること。
【解決手段】第１主面と、第１主面に対向した第２主面とを有する矩形の基板と、第１主面上に実装される第１の半導体チップと、第１の半導体チップ上に積層される１以上の第２の半導体チップと、１以上の第２の半導体チップ上に積層される１以上の第３の半導体チップと、を備え、基板は、第１主面上の第１の辺側に、１以上の第２の半導体チップの電極と接続される第１の接続端子と、第１の接続端子と電気的に接続され、第１の半導体チップの第１の電極と接続される第３の接続端子と、を有し、第１主面上の第１の半導体チップを挟んで第１の辺と対向する第２の辺側に、１以上の第３の半導体チップの第２の電極と接続される第２の接続端子と、第２の接続端子と電気的に接続され、第１の半導体チップの電極と接続される第４の接続端子と、を有する。
【選択図】図１

Description

この発明の実施形態は、複数の半導体チップを積層した半導体パッケージに関する。
従来の半導体パッケージには、複数枚のメモリチップと、該メモリチップへのデータの書込み及び読出しを制御する制御チップとを内蔵し、複数枚のメモリチップを複数の系統（例えば２系統）に分け、それぞれの系統ごとにメモリチップへのデータの書込み及び読出しを制御するものがある。
従来の半導体パッケージでは、実装基板上に複数枚のメモリチップを積層し、該メモリチップの横に制御チップを配置するか、積層したメモリチップ上の隅に制御チップを配置する構成のものがほとんどである（例えば、特許文献１参照）。
特開２００９−８８２１７号公報
ところで、従来から、高速動作を実現するために半導体チップの動作周波数が高くなっている。しかしながら、従来の半導体チップでは、メモリチップの横に制御チップを配置するか、積層したメモリチップ上の隅に制御チップを配置する構成のものがほとんどである。このため、従来の半導体パッケージでは、半導体パッケージ内における各系統の配線長が大きく異なり系統毎の動作速度にばらつきが生じている。結果、半導体チップの動作の高速化が阻害されている。この場合、実装基板内において、配線長をそろえることも考えられるが配線長が長くなるため動作の高速化が阻害されることに変わりはない。また、実装基板内における配線の取り回しにも余裕がないのが現状である。
本実施形態は、系統毎の配線長の違いを抑制し、高速動作を実現できる半導体パッケージを提供することを目的とする。
本発明の実施形態に係る半導体パッケージは、第１主面と、前記第１主面に対向した第２主面とを有する矩形の基板と、第１主面上に実装される矩形の第１の半導体チップと、第１の半導体チップ上に積層される１以上の第２の半導体チップと、１以上の第２の半導体チップ上に積層される１以上の第３の半導体チップと、を備え、基板は、第１主面上の第１の辺側に、１以上の第２の半導体チップの電極と接続される第１の接続端子と、第１の接続端子と電気的に接続され、第１の半導体チップの第１の電極と接続される第３の接続端子と、を有し、第１主面上の第１の半導体チップを挟んで第１の辺と対向する第２の辺側に、１以上の第３の半導体チップの第２の電極と接続される第２の接続端子と、第２の接続端子と電気的に接続され、第１の半導体チップの電極と接続される第４の接続端子と、を有し、第１主面上の第１，第２の辺とは異なる第３，第４の辺側に、第１の半導体チップの第３，第４の電極とそれぞれ接続される第５，第６の接続端子を有し、第２主面上の第３，第４の辺に対応する位置に、第５，第６の接続端子とそれぞれ電気的に接続された第１，第２の外部接続端子を有し、第１に半導体チップは、基板の第１の辺に対応する辺側に第１の電極を、基板の第２の辺に対応する辺側に第２の電極を、基板の第３の辺に対応する辺側に第３の電極を、基板の第４の辺に対応する辺側に第４の電極を、それぞれ有する。
第１の実施形態に係る半導体パッケージの平面図。 第１の実施形態に係る半導体パッケージの側面図。 第１の実施形態に係る半導体パッケージの作成手順。 第１の実施形態に係る半導体パッケージの作成手順。 第１の実施形態に係る半導体パッケージの作成手順。 第１の実施形態に係る半導体パッケージの作成手順。 第２の実施形態に係る半導体パッケージの側面図。 第３の実施形態に係る半導体パッケージの側面図。 第４の実施形態に係る半導体パッケージの側面図。 第５の実施形態に係る半導体パッケージの平面図。 第５の実施形態に係る半導体パッケージの側面図。
以下、図面を参照して、本発明の実施形態を詳細に説明する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体パッケージ１の平面図である。図２は、半導体パッケージ１の側面図である。図２（ａ）は、半導体パッケージ１の図１の矢印αの向きからみた側面図である。図２（ｂ）は、半導体パッケージ１の図１の矢印βの向きからみた側面図である。なお、図１では、封止部材６１及びボンディングワイヤＢ２，Ｂ３の図示を省略している。図２（ａ）では、封止部材６１を透視した状態で半導体パッケージ１を図示している。図２（ｂ）では、封止部材６１を透視した状態で、かつボンディングワイヤＢ３の図示を省略している。
（半導体パッケージ１の概要）
初めに、半導体パッケージ１の概要について説明する。半導体パッケージ１は、矩形の実装基板１１と、矩形の半導体チップ２１と、樹脂層３１と、矩形の半導体チップ４１〜４４と、矩形の半導体チップ５１〜５４と、封止部材６１とを備える。半導体チップ４１〜４４及び５１〜５４は、データの書込み及び読出しを行うためのメモリチップであり、この半導体チップ４１〜４４及び５１〜５４へのデータの書込み及び読出しは、制御チップ（コントローラ）である半導体チップ２１により行われる。
この半導体パッケージ１では、複数の半導体チップ４１〜４４及び５１〜５４を２つの系統（第１，第２の系統）に分け、データの書込み及び読出しを行っている。また、半導体チップ２１と外部とのデータのやり取りについても２系統（第３，第４の系統）に分かれている。上述したように、各系統内及び系統間で配線長に違いがあると半導体チップの動作の高速化が阻害される。
そこで、半導体パッケージ１では、半導体チップ２１、半導体チップ４１〜４４及び半導体チップ５１〜５４の実装基板１１上での配置等を工夫し、各系統内及び系統間での配線長が略同じ長さとなるように構成している。具体的には、半導体チップ２１と半導体チップ４１〜４４とを接続する配線のうち特定の配線（第１の系統）と、半導体チップ２１と半導体チップ５１〜５４とを接続する配線のうち特定の配線（第２の系統）とが略同じ配線長となり、さらに、半導体チップ２１と実装基板１１の外部接続端子１３ａとを接続する配線のうち特定の配線（第３の系統）と、半導体チップ２１と実装基板１１の外部接続端子１３ｂとを接続する配線のうち特定の配線（第４の系統）とが略同じ配線長となるよう構成している。なお、ここで、特定の配線とは、データ信号（ＩＯ）やデータのリード・ライトのタイミングを指定するタイミング信号の伝達に使用される配線のことである。以下、半導体パッケージ１の構成について説明する。
（半導体パッケージ１の構成）
実装基板１１は、表面及び裏面に対応する第１主面１１ａ及び第２主面１１ｂを有する。実装基板１１は、第１〜第４の辺（側面）Ａ〜Ｄを有する矩形の基板である。実装基板１１の第１主面１１ａ上には、半導体チップ２１との接続端子１２ａ〜１２ｄがそれぞれ第１〜第４の辺Ａ〜Ｄ側に形成されている。また、実装基板１１の第１主面１１ａ上には、半導体チップ４１〜４４との接続端子１２ｅと、半導体チップ５１〜５４との接続端子１２ｆとが第１，第２の辺Ａ，Ｂ側にそれぞれ形成されている。
接続端子１２ａ〜１２ｆは、例えば、銅（Ｃｕ）の端子にニッケル（Ｎｉ）及び金（Ａｕ）を無電解めっきしたものである。実装基板１１の第２主面１１ｂ上の第３，第４の辺Ｃ，Ｄ側には、外部基板等との接続端子である外部接続端子１３ａ，１３ｂがそれぞれ形成されている。外部接続端子１３ａ，１３ｂは、例えば、半田ボールや半田バンプである。実装基板１１内には、接続端子１２ａ〜１２ｆ及び外部接続端子１３ａ，１３ｂを電気的に接続する配線層やビアホール等が成形されている。
半導体チップ２１は、半導体チップ４１〜４４及び半導体チップ５１〜５４へのデータの書込み及び読出しを制御する第１〜第４の辺ａ〜ｄを有する矩形の制御チップ（コントローラ）である。半導体チップ２１は、実装基板１１の辺Ａ〜Ｄにそれぞれ対応する辺ａ〜ｄに沿って形成された複数の電極２１ａ〜２１ｄを有する。電極２１ａ〜２１ｄは、例えば、アルミパッドである。半導体チップ２１は、実装基板１１の第１主面１１ａ上に実装される。半導体チップ２１の電極２１ａ〜２１ｄは、それぞれ実装基板１１の接続端子１２ａ〜１２ｄとボンディングワイヤＢ１により電気的に接続される。ボンディングワイヤＢ１の材質は、例えば、金（Ａｕ）や銅（Ｃｕ）である。
樹脂層３１は、半導体チップ２１をボンディングワイヤＢ１ごと埋め込む。樹脂層３１は、例えば、ＦＯＷ（Film on Wire）樹脂である。樹脂層３１は、半導体チップ２１の表面及び周囲に、その表面（上面）がボンディングワイヤＢ１の上端よりも高い位置となるように形成される。また、樹脂層３１は、その大きさ（縦と横の長さ）が表面（上面）上に積層される半導体チップ４１の裏面の大きさ（縦と横の長さ）と略同じとなるように形成される。
半導体チップ４１〜４４は、データの書込み及び読出しを行うためのメモリチップである。半導体チップ４１〜４４は、表面の一辺側に電極４１ａ〜４４ａをそれぞれ有する。電極４１ａ〜４４ａは、例えば、アルミパッドである。半導体チップ４１〜４４は、電極４１ａ〜４４ａが形成された辺が、実装基板１１の辺Ａ側となるように樹脂層３１上に位置をずらしながら積層される。半導体チップ４１〜４４の位置をずらしながら積層することで、電極４１ａ〜４４ａへボンディグを行うための空間を確保している。
半導体チップ４１〜４４の電極４１ａ〜４４ａは、ボンディングワイヤＢ２により実装基板１１の接続端子１２ｅと電気的に接続される。半導体チップ４１〜４４の電極４１ａ〜４４ａの少なくとも一部は、ボンディングワイヤＢ２により互いに電気的に接続される。ボンディングワイヤＢ２の材質は、例えば、金（Ａｕ）や銅（Ｃｕ）である。
半導体チップ５１〜５４は、データの書込み及び読出しを行うためのメモリチップである。半導体チップ５１〜５４は、表面の一辺側に電極５１ａ〜５４ａをそれぞれ有する。電極５１ａ〜５４ａは、例えば、アルミパッドである。半導体チップ５１〜５４は、電極５１ａ〜５４ａが形成された辺が、実装基板１１の辺Ｂ側となるように、半導体チップ４１〜４４上に位置をずらしながら積層される。半導体チップ５１〜５４の位置をずらしながら積層することで、電極５１ａ〜５４ａへボンディグを行うための空間を確保している。
半導体チップ５１〜５４の電極５１ａ〜５４ａは、ボンディングワイヤＢ３により実装基板１１の接続端子１２ｆと電気的に接続される。半導体チップ５１〜５４の電極５１ａ〜５４ａの少なくとも一部は、ボンディングワイヤＢ３により互いに電気的に接続される。ボンディングワイヤＢ３の材質は、例えば、金（Ａｕ）や銅（Ｃｕ）である。
封止部材６１は、半導体チップ２１、半導体チップ４１〜４４及び半導体チップ５１〜５４を封止する封止樹脂（モールド樹脂）である。
（半導体パッケージ１の作成）
図３〜図６は、半導体パッケージ１の作成手順を示した図である。以下、図３〜図６を参照して、半導体パッケージ１の作成手順について説明する。なお、図１、図２で説明した構成と同一の構成には同一の符号を付して重複した説明を省略する。
（工程１）
実装基板１１を用意し、この実装基板１１の第１主面１１ａ上に半導体チップ２１を載置する（図３（ａ）参照）。この際、半導体チップ２１の辺ａ〜ｄが実装基板１１の辺Ａ〜Ｄと対応するように実装基板１１の第１主面１１ａ上に半導体チップ２１を載置する。なお、半導体チップ２１の裏面には、半導体チップ２１を半導体基板（ウェハ）から切り出す際に接着フィルムが貼られている。
（工程２）
実装基板１１の接続端子１２ａ〜１２ｄと半導体チップ２１の電極２１ａ〜２１ｄとをボンディングワイヤＢ１でそれぞれ接続する（図３（ｂ）参照）。
（工程３）
半導体チップ２１の表面及び周囲に樹脂層３１となるＦＯＷ樹脂Ｃを塗布する。ＦＯＷ樹脂Ｃは、その表面（上面）がボンディングワイヤＢ１の上端よりも高い位置で、その大きさ（縦と横の長さ）が表面（上面）上に積層される半導体チップ４１の裏面の大きさ（縦と横の長さ）と略同じとなるように塗布する（図４（ａ）参照）。
（工程４）
ＦＯＷ樹脂Ｃが半硬化の状態で、ＦＯＷ樹脂Ｃの表面に半導体チップ４１〜４４を、電極４１ａ〜４４ａが形成された辺が、実装基板１１の辺Ａ側となるように樹脂層３１上に位置をずらしながら積層する（図４（ｂ））参照。なお、半導体チップ４１〜４４の裏面には、半導体チップ４１〜４４を半導体基板（ウェハ）から切り出す際に接着フィルムが貼られている。
（工程５）
半導体チップ４１〜４４の電極４１ａ〜４４ａと、実装基板１１の接続端子１２ｅとをボンディングワイヤＢ２で接続する（図５（ａ）参照）。なお、ボンディングは、実装基板１１の接続端子１２ｅ側から半導体チップ４４の接続端子４４ａ側へ順次接続してもよく、半導体チップ４４の接続端子４４ａ側から実装基板１１の接続端子１２ｅ側へ順次接続してもよい。
（工程６）
積層した半導体チップ４４の表面上に半導体チップ５１〜５４を、電極５１ａ〜５４ａが形成された辺が、実装基板１１の辺Ｂ側となるように位置をずらしながら積層する（図５（ｂ））参照。なお、半導体チップ５１〜５４の裏面には、半導体チップ５１〜５４を半導体基板（ウェハ）から切り出す際に接着フィルムが貼られている。
（工程７）
半導体チップ５１〜５４の電極５１ａ〜５４ａと、実装基板１１の接続端子１２ｆとをボンディングワイヤＢ３で接続する（図６（ａ）参照）。なお、ボンディングは、実装基板１１の接続端子１２ｆ側から半導体チップ４４の接続端子５４ａ側へ順次接続してもよく、半導体チップ５４の接続端子５４ａ側から実装基板１１の接続端子１２ｆ側へ順次接続してもよい。
（工程８）
実装基板１１の第１主面１１ａ上に実装した半導体チップ２１、半導体チップ４１〜４４及び半導体チップ５１〜５４を封止部材６１となる封止樹脂（モールド樹脂）で封止する（図６（ｂ）参照）。
以上のように、第１の実施形態に係る半導体パッケージ１は、半導体チップ２１を積層される半導体チップ４１の裏面下側に配置している。また、実装基板１１の第１主面１１ａ上の第１の辺Ａ側に、半導体チップ４１〜４４の電極４１ａ〜４４ａと接続される接続端子１２ｅと、接続端子１２ｅの少なくとも一部と電気的に接続され、半導体チップ２１の電極２１ａと接続される接続端子１２ａとを有し、第１主面１１ａ上の半導体チップ２１を挟んで第１の辺Ａと対向する第２の辺Ｂ側に、半導体チップ５１〜５４の電極５１ａ〜５４ａと接続される接続端子１２ｆと、接続端子１２ｆの少なくとも一部と電気的に接続され、半導体チップ２１の電極２１ｂと接続される接続端子１２ｂとを有する。このため、半導体チップ２１と半導体チップ４１〜４４とを接続する配線のうち特定の配線（第１の系統）と、半導体チップ２１と半導体チップ５１〜５４とを接続する配線のうち特定の配線（第２の系統）とが略同じ配線長とすることができる。
さらに、実装基板１１の第１主面１１ａ上の第１，第２の辺Ａ，Ｂとは異なる第３，第４の辺Ｃ，Ｄ側に、半導体チップ２１の電極２１ｃ，２１ｄとそれぞれ接続される接続端子１２ｃ，１２ｄを有し、実装基板１１の第２主面１１ｂ上の第３，第４の辺Ｃ，Ｄに対応する位置に接続端子１２ｃ，１２ｄの少なくとも一部と電気的に接続される外部接続端子１３ａ，１３ｂをそれぞれ有している。このため、半導体チップ２１と実装基板１１の外部接続端子１３ａとを接続する配線のうち特定の配線（第３の系統）と、半導体チップ２１と実装基板１１の外部接続端子１３ｂとを接続する配線のうち特定の配線（第４の系統）とが略同じ配線長とすることができる。
また、第１，第２の系統内における配線長は、各系統内で最も長い配線の長さＬ１と、最も短い配線の長さＬ２とが以下の（１）式の関係を満たすことが好ましい。
Ｌ２＝Ｌ１×０．８…（１）
また、第１，第２の系統間における配線長は、第１，第２の系統内で最も長い配線の長さＬ３と、最も短い配線の長さＬ４とが以下の（２）式の関係を満たすことが好ましい。
Ｌ４＝Ｌ３×０．８…（２）
さらに、第３，第４の系統内における配線長は、各系統内で最も長い配線の長さＬ５と、最も短い配線の長さＬ６とが以下の（３）式の関係を満たすことが好ましい。
Ｌ６＝Ｌ５×０．９５…（３）
また、第３，第４の系統間における配線長は、第３，第４の系統内で最も長い配線の長さＬ７と、最も短い配線の長さＬ８とが以下の（４）式の関係を満たすことが好ましい。
Ｌ８＝Ｌ７×０．９５…（４）
また、半導体チップ４１〜４４の電極４１ａ〜４４ａと半導体チップ２１の電極２１ａとを接続する特定の配線（第１の系統）は、途中経路において交差（クロス）しないことが好ましい。また、半導体チップ５１〜５４の電極５１ａ〜５４ａと半導体チップ２１の電極２１ｂとを接続する特定の配線（第２の系統）は、途中経路において交差（クロス）しないことが好ましい。
すなわち、半導体チップ４１〜４４（メモリチップ）の電極４１ａ〜４４ａのうち、特定の配線（第１の系統）と接続される電極の配列方向と、半導体チップ２１（コントローラ）の電極のうち、特定の配線（第１の系統）と接続される電極の配列方向とが同じであることが好ましい。また、半導体チップ５１〜５４（メモリチップ）の電極５１ａ〜５４ａのうち、特定の配線（第２の系統）と接続される電極の配列方向と、半導体チップ２１（コントローラ）の電極のうち特定の配線（第２の系統）と接続される電極の配列方向とが同じであることが好ましい。例えば、半導体チップ４１〜４４の電極４１ａ〜４４ａのうち、特定の配線（第１の系統）と接続される電極の配列がＡ、Ｂ、Ｃ、Ｄとなっている場合、半導体チップ２１の電極のうち、特定の配線（第１の系統）と接続される電極の配列がＡ、Ｂ、Ｃ、Ｄとなっていることが好ましい。なお、ここでのＡ、Ｂ、Ｃ、Ｄは信号の種別を示している。
（第２の実施形態）
図７は、第２の実施形態に係る半導体パッケージ２の側面図である。図７（ａ）は、図１の矢印αの向きからみた半導体パッケージ２の側面図である。図７（ｂ）は、図１の矢印βの向きからみた半導体パッケージ２の側面図である。なお、図７（ａ）では、封止部材６１を透視した状態で半導体パッケージ２を図示している。図７（ｂ）では、封止部材６１を透視した状態で、かつボンディングワイヤＢ３の図示を省略している。以下、図７を参照して、半導体パッケージ２の構成について説明するが、図１，図２を参照して説明した半導体パッケージ１と同一の構成には、同一の符号を付して重複した説明を省略する。
この第２の実施形態に係る半導体パッケージ２は、半導体チップ４１の下面に、互いに対向する２辺に沿って配置された２つのスペーサＳ１，Ｓ２をさらに備えることを特徴とする。なお、２つのスペーサＳ１，Ｓ２の上端は、ボンディングワイヤＢ１の上端よりも高くなっている。このため、樹脂層３１となる半硬化状態の接着剤Ｃ上に半導体チップ４１〜４４を積層する際に、半導体チップ４１〜４４が傾いた状態で積層されることを防止することができる。また、ボンディングワイヤＢ１と半導体チップ４１の裏面とが接触することを防止することができる。その他の効果は、第１の実施形態に係る半導体パッケージ１と同じである。
（第３の実施形態）
図８は、第３の実施形態に係る半導体パッケージ３の側面図である。図８（ａ）は、図１の矢印αの向きからみた半導体パッケージ３の側面図である。図８（ｂ）は、図１の矢印βの向きからみた半導体パッケージ３の側面図である。なお、図８（ａ）では、封止部材６１を透視した状態で半導体パッケージ３を図示している。図８（ｂ）では、封止部材６１を透視した状態で、かつボンディングワイヤＢ３の図示を省略している。以下、図８を参照して、半導体パッケージ３の構成について説明するが、図１，図２を参照して説明した半導体パッケージ１と同一の構成には、同一の符号を付して重複した説明を省略する。
この第３の実施形態に係る半導体パッケージ３は、半導体チップ２１の上面を下側にし、半導体チップ２１の電極２１ａが直接（ボンディングワイヤＢ１を介さず）実装基板１１の接続端子１２ａへ接続されていることを特徴とする（いわゆる、フリップチップ接続）。この第３の実施形態に係る半導体パッケージ３は、ボンディングワイヤＢ１を使用した場合よりも接続高さが低くなるので、半導体パッケージ３の厚みを薄くすることができる。その他の効果は、第１の実施形態に係る半導体パッケージ１と同じである。
（第４の実施形態）
図９は、第４の実施形態に係る半導体パッケージ４の側面図である。図９（ａ）は、図１の矢印αの向きからみた半導体パッケージ３の側面図である。図９（ｂ）は、図１の矢印βの向きからみた半導体パッケージ３の側面図である。なお、図９（ａ）では、封止部材６１を透視した状態で半導体パッケージ４を図示している。図９（ｂ）では、封止部材６１を透視した状態で、かつボンディングワイヤＢ３の図示を省略している。以下、図９を参照して、半導体パッケージ４の構成について説明するが、図１，図２を参照して説明した半導体パッケージ１と同一の構成には、同一の符号を付して重複した説明を省略する。
この第４の実施形態に係る半導体パッケージ４は、樹脂層３１と半導体チップ４１との間に絶縁層７１をさらに備えていることを特徴とする。絶縁層７１により、ボンディングワイヤＢ１と半導体チップ４１の裏面とが電気的に接触することを防止することができる。その他の効果は、第１の実施形態に係る半導体パッケージ１と同じである。
（第５の実施形態）
図１０は、第５の実施形態に係る半導体パッケージ５の平面図である。図１１は、第５の実施形態に係る半導体パッケージ５の側面図である。図１１（ａ）は、図１の矢印αの向きからみた半導体パッケージ３の側面図である。図１１（ｂ）は、図１の矢印βの向きからみた半導体パッケージ３の側面図である。なお、図１１（ａ）では、封止部材６１を透視した状態で半導体パッケージ５を図示している。図１１（ｂ）では、封止部材６１を透視した状態で、かつボンディングワイヤＢ３の図示を省略している。以下、図１１を参照して、半導体パッケージ５の構成について説明するが、図１，図２を参照して説明した半導体パッケージ１と同一の構成には、同一の符号を付して重複した説明を省略する。
この第５の実施形態に係る半導体パッケージ５は、樹脂層３１の代わりに、半導体チップ４１の下面に、半導体チップ４１の各辺に沿って配置された４つのシリコン（Ｓｉ）からなるスペーサ８１ａ〜８１ｄを備えることを特徴とする。なお、効果については、第１の実施形態に係る半導体パッケージ１と同じである。
（その他の実施形態）
なお、本発明のいくつかの実施形態を説明したが、上記実施形態は、例示であり、本発明を上記実施形態に限定することを意図するものではない。上記実施形態は、その他の様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。
例えば、上記各実施形態では、制御チップ（コントローラ）である半導体チップ２１とメモリである半導体チップ４１〜４４及び５１〜５１との配線を２系統に分けているが、３以上の系統に分けるようにしてもよい。また、１系統におけるメモリチップの枚数も４枚に限られず任意の枚数とすることができる。さらに、制御チップ（コントローラ）である半導体チップ２１と実装基板１１の外部端子との配線についても２系統に分けているが、３以上の系統に分けるようにしてもよい。
また、上記各実施形態では、封止樹脂（モールド樹脂）により、半導体チップを封止しているが、金属やセラミック（例えば、アルミナ（Ａｌ２Ｏ３））の筐体により半導体チップを封止するように構成してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１〜３…半導体パッケージ、１１…実装基板、１１ａ…第１主面、１１ｂ…第２主面、１２ａ〜１２ｅ…接続端子、１３ａ，１３ｂ…外部接続端子、２１…半導体チップ、２１ａ〜２１ｄ…電極、２２…ボンディングワイヤ、３１…樹脂層、４１〜４４…半導体チップ（第１系統）、４１ａ〜４４ａ…電極、５１〜５４…半導体チップ（第２系統）、５１ａ〜５４ａ…電極、６１…封止部材、７１…絶縁層、８１ａ〜８１ｄ…シリコン（Ｓｉ）スペーサ、Ｂ１〜Ｂ３…ボンディングワイヤ、Ｃ…ＦＯＷ樹脂。

Claims (7)

  1. 第１主面と、前記第１主面に対向した第２主面とを有する矩形の基板と、
    前記第１主面上に実装される矩形の第１の半導体チップと、
    前記第１の半導体チップ上に積層される１以上の第２の半導体チップと、
    前記１以上の第２の半導体チップ上に積層される１以上の第３の半導体チップと、
    を備え、
    前記基板は、
    前記第１主面上の第１の辺側に、前記１以上の第２の半導体チップの電極と接続される第１の接続端子と、前記第１の接続端子と電気的に接続され、前記第１の半導体チップの第１の電極と接続される第３の接続端子と、を有し、
    前記第１主面上の前記第１の半導体チップを挟んで前記第１の辺と対向する第２の辺側に、前記１以上の第３の半導体チップの第２の電極と接続される第２の接続端子と、前記第２の接続端子と電気的に接続され、前記第１の半導体チップの電極と接続される第４の接続端子と、を有し、
    前記第１主面上の前記第１，第２の辺とは異なる第３，第４の辺側に、前記第１の半導体チップの第３，第４の電極とそれぞれ接続される第５，第６の接続端子を有し、
    前記第２主面上の前記第３，第４の辺に対応する位置に、前記第５，第６の接続端子とそれぞれ電気的に接続された第１，第２の外部接続端子を有し、
    前記第１に半導体チップは、
    前記基板の前記第１の辺に対応する辺側に前記第１の電極を、前記基板の前記第２の辺に対応する辺側に前記第２の電極を、前記基板の前記第３の辺に対応する辺側に前記第３の電極を、前記基板の前記第４の辺に対応する辺側に前記第４の電極を、それぞれ有する半導体パッケージ。
  2. 第１主面と、前記第１主面に対向した第２主面とを有する矩形の基板と、
    前記第１主面上に実装される第１の半導体チップと、
    前記第１の半導体チップ上に積層される１以上の第２の半導体チップと、
    前記１以上の第２の半導体チップ上に積層される１以上の第３の半導体チップと、
    を備え、
    前記基板は、
    前記第１主面上の第１の辺側に、前記１以上の第２の半導体チップの電極と接続される第１の接続端子と、前記第１の接続端子と電気的に接続され、前記第１の半導体チップの第１の電極と接続される第３の接続端子と、を有し、
    前記第１主面上の前記第１の半導体チップを挟んで前記第１の辺と対向する第２の辺側に、前記１以上の第３の半導体チップの第２の電極と接続される第２の接続端子と、前記第２の接続端子と電気的に接続され、前記第１の半導体チップの電極と接続される第４の接続端子と、を有する半導体パッケージ。
  3. 前記基板は、
    前記第１主面上の前記第１，第２の辺とは異なる第３，第４の辺側に、前記第１の半導体チップの第３，第４の電極とそれぞれ接続される第５，第６の接続端子を有し、
    前記第２主面上の前記第３，第４の辺に対応する位置に、前記第５，第６の接続端子とそれぞれ電気的に接続された第１，第２の外部接続端子を有する請求項２に記載の半導体パッケージ。
  4. 前記第１の半導体チップは、矩形であり
    前記基板の前記第１の辺に対応する辺側に前記第１の電極を有し、
    前記基板の前記第２の辺に対応する辺側に前記第２の電極を有する請求項３に記載の半導体パッケージ。
  5. 前記第１の半導体チップは、
    前記基板の前記第３の辺に対応する辺側に前記第３の電極を有し、
    前記基板の前記第４の辺に対応する辺側に前記第４の電極を有する請求項４に記載の半導体パッケージ。
  6. 前記第１の半導体チップの第１の電極から前記１以上の第２の半導体チップの電極までの配線長と、前記第１の半導体チップの第２の電極から前記１以上の第３の半導体チップの電極までの配線長とが略同じである請求項５に記載の半導体パッケージ。
  7. 前記第１の半導体チップの電極から前記第１の外部接続端子までの配線長と、前記第１の半導体チップの電極から前記第２の外部接続端子までの配線長とが略同じである請求項６に記載の半導体パッケージ。
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