JP5320345B2

JP5320345B2 - 配線基板

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Publication number: JP5320345B2
Application number: JP2010132354A
Authority: JP
Inventors: 崇市村; 峰信成瀬; 智晃藤井
Original assignee: Murata Manufacturing Co Ltd; Renesas Electronics Corp
Current assignee: Murata Manufacturing Co Ltd; Renesas Electronics Corp
Priority date: 2010-06-09
Filing date: 2010-06-09
Publication date: 2013-10-23
Anticipated expiration: 2030-06-09
Also published as: US8659927B2; JP2011258775A; US20110305060A1

Description

本発明は、配線基板に関し、特に、メモリとメモリコントローラとを接続する等長配線が形成された配線基板に関する。

近年、パーソナルコンピュータやサーバを始めとして、種々のディジタル機器において、ＤＤＲ（ＤｏｕｂｌｅＤａｔａＲａｔｅ）メモリが広く用いられるようになってきている。ＤＤＲメモリでは、クロック信号が独立しており、かつ、ＤＤＲメモリとメモリコントローラとの間では高速にデータ転送が行われるため、クロック信号とデータ信号とを同期して伝送する必要がある。すなわち、各信号配線の遅延時間（伝搬時間）を揃える必要がある。そのため、従来から、信号配線の配線長を揃えて等長配線（等遅延配線）とするために、該信号配線を蛇行させた所謂ミアンダ配線が用いられている。

ここで、特許文献１には、等長配線の配線長を調節するためのチップディレーラインが開示されている。このチップディレーラインは、蛇行した圧膜パターンとして形成された信号伝送ラインの両側を高誘電体層で挟み、その両側を低誘電体層で挟み、さらにその両側をグランド電極パターンで挟んだトリプレート構造を有している。

特開平５−２７５９６０号公報

しかしながら、特許文献１記載のチップディレーラインは、高周波の信号減衰が大きいため、近年の高速伝送においては波形品位を保てないという問題がある。また、信号配線とは別にグランドを接続しなければならず、配線面積を低減するという観点から大きな効果が見込めない。特に、ＤＤＲメモリでは、多数の配線を等長にしなければならない関係上、配線基板上の配線面積が増大する傾向があるが、グランド接続端子とその実装ランドが必要となる上記チップディレーラインでは、配線面積を低減することが困難である。

本発明は、上記問題点を解消する為になされたものであり、高周波域における波形品位を保ちつつ、等長配線の配線面積を縮小することが可能な配線基板を提供することを目的とする。

本発明に係る配線基板は、メモリ、及び該メモリを制御するメモリコントローラが実装される配線基板であって、メモリとメモリコントローラとを接続する複数の等長配線を有し、上記複数の等長配線が、コモンモードチョークコイルを介して接続される差動伝送線路、及び、コモンモードチョークコイルを介することなく接続される等長配線を含み、上記差動伝送線路の長さが、コモンモードチョークコイルによる伝送信号の遅延時間に相当する配線長に応じて、コモンモードチョークコイルを介することなく接続される等長配線の配線長よりも短く設定されていることを特徴とする。

本発明に係る配線基板によれば、基板配線よりも遅延時間（ディレイ量）が大きいコモンモードチョークコイルを差動伝送線路に挿入することで、コモンモードチョークコイルの遅延時間に応じて該差動伝送線路の配線長を短縮することができる。よって、コモンモードチョークコイルの遅延時間を適切に設定することにより、差動伝送線路のミアンダ形状を効率よく解消でき、配線面積を効果的に低減することが可能となる。また、短縮された差動伝送線路が占めていた領域に他の信号配線（等長配線）を配置することができるため、全体として配線面積を低減することが可能となる。一方、コモンモードチョークコイルは、その特性インピーダンスが差動伝送線路の特性インピーダンスに整合されているため、差動伝送線路上を差動信号が伝送される際に、差動信号を減衰させることなく通過させる。よって、コモンモードチョークコイルを、メモリとメモリコントローラとの間の差動伝送線路に挿入したとしても、従来の等長配線と比較して波形品位が低下しない。その結果、高周波域における波形品位を保ちつつ、等長配線の配線面積を縮小することが可能となる。

さらに、本発明に係る配線基板によれば、差動伝送線路にコモンモードチョークコイルが挿入されるため、差動伝送線路上を伝送される信号波形に含まれるノイズ成分（コモンモード成分）を除去することができる。なお、本明細書において、等長配線という文言には、物理的な長さが等しい配線の他、電気的に等長な配線、すなわち、実際の長さは異なるが、遅延時間が等しい等遅延配線を含むものとする。また、メモリコントローラには、ＣＰＵとともに供給されるチップセットに含まれるメモリコントローラの他、メモリコントローラを内蔵した（又はメモリコントローラ機能を有する）マイクロコントローラ（ワンチップマイコン、システムＬＳＩ、タイミングコントローラ等）などを含むものとする。

本発明に係る配線基板では、上記メモリが、ＤＤＲメモリであることが好ましい。

ところで、クロック周波数に対して２倍の速度(データレート)でデータを送るＤＤＲメモリでは、読み込み／書き込みタイミングが厳しくなるため、通常、各配線の配線長が同じになるように、ミアンダ形状を有する等長配線が用いられる。ここで、本発明に係る配線基板によれば、コモンモードチョークコイルをＤＤＲメモリ−メモリコントローラ間の差動伝送線路に挿入することで、等長配線された差動伝送線路の伝送線路長を短縮することができる。よって、差動伝送線路のミアンダ形状を解消でき、配線面積を低減することが可能となる。また、上述したように、コモンモードチョークコイルは、差動伝送線路の特性インピーダンスに整合されているため、高速でデータが転送されるＤＤＲメモリ−メモリコントローラ間の差動伝送線路に挿入されたとしても、波形品位を低下させることがない。

本発明に係る配線基板では、上記差動伝送線路が、クロック信号を伝送するクロック配線であることが好ましい。

ところで、クロック配線は、タイミングを司る重要な配線であるため、通常、複数の等長配線（バス）の真ん中付近に配置されることが多い。そのため、従来の手法を用いて複数の配線を等長配線しようとすると、クロック配線の配線長を、最外周に形成される最も長い配線に合わせなければならなくなるため、配線面積が増大するという結果を招いていた。ここで、本発明に係る配線基板によれば、バスの真ん中付近に配置されるクロック配線の配線長を短縮することができる。そのため、より効果的に配線面積を低減することが可能となる。

本発明によれば、高周波領域における波形品位を保ちつつ、等長配線の配線面積を縮小することが可能となる。

実施形態に係る配線基板の構成を模式的に示す斜視図である。実施形態に係る配線基板のクロック配線を示す回路図である。評価基板（実施例に係る配線基板）の実装面を示す図である。コモンモードチョークコイルが挿入されたクロック配線と、従来の等長配線を用いたクロック配線とを示す図である。コモンモードチョークコイルが挿入されたクロック配線上を伝送されるクロック信号の波形、及び、従来の等長配線を用いたクロック配線上を伝送されるクロック信号の波形を示す図である。コモンモードチョークコイルが挿入されたクロック配線上を伝送されるクロック信号に含まれるノイズ成分、及び、従来の等長配線を用いたクロック配線上を伝送されるクロック信号に含まれるノイズ成分を示す図である。

以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図において、同一要素には同一符号を付して重複する説明を省略する。

まず、図１及び図２を併せて用いて、実施形態に係る配線基板１の構成について説明する。図１は、配線基板１の構成を模式的に示す斜視図である。また、図２は、配線基板１のクロック配線を示す回路図である。なお、図１及び図２では、図面を簡略化するために、配線基板１に形成されている配線及び実装されている電子部品を一部省略して示した。

配線基板１は、例えば、絶縁性の樹脂やセラミックスなどの絶縁体（誘電体）から形成された横長矩形で薄板形状の基板２と、該基板２の上面（実装面）に形成されたパラレルバス（特許請求の範囲に記載の「複数の等長配線」に相当、以下、単に「バス」ともいう）３０、及び、基板２の背面に形成されたグランド層３などを備えて構成されている。配線基板１の実装面には、ＤＤＲメモリ２０、及び、該ＤＤＲメモリ２０を制御するメモリコントローラ１０などが実装されている。

ＤＤＲメモリ２０としては、クロック信号の立ち上がり／立ち下りのそれぞれでデータをやり取りし、同一クロックで動作するＳＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の２倍のデータ転送速度が得られるＤＤＲＳＤＲＡＭ、４ビットのプリフェッチ機能をもち、ＤＤＲＳＤＲＡＭの２倍の転送速度を有するＤＤＲ２ＳＤＲＡＭ、及び、８ビットのプリフェッチ機能を備え、ＤＤＲ２ＳＤＲＡＭの２倍のデータ転送速度を有するＤＤＲ３ＳＤＲＡＭが挙げられる。なお、本実施形態では、ＤＤＲ２ＳＤＲＡＭを用いた。

メモリコントローラ１０は、ＤＤＲメモリ２０の、データの読み出し／書き込み、及びリフレッシュなどのメモリインターフェースを統括する。メモリコントローラ１０は、例えば、ＣＰＵとともに供給されるチップセットに含まれるものの他、ＦＰＧＡやＡＳＩＣで実現されたもの、又は、メモリコントローラを内蔵した（又はメモリコントローラ機能を有する）マイクロコントローラ（ワンチップマイコン、システムＬＳＩ、タイミングコントローラ等）などであってもよい。

メモリコントローラ１０とＤＤＲメモリ２０とは、銅箔などから形成されるバス３０によって接続されている。バス３０には、例えば、ＤＤＲメモリ２０が動作する基準となるタイミングを決定するクロック信号（ＣＬＫ＋，ＣＬＫ−）を伝送するクロック配線（ＣＬＫ）３１、データのリード／ライトのタイミングを指定するデータストローブ信号（ＤＱＳ＋，ＤＱＳ−）を伝送するデータストローブ配線ＤＱＳ、メモリアレイのセル位置を特定するアドレス信号（ＡＤＲ）を伝送するアドレス配線ＡＤＲ、及び、データ信号（ＤＱ）を伝送するデータ配線ＤＱなどが含まれている。

なお、動作タイミングを取るために重要なクロック配線３１はバス３０の中央付近に配置されている。また、アドレス配線ＡＤＲ及びデータ配線ＤＱはシングルエンドで配線され、クロック配線３１及びデータストローブ配線ＤＱＳは誤動作を防ぐために差動伝送線路を用いて配線されている。ところで、ＤＤＲメモリ２０とメモリコントローラ１０との間では、高速にデータ転送が行われるため、クロック信号とデータ信号等とを同期して伝送する必要がある。すなわち、バス３０を構成する各信号配線の遅延時間（伝搬時間）を揃える必要がある。そのため、各信号配線の配線長を揃えて等長配線（等遅延配線）とするために、詳細を後述するクロック配線３１を除いて信号配線を蛇行させた所謂ミアンダ配線が用いられている。

続いて、図２を参照しつつ、クロック配線３１についてより詳細に説明する。上述したように、クロック配線３１は、メモリコントローラ１０とＤＤＲメモリ２０との間に介在してクロック信号を伝送する差動伝送線路であり、一対の第１信号線３１ａと第２信号線３１ｂとで構成されている。第１信号線３１ａは、クロック信号（ＣＬＫ＋）を伝送し、第２信号線３１ｂは、クロック信号（ＣＬＫ＋）と逆位相のクロック信号（ＣＬＫ−）を伝送する。

クロック配線３１には、メモリコントローラ１０側（送信側）に、コモンモードチョークコイル５０が挿入されている。より詳細には、クロック信号（ＣＬＫ＋）を出力する、メモリコントローラ１０の第１クロック信号出力端子１０ａが、クロック配線３１を構成する第１信号線３１ａを通して、コモンモードチョークコイル５０の第１端子５０ａと接続されるとともに、クロック信号（ＣＬＫ−）を出力する、メモリコントローラ１０の第２クロック信号出力端子１０ｂが、クロック配線３１を構成する第２信号線３１ｂを通して、コモンモードチョークコイル５０の第３端子５０ｃと接続されている。

一方、クロック信号（ＣＬＫ＋）が入力される、ＤＤＲメモリ２０の第１クロック信号入力端子２０ａが、第１信号線３１ａを通して、コモンモードチョークコイル５０の第２端子５０ｂと接続されるとともに、クロック信号（ＣＬＫ−）が入力される、ＤＤＲメモリ２０の第２クロック信号入力端子２０ｂが、第２信号線３１ｂを通して、コモンモードチョークコイル５０の第４端子５０ｄと接続されている。

ここで、クロック配線３１は、特性インピーダンスが１００Ωに整合されている。なお、従来の差動伝送線路では、通常、インピーダンスを整合して波形の乱れを防ぐため、及び波高値を下げて波形の立ち上がり時間を短くするためにダンピング抵抗が挿入されるが、コモンモードチョークコイル５０が挿入されたクロック配線３１ではダンピング抵抗を挿入する必要がない。よって、クロック配線３１では、ダンピング抵抗は実装されていない。

コモンモードチョークコイル５０は、一対の対向するコイル体５０ｅ，５０ｆを内包し、磁性体などで被覆されたチップ型コモンモードチョークコイルである。クロック配線３１では、コモンモードチョークコイル５０が挿入されることによって、クロック配線３１の長さが短縮されている。ここで、コモンモードチョークコイル５０による配線長の短縮方法について説明する。クロック配線３１を短縮する際には、コモンモードチョークコイル５０の遅延時間が配線長（パターン長）では何ｍｍに相当するかが事前に求められ、コモンモードチョークコイル５０の遅延時間に応じた配線長分、クロック配線３１の配線長が短縮される。

ここで、コモンモードチョークコイル５０の遅延時間は、例えば、シミュレーションから求めることができる。より具体的には、コモンモードチョークコイル５０のＳパラメータを実測して入れ、信号源からクロック信号を入力したときのシミュレーションを行う。そして、入力と出力の波形の時間差を求め、その結果を遅延時間（ディレイ量）に落として配線長を算出する。ちなみに、配線基板表面では６ｐｓ、基板内層では７ｐｓの遅延時間が、配線長では、１ｍｍに相当する。なお、コモンモードチョークコイル５０の遅延時間は実測により求めてもよい。

このような構成とされることにより、クロック配線３１の配線長は、コモンモードチョークコイル５０の遅延時間に対応した長さ分、短縮される。そのため、等長配線のミアンダ形状が解消され、クロック配線３１の配線面積が低減される。また、その結果、削減された領域に他の信号配線（例えば、データストローブ配線ＤＱＳ、アドレス配線ＡＤＲ、データ配線ＤＱなど）を配置することができるため、全体として、ＤＤＲメモリ２０とメモリコントローラ１０との間の配線面積が低減される。

一方、コモンモードチョークコイル５０は、差動インピーダンス１００Ωに整合されているため、クロック信号が伝送される際に、クロック信号を減衰させることなく通過させる。よって、コモンモードチョークコイル５０をＤＤＲメモリ２０−メモリコントローラ１０間のクロック配線３１に挿入しても、従来の等長配線（ミアンダ配線）と比較して波形品位は低下しない。

以上、詳細に説明したように、本実施形態によれば、基板配線よりも遅延時間が大きいコモンモードチョークコイル５０がＤＤＲメモリ２０−メモリコントローラ１０間のクロック配線３１に挿入されることで、ＤＤＲメモリ２０のクロック配線３１の配線長を短縮することができる。よって、クロック配線３１のミアンダを解消でき、配線面積を低減することが可能となる。

また、本実施形態によれば、コモンモードチョークコイル５０の遅延時間に応じてクロック配線３１の伝送線路長が短縮される。よって、コモンモードチョークコイル５０の遅延時間を適切に設定することにより、クロック配線３１のミアンダ形状を効率よく解消でき、配線面積を効果的に低減することができる。その際に、本実施形態によれば、バス３０の真ん中付近に配置されるクロック配線３１の配線長が短縮されるため、より効果的に配線面積を低減することが可能となる。さらに、削減された領域に他の信号配線を配置することができるため、全体として、ＤＤＲメモリ２０−メモリコントローラ１０間の配線面積を低減することが可能となる。

一方、本実施形態によれば、コモンモードチョークコイル５０は差動インピーダンス１００Ωに整合されているため、高速でデータが転送されるＤＤＲメモリ２０−メモリコントローラ１０間のクロック配線３１に挿入しても、従来の等長配線（ミアンダ配線）と比較して波形品位を低下させることがない。

以上の結果、本実施形態によれば、高周波域における波形品位を保ちつつ、クロック配線３１の伝送線路長を短縮すること、すなわち配線面積を縮小することが可能となる。

さらに、本実施形態によれば、コモンモードチョークコイル５０によって、クロック配線３１のクロック信号波形に含まれるノイズ成分（コモンモード成分）を除去することができる。

ここで、本実施形態に係る配線基板１におけるクロック配線３１の配線長短縮の効果、すなわち配線面積低減の効果等を確認するために、評価基板（実施例に係る配線基板）を作成した。続いて、図３及び図４を併せて参照しつつ、評価基板１Ｄでの配線長短縮効果（配線面積低減効果）について説明する。図３は、評価基板１Ｄの実装面を示す図である。また、図４は、評価基板１Ｄの内層に形成された、コモンモードチョークコイル５０が挿入されたクロック配線ＣＬＫ１と、従来の等長配線（ミアンダ配線）によるクロック配線ＣＬＫ２とを示す図である。

図３に示されるように、評価基板１Ｄでは、マイコン（メモリコントローラ）１０、及び４個のＤＤＲ２ＳＤＲＡＭ（ＤＤＲメモリ）２０などが実装されている。また、２個のＤＤＲ２ＳＤＲＡＭ２０に対して１本のクロック配線が接続されている。すなわち、評価基板１Ｄでは、マイコン１０−ＤＤＲ２ＳＤＲＡＭ２０間に、計２本のクロック配線ＣＬＫ１，ＣＬＫ２が設けられている。また、評価基板１Ｄでは、一方のクロック配線ＣＬＫ１では、コモンモードチョークコイル５０（（株）村田製作所、ＤＬＰ１１ＳＮ３３１ＨＬ２）を挿入することによって遅延時間を揃え、他方のクロック配線ＣＬＫ２では、従来通り、等長配線とすることによってデータストローブ配線ＤＱＳなどの信号配線と遅延時間を揃えた。

評価基板１Ｄでは、ＤＤＲ２ＳＤＲＡＭ２０がマイコン１０に対して対称（図面では上下対称）となる配置を採っているが、図４に示されるように、コモンモードチョークコイル５０が挿入されているクロック配線ＣＬＫ１では、ミアンダ形状が解消されている。一方、コモンモードチョークコイル５０が挿入されていない従来のクロック配線ＣＬＫ２では、ミアンダ形状が見られる。より具体的には、コモンモードチョークコイル５０が挿入されたクロック配線ＣＬＫ１は、従来手法のクロック配線ＣＬＫ２よりも配線長が２６ｍｍ短くなっており、配線が占有する配線面積が低減されることが確認された。

続いて、実施形態に係る配線基板１の波形品位を確認するために、上述した評価基板１Ｄを用いて、コモンモードチョークコイル５０が挿入されたクロック配線ＣＬＫ１上を伝送されるクロック信号（ＣＬＫ１）、及び従来の等長配線を用いたクロック配線ＣＬＫ２上を伝送されるクロック信号（ＣＬＫ２）の波形を計測した。図５を参照しつつ、上述した評価基板１Ｄにおけるクロック配線ＣＬＫ１，ＣＬＫ２の波形品位の測定結果について説明する。

クロック受信端での、クロック配線ＣＬＫ１上を伝送されるクロック信号（ＣＬＫ１）の波形、及び、クロック配線ＣＬＫ２上を伝送されるクロック信号（ＣＬＫ２）の波形の計測結果を図５に示す。図５に示されたグラフの横軸は時間（ｎｓｅｃ）であり、縦軸は電圧（Ｖ）である。また、図５のグラフでは、コモンモードチョークコイル５０が挿入されているクロック配線ＣＬＫ１のクロック信号（ＣＬＫ１）を実線で、従来のクロック配線ＣＬＫ２のクロック信号（ＣＬＫ２）を破線で示した。

図５に示されるように、ＤＤＲ２ＳＤＲＡＭ２０の各受信端で計測されたクロック信号（ＣＬＫ１）とクロック信号（ＣＬＫ２）とは、波形が略重なった。また、クロック配線ＣＬＫ１上を伝送されるクロック信号（ＣＬＫ１）の方が、従来のクロック配線ＣＬＫ２上を伝送されるクロック信号（ＣＬＫ２）よりも振幅が若干大きくなった。これは、従来のクロック配線ＣＬＫ２では、波形整形用にダンピング抵抗（１０Ω）が挿入されているため、クロック信号（ＣＬＫ２）の振幅が低下するが、コモンモードチョークコイル５０が挿入されるクロック配線ＣＬＫ１ではダンピング抵抗を挿入する必要がないため、ダンピング抵抗による波形への影響が無いためである。以上のように、クロック配線ＣＬＫ１にコモンモードチョークコイル５０を挿入したとしてもクロック信号（ＣＬＫ１）の波形品位が低下しないことが確認された。

次に、実施形態に係る配線基板１のノイズ低減効果を確認するために、上述した評価基板１Ｄを用いて、コモンモードチョークコイル５０が挿入されたクロック配線ＣＬＫ１のクロック信号（ＣＬＫ１）に含まれるノイズ成分（コモンモード成分）、及び従来の等長配線を用いたクロック配線ＣＬＫ２のクロック信号（ＣＬＫ２）に含まれるノイズ成分（コモンモード成分）を測定した。図６参照しつつ、評価基板１Ｄにおけるクロック配線ＣＬＫ１，ＣＬＫ２のクロック信号（ＣＬＫ１，ＣＬＫ２）に含まれるノイズ成分の測定結果について説明する。

クロック受信端での、クロック配線ＣＬＫ１上を伝送されるクロック信号（ＣＬＫ１）に含まれるノイズ成分（コモンモード成分）、及び、クロック配線ＣＬＫ２上を伝送されるクロック配線ＣＬＫ２を伝送されるクロック信号（ＣＬＫ２）に含まれるノイズ成分（コモンモード成分）を図６に示す。図６に示されたグラフの横軸は時間（ｎｓｅｃ）であり、縦軸は電圧（Ｖ）である。また、図６のグラフでは、クロック配線ＣＬＫ１のクロック信号（ＣＬＫ１）に含まれるノイズ成分（コモンモード成分）を実線で、クロック配線ＣＬＫ２のクロック信号（ＣＬＫ２）に含まれるノイズ成分（コモンモード成分）を破線で示した。

図６に示されるように、クロック配線ＣＬＫ２上を伝送されるクロック信号（ＣＬＫ２）よりもクロック配線ＣＬＫ１上を伝送されるクロック信号（ＣＬＫ１）の方がノイズ成分が小さくなっている。より具体的には、コモンモードチョークコイル５０が挿入されていない従来のクロック配線ＣＬＫ２では、ノイズ成分の振幅は０．５Ｖ程度であった。一方、コモンモードチョークコイル５０が挿入されたクロック配線ＣＬＫ１では、ノイズ成分の振幅が０．１Ｖ程度に低減された。以上のように、コモンモードチョークコイル５０を実装することで、クロック信号に含まれるノイズを低減できることが確認された。

以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、上記実施形態では、コモンモードチョークコイル５０をクロック配線３１に挿入したが、クロック配線３１に加えて、他の差動伝送線路、例えばデータストローブ配線ＤＱＳなどに挿入してもよい。

また、配線基板１として多層配線基板を用いてもよい。その際、ＤＤＲメモリ２０−メモリコントローラ１０間の等長配線は、基板の表層に限られることなく、基板の内層に形成されてもよい。

上記実施形態では、メモリとしてＤＤＲメモリ（ＤＤＲＳＤＲＡＭ、ＤＤＲ２ＳＤＲＡＭ、ＤＤＲ３ＳＤＲＡＭ）を用いたが、ＤＤＲメモリに代えて、例えば、クロック周波数の４倍でデータを送るＱＤＲ（ＱｕａｄＤａｔａＲａｔｅ）メモリなどに適用することもできる。

１配線基板
１０メモリコントローラ
２０ＤＤＲメモリ
３０パラレルバス
３１クロック配線
５０コモンモードチョークコイル

Claims

メモリ、及び該メモリを制御するメモリコントローラが実装される配線基板であって、
前記メモリと前記メモリコントローラとを接続する複数の等長配線を有し、
前記複数の等長配線は、コモンモードチョークコイルを介して接続される差動伝送線路、及び、コモンモードチョークコイルを介することなく接続される等長配線を含み、
前記差動伝送線路は、前記コモンモードチョークコイルによる伝送信号の遅延時間に相当する配線長に応じて、伝送線路の長さが前記コモンモードチョークコイルを介することなく接続される等長配線の配線長よりも短く設定されていることを特徴とする配線基板。
前記メモリは、ＤＤＲメモリであることを特徴とする請求項１に記載の配線基板。
前記差動伝送線路は、クロック信号を伝送するクロック配線であることを特徴とする請求項１又は２に記載の配線基板。