KR20140081544A - 돌출부를 구비하는 반도체 칩, 이의 적층 패키지 및 적층 패키지의 제조 방법 - Google Patents

돌출부를 구비하는 반도체 칩, 이의 적층 패키지 및 적층 패키지의 제조 방법 Download PDF

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KR20140081544A
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semiconductor
package
semiconductor chip
protrusion
stacked
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김지은
조철호
신희민
이규원
조종호
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에스케이하이닉스 주식회사
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Abstract

일 실시 에에 따르는 반도체 패키지는 패키지 기판 및 상기 패키지 기판 상에 적층되는 반도체 칩을 포함한다. 상기 반도체 칩은 에지 영역에 위치하는 돌출부를 구비하며, 상기 돌출부는 하부에 위치하는 반도체 칩 또는 지지층의 측면부와 결합한다.

Description

돌출부를 구비하는 반도체 칩, 이의 적층 패키지 및 적층 패키지의 제조 방법{semiconductor chip having protrusion, stacked package of the same and method of fabricating stacked package}
본 개시(disclosure)는 대체로 반도체 칩 및 이의 패키지에 관한 것으로서, 보다 상세하게는 돌출부를 구비하는 반도체 칩, 이의 적층 패키지 및 적층 패키지의 제조 방법에 관한 것이다.
최근에 이르러, 반도체 패키지 분야의 소형화, 박형화 및 고성능화의 추세가 가속화되고 있다. 일 예로서, 칩 스케일 패키지와 적층 반도체 패키지 기술은 이러한 추세를 대변하고 있는 대표적인 예이다.
적층 반도체 패키지는 반도체 칩의 처리 능력을 향상시키기 위해 고안되었으며, 일반적으로, 복수의 반도체 칩을 3차원으로 적층하고 반도체 칩과 기판 사이를 와이어 본딩과 같은 접속 방법으로 전기적으로 연결한다. 이러한, 적층 반도체 패키지에 있어서도, 패키지의 소형화, 박형화를 위한 노력이 계속되고 있으며, 대표적으로, 적층되는 반도체 칩의 두께를 지속적으로 감소시키려는 연구가 진행되고 있다. 아울러, 반도체 패키지 내 적층되는 반도체 칩의 두께가 감소됨에 따라, 반도체 패키지의 전기적 신뢰성 및 구조적 신뢰성이 열화되는 것을 방지하기 위한 연구도 함께 진행되고 있다.
본 개시는 반도체 칩의 적층 구조에 있어서 구조적 신뢰성이 개선된 반도체 패키지를 제공하는 것이다.
본 개시의 일 측면에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는 패키지 기판 및 상기 패키지 기판 상에 적층되는 반도체 칩을 포함한다. 상기 반도체 칩은 에지 영역에 위치하는 돌출부를 구비하며, 상기 돌출부는 하부에 위치하는 반도체 칩 또는 지지층의 측면부와 결합한다.
본 개시의 다른 측면에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에서 제1 방향으로 시프트되어 적층되는 반도체 칩을 포함하는 제1 적층체, 및 상기 제1 적층체 상에서 상기 제1 방향과 반대방향으로 시프트되어 적층되는 반도체 칩을 포함하는 제2 적층체를 포함한다. 상기 제1 적층체 및 상기 제2 적층체의 상기 반도체 칩은 에지 영역에 위치하는 돌출부를 구비하며, 상기 돌출부는 하부에 위치하는 반도체 칩 또는 지지층의 측면부와 결합한다.
본 개시의 또다른 측면에 따른 반도체 패키지의 제조 방법이 제공된다. 상기 반도체 패키지의 제조 방법에 있어서, 상기 복수의 반도체 칩이 제1 면에 형성되는 웨이퍼를 준비한다. 상기 제1 면에 반대쪽인 상기 웨이퍼의 제2 면을 선택적으로 제거하여 규칙적으로 배열되는 단차 패턴을 형성한다. 상기 웨이퍼를 절단하여 상기 복수의 반도체 칩을 개별 반도체 칩으로 분리하되, 상기 개별 반도체 칩의 에지 영역에는 상기 단차 패턴으로부터 기인하는 돌출부를 배치시킨다.
일 실시 예에 따르면, 복수의 반도체 칩이 적층되는 패키지 구조에 있어서, 일 반도체 칩의 에지 영역에 위치하는 돌출부가 하부에 배치된 다른 반도체 칩의 측면부와 결합하여 지지력을 부가함으로써, 반도체 패키지의 구조적 신뢰성이 향상될 수 있다.
도 1a는 본 개시의 일 실시 예를 따르는 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 1b는 상기 반도체 패키지 내에서 적층되는 반도체 칩을 개략적으로 도시하는 사시도이다.
도 2a 및 2b는 본 출원의 다른 실시 예에 따르는 적층 반도체 패키지 내의 반도체 칩을 개략적으로 도시하는 사시도이다.
도 3은 본 개시의 다른 실시 예에 따르는 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 4는 본 개시의 또다른 실시 예에 따르는 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 5는 본 개시의 또다른 실시 예에 따르는 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 6a 및 6b는 본 개시의 일 비교 예에 따르는 반도체 패키지 및 일 실시 예로서의 반도체 패키지의 구조적 신뢰성을 표현하는 모식도이다.
도 7은 본 개시의 또다른 실시 예에 따르는 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 8은 본 개시의 일 실시 예에 따르는 반도체 패키지의 제조 방법을 개략적으로 나타내는 순서도이다.
도 9 내지 도 14는 본 개시의 일 실시 예에 따르는 반도체 패키지의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 개시의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 개시에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 그리고, 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서 사용되는 패키지 기판의 개념은 내부에 집적 회로를 구비하거나, 복층의 적층 구조물을 가지는 대상 기판을 포괄하여 의미할 수 있다.
도 1a는 본 개시의 일 실시 예를 따르는 반도체 패키지를 개략적으로 도시하는 단면도이며, 도 1b는 상기 반도체 패키지 내에서 적층되는 반도체 칩을 개략적으로 도시하는 사시도이다. 도 1a를 참조하면, 반도체 패키지(100)는 패키지 기판(110) 및 패키지 기판(110) 상에 적층되는 반도체 칩(120)을 포함한다. 도면에서는, 일 예로서 4개의 반도체 칩이 패키지 기판(110) 상에 적층되는 구조를 도시하고 있으나, 반드시 이에 한정되는 것은 아니고, 적어도 하나 이상의 반도체 칩이 적층되는 다른 경우를 포함할 수 있다.
도시된 바와 같이, 패키지 기판(110)은 적어도 한층 이상의 집적 회로(112)를 구비할 수 있다. 패키지 기판(110)은 집적 회로(112)와 전기적으로 연결되며 반도체 칩(120)과의 전기적 연결을 위한 본딩 패드(114)를 구비할 수 있다. 본딩 패드(114)는 반도체 칩(120)이 실장되는 면 상에 배치될 수 있다.
반도체 칩(120)은 패키지 기판(110) 상에서 계단 형태로 적층될 수 있다. 반도체 칩(120)의 제1 면 상에는 패키지 기판(110)과의 와이어 본딩을 위한 본딩 패드(122)가 배치될 수 있다. 반도체 칩(120)은 본딩 패드(112)가 외부에 노출될 수 있도록 일 방향을 따라 소정의 폭만큼 시프트(shift)된 상태로 순차적으로 적층될 수 있다. 적층되는 반도체 칩(120)은 에지 영역에 위치하는 돌출부(124)를 구비할 수 있다. 반도체 칩(120)의 돌출부(124)는 하부에 위치하는 다른 반도체 칩 또는 지지층(130)의 측면부와 결합할 수 있다. 돌출부(124)는 하부에 위치하는 다른 반도체 칩 또는 지지층(130)과의 결합력을 증가시켜 구조적 지지력을 증가시킬 수 있다. 돌출부(124)의 선폭(Wp)은 반도체 칩(120)이 계단 형태로 적층될 때 각각 시프트되는 폭과 동일할 수 있다.
도 1b를 참조하면, 돌출부(124)는 본딩 패드(122)가 배치되는 반도체 칩(120)의 제1 면(120a)의 반대쪽 면인 제2 면(120b) 상에 배치될 수 있다. 돌출부(124)가 제1 면(120a) 상에 투영되는 경우에, 투영된 돌출부(124')는 본딩 패드(122)의 위치를 기준으로 반대쪽 방향에 위치하는 반도체 칩(120)의 에지 영역에 배치될 수 있다.
돌출부(124)는 반도체 칩(120)과 일체일 수 있으며, 제2 면(120b) 상에서 돌출되도록 배치될 수 있다. 일 실시 예에 있어서, 돌출부(124)는 제2 면(120b)에 대하여 균일한 높이(Hp)를 가지도록 배치될 수 있다. 일 예로서, 돌출부(124)는 상기 제2 면으로부터 적어도 5 ㎛ 이상의 높이를 가지도록 돌출될 수 있다. 상기 돌출부(124)의 높이는 반도체 칩의 구조적 신뢰성이 위협받을 수 있는 최저 두께인 약 10 ㎛ 의 두께에 있어서도, 상기 반도체 칩의 두께의 50%에 해당되는 두께일 수 있다. 따라서, 돌출부(124)는 반도체 칩(120) 및 이의 적층 패키지(100)에 있어서, 지지력을 부가시키는 기능을 수행할 수 있다.
일 실시 예에 의하면, 돌출부(124)는 제2 면(120b) 상에서 바 형태를 가질 수 있다. 일 예로서, 돌출부(124)는 반도체 칩(120)의 폭(Wc) 대비 1/30 내지 1/40의 선폭(Wp)을 가질 수 있으며, 반도체 칩(120)의 길이(Lc)와 동일한 길이(Lp)를 가질 수 있다. 일 예로서, 반도체 칩(120)의 폭(Wc)이 약 9 내지 12 mm 일 경우, 돌출부(124)의 폭(Vp)는 약 300 ㎛ 일 수 있다. 반도체 칩(120)의 길이(Lc)가 약 9 내지 12 mm 일 경우, 돌출부(124)의 길이(Lp)도 약 9 내지 12 mm 일 수 있다.
다시 도 1a를 참조하면, 패키지 기판(100) 상에는 지지층(130)이 배치될 수 있다. 지지층(130)은 일 예로서, 집적회로를 구비하지 않는 더미 패턴층일 수 있다. 다르게는, 지지층(130)은 반도체 칩(120)과 패키지 기판(110) 사이의 간격을 메우는 기능을 수행하는 접착층일 수 있다. 지지층(130)은 일 예로서, 절연층 또는 에폭시층일 수 있다. 지지층(130)은 에지 영역에 돌출부를 구비하지 않을 수 있다.
지지층(130) 상에 반도체 칩(120)이 적층될 수 있다. 이때, 반도체 칩(120)의 돌출부(124)가 지지층(130)의 측면부와 결합하도록 배치될 수 있다. 반도체 칩(120) 상에 다른 반도체 칩(120)이 적층된다. 이때, 상부에 위치하는 반도체 칩의 돌출부가 하부에 위치하는 반도체 칩의 측면부와 결합되도록 배치될 수 있다. 이와 같은 방식으로, 복수의 반도체 칩(120)은 돌출부(124)가 형성되는 방향으로 돌출부(124)의 폭(Wp)만큼 시프트되어 패키지 기판(110) 상에 적층될 수 있다. 도시되지는 않았지만, 지지층(130)과 반도체 칩(120) 사이에는 접착층이 배치되어, 지지층(130)과 반도체 칩(120)을 접착시킬 수 있다.
적층되는 반도체 칩(120) 사이에는 접착층(140)이 배치되어, 반도체 칩(120) 들을 서로 접합시키는 기능을 수행할 수 있다. 접착층(140)은 에폭시 등과 같은 공지의 접합 재료를 포함할 수 있다. 반도체 칩(120)의 제1 면(120a) 상의 본딩 패드(122)는 패키지 기판(110)의 본딩 패드(114)와 본딩 와이어(150)에 의해 전기적으로 연결될 수 있다.
상술한 바와 같이, 본 출원의 일 실시 예에 따르는 반도체 패키지는 에지 영역에 돌출부를 구비하는 반도체 칩들을 포함할 수 있다. 이때, 상기 반도체 칩들은 서로 동종 또는 이종의 칩일 수 있다. 상기 돌출부는 하부에 위치하는 반도체 칩 또는 지지층의 측면부와 결합함으로써, 반도체 패키지의 구조적 안정성을 증가시킬 수 있다. 일 예로서, 반도체 칩의 두께가 감소됨에 따라, 적층되는 반도체 칩 간에 접합력 약화 문제가 발생될 수 있다. 이때, 상기 돌출부는 하부의 반도체 또는 지지층의 측면부를 추가적으로 지지함으로써, 구조적 신뢰성을 향상시킬 수 있다.
도 2a 및 2b는 본 출원의 다른 실시 예에 따르는 적층 반도체 패키지 내의 반도체 칩을 개략적으로 도시하는 사시도이다. 도시되는 반도체 칩(220, 240)은 에지 영역에 배치되는 돌출부(224, 244)의 형태를 제외하고는 도 1a 및 1b에 도시되는 반도체 칩(120)과 실질적으로 동일하다.
도 2a를 참조하면, 돌출부(224)는 섬(island) 패턴이 부가되는 형태로 배치될 수 있다. 일 예로서, 돌출부(224)는 반도체 칩(120)의 길이(Lc)보다 짧은 길이(Lp1)을 가질 수 있다. 돌출부(224)는 제2 방향을 따라 반도체 칩(220)의 측면의 중앙부에 배치될 수 있다. 도시되지는 않았지만, 다른 예로서, 돌출부(224)가 중앙부에서 벗어나서 배치될 수도 있다. 도 2b를 참조하면, 돌출부(244)는 복수의 섬(island) 패턴이 부가되는 형태로 배치될 수 있다. 돌출부(244)는 제2 방향을 따라 반도체 칩(240)의 에지 영역에 분포할 수 있다.
도 3은 본 개시의 다른 실시 예에 따르는 반도체 패키지를 개략적으로 도시하는 단면도이다. 도 3을 참조하면, 반도체 패키지(300)는 패키지 기판(110) 및 패키지 기판(110) 상에 적층되는 복수의 반도체 칩(320, 322)을 포함한다.
도시된 바와 같이, 패키지 기판(110)과 접합하는 반도체 칩(322)은 돌출부를 구비하지 않을 수 있다. 이 경우, 패키지 기판(110)과 반도체 칩(322) 사이에는 도 1a의 지지층(130)에 대응되는 구성요소가 존재하지 않을 수 있다.
결론적으로, 반도체 패키지(300)는 도 1a의 지지층(130)에 대응하는 구성요소가 존재하지 않는다는 점을 제외하고는 도 1a의 반도체 패키지(100)와 실질적으로 동일한 구성일 수 있다. 반도체 칩(322) 상에는 돌출부(324)를 구비하는 반도체 칩(320)이 순차적으로 배치될 수 있다. 돌출부(324)는 하부에 위치하는 반도체 칩(322, 320)의 측면부와 결합하도록 배치된다.
도 4는 본 개시의 또다른 실시 예에 따르는 반도체 패키지를 개략적으로 도시하는 단면도이다. 도 4를 참조하면, 반도체 패키지(400)는 패키지 기판(110) 및 패키지 기판(110) 상에 적층되는 복수의 반도체 칩(420, 430, 440, 450)을 포함한다. 반도체 패키지(400)는 돌출부(424, 434, 444, 454)의 구조를 제외하고는 반도체 패키지(100)와 실질적으로 동일하다.
도시된 바와 같이, 구체적인 일 실시 예로서, 돌출부(424, 434, 444, 454)는 패키지 기판(110)과 직접 접합할 수 있는 높이를 가질 수 있다. 이를 위해, 반도체 칩(420, 430, 440, 450)의 돌출부(424, 434, 444. 454)는 서로 다른 높이를 가질 수 있다. 돌출부(424, 434, 444, 454)가 패키지 기판(110)과 접합하여 반도체 칩(420, 430, 440, 450)을 지지하는 기능을 수행하므로, 반도체 패키지(400)의 구조적 안정성이 향상될 수 있다.
도 5는 본 개시의 또다른 실시 예에 따르는 반도체 패키지를 개략적으로 도시하는 단면도이다. 도 5를 참조하면, 반도체 패키지(500)은 패키지 기판(110), 패키지 기판(110) 상에서 배치되는 제1 적층체(510) 및 제1 적층체(510) 상에 배치되는 제2 적층체(550)을 포함한다.
도면을 참조하면, 제1 적층체(510)는 패키지 기판(110) 상에서 제1 방향으로 시프트되어 적층되는 반도체 칩(512)을 포함한다. 패키지 기판(110)과 반도체 칩(512) 사이에는 제1 지지층(514)이 배치될 수 있다. 제1 지지층(514)은 일 예로서, 집적회로를 구비하지 않는 더미 패턴층일 수 있다. 다르게는, 제1 지지층(514)은 반도체 칩(120)과 패키지 기판(110) 사이의 간격을 메우는 기능을 수행하는 접착층일 수 있다. 제1 지지층(514)은 일 예로서, 절연층 또는 에폭시층일 수 있다.
패키지 기판(110) 상에서 제1 적층체(510)를 포함하는 구조는 도 1의 반도체 패키지(100)의 구조와 실질적으로 동일할 수 있다. 다른 실시 예에 있어서는, 도시되지는 않았지만, 패키지 기판(110) 상에서 제1 적층체(510)를 포함하는 구조는 도 3 또는 도 4와 관련하여 상술한 반도체 패키지(300, 400)의 구조와 실질적으로 동일할 수 있다.
도시된 바와 같이, 적층되는 반도체 칩(512)은 에지 영역에 위치하는 돌출부(518)를 구비할 수 있다. 반도체 칩(512)의 돌출부(518)는 하부에 위치하는 다른 반도체 칩 또는 제1 지지층(514)의 측면부와 결합할 수 있다. 돌출부(518)는 하부에 위치하는 다른 반도체 칩 또는 제1 지지층(514)과의 결합력을 증가시켜 구조적 지지력을 증가시킬 수 있다. 돌출부(512)의 선폭(Wp1)은 반도체 칩(512)이 적층될 때 제1 방향을 따라 시프트되는 폭과 동일할 수 있다.
선폭, 길이, 높이, 형태, 분포와 같은 돌출부(512)의 구성은 도 1b, 도 2a 또는 2b와 관련하여 상술한 반도체 칩(120, 220, 240)의 돌출부(124, 224, 244) 중 어느 하나와 구성과 실질적으로 동일할 수 있다.
도 5를 다시 참조하면, 제2 적층체(550)가 제1 적층체(510) 상에 배치될 수 있다. 제2 적층체(550)는 복수의 반도체 칩(552)을 포함한다. 복수의 반도체 칩(552)은 제1 방향의 반대방향으로 소정의 폭만큼 각각 시프트되어 적층될 수 있다.
제1 적층체(510)의 반도체 칩(512)과 제2 적층체(550)의 반도체 칩(552) 사이에는 제2 지지층(554)이 배치될 수 있다. 제2 지지층(554)은 일 예로서, 집적회로를 구비하지 않는 더미 패턴층일 수 있다. 제2 지지층(554)은 제1 적층체(510)의 최상위 반도체 칩(512)과 제2 적층체(550)의 최하위 반도체 칩(514) 사이에 소정의 간격을 유지시키는 기능을 수행할 수 있다. 제2 지지층(554)은 일 예로서, 절연층 또는 에폭시층일 수 있다.
제2 적층체(550)는 제1 적층체(510)과 실질적으로 동일한 적층 구조를 가질 수 있다. 즉, 적층되는 반도체 칩(552)은 에지 영역에 위치하는 돌출부(558)를 구비할 수 있다. 반도체 칩(552)의 돌출부(558)는 하부에 위치하는 다른 반도체 칩 또는 제2 지지층(554)의 측면부와 결합할 수 있다. 돌출부(558)는 하부에 위치하는 다른 반도체 칩 또는 제2 지지층(554)과의 결합력을 증가시켜 구조적 지지력을 증가시킬 수 있다. 또한, 돌출부(558)의 선폭(Wp2)은 반도체 칩(552)이 적층될 때 시프트되는 폭과 동일할 수 있다. 일 예로서, 선폭, 길이, 높이, 형태, 분포와 같은 돌출부(552)의 구성은 제1 적층체(510)의 돌출부(518)의 구성과 실질적으로 동일할 수 있다.
도면에서, 제1 적층체(510)에서 적층되는 반도체 칩(512) 사이에는 접착층(515)이 배치되며, 제2 적층체(550)에서 적층되는 반도체 칩(552) 사이에는 접착층(555)이 배치되어, 반도체 칩(512, 552)들을 서로 접합시키는 기능을 수행할 수 있다. 반도체 칩(512, 552)의 본딩 패드(516, 556)와 패키지 기판(110)의 본딩 패드(114)는 본딩 와이어(150)에 의해 전기적으로 연결될 수 있다.
상술한 바와 같이, 제1 적층체(510)의 반도체 칩(512)과 제2 적층체(550)의 반도체 칩(552)가 서로 반대 방향으로 시프트하여 적층되며, 반도체 칩(512, 552)은 돌출부(558)을 구비함으로써, 패키지 구조의 구조적 신뢰성을 향상시킬 수 있다.
상술한 본 개시의 돌출부와 관련되는 구조적 신뢰성은 일 예로서, 반도체 패키지의 와이어 본딩 공정 과정에서 확인할 수 있다. 도 6a 및 6b는 본 개시의 일 비교 예에 따르는 반도체 패키지 및 일 실시 예로서의 반도체 패키지의 구조적 신뢰성을 표현하는 모식도이다.
일반적으로, 와이어 본딩 공정은 반도체 칩의 본딩 패드 상에 본딩 장치의 캐필러리(610)가 압력과 진동을 인가하여 본딩 와이어를 본딩 패드에 부착시키는 과정으로 진행된다. 이때, 반도체 칩의 두께가 임계값 이하로 감소하는 경우, 반도체 칩은 상기 캐필러리의 압력을 견디지 못하고 파손되거나, 또는 캐필러리(610)의 본딩 공정 중 펄럭임(bouncing) 현상이 반도체 칩에 발생하여 본딩 패드와 본딩 와이어 사이에 접합 불량이 발생될 수 있다. 도 6a는 반도체 칩(652, 612)의 두께가 얇으며 지지층(655)의 두께도 얇은 경우, 본딩 패드(656) 상에서 와이어 본딩 공정의 신뢰성이 낮아질 수 있는 가능성을 표현하고 있다. 즉, 본딩 패드(656) 하부에는 반도체 칩(652), 지지층(644) 및 반도체 칩(612)이 각각 h1, h2 및 h3의 두께를 가지며 배치되어 있다. 와이어 본딩시 본딩 패드(656)에 대해 인가되는 상기 캐필러리의 압력과 진동에 대항하는 하부 지지 구조물의 두께는 h1, h2 및 h3의 합이다. 반도체 칩(652) 및 반도체 칩(612)의 두께 h1 및 h3이 임계치 이하로 감소하는 경우, 본딩 패드(656) 하부에서 상기 캐필러리의 압력 및 진동에 충분히 저항할 수 없어서 상술한 본딩의 접합 불량을 야기할 수 있다.
도 6의 (b)의 경우, 본 개시의 일 실시 예에 따라 반도체 칩(622, 662)이 돌출부(624, 654)를 구비한다. 본 실시예의 경우, 본딩 패드(656) 상에서 와이어 본딩 공정이 이루어지는 경우, 돌출부(624)가 본딩 패드(656)의 하부에 존재함으로써, 캐필러리(610)의 압력을 돌출부(624)가 추가적으로 나누어 분담할 수 있다. 즉, 와이어 본딩시, 본딩 패드(656)에 대해 인가되는 상기 캐필러리의 압력과 진동에 대항하는 하부 지지 구조물의 두께는 h1', h2', h3' 및 h4의 합이다. 이로서, 와이어 본딩 공정의 신뢰성을 향상시킬 수 있다.
상술한 와이어 본딩 공정 상의 장점은 본 개시의 일 실시예에 따르는 구성으로부터 도출되는 다양한 효과 중의 일 예일 뿐, 유일한 효과에 해당되는 것은 아니다.
도 7은 본 개시의 또다른 실시 예에 따르는 반도체 패키지를 개략적으로 도시하는 단면도이다. 도 7을 참조하면, 반도체 패키지(700)은 패키지 기판(110), 패키지 기판(110) 상에서 배치되는 제1 적층체(510) 및 제1 적층체(510) 상에 배치되는 제2 적층체(750)을 포함한다. 반도체 패키지(700)은 제2 적층체(750)의 구조를 제외하고는 도 5의 반도체 패키지(500)와 실질적으로 동일한 구성이다.
제2 적층체(750)는 제1 적층체(510)의 최상위층의 반도체 칩(502)과 제2 적층체(750)의 최하위 반도체 칩(752) 사이에 도 5의 지지층(554)에 대응하는 구성요소를 구비하지 않는다. 제2 적층체(750)의 최하위 반도체 칩(752)의 돌출부(758)는 제1 적층체(510)의 반도체 칩(502, 512)의 돌출부(518)의 배향 방향과 동일한 제1 방향으로 위치한다. 또한, 제2 적층체(750)의 최하위 반도체 칩(752)의 본딩 패드(746)는 돌출부(758)의 상부에 위치할 수 있다. 최하위 반도체 칩(752)의 상부에 배치되는 반도체 칩(762)는 돌출부(768)의 위치가 반대 방향으로 배치될 수 있다.
도 8은 본 개시의 일 실시 예에 따르는 반도체 패키지의 제조 방법을 개략적으로 나타내는 순서도이다. 도 8의 610 블록을 참조하면, 복수의 반도체 칩이 제1 면에 형성되는 웨이퍼를 준비한다. 상기 복수의 반도체 칩은 공지의 반도체 공정을 통하여 웨이퍼 상에 완성될 수 있다. 620 블록을 참조하면, 상기 제1 면에 반대쪽인 상기 웨이퍼의 제2 면을 선택적으로 제거하여 단차 패턴을 상기 제2 면 상에 형성한다. 상기 단차 패턴은 일 예로서, 기계적 연마법 또는 화학적 식각법에 의하여 수행될 수 있다. 630 블록을 참조하면, 상기 웨이퍼를 절단하여 상기 복수의 반도체 칩을 개별 반도체 칩으로 분리한다. 이때, 분리된 개별 반도체 칩의 에지 영역에는 상기 단차 패턴으로부터 기인하는 돌출부가 배치된다. 도 8에 도시지는 않았지만, 본 개시의 일 실시 예에 따르는 반도체 패키지의 제조 방법은 상기 분리된 개별 반도체 칩을 상기 패키지 기판 상에 적층하는 단계를 더 포함할 수 있다. 이때, 일 개별 반도체 칩의 상기 돌출부는 하부에 적층되는 다른 개별 반도체 칩의 측면부와 결합할 수 있다. 일 실시 예에 따르면, 일 개별 반도체 칩을 상기 패키지 기판 상에 적층할 때, 상기 개별 반도체 칩이 상기 돌출부의 선폭 만큼 일 방향으로 시프트된 상태로 적층될 수 있다.
도 9 내지 도 14는 본 개시의 일 실시 예에 따르는 반도체 패키지의 제조 방법을 개략적으로 나타내는 단면도이다. 도 9을 참조하면, 공지의 반도체 공정을 통하여 형성되는 복수의 반도체 칩(920)을 구비하는 웨이퍼(910)를 준비한다. 복수의 반도체 칩(920)은 웨이퍼(910)의 제1 면(912)에 형성될 수 있다.
도 10을 참조하면, 제1 면(912)에 반대쪽인 제2 면(914)을 선택적으로 제거하여 단차 패턴(1010)을 형성한다. 단차 패턴(1010)은 규칙적으로 배열되는 융기부(1020)과 바닥부(1030)를 구비할 수 있다.
일 실시 예에 따르면, 제2 면(914)을 선택적으로 제거하기 위하여, 먼저, 상기 웨이퍼의 제2 면(914) 전체를 연마할 수 있다. 상기 연마는 일 예로서, 기계적 연마법, 화학적 연마법 또는 기계적 화학적 연마법에 의해 수행될 수 있다. 제2 면(914)이 소정의 두께로 연마됨에 따라, 상기 웨이퍼의 전체 두께를 감소시킬 수 있다. 이어서, 두께가 감소된 상기 웨이퍼의 제2 면(914)을 국부적으로 패터닝할 수 있다. 상기 패터닝 방법은 일 예로서, 기계적 또는 화학적 방법에 의하여 진행될 수 있다. 상기 기계적 방법은 소정의 폭을 가지는 절삭 장치의 블레이드로서, 제2 면(914)을 국부적으로 제거하여, 바닥부(1030) 및 융기부(1020)를 형성하는 방법일 수 있다. 화학적 방법은 일 예로서, 식각액 또는 식각 가스를 이용하여 제2 면(914)을 식각함으로써, 바닥부(1030) 및 융기부(1020)를 형성하는 방법일 수 있다. 일 실시 예에 의하면, 단차 패턴(1010)이 형성된 후에, 바닥부(1030)로부터 융기부(1020)까지의 높이 단차는 적어도 5㎛ 이상의 높이를 가지도록 형성될 수 있다. 상기 높이는, 발명자에 따르면, 반도체 칩의 두께가 구조적 신뢰성이 위협받을 수 있는 최저 두께인 약 10 ㎛ 의 두께에 있어서도, 상기 반도체 칩의 두께의 50%에 해당되는 두께일 수 있어, 후술하는 반도체 칩의 적층 패키지에 있어서, 지지력을 효과적으로 부가시킬 수 있는 돌출부를 형성할 수 있는 최저 두께이다.
일 실시 예에 의하면, 형성되는 융기부(1020)의 형상은 일 예로서, 바 형태, 섬(island) 형태 등 다양한 형상이 가능하다.
도 11을 참조하면, 접착 필름(1110)을 준비하고, 단차 패턴(1010)이 형성된 웨이퍼(910)의 제2 면(915)을 접착 필름(1110)에 부착시킨다. 여기서, 제2 면(915)은 제1 면(912)의 반대쪽 면으로서, 단차 패턴(1010)이 형성된 면을 통칭할 수 있다. 접착 필름(1110)은 일 예로서, 에폭시층으로 구성될 수 있으며, 제2 면(915)에 형성된 바닥부(1030)와 융기부(1020) 사이의 단차를 커버할 수 있다.
도 12를 참조하면, 웨이퍼(910)을 절단하여 복수의 반도체 칩(920)을 개별 반도체 칩으로 분리한다. 웨이퍼(910)의 절단 방법은 절단용 블레이드(1210)를 이용하는 공지의 방법으로 진행될 수 있다. 상기 개별 반도체 칩으로 분리된 후에, 접착 필름(1110)은 제거될 수 있다. 상기 개별 반도체 칩은 도 1b, 도 2a 또는 2b에 도시되는 반도체 칩(120, 220, 240)과 실질적으로 동일할 수 있다.
도 13을 참조하면, 도 9 내지 도 12의 방법에 의해 제조되는 반도체 칩(1312)를 준비하고, 반도체 칩(1312)를 패키지 기판(110) 상에 적층하여 제1 적층체(1310)를 형성한다. 반도체 칩(1312)는 동종 또는 이종의 칩일 수 있다. 반도체 칩(1312)의 에지 영역에는 단차 패턴(1010)으로부터 기인하는 돌출부(1318)가 배치된다.
구체적인 일 실시 예에 있어서, 반도체 칩(1312)의 적층을 위하여, 패키지 기판(110) 상에 제1 지지층(1314)을 형성한다. 제1 지지층(1314) 상에 반도체 칩(1312)을 제1 방향으로 시프트한 채로 적층하여 제1 적층체(1310)을 형성한다. 반도체 칩(1312) 사이에는 접착층(1315)을 형성하여, 반도체 칩(1312)을 서로 결합시킬 수 있다.
반도체 칩(1312)을 적층할 때, 돌출부(1318)가 하부에 적층되는 다른 반도체 칩(1312)의 측면부 또는 지지층(1314)의 측면부와 결합되도록 할 수 있다. 이 경우, 반도체 칩(1312)이 순차적으로 적층될 때, 돌출부(1318)의 선폭(Wp3) 만큼 반도체 칩(1312)이 제1 방향으로 시프트될 수 있다.
도 14를 참조하면, 제1 적층체(1310) 상에 제2 지지층(1354)를 형성한다. 제2 지지층(1354) 상에 반도체 칩(1352)을 제1 방향과 반대 방향으로 시프트하며 적층하여 제2 적층체(1350)를 형성한다. 반도체 칩(1352) 사이에는 접착층(1355)을 형성하여, 반도체 칩(1352)을 서로 접합시킬 수 있다.
반도체 칩(1352)을 적층할 때, 돌출부(1358)가 하부에 적층되는 다른 반도체 칩(1352)의 측면부 또는 지지층(1354)의 측면부와 결합되도록 할 수 있다. 이 경우, 반도체 칩(1352)이 순차적으로 적층될 때, 돌출부(1358)의 선폭(Wp4) 만큼 반도체 칩(1352)이 제1 방향의 반대 방향으로 시프트될 수 있다.
이어서, 패키지 기판(110)의 본딩 패드(114)와 반도체 칩(1312, 1352)의 본딩 패드(1316, 1356)을 서로 연결하는 와이어 본딩 공정을 진행할 수 있다. 이후에, 필요에 따라 공지의 몰딩 공정을 진행하여 반도체 패키지를 제조할 수 있다.
몇몇 실시예에 있어서는 반도체 패키지는 도 13의 제1 적층체(1310) 만을 구비할 수 있다. 이 경우, 제1 적층체(1310)을 형성한 후에, 패키지 기판(110)과 반도체 칩(1312) 사이의 본딩 패드 간에 와이어 본딩 공정을 진행할 수 있다. 이후에 필요에 따라 공지의 몰딩 공정을 진행하여 반도체 패키지를 제조할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 반도체 패키지, 110: 패키지 기판, 120: 반도체 칩, 120a: 반도체 칩의 제1면, 120b: 반도체 칩의 제2 면, 114, 122: 본딩 패드, 124: 돌출부, 130: 지지층, 140: 접착층, 150: 본딩 와이어,
320, 322, 420, 430, 440, 450 : 반도체 칩, 424, 434, 444, 454: 돌출부,
510: 제1 적층체, 502, 512: 반도체 칩, 514: 제1 지지층, 515: 접착층, 518: 돌출부, 550: 제2 적층체, 552: 반도체 칩, 554: 제2 지지층, 555: 접착층, 558: 돌출부,
610: 캐필러리, 612, 622, 652, 662: 반도체 칩, 624, 654: 돌출부, 655, 665: 지지층,
750: 제2 적층체, 752, 762: 반도체 칩, 755: 접착층, 746, 756: 본딩 패드, 758, 768: 돌출부,
910: 웨이퍼, 912: 웨이퍼의 제1 면, 914, 915: 웨이퍼의 제2 면, 920: 복수의 반도체칩, 1010: 단차 패턴, 1020: 융기부, 1030: 바닥부, 1110: 접착 필름, 1210: 블레이드,
1310: 제1 적층체, 1312: 반도체 칩, 1314: 제1 지지층, 1315: 접착층, 1316: 본딩 패드, 1318:돌출부, 1340: 접착층, 1350: 제2 적층체, 1352: 반도체 칩, 1354: 제2 지지층, 1355: 접착층, 1356: 본딩 패드, 1358: 돌출부.

Claims (23)

  1. 패키지 기판 및 상기 패키지 기판 상에 적층되는 반도체 칩을 포함하되,
    상기 반도체 칩은 에지 영역에 위치하는 돌출부를 구비하며, 상기 돌출부는 하부에 위치하는 반도체 칩 또는 지지층의 측면부와 결합하는
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 돌출부는 와이어 본딩을 위한 본딩 패드가 배치되는 상기 반도체 칩의 제1 면의 반대쪽 면인 상기 반도체 칩의 제2 면 상에 배치되는
    반도체 패키지.
  3. 제2 항에 있어서,
    상기 돌출부는 상기 반도체 칩의 폭 대비 1/30 내지 1/40의 선폭을 가지는
    반도체 패키지.
  4. 제2 항에 있어서,
    상기 돌출부는 상기 제2 면으로부터 균일한 높이를 가지도록 배치되는
    반도체 패키지.
  5. 제4 항에 있어서,
    상기 돌출부는 상기 제2 면으로부터 적어도 5 ㎛ 이상의 높이를 가지도록 돌출되는
    반도체 패키지.
  6. 제2 항에 있어서,
    상기 돌출부는 상기 제1 면에 투영되는 경우, 투영된 돌출부가 상기 본딩 패드의 반대쪽에 위치하는
    반도체 패키지.
  7. 제1 항에 있어서,
    상기 반도체 칩은 상기 돌출부의 선폭 만큼 시프트되어 계단 형태로 적층되는
    반도체 패키지.
  8. 제1 항에 있어서,
    상기 지지층은 상기 패키지 기판과 상기 반도체 칩 사이 또는 상기 복수의 반도체 칩 사이에 배치되며, 돌출부를 구비하지 않는
    반도체 패키지.
  9. 제1 항에 있어서,
    상기 반도체 칩은 상기 패키지 기판 상에서 복수 개로 적층될 수 있으며,
    상기 반도체 칩 중 적어도 하나 이상은 다른 나머지 반도체 칩과 대비하여 상기 돌출부가 다른 높이를 가지는
    반도체 패키지.
  10. 패키지 기판;
    상기 패키지 기판 상에서 제1 방향으로 시프트되어 적층되는 반도체 칩을 포함하는 제1 적층체; 및
    상기 제1 적층체 상에서 상기 제1 방향과 반대방향으로 시프트되어 적층되는 반도체 칩을 포함하는 제2 적층체를 포함하되,
    상기 제1 적층체 및 상기 제2 적층체의 상기 반도체 칩은 에지 영역에 위치하는 돌출부를 구비하며, 상기 돌출부는 하부에 위치하는 반도체 칩 또는 지지층의 측면부와 결합하는
    반도체 패키지.
  11. 제10 항에 있어서,
    상기 돌출부는 와이어 본딩을 위한 본딩 패드가 배치되는 상기 반도체 칩의 제1 면의 반대쪽 면인 상기 반도체 칩의 제2 면에 배치되는
    반도체 패키지.
  12. 제11 항에 있어서,
    상기 돌출부는 상기 제2 면의 에지 영역에서 균일한 선폭 및 길이를 가지는
    반도체 패키지.
  13. 제12 항에 있어서,
    상기 돌출부는 상기 제2 면에서 상기 반도체 칩의 폭 대비 1/30 내지 1/40의 선폭을 가지는
    반도체 패키지.
  14. 제12 항에 있어서,
    상기 돌출부는 상기 제2 면의 에지 영역에서 나머지 영역과 대비하여 적어도 5 ㎛ 이상의 높이 단차를 가지는
    반도체 패키지.
  15. 제11 항에 있어서,
    상기 지지층은 상기 패키지 기판 및 제1 적층체 사이에 배치되는 제1 지지층또는 상기 제1 적층체 및 상기 제2 적층체 사이에 배치되는 제2 지지층을 포함하는
    반도체 패키지.
  16. 복수의 반도체 칩이 제1 면에 형성되는 웨이퍼를 준비하는 단계;
    상기 제1 면에 반대쪽인 상기 웨이퍼의 제2 면을 선택적으로 제거하여 단차 패턴을 형성하는 단계; 및
    상기 웨이퍼를 절단하여 상기 복수의 반도체 칩을 개별 반도체 칩으로 분리하되, 상기 개별 반도체 칩의 에지 영역에는 상기 단차 패턴으로부터 기인하는 돌출부를 배치시키는
    반도체 패키지의 제조 방법.
  17. 제16 항에 있어서,
    상기 분리된 개별 반도체 칩을 패키지 기판 상에 적층하는 단계를 더 포함하되, 일 개별 반도체 칩의 상기 돌출부는 하부에 적층되는 다른 개별 반도체 칩의 측면부와 결합하는
    반도체 패키지의 제조 방법.
  18. 제17 항에 있어서,
    상기 분리된 개별 반도체 칩을 패키지 기판 상에 적층하는 단계는, 상기 돌출부의 선폭 만큼 상기 개별 반도체 칩을 일 방향으로 시프트하여 적층하는
    반도체 패키지의 제조 방법.
  19. 제17 항에 있어서,
    상기 분리된 개별 반도체 칩을 패키지 기판 상에 적층하는 단계는,
    상기 패키지 기판 상에 제1 지지층을 형성하는 단계;
    상기 제1 지지층 상에 상기 개별 반도체 칩을 제1 방향으로 시프트하며 적층하여 제1 적층체를 형성하는 단계;
    상기 제1 적층체 상에 제2 지지층을 형성하는 단계;
    상기 제2 지지층 상에 상기 개별 반도체 칩을 제1 방향과 반대 방향으로 시프트하며 적층하여 제2 적층체를 형성하는 단계를 포함하는
    반도체 패키지의 제조 방법.
  20. 제17 항에 있어서,
    상기 분리된 개별 반도체 칩을 패키지 기판 상에 적층하는 단계는
    상기 패키지 기판의 본딩 패드와 상기 개별 반도체 칩의 본딩 패드를 서로 와이어 본딩하는 단계를 더 포함하는
    반도체 패키지의 제조 방법.
  21. 제16 항에 있어서,
    상기 제1 면에 반대쪽인 상기 웨이퍼의 제2 면을 선택적으로 제거하는 단계는
    상기 웨이퍼의 제2 면 전체를 연마하는 단계; 및
    상기 제2 면을 국부적으로 패터닝하는 단계를 포함하는
    반도체 패키지의 제조 방법.
  22. 제21 항에 있어서,
    상기 제2 면을 국부적으로 패터닝하는 단계는
    기계적 또는 화학적 방법에 의하여 수행되는
    반도체 패키지의 제조 방법.
  23. 제16 항에 있어서,
    상기 웨이퍼의 제2 면을 선택적으로 제거하는 단계는
    상기 단차 패턴의 높이 단차가 적어도 5 ㎛ 이상이 되도록 형성하는
    반도체 패키지의 제조 방법.
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