JP2020096153A - 半導体パッケージ構造体及びその製造方法 - Google Patents

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Abstract

【課題】反り及び層間剥離の発生を抑えられる半導体パッケージ構造体を提供する。【解決手段】半導体パッケージ構造体は、電子回路基板１０と、電子回路基板１０上に設置されたスペーサ板２０と、スペーサ板２０上に設置された封止体４０及び少なくとも１つのチップ３０ａ、３０ｂ、３０ｃ、３０ｄとを備えている。スペーサ板２０に接合層２２が形成されており、スペーサ板２０と少なくとも１つのチップ３０ａ、３０ｂ、３０ｃ、３０ｄを覆う封止体４０は、スペーサ板２０における接合層２２と接触している。接合層２２と封止体４０の接合強度は、ウェハと封止体４０の接合強度より大きい。このように構成された半導体パッケージ構造体は、接合層２２と封止体４０の間に良好な接合強度が得られるため、反りだけでなく、高温、高湿環境での層間剥離の発生をも抑制することができる。【選択図】図１Ａ

Description

本発明は、半導体パッケージ構造体及びその製造方法に関し、特に反り及び層間剥離を抑えることができる半導体パッケージ構造体及びその製造方法に関する。
薄型化半導体パッケージ構造体は、パッケージング過程で反りが発生しやすいことが知られている。これに対し、図８に示すように、電子回路基板７０と、電子回路基板７０上に設置されるスペーサ板７１と、スペーサ板７１上に設置される複数のチップ７２と、スペーサ板７１及びチップ７２を覆う封止体７３とを備える半導体パッケージ構造体が提案されている。スペーサ板７１の設置によって半導体パッケージ構造体の構造強度が向上されるため、パッケージング過程での反りを抑えることが可能になる。
ところで、スペーサ板７１を備えたこのような半導体パッケージ構造体１は、高温、高湿での信頼性試験においてスペーサ板７１及び封止体７３の層間剥離が発生することで、故障することがある。その原因は、スペーサ板７１として、ウェハをそのまま切断して形成されたものが使用されていることにあると考えられている。ウェハから作製されたスペーサ板７１は平滑面を有しており、この平滑面に応力が集中すると、スペーサ板７１と封止体７３との間に層間剥離が発生しやすくなる。
本発明は、前述した従来の半導体パッケージ構造体において層間剥離が発生しやすいという課題に鑑みてなされたものであり、その主な目的は、反り及び層間剥離の発生を抑えられる新たな半導体パッケージ構造体、及びその製造方法を提供することにある。
上記目的を達成するための本発明に係る半導体パッケージ構造体の特徴は、
複数の金属接点が形成された第１表面を有する電子回路基板と、
前記電子回路基板の前記第１表面上に設置され、接合層が形成されているスペーサ板と、
前記スペーサ板上に設置され、且つ前記電子回路基板の前記第１表面における前記金属接点に電気的に接続されている少なくとも１つの第１チップと、
前記スペーサ板及び各前記第１チップを覆い且つ前記スペーサ板における前記接合層と接触するように前記電子回路基板の前記第１表面上に形成された封止体とを備え、
前記接合層と前記封止体の接合強度が、ウェハと前記封止体の接合強度より大きい点にある。
以上のように、本発明において使用されるスペーサ板は接合層を有しており、当該接合層と封止体との接合強度は、ウェハと封止体との接合強度より大きい。その結果、本発明において使用されるスペーサ板と封止体の接合強度を効果的に向上させることができるため、反りだけでなく、高温、高湿環境での層間剥離の発生をも抑制することができる。
上記目的を達成するための本発明に係る半導体パッケージ構造体の製造方法の特徴は、
複数のスペーサ板を用意するステップ（ａ）と、
載置板を用意し、複数電子回路基板を有する基板を前記載置板上に設置するステップ（ｂ）と、
各前記電子回路基板上に前記スペーサ板を設置し、各前記スペーサ板は接合層を有するステップ（ｃ）と、
各前記スペーサ板上に少なくとも１つの第１チップを設置するステップ（ｄ）と、
前記少なくとも１つの第１チップを、対応する前記電子回路基板に電気的に接続するステップ（ｅ）と、
複数の前記スペーサ板と複数の前記第１チップを覆うように、前記基板上に封止体を形成し、前記接合層と前記封止体の接合強度が、ウェハと前記封止体の接合強度より大きいステップ（ｆ）と、
電子回路基板の位置に対応して前記封止体及び前記基板を切断し、複数の独立した半導体パッケージ構造体とするステップ（ｇ）とを含む点にある。
以上のように、本発明に係る半導体パッケージ構造体の製造方法では、接合層を有するスペーサ板が使用され、当該接合層と封止体との接合強度は、ウェハと封止体との接合強度より大きい。その結果、スペーサ板と、当該スペーサ板を覆う封止体との接合強度を良好なものとすることができ、反りだけでなく、高温、高湿環境での層間剥離の発生をも抑制することができる。
本発明に係る半導体パッケージ構造体の第１実施形態の断面図である。 本発明に係る半導体パッケージ構造体の第２実施形態の断面図である。 本発明に係る製造方法におけるステップを示す模式図である。 本発明に係る製造方法におけるステップを示す模式図である。 本発明に係る製造方法におけるステップを示す模式図である。 本発明に係る製造方法におけるステップを示す模式図である。 本発明に係る製造方法におけるステップを示す模式図である。 本発明に係る製造方法におけるステップを示す模式図である。 本発明に係る製造方法におけるステップを示す模式図である。 本発明に係る製造方法におけるステップを示す模式図である。 本発明に係る製造方法におけるステップを示す模式図である。 本発明に係るスペーサ板を部分的に示す外観斜視図である。 本発明に係る半導体パッケージ構造体の第３実施形態の断面図である。 本発明に係るスペーサ板の異なる形態を示す平面視である。 本発明に係る半導体パッケージ構造体の第４実施形態の断面図である。 本発明に係る半導体パッケージ構造体の第５実施形態の断面図である。 従来の半導体パッケージ構造体の断面図である。
本発明は、高温、高湿環境において発生する層間剥離による歩留りの低下を抑えることができる半導体パッケージ構造体及びその製造方法を提供する。以下、複数実施形態を用いて図面を参照しながら本発明の内容を詳細に説明する。
図１は本発明に係る半導体パッケージ構造体の第１実施形態の断面図である。図１に示すように、半導体パッケージ構造体は、電子回路基板（ｃｉｒｃｕｉｔ ｂｏａｒｄ）１０と、スペーサ板２０と、複数の第１チップ３０ａ、３０ｂ、３０ｃ、３０ｄと、封止体４０とを備えている。各第１チップ３０ａ、３０ｂ、３０ｃ、３０ｄは、電子回路基板１０に電気的に接続されている。スペーサ板２０は、各第１チップ３０ａ、３０ｂ、３０ｃ、３０ｄと電子回路基板１０との間に設置されている。封止体４０は、スペーサ板２０と各第１チップ３０ａ、３０ｂ、３０ｃ、３０ｄを覆うように電子回路基板１０上に形成されている。
前記電子回路基板１０は、予め成型された配線板（ｗｉｒｉｎｇ ｂｏａｒｄ）又は再配線層である。電子回路基板１０は、複数の金属接点１１１が形成された第１表面１１と、複数の金属接点１２１が形成された第２表面１２とを有する。
スペーサ板２０は電子回路基板１０の第２表面１２上に設置され、接合層２２を有している。本実施形態において、スペーサ板２０の上表面２１は、接合層２２を構成する、平滑面ではない粗面２２１を有している。具体的には、スペーサ板２０の上表面２１における周縁部には、複数の溝２２２が形成されている。
本実施形態において、第１チップ３０ａ、３０ｂ、３０ｃ、３０ｄは、スペーサ板２０における溝２２２を覆うことなく露出させるように、当該スペーサ板２０の上表面２１に積層して配置されている。本実施形態において、第１チップ３０ｂ、３０ｄにおける接点３０１は、ワイヤーボンディングにより、電子回路基板１０の第２表面１２における金属接点１２１に金属ワイヤー３３を介して接続されている。第１チップ３０ａ、３０ｃにおける接点３０１は、同様にワイヤーボンディングにより、第１チップ３０ｂ、３０ｄにおける接点３０１に金属ワイヤー３３を介して接続されている。
封止体４０は、スペーサ板２０及び第１チップ３０を覆い且つスペーサ板２０における接合層２２と接触するように、電子回路基板１０の第２表面１２に形成されている。接合層２２と封止体４０の接合強度は、ウェハと封止体４０の接合強度より大きい。本実施形態において、封止体４０は溝２２２内にも形成されている。これにより、封止体４０とスペーサ板２０の接合強度がより良好なものとなるため、層間剥離の現象が抑えられる。
図１Ｂは、本発明の第２実施形態に係る半導体パッケージ構造体の断面図である。第２実施形態に係る半導体パッケージ構造体は、上述した第１実施形態と構造が概ね共通しているが、電子回路基板１０の第２表面１２上に設置されている第２チップ３１を更に備えている。第２チップ３１上にはスペーサ板２０が設置され、スペーサ板２０の上表面２１には第１チップ３０が積層して配置されている。第１実施形態と同様に、本実施形態におけるスペーサ板２０は、上表面の周縁部に溝２２２が形成されている。第１チップ３０、第２チップ３１及びスペーサ板２０を覆う封止体４０は、溝２２２内にも形成されている。
図２Ａ〜図２Ｉは、図１Ａに示される半導体パッケージ構造体の製造方法の第１実施形態を示す図である。本発明に係る製造方法には、以下のステップ（ａ）〜ステップ（ｇ）が含まれている。
ステップ（ａ）では、複数のスペーサ板２０を用意する。本実施形態において、図２Ａ〜図２Ｃに示すように、まず、複数のスペーサ板領域５１を有するウェハ５０を用意し、各スペーサ板領域５１の全体又は周縁部に粗面２２１を形成する。そして、隣接するスペーサ板領域５１の間に沿ってウェハ５０を切断し、それぞれに粗面２２１が形成された、互いに分離した複数のスペーサ板２０とする。具体的には、各スペーサ板２０における上表面２１の周縁部に複数の溝２２２が形成されている。
ステップ（ｂ）では、図２Ｄに示すように、粘着層６１が形成された載置板６０を用意し、当該粘着層６１上に、複数の電子回路基板１０を有する基板１を設置する。本実施形態において、基板１として予め成型されたものを使用し得る。また、再配線によって粘着層６１上に形成された再配線層を基板１とすることもできる。
ステップ（ｃ）では、図２Ｅに示すように、各スペーサ板２０を、基板１における対応の電子回路基板１０上に設置する。
ステップ（ｄ）では、図２Ｆに示すように、各スペーサ板２０上に、第１チップ３０を積層して配置する。
ステップ（ｅ）では、図２Ｇに示すように、第１チップ３０を、ワイヤーボンディングにより、対応の電子回路基板１０に金属ワイヤー３３を介して電気的に接続する。
ステップ（ｆ）では、図２Ｈに示すように、モールディングにより、基板１上にスペーサ板２０及び第１チップ３０を覆う封止体４０を形成する。モールディングによって各スペーサ板２０における溝２２２内に流し込まれた液状の封止材は、硬化すると溝２２２内に固定されることになる。
ステップ（ｇ）では、図２Ｉに示すように、電子回路基板１０の位置に対応して封止体４０及び基板１を切断し、複数の独立した半導体パッケージ構造体とする。
なお、図２Ｂ及び図３に示すように、前記ステップ（ａ）を以下のものとすることもできる。すなわち、ウェハ５０の表面における隣接するスペーサ板領域５１の間にレーザを照射することで、凹入した粗面２２１ａを形成する。その後、同様に、隣接するスペーサ板領域５１に沿って切断することで、複数の分離したスペーサ板２０とする。このように得られた各スペーサ板２０は、上表面の周縁部に外方に向くように傾斜した粗面２２１ａが形成されたものである。図４は、本発明に係る半導体パッケージ構造体の第３実施形態の断面図である。本実施形態では、半導体パッケージ構造体は図３に示すスペーサ板２０を備えている。スペーサ板２０の周縁部に外方に向くように傾斜した粗面２２１ａが形成されているため、同様にスペーサ板２０と封止体４０の接合強度を向上させる効果が得られる。
なお、図５の（Ａ）〜（Ｆ）に示すように、スペーサ板２０の上表面２１に対するレーザの照射によって様々な溝パターンを形成することで、上表面の粗さを増加させてもよい。例えば、図５の（Ａ）〜（Ｃ）に示すスペーサ板２０では、上表面２１の周縁部に、互いに平行である複数の溝２２２を形成している。溝２２２は、縦、横又は斜めに延びるものであってよい。また、図５の（Ｄ）〜（Ｆ）に示すスペーサ板２０では、上表面２１の全体に、互いに平行である複数の溝２２２を形成している。この場合においても、溝２２２は、縦、横又は斜めに延びるものであってよい。
図６は、本発明に係る半導体パッケージ構造体の第４実施形態の断面図である。本実施形態では、半導体パッケージ構造体は図５の（Ｄ）に示すスペーサ板２０を備えている。スペーサ板２０の上表面における、第１チップ３０によって覆われていない溝２２２内にも封止体４０が形成されているため、同様にスペーサ板２０との接合強度を向上させる効果が得られる。
図７は、本発明に係る半導体パッケージ構造体の第５実施形態の断面図である。第５実施形態に係る半導体パッケージ構造体は、上表面２１に溝が形成されていないスペーサ板２０を備えている点を除いて、上述した実施形態と構造が共通している。本実施形態において、スペーサ板２０の上表面２１の全体には、接合層２２としての材料層が形成されている。当該接合層２２は、封止体４０との接合強度がスペーサ板２０よりも良好なものである。すなわち、材料層と封止体４０の接合強度が、スペーサ板２０と封止体４０の接合強度よりも高い。なお、材料層は、スペーサ板２０の上表面２１の周縁部にのみ形成されてもよい。更に、材料コストが低減されるように、スペーサ板２０の上表面２１に、パターンを有する材料層を形成することもでき、パターンの形態は限定されず、任意のものであり得る。本実施形態において、材料層は、例えばエポキシ樹脂等からなる接着剤層２２３である。この場合、図２Ｅに示すステップ（ｃ）では、各電子回路基板１０にスペーサ板２０を設置した後、ディスペンシングによってゲル状エポキシ樹脂を、各スペーサ板２０の上表面２１全体又は周縁部に付着させるか、又は、形態が限定されないパターンを有する材料層を形成するように各スペーサ板２０の上表面２１に付着させる。これによって、スペーサ板２０上に接合層２２を形成する。また、材料層は、ソルダーマスク２２４であってもよい。ソルダーマスク２２４は、封止体４０との接合強度がスペーサ板２０よりも良好なものである。すなわち、ソルダーマスク２２４と封止体４０の接合強度が、スペーサ板２０と封止体４０の接合強度よりも高い。この場合においても、図２Ｅに示すステップ（ｃ）では、スペーサ板２０を対応の電子回路基板１０に設置した後、ソルダーマスク２２４を、スペーサ板２０の上表面２１全体又は周縁部に塗布するか、又は、形態が限定されないパターンを有する材料層を形成するようにスペーサ板２０の上表面２１に塗布する。
更に、ソルダーマスク２２４と封止体４０の接着性が良好であることから、前述したステップ（ａ）ではウェハ５０を用いて複数のスペーサ板２０を作製していたが、ウェハ５０の代りに電子回路基板用樹脂基板（例えばＦＲ４基板）を使用してもよい。この場合では、表面にソルダーマスクが形成されている樹脂基板をステップ（ａ）でそのまま切断すれば、ソルダーマスクを有する複数のスペーサ板が得られるため、ステップ（ｃ）においてソルダーマスクを形成する作業を省略できる。なお、ここで使用される樹脂基板は、内部に金属配線層が形成されていないものである。
また、封止体との接合強度が最も良好なのは、同一材質の封止材そのものであることから、前述したステップ（ａ）では、ウェハ５０の代りに、予め硬化成型された封止材ブロックを用いてもよい。この場合においても、ステップ（ａ）で封止材ブロックをそのまま切断すれば、ステップ（ｃ）で使用される複数スペーサ板が得られる。
本発明に係る半導体パッケージ構造体の上述した複数の実施形態から分かるように、本発明において主に使用されるスペーサ板は、封止体との接合強度を向上させることができる表面を有している。例えば、ウェハを用いてスペーサ板を作製する場合、スペーサ板の表面に対する工具やレーザによる切削又はエッチングなどの表面処理によって、粗さを増加した表面を形成してもよい。又は、スペーサ板の表面上に、エポキシ樹脂からなる接着剤層やソルダーマスクなど、封止体との接合強度が比較的高い材料を形成してもよい。更に、ウェハの代りに、封止体との接合強度が比較的に高い材料を使用し、そのまま切断して複数のスペーサ板とすることもできる。このようなスペーサ板は、これを覆う封止体との間の接合強度が良好であるため、高温、高湿環境での層間剥離を抑えることができる。
本発明を上記実施形態により説明したが、本発明はこれら開示された実施形態に限定されず、当業者であれば、本発明の技術的思想を逸脱することなく、様々な変更および修飾を加えて均等物とすることができる。したがって、上記実施形態に変更、改変および修飾を加えた内容もまた、本発明の技術的思想に含まれるものである。
１ 基板
１０ 電子回路基板
１１ 第１表面
１１１ 金属接点
１２ 第２表面
１２１ 金属接点
２０ スペーサ板
２１ 表面
２２ 接合層
２２１、２２１ａ 粗面
２２２ 溝
２２３ 接着剤層
２２４ ソルダーマスク
３０ａ、３０ｂ、３０ｃ、３０ｄ 第１チップ
３０１ 接点
３１ 第２チップ
３３ 金属ワイヤー
４０ 封止体
５０ ウェハ
５１ スペーサ板領域
６０ 載置板
６１ 粘着層
７０ 電子回路基板
７１ スペーサ板
７２ チップ
７３ 封止体

Claims (17)

  1. 複数の金属接点が形成された第１表面を有する電子回路基板と、
    前記電子回路基板の前記第１表面上に設置され、接合層が形成されているスペーサ板と、
    前記スペーサ板上に設置され、且つ前記電子回路基板の前記第１表面における前記金属接点に電気的に接続されている少なくとも１つの第１チップと、
    前記スペーサ板及び各前記第１チップを覆い且つ前記スペーサ板における前記接合層と接触するように前記電子回路基板の前記第１表面上に形成された封止体とを備え、
    前記接合層と前記封止体の接合強度が、ウェハと前記封止体の接合強度より大きいことを特徴とする半導体パッケージ構造体。
  2. 前記電子回路基板と前記スペーサ板の間に設置され、且つ前記電子回路基板に電気的に接続されている第２チップを更に備えることを特徴とする、請求項１に記載の半導体パッケージ構造体。
  3. 前記スペーサ板における、前記少なくとも１つの第１チップが設置された表面の全体又は周縁部に、前記接合層としての粗面が形成されていることを特徴とする、請求項１又は２に記載の半導体パッケージ構造体。
  4. 前記スペーサ板における、前記少なくとも１つの第１チップが設置された表面に、前記接合層としての接着剤層が形成されていることを特徴とする、請求項１又は２に記載の半導体パッケージ構造体。
  5. 前記スペーサ板における、前記少なくとも１つの第１チップが設置された表面に、前記接合層としてのソルダーマスクが形成されていることを特徴とする、請求項１又は２に記載の半導体パッケージ構造体。
  6. 前記スペーサ板は、ＦＲ４基板を切断して形成されたものであることを特徴とする、請求項１又は２に記載の半導体パッケージ構造体。
  7. 前記スペーサ板は、前記封止体と同一材質である封止材ブロックを切断して形成されたものであることを特徴とする、請求項１又は２に記載の半導体パッケージ構造体。
  8. 前記スペーサ板は、ウェハを切断して形成されたものであり、前記粗面は、工具による切削、レーザによる切削、又はエッチングによって形成されていることを特徴とする、請求項３に記載の半導体パッケージ構造体。
  9. 前記粗面は複数の溝によって形成されたものであり、各前記溝内に前記封止体が形成されていることを特徴とする、請求項８に記載の半導体パッケージ構造体。
  10. 複数のスペーサ板を用意するステップ（ａ）と、
    載置板を用意し、複数の電子回路基板を有する基板を前記載置板上に設置するステップ（ｂ）と、
    各前記電子回路基板上に前記スペーサ板を設置し、各前記スペーサ板は接合層を有するステップ（ｃ）と、
    各前記スペーサ板上に少なくとも１つの第１チップを設置するステップ（ｄ）と、
    前記少なくとも１つの第１チップを、対応する前記電子回路基板に電気的に接続するステップ（ｅ）と、
    複数の前記スペーサ板と複数の前記第１チップを覆うように、前記基板上に封止体を形成し、前記接合層と前記封止体の接合強度が、ウェハと前記封止体の接合強度より大きいステップ（ｆ）と、
    電子回路基板の位置に対応して前記封止体及び前記基板を切断し、複数の独立した半導体パッケージ構造体とするステップ（ｇ）と、を含む半導体パッケージ構造体の製造方法。
  11. 前記ステップ（ｂ）は、第２チップを対応する電子回路基板上に設置することを更に含み、
    前記ステップ（ｃ）では、各前記スペーサ板を前記第２チップ上にそれぞれ設置することを特徴とする、請求項１０に記載の半導体パッケージ構造体の製造方法。
  12. 前記ステップ（ａ）は、
    複数のスペーサ板領域を有するウェハを用意すること（ａ１）と、
    各前記スペーサ板領域の全体又は周縁部に粗面を形成すること（ａ２）と、
    隣接するスペーサ板領域の間に沿って前記ウェハを切断し、それぞれに前記接合層としての粗面が形成された、互いに分離した複数のスペーサ板とすること（ａ３）とを含むことを特徴とする、請求項１０又は１１に記載の半導体パッケージ構造体の製造方法。
  13. 前記ステップ（ａ）は、
    複数のスペーサ板領域を有するウェハを用意すること（ａ１）と、
    隣接するスペーサ板領域の間に沿って前記ウェハを切断し、互いに分離した複数のスペーサ板とすること（ａ２）とを含み、
    前記ステップ（ｃ）では、各前記スペーサ板上に、前記接合層としての接着剤層を形成することを特徴とする、請求項１０又は１１に記載の半導体パッケージ構造体の製造方法。
  14. 前記ステップ（ａ）は、
    複数のスペーサ板領域を有するウェハを用意すること（ａ１）と、
    隣接するスペーサ板領域の間に沿って前記ウェハを切断し、互いに分離した複数のスペーサ板とすること（ａ２）とを含み、
    前記ステップ（ｃ）では、各前記スペーサ板上に、前記接合層としてのソルダーマスクを形成することを特徴とする、請求項１０又は１１に記載の半導体パッケージ構造体の製造方法。
  15. 前記ステップ（ａ）は、
    複数のスペーサ板領域を有し且つ表面にソルダーマスクが形成されている樹脂基板を用意すること（ａ１）と、
    隣接するスペーサ板領域の間に沿って前記樹脂基板を切断し、互いに分離した複数のスペーサ板とすること（ａ２）とを含むことを特徴とする、請求項１０又は１１に記載の半導体パッケージ構造体の製造方法。
  16. 前記ステップ（ａ）は、
    複数のスペーサ板領域を有する封止材ブロックを用意すること（ａ１）と、
    隣接するスペーサ板領域の間に沿って前記封止材ブロックを切断し、互いに分離した複数のスペーサ板とすること（ａ２）とを含むことを特徴とする、請求項１０又は１１に記載の半導体パッケージ構造体の製造方法。
  17. 各前記スペーサ板領域の全体又は周縁部に粗面を形成すること（ａ２）は、工具による切削、レーザによる切削、又はエッチングによって互いに平行である複数の溝を形成することによって行われる、請求項１２に記載の半導体パッケージ構造体の製造方法。
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