JP2010118416A - 半導体装置 - Google Patents
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Abstract
【課題】はんだ付け実装での熱ストレスにより、配線基板の配線パターンと封止樹脂との界面で剥離が発生し、ワイヤーが切断することに対する耐性を向上せしめた半導体装置を提供する。
【解決手段】配線基板1と半導体チップ2とワイヤー3と封止樹脂4とよりなる半導体装置において、配線基板1は複数の絶縁層12,13からなり、ワイヤー3と接続した配線パターン11は、絶縁層12,13間に配置され当該配線パターン11よりもチップ搭載面側の絶縁層12に設けられた開口部12aから露出して封止樹脂4と接する構成とする。
【選択図】図1
【解決手段】配線基板1と半導体チップ2とワイヤー3と封止樹脂4とよりなる半導体装置において、配線基板1は複数の絶縁層12,13からなり、ワイヤー3と接続した配線パターン11は、絶縁層12,13間に配置され当該配線パターン11よりもチップ搭載面側の絶縁層12に設けられた開口部12aから露出して封止樹脂4と接する構成とする。
【選択図】図1
Description
本発明は、半導体チップを配線基板に搭載し樹脂封止した半導体装置に関し、特に配線基板に形成された配線パターンと封止樹脂との界面剥離を抑制する技術に関するものである。
従来、半導体チップを配線基板に搭載しワイヤーにて電気的に接続し樹脂封止した半導体装置がある。かかる半導体装置は、実装基板にはんだ付け実装する際の熱ストレスにより配線基板と封止樹脂との界面で剥離が発生し、ワイヤーが切断されて、故障に至ることがある。こうした界面剥離を防止するために、配線基板上に設けるソルダーレジストの表面に凹凸を形成して封止樹脂との接合強度を向上させることが提案されている(たとえば特許文献1)。
特開平10−92964号公報
しかし上記の特許文献1に開示された方法では、封止樹脂とソルダーレジストとの間の接合強度を向上させることは可能であるものの、熱ストレス印加時のワイヤーの切断を完全に防止することはできない。ワイヤーは配線基板に形成された配線パターンに接続されるのに、配線パターンと封止樹脂との間の接合強度の向上は考慮されていないからである。
配線パターンの素材は金属であり、有機材料である封止樹脂との接合は水素結合に拠る。水素結合は共有結合や配位結合よりはるかに弱い結合であり、特に応力がかかっている場合には結合が切断されやすい。一方、はんだ実装時の熱ストレスは、配線基板と封止樹脂との界面に両者の熱膨張差に起因する応力を生じさせ、当然に、配線基板上の配線パターンと封止樹脂との界面にも応力を生じさせる。そのため、配線パターンと封止樹脂との界面で接合が破壊されやすい。
本発明は、上記問題を解決するためになされたもので、配線基板において、熱ストレスにより配線パターンと封止樹脂との界面に生じる応力を低下させて界面剥離を防止し、ワイヤー切断に対する耐性を向上せしめた半導体装置を提供することを目的とする。
上記課題を解決するために、本発明の半導体装置は、配線基板と、前記配線基板に搭載された半導体チップと、前記配線基板に形成された配線パターンと前記半導体チップとを電気的に接続したワイヤーと、前記半導体チップとワイヤーと配線基板のチップ搭載面とを覆った封止樹脂とを有しており、前記配線基板は複数の絶縁層より構成されていて、前記ワイヤーと接続した前記配線パターンは、前記絶縁層間に配置され当該配線パターンよりもチップ搭載面側の絶縁層に設けられた開口部から露出して前記封止樹脂と接していることを特徴とする。このような構成により、半導体装置のボードへのはんだ実装時において配線パターンと封止樹脂との界面に働く応力を低下させ、界面剥離を防止することができる。
配線基板は少なくとも3層の絶縁層より構成されており、ワイヤーと接続した配線パターンは、互いに上下に位置する2層を一組とした少なくとも二組の絶縁層間に配置されていることを特徴とする。このような構成により、配線基板の限られた面積のなかで配線パターンに接続可能なワイヤーの本数を増やし、より集積度の高い半導体装置を得ることができる。
ワイヤーと接続した配線パターンは、その一部のみが絶縁層の開口部より露出しており、残部は前記絶縁層によって覆われていることを特徴とする。このような構成により、応力が集中しやすく剥離の基点となりやすい配線パターンの端部が封止樹脂との接触から保護されることになり、界面剥離の防止に有用である。
絶縁層の開口部は、配線パターンの表面箇所で開口面積が最も大きい形状に形成されていることを特徴とする。このような構成により、封止樹脂が配線基板の開口部に嵌合している状態となり、そのアンカー効果により配線基板と封止樹脂との界面剥離を防止する効果をより高める。
本発明の半導体装置は、ワイヤーと接続させる配線パターンの配置を工夫したことにより、つまりワイヤーと接続している配線パターンが配線基板の表面より内層にて封止樹脂と接するようにしたことにより、配線パターンと封止樹脂との界面に働く応力を、配線パターンが配線基板の表面にて封止樹脂と接している従来品と比べて低下させることができ、それにより界面剥離を防止し、ワイヤーの切断を防止し、高信頼性を実現できる。
以下、本発明の実施の形態について図面を参照しながら説明する。
(実施の形態1)
図1は本発明の実施の形態1にかかる半導体装置の構成を示す断面図、図2は同半導体装置の平面図である。
(実施の形態1)
図1は本発明の実施の形態1にかかる半導体装置の構成を示す断面図、図2は同半導体装置の平面図である。
図1および図2に示す半導体装置は、配線基板1と、配線基板1上に搭載された半導体チップ2と、配線基板1に形成された配線パターン11と半導体チップ2の電極パッド2aとを電気的に接続したワイヤー3と、半導体チップ2とワイヤー3と配線基板1のチップ搭載面とを覆った封止樹脂4とを有している。なお図2では封止樹脂4を透視して示している。
詳細には、配線基板1は、複数の配線パターン11を第1の絶縁層12と第2の絶縁層13との界面に配して形成されている。第1の絶縁層12には配線パターン11の一部を露出させる開口部12aが形成され、第2の絶縁層13には配線パターン11に接続するインナービア14および外部端子15が形成されていて、配線パターン11はインナービア14を介して外部端子15に電気的に接続している。
半導体チップ2は、一主面の周縁部分に各端辺に沿う方向に配列された複数の電極パッド2aを有しており、配線基板1の中央部であって第1の絶縁層12の上に接着剤(図示せず)により固着されている。
配線基板1においては、複数の配線パターン11は半導体チップ2搭載領域の周囲にほぼ放射状に延びており、各配線パターン11の一部を露出させるべく第1の絶縁層12に形成された開口部12aは当該配線パターン11と同一方向に延びた四角形である。半導体チップ2の複数の電極パッド2aからのワイヤー3も放射状に延び、各々の電極パッド2aの近傍の配線パターン11に対して第1の絶縁層12の開口部12aを通って接続している。
上記の半導体装置を製造する際には、工程の図示を省略するが、配線基板1の領域を複数に設けた短冊状等の配線基板(以下、短冊状配線基板という)を準備し、配線基板1領域ごとに、その第1の絶縁層12上に接着剤(図示せず)を介して半導体チップ2を搭載し、半導体チップ2の複数の電極パッド2aの各々をワイヤー3により配線パターン11に接続する。そして、複数の半導体チップ2とワイヤー3とが設けられた短冊状配線基板の片面を金型を用いて封止樹脂4により樹脂モールドし、封止樹脂4の硬化後に樹脂モールド体を配線基板1領域ごとに分割することで、個片の半導体装置を得る。
この半導体装置を実装するときには外部端子15で実装基板の端子にはんだ付けするのであるが、上記の構成を有することにより、はんだ付け実装時に配線パターン11と封止樹脂4との界面に働くせん断応力が低減される。このメカニズムを図3を参照しながら説明する。
図3(a)は従来の半導体装置において封止樹脂4が成形される時点での状態を示す断面図、図3(b)は同半導体装置のはんだ付け実装時の状態を示す断面図、図3(c)は本発明の実施の形態1の半導体装置のはんだ付け実装時の状態を示す断面図である。
説明を簡略化するために、半導体装置の中心軸に対して対称となる片側およびワイヤー3の図示を省略している。また従来構成と本発明構成との差異を明確にするために、配線基板1、配線パターン11、半導体チップ2、封止樹脂4の寸法は同一であるとする。配線基板1については、従来構成では絶縁層10という単一層からなり、本発明構成では第1の絶縁層12,第2の絶縁層13という2層からなるが、トータルの厚みが同一であるとする(t1=t2+t3)。
図3(a)に示す封止樹脂4が成形される工程では、半導体装置の温度は封止樹脂4が硬化する温度(一般的には150℃から180℃の範囲内)に保たれ、この温度では配線基板1と封止樹脂4とが接している部分の寸法は一致する。従って、これらの内部の応力はゼロの状態にあるとみなせる。厳密には封止樹脂4の硬化収縮に起因する寸法変化および内部応力が存在するが、これらは半導体装置の全体寸法から考えると極めて微小である。このことは本発明構成でも同様なので、以下の説明では硬化収縮の影響は除外することとする。
図3(b)および図3(c)に示す実装工程では、半導体装置ははんだ付け実装時の温度環境(一般的には220℃から260℃の範囲内)に置かれる。この温度は図3(a)について述べた封止樹脂の硬化時の温度より高く、配線基板1および封止樹脂4に熱膨張による寸法変化の差異が発生する。封止樹脂4の熱膨張係数(一般的には30ppm/℃から190ppm/℃)は、配線基板1の熱膨張係数(一般的には平面方向では5ppm/℃から30ppm/℃)よりも大きいため、封止樹脂4の方がより大きく寸法変化する。かかる封止樹脂4と配線基板1とが接合しているため、両者の寸法差は半導体装置全体の曲げという形状変化として発現する。なお図中に封止樹脂の変形量として示したベクトルは、理解を容易にするために、実際より大きく図示している。
このときに半導体装置内で封止樹脂4と接している配線パターン11の表面に働く応力は、図3(b)に示す従来構成よりも図3(c)に示す本発明構成の方が小さくなる。
なぜなら、曲げの寸法変化は封止樹脂4の方が配線基板1よりも大きいため、封止樹脂4と接する配線パターン11の曲げの寸法変化は、配線パターン11が配線基板1の表面に位置している従来構成よりも、配線基板1の内層部に位置している本発明構成の方が小さくなり、その結果、配線パターン11の表面で発生する応力も、従来構成よりも本発明構成の方が小さくなるからである。
なぜなら、曲げの寸法変化は封止樹脂4の方が配線基板1よりも大きいため、封止樹脂4と接する配線パターン11の曲げの寸法変化は、配線パターン11が配線基板1の表面に位置している従来構成よりも、配線基板1の内層部に位置している本発明構成の方が小さくなり、その結果、配線パターン11の表面で発生する応力も、従来構成よりも本発明構成の方が小さくなるからである。
配線パターン11が上述のように曲げの形状をとっている場合には、配線パターン11の表面で発生する応力は、図示したように、当該配線パターン11の表面に沿った方向の成分fxと表面に対して垂直方向の成分fyとに分解でき、その垂直方向成分fyが界面剥離を引き起こす方向に一致する。そして上述のとおり、本発明構成によれば、従来構成よりも応力が小さくなることから、垂直方向成分fyも従来構成より小さくなり、界面剥離に対する耐性が向上する。ワイヤーの切断も防止される。
ここで、半導体装置の設計の自由度からいえば、配線パターン11をその全体が封止樹脂4に対して露出するように配置することは可能である。しかし、実施の形態1の半導体装置のように、配線パターン11の内でワイヤー3と接続している部分のみ露出させ、他の部分は第1の絶縁層12で被覆するのが好ましい。その理由は二つある。第一に、従来構成に比べて改善されているとはいえ、基本的に封止樹脂4との接合強度が低い配線パターン11は、封止樹脂4と接する面積はできる限り小さいことが好ましい。第二に、配線パターン11の端部が封止樹脂4に対して露出していると、その端部に応力が集中して、当該配線パターン11と封止樹脂4との界面剥離、もしくは配線パターン11と第2の絶縁層13との間の剥離が発生する可能性がある。
なお、実施の形態1では、半導体チップ2を配線基板1の中央部に搭載し、ワイヤー3および配線パターン11を放射状に配置したが、これらは半導体装置の機能を達成するために自由に配置・配線して構わない。複数の半導体チップ2を積層してもよいし、あるいは平面的に並べて搭載しても構わない。抵抗やキャパシタ等の受動部品を搭載していても構わない。
また半導体チップ2を第1の絶縁層12上に搭載したが、これに代えて、第1の絶縁層12上に金属パターンを形成し、その金属パターンの上に半導体チップ2を搭載しても構わない。半導体チップ2を搭載した金属パターンを必要に応じてインナービア14を通じて外部端子15と電気的に接続しても構わない。
ワイヤー3の全数を、配線基板1の内層部に設けた配線パターン11に接続したが、これに代えて、ワイヤー3の一部を内層部の配線パターン11に接続し、残りのワイヤー3を第1の絶縁層12の表面に設けた配線パターンに接続するよう設計しても構わない。このようにワイヤー3の一部のみを内層部の配線パターン11に接続することによっても、界面剥離に対する耐性の向上は明らかである。配線パターン11を露出させるために第1の絶縁層12に設ける開口部12aの形状も、ワイヤー3を配線パターン11に接続することが可能であれば四角形でなくても構わない。
図示していないが、配線基板1の表面に必要に応じてソルダーレジストもしくはガラスコート等のコーティングを施しても構わない。また外部端子15にはんだボールを形成しても構わない。求める半導体装置の機能および信頼性を満たせば工業製品として成立する。
(実施の形態2)
図4は本発明の実施の形態2にかかる半導体装置の平面図である。実施の形態1で説明した封止樹脂4を透視して示している。
(実施の形態2)
図4は本発明の実施の形態2にかかる半導体装置の平面図である。実施の形態1で説明した封止樹脂4を透視して示している。
この半導体装置が実施の形態1の半導体装置と相違するのは、第1の絶縁層12の複数の開口部12aの一部が、複数の配線パターン11にわたるように設けられている点、および、一つの配線パターン11に複数のワイヤー3が接続されている箇所がある点である。その他は実施の形態1と同様である。
第1の絶縁層12に開口部12aを加工するには、その形状の精度や位置ずれ精度、さらに加工コストを考慮する必要がある。この点において、実施の形態1では、一本のワイヤー3に対して一つの開口部12aおよび配線パターン11を振り分けていたのと比較して、実施の形態2では、複数本のワイヤー3をまとめて一つの開口部12aに収め、さらには一つの配線パターン11に接続させるので、配線の高密度化および加工コストの低減を図ることができる。
(実施の形態3)
図5は本発明の実施の形態3にかかる半導体装置の断面図である。
(実施の形態3)
図5は本発明の実施の形態3にかかる半導体装置の断面図である。
この半導体装置が実施の形態1の半導体装置と相違するのは、配線基板1が第3の絶縁層16も積層された3層構造となっており、第2の絶縁層13と第3の絶縁層16との間に第2の配線パターン17が形成され、第2の絶縁層13に開口部13aが設けられている点である。半導体チップ2からのワイヤー3は、各開口部12a,13aを通して(第1の)配線パターン11および第2の配線パターン17と電気的に接続している。その他は実施の形態1と同様であるが、実施の形態2と同様にしてもよい。
こうした実施の形態3の構成をとることにより、より多数のワイヤー3を高密度に配線でき、配線パターン11,17と封止樹脂4との界面剥離に対する耐性を高め、高信頼性を得ることができる。
配線基板1において、絶縁層数を4層あるいは5層へとさらに増やしていくことも可能である。その場合、複数のワイヤー3を各層間に配置された配線パターンにそれぞれ振り分けて接続するように自由に配線設計し、またそれに応じて各絶縁層に対する開口部の箇所および形状を自由に設計して構わない。
図6は実施の形態1の半導体装置の変形例を示す一部拡大断面図である。
図6(a)(b)はそれぞれ、配線基板1の第1の絶縁層12に設けた開口部12aと、この開口部12aから露出した配線パターン11と、この配線パターン11に接した封止樹脂4とを示している。図示を簡略化するため、配線パターン11と接続しているワイヤー3やビア14は省略している。
図6(a)(b)はそれぞれ、配線基板1の第1の絶縁層12に設けた開口部12aと、この開口部12aから露出した配線パターン11と、この配線パターン11に接した封止樹脂4とを示している。図示を簡略化するため、配線パターン11と接続しているワイヤー3やビア14は省略している。
図6(a)(b)のいずれでも、開口部12aは、内周面が傾斜していて、配線パターン11表面での開口寸法A´よりも、第1の絶縁層12表面寄り部分での開口寸法Aが小さい。具体的には、図5(a)では第1の絶縁層12表面部分での開口寸法Aが最も小さく、図6(b)では第1の絶縁層12表面の近傍部分での開口寸法Aが最も小さい。
以上のような開口部12aの形状によれば、封止樹脂4が開口部12a内に嵌り込む状態となるので、そのアンカー効果によって、配線パターン11と封止樹脂4との界面剥離を抑制することができる。配線パターン11の表面に垂直な方向の応力が発生する際には、その応力を開口寸法Aの最も小さい部分で第1の絶縁層12が受け止めることになり、当該応力を実質的に小さくすることができるからである。
このような開口部12aは、配線基板1の製作工程において、積層する前の第1の絶縁層12をレーザーまたはフォトリソグラフィによるエッチングなどの工法で加工して得ることが可能である。開口部12aを形成した第1の絶縁層12を、配線パターン11を表面に形成済みの第2の絶縁層13の上に積層し、加熱し圧縮成形することで配線基板1を得る。この開口部12aの形状は、実施の形態2、3の半導体装置にも適用可能である。
最後に、各構成部材の材料について説明する。配線基板1の第1,第2,第3の絶縁層12,13,16に用いられる絶縁材料は、大きく有機物と無機物とに分けられ、有機物としては代表的にはBTレジン、エポキシ樹脂、ポリイミド等があり、無機物としてはアルミナセラミック、ベリリアセラミック等がある。BTレジン、エポキシ樹脂等は、基板としての強度を付与するために、ガラス繊維やアラミド繊維による布もしくは不繊布に含侵させて用いられる。これらの布もしくは不繊布は配線基板1の熱膨張係数を下げる作用もある。
配線パターン11および外部端子15に用いられる金属は、上記の絶縁材料が有機物である場合はCu、無機物である場合はTi、Mo等である。これらの表面に、ワイヤー3との接続性、また実装基板に対するはんだ付け性を付与するために、Cu、Ni、Au、Ag等によるめっきが施される。
配線パターン11および外部端子15の内、他の部材との接続に使用しない部分は被覆するのが通例である。その目的は、配線パターン11の腐食等の環境による劣化防止や封止樹脂4との接合性の付与のため、外部端子15間のはんだショートの防止や耐熱性の付与のためなどである。被覆材料としては、絶縁材料に有機物を用いた配線基板(有機基板)であればエポキシ樹脂、絶縁材料に無機物を用いた配線基板(無機基板)であればガラス等が用いられる。
半導体チップ2はSi、GaAs等を素材としたものが用いられる。ワイヤー3の素材としてはAl、Au、Cu等の合金が用いられる。封止樹脂4としては熱硬化性樹脂であるエポキシ樹脂やシリコーン樹脂等が用いられる。
以上、本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々変更可能である。
本発明は、半導体チップを配線基板に搭載しワイヤーにて電気的に接続し樹脂封止するタイプの半導体装置にあって、配線基板の配線パターンと封止樹脂との界面剥離を抑制し、ワイヤー断線を防止して、高信頼性を確保できるので、かかる半導体装置をボードにはんだ付け実装する携帯電話や情報処理装置等に代表される各種の電子機器に有用である。
1 配線基板
2 半導体チップ
2a 電極パッド
3 ワイヤー
4 封止樹脂
11 (第1の)配線パターン
12 第1の絶縁層
12a 開口部
13 第2の絶縁層
13a 開口部
14 インナービア
15 外部端子
16 第3の絶縁層
17 第2の配線パターン
2 半導体チップ
2a 電極パッド
3 ワイヤー
4 封止樹脂
11 (第1の)配線パターン
12 第1の絶縁層
12a 開口部
13 第2の絶縁層
13a 開口部
14 インナービア
15 外部端子
16 第3の絶縁層
17 第2の配線パターン
Claims (4)
- 配線基板と、前記配線基板に搭載された半導体チップと、前記配線基板に形成された配線パターンと前記半導体チップとを電気的に接続したワイヤーと、前記半導体チップとワイヤーと配線基板のチップ搭載面とを覆った封止樹脂とを有しており、
前記配線基板は複数の絶縁層より構成されていて、前記ワイヤーと接続した前記配線パターンは、前記絶縁層間に配置され当該配線パターンよりもチップ搭載面側の絶縁層に設けられた開口部から露出して前記封止樹脂と接していることを特徴とする半導体装置。 - 配線基板は少なくとも3層の絶縁層より構成されており、ワイヤーと接続した配線パターンは、互いに上下に位置する2層を一組とした少なくとも二組の絶縁層間に配置されていることを特徴とする請求項1に記載の半導体装置。
- ワイヤーと接続した配線パターンは、その一部のみが絶縁層の開口部より露出しており、残部は前記絶縁層によって覆われていることを特徴とする請求項1または請求項2のいずれかに記載の半導体装置。
- 絶縁層の開口部は、配線パターンの表面箇所で開口面積が最も大きい形状に形成されていることを特徴とする請求項1から請求項3のいずれかに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008289323A JP2010118416A (ja) | 2008-11-12 | 2008-11-12 | 半導体装置 |
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Family
ID=42305921
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2016189499A (ja) * | 2016-08-12 | 2016-11-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10050011B2 (en) | 2012-09-13 | 2018-08-14 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
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2008
- 2008-11-12 JP JP2008289323A patent/JP2010118416A/ja active Pending
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