JP2012109325A - 半導体装置および半導体装置製造方法 - Google Patents

半導体装置および半導体装置製造方法 Download PDF

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Abstract

【課題】ボンディングワイヤーをより確実にボンディングパッドに接続すること。
【解決手段】配線６が形成される半導体チップ本体部分２と、ボンディングワイヤー２２に接続されるボンディングパッド１２と、半導体チップ本体部分２とボンディングパッド１２との間に配置されるボンディングパッド下層絶縁体１４と、配線６とボンディングパッド１２とを接続する接続ビア１６とを備えている。このような半導体装置によれば、ボンディングパッド１２のうちのボンディングワイヤー２２に接続される表面は、ボンディングパッド下層絶縁体１４の分だけより高い位置に配置され、ワイヤーボンディングに利用されるキャピラリ２１は、ボンディングパッド１２と異なる他の部分１１に接触することが防止される。このため、このような半導体装置は、ボンディングパッド１２がより確実にボンディングワイヤー２２に接続されることができる。
【選択図】図２

Description

本発明は、半導体装置および半導体装置製造方法に関し、特に、ボンディングワイヤーに電気的に接続されるボンディングパッドを備える半導体装置およびその半導体装置を生産する半導体装置製造方法に関する。
ボンディングワイヤーを用いてリードと半導体チップに形成されるボンディングパッドとが電気的に接続されている半導体装置が知られている。その半導体装置は、より小型化されることが望まれ、その半導体チップのチップサイズは、半導体プロセスのテクノロジーの進化により、縮小している。しかしながら、その半導体チップは、必要な個数のボンディングパッドが配置される領域を確保する必要があり、チップサイズの縮小化のネックとなっている。単位面積当たりに配置されることができるボンディングパッドの個数を増加させることが望まれ、そのボンディングパッドのピッチをより狭くすることが望まれている。
特開２００６−５２０２号公報には、製品出荷時の各種試験やボンディングのための位置決めに対する衝撃を吸収し、ボンディングパッドの下面にも電子部品を配置する空間を提供しつつ、ボンディングパッドなどに生じるクラックから進入する水分による配線腐食を抑制し、さらには外部素子への配線が衝撃により受ける影響を低減することができる半導体装置が開示されている。その半導体装置は、半導体基板上に外部接続端子を有し、前記外部接続端子を構成するボンディングパッドと、前記ボンディングパッドの下面に、少なくとも二層の銅膜と、前記隣接する銅膜同士を接続するように設けられる接続ビアから形成されるボンディングパッド下部領域と、前記ボンディングパッド下部領域を取り囲むように前記銅膜および前記隣接する銅膜同士を接続する環状導体より構成されるシールリングと、前記シールリングの外側において前記ボンディングパッドに接続される引き出し配線とを含んでいる。
特開２００６−５２０２号公報
その半導体チップは、カバーに被覆されることにより、保護されている。そのカバーには、そのボンディングパッドを露出させるための開口が形成されている。このような半導体装置は、その開口のサイズを小さくすることにより、そのボンディングパッドのピッチを狭くすることができる。このような半導体装置は、ワイヤーボンディングされるときに、ボンディングワイヤーを保持するキャピラリがそのカバーに接触し、そのボンディングワイヤーをそのボンディングパッドに接続することができないという問題が生じることがある。
本発明の目的は、より確実にワイヤーボンディングされることができる半導体装置を提供することにある。
以下に、発明を実施するための形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明による半導体装置は、配線（６）が形成される半導体チップ本体部分（２）と、ボンディングワイヤー（２２）に接続されるボンディングパッド（１２）（４２）（６２）（７２）（８２）（９２）と、半導体チップ本体部分（２）とボンディングパッド（１２）（４２）（６２）（７２）（８２）（９２）との間に配置されるボンディングパッド下層絶縁体（１４）（４４）（６４）（７４）（８４）（９４）と、配線（６）とボンディングパッド（１２）（４２）（６２）（７２）（８２）（９２）とを電気的に接続する接続ビア（１６）（４６）（６６）（７６）（８６）（９６）とを備えている。このような半導体装置によれば、ボンディングパッド（１２）（４２）（６２）（７２）（８２）（９２）のうちのボンディングワイヤー（２２）に接続される表面は、ボンディングパッド下層絶縁体（１４）（４４）（６４）（７４）（８４）（９４）の分だけ、半導体チップ本体部分（２）からより離れた高い位置に配置されることができる。このとき、このような半導体装置は、ワイヤーボンディングに利用されるキャピラリ（２１）がボンディングパッド（１２）（４２）（６２）（７２）（８２）（９２）と異なる他の部分（１１）（４１）（６１）（７１）（８１）（９１）に接触する可能性が小さくなる。このため、このような半導体装置は、ボンディングパッド（１２）（４２）（６２）（７２）（８２）（９２）が小さい場合でも、ボンディングパッド（１２）（４２）（６２）（７２）（８２）（９２）がより確実にボンディングワイヤー（２２）に接続されることができる。
本発明による半導体装置製造方法は、配線（６）が形成される半導体チップ本体部分（２）に層間絶縁膜（３１）（５２）を成膜するステップと、層間絶縁膜（３１）（５２）が成膜された後にボンディングパッド膜（３５）（５５）を成膜するステップとを備えている。ボンディングパッド膜（３５）（５５）は、ボンディングワイヤー（２２）に接続されるボンディングパッド部分（３６）（５６）と、配線（６）とボンディングパッド部分（３６）（５６）とを電気的に接続する接続ビア部分（３７）（５７）とを含んでいる。層間絶縁膜（３１）（５２）は、半導体チップ本体部分（２）とボンディングパッド部分（３６）（５６）との間に配置されるボンディングパッド下層部分（３２）（５２）を含んでいる。このような半導体装置製造方法により製造される半導体装置によれば、ボンディングパッド部分（３６）（５６）のうちのボンディングワイヤー（２２）に接続される表面は、ボンディングパッド下層部分（３２）（５２）の分だけ、半導体チップ本体部分（２）からより離れた高い位置に配置されることができる。このとき、このような半導体装置は、ワイヤーボンディングに利用されるキャピラリ（２１）がボンディングパッド部分（３６）（５６）と異なる他の部分（３８）（５８）に接触する可能性が小さくなる。このため、このような半導体装置は、ボンディングパッド部分（３６）（５６）が小さい場合でも、ボンディングパッド部分（３６）（５６）がより確実にボンディングワイヤー（２２）に接続されることができる。
本発明による半導体装置は、ボンディングパッドがより確実にボンディングワイヤーに接続されることができる。
図１は、本発明による半導体装置に形成される半導体チップを示す断面図である。 図２は、ボンディング工程が実行されている半導体チップを示す断面図である。 図３は、比較例の半導体チップを示す断面図である。 図４は、ボンディング工程が実行されている比較例の半導体チップを示す断面図である。 図５は、層間膜工程が実行された半導体チップを示す断面図である。 図６は、ボンディングメタル工程が実行された半導体チップを示す断面図である。 図７は、パッシベーション膜工程が実行された半導体チップを示す断面図である。 図８は、層間膜工程が実行された比較例の半導体チップを示す断面図である。 図９は、ボンディングメタル工程が実行された比較例の半導体チップを示す断面図である。 図１０は、パッシベーション膜工程が実行された比較例の半導体チップを示す断面図である。 図１１は、他の半導体チップを示す断面図である。 図１２は、ボンディング工程が実行されている半導体チップを示す断面図である。 図１３は、層間膜工程が実行された半導体チップを示す断面図である。 図１４は、ボンディングメタル工程が実行された半導体チップを示す断面図である。 図１５は、パッシベーション膜工程が実行された半導体チップを示す断面図である。 図１６は、さらに他の半導体チップを示す断面図である。 図１７は、ボンディング工程が実行されている半導体チップを示す断面図である。 図１８は、さらに他の半導体チップを示す断面図である。 図１９は、ボンディング工程が実行されている半導体チップを示す断面図である。 図２０は、さらに他の半導体チップを示す断面図である。 図２１は、ボンディング工程が実行されている半導体チップを示す断面図である。 図２２は、さらに他の半導体チップを示す断面図である。 図２３は、ボンディング工程が実行されている半導体チップを示す断面図である。
図面を参照して、本発明による半導体装置の実施の形態を記載する。その半導体装置は、半導体チップがパッケージングされることにより、形成される。その半導体チップ１は、図１に示されているように、半導体チップ本体部分２にボンディングパッド構造部分３が積層されている。半導体チップ本体部分２は、板状に形成され、複数の銅膜を備えている。その複数の銅膜は、それぞれ、金属銅に例示される導体から形成され、膜状に形成されている。その複数の銅膜は、積層され、各銅膜間に層間膜５が配置されることにより互いに絶縁されている。
その複数の銅膜は、第１銅膜６と第２銅膜７と第３銅膜８と含んでいる。第１銅膜６は、ボンディングパッド構造部分３に接するように、半導体チップ本体部分２のうちのボンディングパッド構造部分３に対向する側に配置されている。第２銅膜７は、第１銅膜６よりボンディングパッド構造部分３から遠い側に配置されている。第３銅膜８は、第２銅膜７よりボンディングパッド構造部分３から遠い側に配置されている。
半導体チップ本体部分２は、さらに、図示されていない複数の回路素子と複数のビアとが形成されている。その複数の回路素子としては、トランジスタ、抵抗、コンデンサ、コイルが例示される。その複数のビアは、導体から形成され、その複数の銅膜のうちの１つの銅膜をその複数の銅膜のうちのその１つの銅膜と異なる他の銅膜に電気的に接続し、または、その１つの銅膜をその複数の回路素子のうちの１つの回路素子の端子に電気的に接続している。すなわち、半導体チップ本体部分２は、その複数の回路素子から形成される回路を形成している。
ボンディングパッド構造部分３は、板状に形成され、パッシベーション膜１１とボンディングパッド１２とボンディングパッド下層部分１４とパッシベーション膜下層部分１５と接続ビア１６とを備えている。パッシベーション膜１１は、絶縁体から形成され、膜状に形成されている。パッシベーション膜１１は、ボンディングパッド構造部分３のうちの半導体チップ本体部分２に対向している側の反対側に配置され、すなわち、半導体チップ１の表面の一部を形成している。パッシベーション膜１１は、開口部１７が形成されている。開口部１７は、半導体チップ本体部分２のうちの第１銅膜６が配置されている領域の近傍に配置されている。ボンディングパッド１２は、導体から形成され、膜状に形成されている。ボンディングパッド１２は、開口部１７に配置され、すなわち、開口部１７を介して半導体チップ１の外部に露出するように配置されている。
ボンディングパッド下層部分１４は、絶縁体から形成されている。ボンディングパッド下層部分１４は、ボンディングパッド１２よりひとまわり小さい膜状に形成され、ボンディングパッド１２と半導体チップ本体部分２との間に配置されている。パッシベーション膜下層部分１５は、ボンディングパッド下層部分１４と同じ絶縁体から形成されている。パッシベーション膜下層部分１５は、膜状に形成され、パッシベーション膜１１と半導体チップ本体部分２との間に配置されている。パッシベーション膜下層部分１５は、さらに、パッシベーション膜下層部分１５の膜厚がボンディングパッド下層部分１４の膜厚と等しくなるように、形成されている。
接続ビア１６は、ボンディングパッド１２と同じ導体から形成されている。接続ビア１６は、ボンディングパッド下層部分１４とパッシベーション膜下層部分１５との間に配置され、すなわち、ボンディングパッド１２の縁に配置されている。接続ビア１６は、ボンディングパッド１２に電気的に接続され、第１銅膜６に電気的に接続され、すなわち、ボンディングパッド１２を第１銅膜６に電気的に接続している。
半導体チップ１は、半導体チップ本体部分２とボンディングパッド構造部分３との界面からボンディングパッド１２のうちの開口部１７を介して露出している面までの高さ１８が、その界面からパッシベーション膜１１のうちのその界面から最も離れた部分までの高さ１９より低くなるように、形成されている。このとき、半導体チップ１は、ボンディングパッド１２と半導体チップ本体部分２との間にボンディングパッド下層部分１４が配置されていることにより、高さ１９から高さ１８を減算した深さ２０、すなわち、開口部１７の深さ２０が比較的浅い。
半導体チップ１は、複数のボンディングパッドが形成され、その複数のボンディングパッドは、それぞれ、ボンディングパッド１２と同様に形成されている。
半導体チップ１をパッケージングすることにより半導体装置を形成する工程は、ワイヤーボンディング工程を含んでいる。そのワイヤーボンディング工程は、ワイヤーボンディング装置により実行される。そのワイヤーボンディング装置は、図２に示されているように、キャピラリ２１を備えている。キャピラリ２１は、先細の棒状に形成され、中空に形成されている。その中空には、ボンディングワイヤー２２が配置されている。ボンディングワイヤー２２は、金に例示される導体から形成されている。ボンディングワイヤー２２は、一端にボール２３が形成されている。そのワイヤーボンディング装置は、キャピラリ２１をボンディングパッド１２に接近させ、半導体チップ１のボンディングパッド１２にボール２３を接合することにより、ボンディングパッド１２にボンディングワイヤー２２を電気的に接続する。そのワイヤーボンディング装置は、ボンディングワイヤー２２がボンディングパッド１２に接続された後に、さらに、セカンドボンディングパッドにボンディングワイヤー２２を接合することにより、ボンディングパッド１２をそのセカンドボンディングパッドに電気的に接続する。そのワイヤーボンディング装置は、ボンディングパッド１２と同様にして、半導体チップ１が備える複数のボンディングパッドを複数のセカンドボンディングパッドにそれぞれ電気的に接続する。
半導体チップ１は、このようなワイヤーボンディング工程が実行された後に、その複数のボンディングパッドとその複数のセカンドボンディングパッドとをそれぞれ電気的に接続する複数のボンディングワイヤーが配置されている空間が樹脂で充填されることにより、半導体装置に形成される。その半導体装置は、複数の端子を備えている。その複数の端子は、その複数のセカンドボンディングパッドにそれぞれ電気的に接続され、すなわち、その複数のボンディングパッドに電気的に接続されている。
図３は、半導体チップ１の比較例を示している。その比較例の半導体チップ１０１は、半導体チップ本体部分１０２にボンディングパッド構造部分１０３が積層されている。半導体チップ本体部分１０２は、半導体チップ本体部分２と同様にして、構成されている。すなわち、半導体チップ本体部分１０２は、板状に形成され、複数の銅膜を備えている。その複数の銅膜は、それぞれ、金属銅に例示される導体から形成され、膜状に形成されている。その複数の銅膜は、積層され、各銅膜間に層間膜１０５が配置されることにより互いに絶縁されている。
その複数の銅膜は、第１銅膜１０６と第２銅膜１０７と第３銅膜１０８と含んでいる。第１銅膜１０６は、ボンディングパッド構造部分１０３に接するように、半導体チップ本体部分１０２のうちのボンディングパッド構造部分１０３に対向する側に配置されている。第２銅膜１０７は、第１銅膜１０６よりボンディングパッド構造部分１０３から遠い側に配置されている。第３銅膜１０８は、第２銅膜１０７よりボンディングパッド構造部分１０３から遠い側に配置されている。
半導体チップ本体部分１０２は、さらに、図示されていない複数の回路素子と複数のビアとが形成されている。その複数のビアは、導体から形成され、その複数の銅膜のうちの１つの銅膜の一部を、その複数の銅膜のうちのその銅膜と異なる他の銅膜の一部に電気的に接続し、または、その銅膜をその複数の回路素子のうちの１つの回路素子の端子に電気的に接続している。すなわち、半導体チップ本体部分１０２は、集積回路を形成している。
ボンディングパッド構造部分１０３は、板状に形成され、パッシベーション膜１１１とボンディングパッド１１２とパッシベーション膜下層部分１１５とを備えている。パッシベーション膜１１１は、絶縁体から形成され、膜状に形成されている。パッシベーション膜１１１は、ボンディングパッド構造部分１０３のうちの半導体チップ本体部分１０２に対向している側の反対側に配置され、すなわち、半導体チップ１０１の表面の一部を形成している。パッシベーション膜１１１は、開口部１１７が形成されている。開口部１１７は、半導体チップ本体部分１０２のうちの第１銅膜１０６が配置されている領域の近傍に配置されている。
ボンディングパッド１１２は、導体から形成され、膜状に形成されている。ボンディングパッド１１２は、開口部１１７に配置され、すなわち、開口部１１７を介して半導体チップ１０１の外部に露出するように配置されている。ボンディングパッド１１２は、第１銅膜１０６に直接に接合されることにより、第１銅膜１０６に電気的に接続されている。すなわち、ボンディングパッド１１２を第１銅膜１０６に電気的に接続している接続ビアは、ボンディングパッド１１２の中央に配置されている。
パッシベーション膜下層部分１１５は、絶縁体から形成され、膜状に形成されている。パッシベーション膜下層部分１１５は、パッシベーション膜１１１と半導体チップ本体部分１０２との間に配置されている。
半導体チップ１０１は、半導体チップ本体部分１０２とボンディングパッド構造部分１０３との界面からボンディングパッド１１２のうちの開口部１１７を介して露出している面までの高さ１１８が、その界面からパッシベーション膜１１１のうちのその界面から最も離れた部分までの高さ１１９より低くなるように、形成されている。このとき、半導体チップ１０１は、半導体チップ本体部分１０２にボンディングパッド１１２が直接に接していることにより、高さ１１９から高さ１１８を減算した深さ１２０、すなわち、開口部１１７の深さ１２０が比較的浅い。
半導体チップ１０１は、複数のボンディングパッドが形成され、その複数のボンディングパッドは、それぞれ、ボンディングパッド１１２と同様に形成されている。
半導体チップ１０１は、半導体チップ１と同様にして、パッケージングされることにより、半導体装置に形成される。すなわち、半導体チップ１０１は、ワイヤーボンディング工程が実行されるときに、図４に示されているように、キャピラリ１２１がボンディングパッド１１２に接近することにより、ボンディングパッド１１２にボンディングワイヤー１２２が接合される。半導体チップ１０１は、深さ１２０が開口部１１７の大きさに対してより大きいために、図４に示されているように、キャピラリ１２１の一部がパッシベーション膜１１１の開口部１１７の縁１２４に接触することがある。半導体チップ１０１は、キャピラリ１２１の一部がパッシベーション膜１１１に接触するときに、ボール１２３がボンディングパッド１１２に届かないで、ボンディングワイヤー１２２がボンディングパッド１１２に接合されることができなくなることがある。
本発明による半導体チップ１は、深さ２０が深さ１２０より浅いために、半導体チップ１０１に比較して、キャピラリ２１がパッシベーション膜１１に接触する可能性が低減され、キャピラリ２１がパッシベーション膜１１に接触することが防止される。このため、半導体チップ１は、半導体チップ１０１に比較して、キャピラリ２１を用いてボンディングパッド１２にボンディングワイヤー２２がより確実に接合されることができ、より確実に半導体装置に形成されることができる。
半導体チップ１は、さらに、深さ２０が十分に浅いときに、キャピラリ２１がパッシベーション膜１１に接触することを防止しつつ、開口部１７の大きさをより小さくすることができる。このため、半導体チップ１は、開口部１７の大きさをより小さくすることにより、その複数のボンディングパッドのピッチをより狭くすることができ、単位面積当たりに配置されることができるボンディングパッドの個数を増加させることができる。その結果、半導体チップ１は、その複数のボンディングパッドのピッチをより狭くすることにより、チップサイズをより小型化することができる。
本発明による半導体装置製造方法の実施の形態は、本発明による半導体装置を生産する方法であり、層間膜工程とボンディングメタル工程とパッシベーション工程とを備えている。
その層間膜工程は、半導体チップ１の半導体チップ本体部分２が形成された後に、実行される。その層間膜工程では、図５に示されているように、半導体チップ本体部分２の第１銅膜６が形成されている面に層間膜３１が成膜される。層間膜３１は、絶縁体から形成されている。層間膜３１は、ボンディングパッド下層部分３２とパッシベーション膜下層部分３３とから形成されている。層間膜３１は、パッシベーション膜下層部分３３の膜厚がボンディングパッド下層部分３２の膜厚と等しくなるように、形成されている。層間膜３１は、さらに、ボンディングパッド下層部分３２とパッシベーション膜下層部分３３との間を介して第１銅膜６の一部が露出するように、形成されている。
そのボンディングメタル工程は、その層間膜工程が実行された後に、実行される。そのボンディングメタル工程では、図６に示されているように、ボンディングパッド膜３５が成膜される。ボンディングパッド膜３５は、導体から形成されている。ボンディングパッド膜３５は、ボンディングパッド下層部分３２を被覆するように、かつ、第１銅膜６のうちの層間膜３１から露出されている部分を被覆するように、形成されている。ボンディングパッド膜３５は、ボンディングパッド部分３６と接続ビア部分３７とから形成されている。ボンディングパッド部分３６は、ボンディングパッド下層部分３２のうちの第１銅膜６に接合される側の反対側に配置されている。接続ビア部分３７は、ボンディングパッド下層部分３２とパッシベーション膜下層部分３３との間に配置され、第１銅膜６に電気的に接続され、ボンディングパッド部分３６に電気的に接続されている。
そのパッシベーション工程は、そのボンディングメタル工程が実行された後に、実行される。そのパッシベーション工程では、図７に示されているように、パッシベーション膜３８が成膜される。パッシベーション膜３８は、絶縁体から形成されている。パッシベーション膜３８は、パッシベーション膜下層部分３３を被覆するように、かつ、接続ビア部分３７を被覆するように、かつ、ボンディングパッド部分３６が露出するように、形成されている。
このような半導体装置製造方法によれば、ボンディングパッド下層部分３２は、ボンディングパッド下層部分１４に形成される。パッシベーション膜下層部分３３は、パッシベーション膜下層部分１５に形成される。ボンディングパッド部分３６は、ボンディングパッド１２に形成される。接続ビア部分３７は、接続ビア１６に形成される。パッシベーション膜３８は、パッシベーション膜１１に形成される。
比較例の半導体チップ１０１は、半導体チップ１と同様にして、層間膜工程とボンディングメタル工程とパッシベーション工程とを備える半導体装置製造方法により、製造される。すなわち、その層間膜工程は、半導体チップ１０１の半導体チップ本体部分１０２が形成された後に、実行される。その層間膜工程では、図８に示されているように、半導体チップ本体部分１０２の第１銅膜１０６が形成されている面に層間膜１３１が成膜される。層間膜１３１は、絶縁体から形成されている。層間膜１３１は、パッシベーション膜下層部分１３３から形成されている。層間膜１３１は、さらに、第１銅膜１０６の一部が露出するように、形成されている。
そのボンディングメタル工程は、その層間膜工程が実行された後に、実行される。そのボンディングメタル工程では、図９に示されているように、ボンディングパッド膜１３５が成膜される。ボンディングパッド膜１３５は、導体から形成されている。ボンディングパッド膜１３５は、第１銅膜１０６に電気的に接続されるように、かつ、第１銅膜１０６のうちの層間膜１３１から露出されている部分を被覆するように、形成されている。
そのパッシベーション工程は、そのボンディングメタル工程が実行された後に、実行される。そのパッシベーション工程では、図１０に示されているように、パッシベーション膜１３８が成膜される。パッシベーション膜１３８は、絶縁体から形成されている。パッシベーション膜１３８は、パッシベーション膜下層部分１３３を被覆するように、かつ、ボンディングパッド膜１３５が露出するように、形成されている。
このような半導体装置製造方法によれば、パッシベーション膜下層部分１３３は、パッシベーション膜下層部分１１５に形成される。ボンディングパッド膜１３５は、ボンディングパッド１１２に形成される。パッシベーション膜１３８は、パッシベーション膜１１１に形成される。
すなわち、半導体チップ１は、比較例の半導体チップ１０１と同様にして、比較例の半導体チップ１０１の製造工程に含まれない他の工程を追加することなく、比較例の半導体チップ１０１を製造することに利用される装置と同じ装置を用いて、容易に製造されることができる。
本発明による半導体装置の実施の他の形態は、既述の実施の形態における半導体チップ１のボンディングパッド構造部分３が他のボンディングパッド構造部分に置換されている。そのボンディングパッド構造部分４０は、図１１に示されているように、パッシベーション膜４１とボンディングパッド４２とボンディングパッド下層部分４４と接続ビア４６とを備えている。パッシベーション膜４１は、絶縁体から形成され、膜状に形成されている。パッシベーション膜４１は、ボンディングパッド構造部分４０のうちの半導体チップ本体部分２に対向している側の反対側に配置され、すなわち、その半導体チップの表面の一部を形成している。パッシベーション膜４１は、開口部４７が形成されている。開口部４７は、半導体チップ本体部分２のうちの第１銅膜６が配置されている領域の近傍に配置されている。ボンディングパッド４２は、導体から形成され、膜状に形成されている。ボンディングパッド４２は、開口部４７に配置され、すなわち、開口部４７を介してその半導体チップの外部に露出するように配置されている。
ボンディングパッド下層部分４４は、絶縁体から形成され、ボンディングパッド４２よりひとまわり小さい膜状に形成されている。ボンディングパッド下層部分４４は、ボンディングパッド４２と半導体チップ本体部分２との間に配置されている。
接続ビア４６は、ボンディングパッド４２と同じ導体から形成されている。接続ビア４６は、ボンディングパッド下層部分４４の周囲に配置され、すなわち、ボンディングパッド４２の縁に配置されている。接続ビア４６は、ボンディングパッド４２に電気的に接続され、第１銅膜６に電気的に接続され、すなわち、ボンディングパッド４２を第１銅膜６に電気的に接続している。
このとき、パッシベーション膜４１は、パッシベーション膜４１のうちのボンディングパッド４２の近傍の部分の表面が、パッシベーション膜４１のうちの半導体チップ本体部分２を被覆している部分の表面に比較して、半導体チップ本体部分２とボンディングパッド構造部分４０との界面から離れるように、形成されている。
その半導体チップは、その界面からボンディングパッド４２のうちの開口部４７を介して露出している面までの高さ４８が、その界面からパッシベーション膜４１のうちのその界面から最も離れた部分（ボンディングパッド４２の近傍の部分）までの高さ４９より低くなるように、形成されている。このとき、その半導体チップは、ボンディングパッド４２と半導体チップ本体部分２との間にボンディングパッド下層部分４４が配置されていることにより、高さ４９から高さ４８を減算した深さ５０、すなわち、開口部４７の深さ５０が比較的浅い。
その半導体チップは、複数のボンディングパッドが形成され、その複数のボンディングパッドは、それぞれ、ボンディングパッド４２と同様に形成されている。
その半導体チップは、半導体チップ１と同様にして、パッケージングされることにより、半導体装置に形成される。すなわち、その半導体チップは、ワイヤーボンディング工程が実行されるときに、図１２に示されているように、キャピラリ２１がボンディングパッド４２に接近することにより、ボンディングパッド４２にボンディングワイヤー２２が接合される。
その半導体チップは、このようなワイヤーボンディング工程が実行された後に、その複数のボンディングパッドとその複数のセカンドボンディングパッドとをそれぞれ電気的に接続する複数のボンディングワイヤーが配置されている空間が樹脂で充填されることにより、半導体装置に形成される。その半導体装置は、複数の端子を備えている。その複数の端子は、その複数のセカンドボンディングパッドにそれぞれ電気的に接続され、すなわち、その複数のボンディングパッドに電気的に接続されている。
その半導体チップは、パッシベーション膜４１の下層にパッシベーション膜下層部分が形成されていない場合でも、既述の実施の形態における半導体チップ１と同様にして、キャピラリ２１がパッシベーション膜４１に接触することが防止され、キャピラリ２１を用いてボンディングパッド４２にボンディングワイヤー２２がより確実に接合されることができる。その半導体チップは、さらに、その複数のボンディングパッドのピッチをより狭くすることにより、キャピラリ２１がパッシベーション膜４１に接触することを防止しつつ、チップサイズをより小型化することができる。
その半導体チップは、半導体チップ１と同様にして、層間膜工程とボンディングメタル工程とパッシベーション工程とを備える半導体装置製造方法により、製造される。すなわち、その層間膜工程は、半導体チップ本体部分２が形成された後に、実行される。その層間膜工程では、図１３に示されているように、半導体チップ本体部分２の第１銅膜６が形成されている面に層間膜５１が成膜される。層間膜５１は、絶縁体から形成されている。層間膜５１は、ボンディングパッド下層部分５２とから形成されている。層間膜５１は、第１銅膜６の一部が露出するように、形成されている。
そのボンディングメタル工程は、その層間膜工程が実行された後に、実行される。そのボンディングメタル工程では、図１４に示されているように、ボンディングパッド膜５５が成膜される。ボンディングパッド膜５５は、導体から形成されている。ボンディングパッド膜５５は、ボンディングパッド下層部分５２を被覆するように、かつ、第１銅膜６のうちの層間膜５１から露出されている部分の一部を被覆するように、形成されている。ボンディングパッド膜５５は、ボンディングパッド部分５６と接続ビア部分５７とから形成されている。ボンディングパッド部分５６は、ボンディングパッド下層部分５２のうちの第１銅膜６に接合される側の反対側に配置されている。接続ビア部分５７は、ボンディングパッド下層部分５２の周囲に配置され、第１銅膜６に電気的に接続され、ボンディングパッド部分５６に電気的に接続されている。
そのパッシベーション工程は、そのボンディングメタル工程が実行された後に、実行される。そのパッシベーション工程では、図１５に示されているように、パッシベーション膜５８が成膜される。パッシベーション膜５８は、絶縁体から形成されている。パッシベーション膜５８は、半導体チップ本体部分２を被覆するように、かつ、接続ビア部分５７を被覆するように、かつ、ボンディングパッド部分５６が露出するように、形成されている。
このような半導体装置製造方法によれば、ボンディングパッド下層部分５２は、ボンディングパッド下層部分４４に形成される。ボンディングパッド部分５６は、ボンディングパッド４２に形成される。接続ビア部分５７は、接続ビア４６に形成される。パッシベーション膜５８は、パッシベーション膜４１に形成される。
すなわち、その半導体チップは、既述の実施の形態における半導体チップ１と同様にして、容易に製造されることができる。
本発明による半導体装置の実施のさらに他の形態は、既述の実施の形態におけるボンディングパッド構造部分３が他のボンディングパッド構造部分に置換されている。そのボンディングパッド構造部分６０は、図１６に示されているように、板状に形成され、パッシベーション膜６１とボンディングパッド６２とボンディングパッド下層部分６４とパッシベーション膜下層部分６５と接続ビア６６とを備えている。パッシベーション膜６１は、絶縁体から形成され、膜状に形成されている。パッシベーション膜６１は、ボンディングパッド構造部分６０のうちの半導体チップ本体部分２に対向している側の反対側に配置されている。パッシベーション膜６１は、開口部６７が形成されている。開口部６７は、半導体チップ本体部分２のうちの第１銅膜６が配置されている領域の近傍に配置されている。ボンディングパッド６２は、導体から形成され、膜状に形成されている。ボンディングパッド６２は、開口部６７に配置され、すなわち、開口部６７を介して露出するように配置されている。
ボンディングパッド下層部分６４は、絶縁体から形成されている。ボンディングパッド下層部分６４は、ボンディングパッド６２よりひとまわり小さい膜状に形成され、ボンディングパッド６２と半導体チップ本体部分２との間に配置されている。パッシベーション膜下層部分６５は、ボンディングパッド下層部分６４と同じ絶縁体から形成されている。パッシベーション膜下層部分６５は、膜状に形成され、パッシベーション膜６１と半導体チップ本体部分２との間に配置されている。パッシベーション膜下層部分６５は、さらに、パッシベーション膜下層部分６５の膜厚がボンディングパッド下層部分６４の膜厚と等しくなるように、かつ、パッシベーション膜下層部分６５の膜厚が既述の実施の形態におけるパッシベーション膜下層部分１５の膜厚より厚くなるように、形成されている。
接続ビア６６は、ボンディングパッド６２と同じ導体から形成されている。接続ビア６６は、ボンディングパッド下層部分６４とパッシベーション膜下層部分６５との間に配置され、すなわち、ボンディングパッド６２の縁に配置されている。接続ビア６６は、ボンディングパッド６２に電気的に接続され、第１銅膜６に電気的に接続され、すなわち、ボンディングパッド６２を第１銅膜６に電気的に接続している。
その半導体チップは、さらに、既述の実施の形態における半導体チップ１と同様にして、半導体チップ本体部分２とボンディングパッド構造部分６０との界面からボンディングパッド６２のうちの開口部６７を介して露出している面までの高さ６８が、その界面からパッシベーション膜６１のうちのその界面から最も離れた部分までの高さ６９より低くなるように、形成されている。
その半導体チップは、複数のボンディングパッドが形成され、その複数のボンディングパッドは、それぞれ、ボンディングパッド６２と同様に形成されている。
その半導体チップは、既述の実施の形態における半導体チップ１と同様にして、パッケージングされることにより、半導体装置に形成される。すなわち、その半導体チップは、ワイヤーボンディング工程が実行されるときに、図１７に示されているように、キャピラリ２１がボンディングパッド６２に接近することにより、ボンディングパッド６２にボンディングワイヤー２２が接合される。
このとき、その半導体チップは、ボンディングパッド６２と半導体チップ本体部分２との間にボンディングパッド下層部分６４が配置されていることにより、高さ６９から高さ６８を減算した深さ６３、すなわち、開口部６７の深さ６３が比較的浅い。このため、その半導体チップは、既述の実施の形態における半導体チップ１と同様にして、キャピラリ２１がパッシベーション膜６１に接触することが防止され、キャピラリ２１を用いてボンディングパッド６２にボンディングワイヤー２２がより確実に接合されることができる。
その半導体チップは、ボンディングパッド下層部分６４とパッシベーション膜下層部分６５との膜厚を既述の実施の形態におけるボンディングパッド下層部分１４とパッシベーション膜下層部分１５との膜厚より厚くしたことにより、パッシベーション膜６１の開口部６７の端がより低くなり、既述の実施の形態における半導体チップ１と比較して、キャピラリ２１がパッシベーション膜６１に接触することがより防止され、キャピラリ２１を用いてボンディングパッド６２にボンディングワイヤー２２がより確実に接合されることができる。
その半導体チップは、さらに、既述の実施の形態における半導体チップ１と同様にして、容易に製造されることができる。
本発明による半導体装置の実施のさらに他の形態は、既述の実施の形態における半導体チップ１のボンディングパッド構造部分３がさらに他のボンディングパッド構造部分に置換されている。そのボンディングパッド構造部分７０は、図１８に示されているように、パッシベーション膜７１とボンディングパッド７２とボンディングパッド下層部分７４と接続ビア７６とを備えている。パッシベーション膜７１は、絶縁体から形成され、膜状に形成されている。パッシベーション膜７１は、ボンディングパッド構造部分７０のうちの半導体チップ本体部分２に対向している側の反対側に配置され、すなわち、その半導体チップの表面の一部を形成している。パッシベーション膜７１は、開口部７７が形成されている。開口部７７は、半導体チップ本体部分２のうちの第１銅膜６が配置されている領域の近傍に配置されている。ボンディングパッド７２は、導体から形成され、膜状に形成されている。ボンディングパッド７２は、開口部７７に配置され、すなわち、開口部７７を介してその半導体チップの外部に露出するように配置されている。
ボンディングパッド下層部分７４は、絶縁体から形成され、ボンディングパッド７２よりひとまわり小さい膜状に形成されている。ボンディングパッド下層部分７４は、ボンディングパッド７２と半導体チップ本体部分２との間に配置されている。ボンディングパッド下層部分７４は、さらに、ボンディングパッド下層部分７４の膜厚が既述の実施の形態におけるボンディングパッド下層部分４４の膜厚より厚くなるように、形成されている。
接続ビア７６は、ボンディングパッド７２と同じ導体から形成されている。接続ビア７６は、ボンディングパッド下層部分７４の周囲に配置され、すなわち、ボンディングパッド７２の縁に配置されている。接続ビア７６は、ボンディングパッド７２に電気的に接続され、第１銅膜６に電気的に接続され、すなわち、ボンディングパッド７２を第１銅膜６に電気的に接続している。
このとき、パッシベーション膜７１は、パッシベーション膜７１のうちのボンディングパッド７２の近傍の部分の表面が、パッシベーション膜７１のうちの半導体チップ本体部分２を被覆している部分の表面に比較して、半導体チップ本体部分２とボンディングパッド構造部分７０との界面から離れるように、形成されている。
その半導体チップは、その界面からボンディングパッド７２のうちの開口部７７を介して露出している面までの高さ７８が、その界面からパッシベーション膜７１のうちのその界面から最も離れた部分（ボンディングパッド７２の近傍の部分）までの高さ７９より低くなるように、形成されている。このとき、その半導体チップは、ボンディングパッド７２と半導体チップ本体部分２との間にボンディングパッド下層部分７４が配置されていることにより、高さ７９から高さ７８を減算した深さ７３、すなわち、開口部７７の深さ７３が比較的浅い。
その半導体チップは、複数のボンディングパッドが形成され、その複数のボンディングパッドは、それぞれ、ボンディングパッド７２と同様に形成されている。
その半導体チップは、半導体チップ１と同様にして、パッケージングされることにより、半導体装置に形成される。すなわち、その半導体チップは、ワイヤーボンディング工程が実行されるときに、図１９に示されているように、キャピラリ２１がボンディングパッド７２に接近することにより、ボンディングパッド７２にボンディングワイヤー２２が接合される。
その半導体チップは、このようなワイヤーボンディング工程が実行された後に、その複数のボンディングパッドとその複数のセカンドボンディングパッドとをそれぞれ電気的に接続する複数のボンディングワイヤーが配置されている空間が樹脂で充填されることにより、半導体装置に形成される。その半導体装置は、複数の端子を備えている。その複数の端子は、その複数のセカンドボンディングパッドにそれぞれ電気的に接続され、すなわち、その複数のボンディングパッドに電気的に接続されている。
その半導体チップは、ボンディングパッド７２と半導体チップ本体部分２との間にボンディングパッド下層部分７４が配置されていることにより、既述の実施の形態における半導体チップ１と同様にして、キャピラリ２１がパッシベーション膜７１に接触することが防止され、キャピラリ２１を用いてボンディングパッド７２にボンディングワイヤー２２が確実に接合されることができる。その半導体チップは、さらに、既述の実施の形態における半導体チップ１と同様にして、容易に製造されることができる。
その半導体チップは、ボンディングパッド下層部分７４の膜厚が既述の実施の形態におけるボンディングパッド下層部分４４の膜厚より厚いことにより、深さ５０に比較して深さ７３がより浅い。このため、その半導体チップは、ボンディングパッド下層部分４４を備えている半導体チップに比較して、キャピラリ２１がパッシベーション膜７１に接触することがより防止され、キャピラリ２１を用いてボンディングパッド７２にボンディングワイヤー２２がより確実に接合されることができる。すなわち、その半導体チップは、ボンディングパッド下層部分７４の膜厚が厚いほど、キャピラリ２１がパッシベーション膜７１に接触することがより防止され、キャピラリ２１を用いてボンディングパッド７２にボンディングワイヤー２２がより確実に接合されることができる。
本発明による半導体装置の実施のさらに他の形態は、既述の実施の形態におけるボンディングパッド構造部分３が他のボンディングパッド構造部分に置換されている。そのボンディングパッド構造部分８０は、図２０に示されているように、板状に形成され、パッシベーション膜８１とボンディングパッド８２とボンディングパッド下層部分８４とパッシベーション膜下層部分８５と接続ビア８６とを備えている。パッシベーション膜８１は、絶縁体から形成され、膜状に形成されている。パッシベーション膜８１は、ボンディングパッド構造部分８０のうちの半導体チップ本体部分２に対向している側の反対側に配置されている。パッシベーション膜８１は、開口部８７が形成されている。開口部８７は、半導体チップ本体部分２のうちの第１銅膜６が配置されている領域の近傍に配置されている。ボンディングパッド８２は、導体から形成され、膜状に形成されている。ボンディングパッド８２は、開口部８７に配置され、すなわち、開口部８７を介して露出するように配置されている。
ボンディングパッド下層部分８４は、絶縁体から形成されている。ボンディングパッド下層部分８４は、ボンディングパッド８２よりひとまわり小さい膜状に形成され、ボンディングパッド８２と半導体チップ本体部分２との間に配置されている。パッシベーション膜下層部分８５は、ボンディングパッド下層部分８４と同じ絶縁体から形成されている。パッシベーション膜下層部分８５は、膜状に形成され、パッシベーション膜８１と半導体チップ本体部分２との間に配置されている。パッシベーション膜下層部分８５は、さらに、パッシベーション膜下層部分８５の膜厚が既述の実施の形態におけるパッシベーション膜下層部分６５の膜厚と等しくなるように、形成されている。ボンディングパッド下層部分８４の膜厚がパッシベーション膜下層部分８５の膜厚より厚くなるように、形成されている。
接続ビア８６は、ボンディングパッド８２と同じ導体から形成されている。接続ビア８６は、ボンディングパッド下層部分８４とパッシベーション膜下層部分８５との間に配置され、すなわち、ボンディングパッド８２の縁に配置されている。接続ビア８６は、ボンディングパッド８２に電気的に接続され、第１銅膜６に電気的に接続され、すなわち、ボンディングパッド８２を第１銅膜６に電気的に接続している。
その半導体チップは、さらに、半導体チップ本体部分２とボンディングパッド構造部分８０との界面からボンディングパッド８２のうちの開口部８７を介して露出している面までの高さ８８が、その界面からパッシベーション膜８１のうちのその界面から最も離れた部分までの高さ８９より高くなるように、形成されている。すなわち、ボンディングパッド下層部分８４は、高さ８８が高さ８９より高くなるように、膜厚が設計されている。
その半導体チップは、複数のボンディングパッドが形成され、その複数のボンディングパッドは、それぞれ、ボンディングパッド８２と同様に形成されている。
その半導体チップは、既述の実施の形態における半導体チップ１と同様にして、パッケージングされることにより、半導体装置に形成される。すなわち、その半導体チップは、ワイヤーボンディング工程が実行されるときに、図２１に示されているように、キャピラリ２１がボンディングパッド８２に接近することにより、ボンディングパッド８２にボンディングワイヤー２２が接合される。
このとき、その半導体チップは、ボンディングパッド８２の高さ８８がパッシベーション膜８１の高さ８９より高いために、既述の実施の形態におけるボンディングパッド下層部分６４を備える半導体チップと比較して、キャピラリ２１がパッシベーション膜８１に接触することがより防止され、キャピラリ２１を用いてボンディングパッド８２にボンディングワイヤー２２がより確実に接合されることができる。その半導体チップは、さらに、既述の実施の形態における半導体チップ１と同様にして、容易に製造されることができる。
本発明による半導体装置の実施のさらに他の形態は、既述の実施の形態における半導体チップ１のボンディングパッド構造部分３がさらに他のボンディングパッド構造部分に置換されている。そのボンディングパッド構造部分９０は、図２２に示されているように、パッシベーション膜９１とボンディングパッド９２とボンディングパッド下層部分９４と接続ビア９６とを備えている。パッシベーション膜９１は、絶縁体から形成され、膜状に形成されている。パッシベーション膜９１は、ボンディングパッド構造部分９０のうちの半導体チップ本体部分２に対向している側の反対側に配置され、すなわち、その半導体チップの表面の一部を形成している。パッシベーション膜９１は、開口部９７が形成されている。開口部９７は、半導体チップ本体部分２のうちの第１銅膜６が配置されている領域の近傍に配置されている。ボンディングパッド９２は、導体から形成され、膜状に形成されている。ボンディングパッド９２は、開口部９７に配置され、すなわち、開口部９７を介してその半導体チップの外部に露出するように配置されている。
ボンディングパッド下層部分９４は、絶縁体から形成され、ボンディングパッド９２よりひとまわり小さい膜状に形成され、ボンディングパッド下層部分９４の膜厚が既述の実施の形態におけるボンディングパッド下層部分７４（図１８と図１９とに記載されている。）の膜厚より厚くなるように、形成されている。ボンディングパッド下層部分９４は、ボンディングパッド９２と半導体チップ本体部分２との間に配置されている。
接続ビア９６は、ボンディングパッド９２と同じ導体から形成されている。接続ビア９６は、ボンディングパッド下層部分９４の周囲に配置され、すなわち、ボンディングパッド９２の縁に配置されている。接続ビア９６は、ボンディングパッド９２に電気的に接続され、第１銅膜６に電気的に接続され、すなわち、ボンディングパッド９２を第１銅膜６に電気的に接続している。
このとき、パッシベーション膜９１は、パッシベーション膜９１のうちのボンディングパッド９２の近傍の部分の表面が、パッシベーション膜９１のうちの半導体チップ本体部分２を被覆している部分の表面に比較して、半導体チップ本体部分２とボンディングパッド構造部分９０との界面に近くなるように、形成されている。
その半導体チップは、その界面からボンディングパッド９２のうちの開口部９７を介して露出している面までの高さ９８が、その界面からパッシベーション膜９１のうちのその界面から最も離れた部分（ボンディングパッド９２の近傍の部分）までの高さ９９より高くなるように、形成されている。すなわち、ボンディングパッド下層部分９４は、高さ９８が高さ９９より高くなるように、膜厚が設計されている。
その半導体チップは、複数のボンディングパッドが形成され、その複数のボンディングパッドは、それぞれ、ボンディングパッド９２と同様に形成されている。
その半導体チップは、半導体チップ１と同様にして、パッケージングされることにより、半導体装置に形成される。すなわち、その半導体チップは、ワイヤーボンディング工程が実行されるときに、図２３に示されているように、キャピラリ２１がボンディングパッド９２に接近することにより、ボンディングパッド９２にボンディングワイヤー２２が接合される。
その半導体チップは、このようなワイヤーボンディング工程が実行された後に、その複数のボンディングパッドとその複数のセカンドボンディングパッドとをそれぞれ電気的に接続する複数のボンディングワイヤーが配置されている空間が樹脂で充填されることにより、半導体装置に形成される。その半導体装置は、複数の端子を備えている。その複数の端子は、その複数のセカンドボンディングパッドにそれぞれ電気的に接続され、すなわち、その複数のボンディングパッドに電気的に接続されている。
その半導体チップは、ボンディングパッド９２の高さ９８がパッシベーション膜９１の高さ９９より高いために、既述の実施の形態におけるボンディングパッド下層部分７４を備える半導体チップと比較して、キャピラリ２１がパッシベーション膜９１に接触することがより防止され、キャピラリ２１を用いてボンディングパッド９２にボンディングワイヤー２２がより確実に接合されることができる。その半導体チップは、さらに、既述の実施の形態における半導体チップ１と同様にして、容易に製造されることができる。
１ ：半導体チップ
２ ：半導体チップ本体部分
３ ：ボンディングパッド構造部分
５ ：層間膜
６ ：第１銅膜
７ ：第２銅膜
８ ：第３銅膜
１１ ：パッシベーション膜
１２ ：ボンディングパッド
１４ ：ボンディングパッド下層部分
１５ ：パッシベーション膜下層部分
１６ ：接続ビア
１７ ：開口部
１８ ：高さ
１９ ：高さ
２０ ：深さ
２１ ：キャピラリ
２２ ：ボンディングワイヤー
２３ ：ボール
３１ ：層間膜
３２ ：ボンディングパッド下層部分
３３ ：パッシベーション膜下層部分
３５ ：ボンディングパッド膜
３６ ：ボンディングパッド部分
３７ ：接続ビア部分
３８ ：パッシベーション膜
４０ ：ボンディングパッド構造部分
４１ ：パッシベーション膜
４２ ：ボンディングパッド
４４ ：ボンディングパッド下層部分
４６ ：接続ビア
４７ ：開口部
４８ ：高さ
４９ ：高さ
５０ ：深さ
５１ ：層間膜
５２ ：ボンディングパッド下層部分
５５ ：ボンディングパッド膜
５６ ：ボンディングパッド部分
５７ ：接続ビア部分
５８ ：パッシベーション膜
６０ ：ボンディングパッド構造部分
６１ ：パッシベーション膜
６２ ：ボンディングパッド
６３ ：深さ
６４ ：ボンディングパッド下層部分
６５ ：パッシベーション膜下層部分
６６ ：接続ビア
６７ ：開口部
６８ ：高さ
６９ ：高さ
７０ ：ボンディングパッド構造部分
７１ ：パッシベーション膜
７２ ：ボンディングパッド
７３ ：深さ
７４ ：ボンディングパッド下層部分
７６ ：接続ビア
７７ ：開口部
７８ ：高さ
７９ ：高さ
８０ ：ボンディングパッド構造部分
８１ ：パッシベーション膜
８２ ：ボンディングパッド
８４ ：ボンディングパッド下層部分
８５ ：パッシベーション膜下層部分
８６ ：接続ビア
８７ ：開口部
８８ ：高さ
８９ ：高さ
９０ ：ボンディングパッド構造部分
９１ ：パッシベーション膜
９２ ：ボンディングパッド
９４ ：ボンディングパッド下層部分
９６ ：接続ビア
９７ ：開口部
９８ ：高さ
９９ ：高さ

Claims (10)

  1. 配線が形成される半導体チップ本体部分と、
    ボンディングワイヤーに接続されるボンディングパッドと、
    前記半導体チップ本体部分と前記ボンディングパッドとの間に配置されるボンディングパッド下層絶縁体と、
    前記配線と前記ボンディングパッドとを電気的に接続する接続ビア
    とを具備する半導体装置。
  2. 請求項１において、
    前記半導体チップ本体部分のうちの前記ボンディングパッドを除く部分を被覆するパッシベーション膜
    をさらに具備する半導体装置。
  3. 請求項２において、
    前記半導体チップ本体部分から前記パッシベーション膜の表面までの高さは、前記半導体チップ本体部分から前記ボンディングパッドのうちの前記ボンディングワイヤーに接続される表面までの高さより低い
    半導体装置。
  4. 請求項２〜請求項３のいずれかにおいて、
    前記パッシベーション膜と前記半導体チップ本体部分との間に配置されるパッシベーション膜下層絶縁体
    をさらに具備する半導体装置。
  5. 請求項４において、
    前記ボンディングパッド下層絶縁体の膜厚は、前記パッシベーション膜下層絶縁体の膜厚より厚い
    半導体装置。
  6. 配線が形成される半導体チップ本体部分に層間絶縁膜を成膜するステップと、
    前記層間絶縁膜が成膜された後にボンディングパッド膜を成膜するステップとを具備し、
    前記ボンディングパッド膜は、
    ボンディングワイヤーに接続されるボンディングパッド部分と、
    前記配線と前記ボンディングパッド部分とを電気的に接続する接続ビア部分とを含み、
    前記層間絶縁膜は、前記半導体チップ本体部分と前記ボンディングパッド部分との間に配置されるボンディングパッド下層部分を含む
    半導体装置製造方法。
  7. 請求項６において、
    前記ボンディングパッド膜が成膜された後にパッシベーション膜を成膜するステップをさらに具備し、
    前記パッシベーション膜は、前記ボンディングパッド部分が前記パッシベーション膜に被覆されないように、成膜される
    半導体装置製造方法。
  8. 請求項７において、
    前記半導体チップ本体部分から前記パッシベーション膜の表面までの高さは、前記半導体チップ本体部分から前記ボンディングパッド部分のうちの前記ボンディングワイヤーに接続される表面までの高さより低い
    半導体装置製造方法。
  9. 請求項７〜請求項８のいずれかにおいて、
    前記層間絶縁膜は、前記パッシベーション膜と前記半導体チップ本体部分との間に配置されるパッシベーション膜下層部分をさらに含む
    半導体装置製造方法。
  10. 請求項９において、
    前記層間絶縁膜は、前記ボンディングパッド下層部分の膜厚が前記パッシベーション膜下層部分の膜厚より厚くなるように、形成される
    半導体装置製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015050000A1 (ja) * 2013-10-04 2015-04-09 ソニー株式会社 半導体装置および固体撮像素子
WO2021186773A1 (ja) * 2020-03-19 2021-09-23 株式会社日立パワーデバイス 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016069A (ja) * 2000-06-29 2002-01-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005302759A (ja) * 2004-04-06 2005-10-27 Matsushita Electric Ind Co Ltd 半導体装置
JP2006165419A (ja) * 2004-12-10 2006-06-22 Elpida Memory Inc 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016069A (ja) * 2000-06-29 2002-01-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005302759A (ja) * 2004-04-06 2005-10-27 Matsushita Electric Ind Co Ltd 半導体装置
JP2006165419A (ja) * 2004-12-10 2006-06-22 Elpida Memory Inc 半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015050000A1 (ja) * 2013-10-04 2015-04-09 ソニー株式会社 半導体装置および固体撮像素子
KR20160067844A (ko) * 2013-10-04 2016-06-14 소니 주식회사 반도체 장치 및 고체 촬상 소자
JPWO2015050000A1 (ja) * 2013-10-04 2017-03-09 ソニー株式会社 半導体装置および固体撮像素子
US10026769B2 (en) 2013-10-04 2018-07-17 Sony Corporation Semiconductor device and solid-state imaging device
TWI676279B (zh) * 2013-10-04 2019-11-01 新力股份有限公司 半導體裝置及固體攝像元件
US10804313B2 (en) 2013-10-04 2020-10-13 Sony Corporation Semiconductor device and solid-state imaging device
KR20210138140A (ko) * 2013-10-04 2021-11-18 소니그룹주식회사 반도체 장치 및 고체 촬상 소자
KR102329355B1 (ko) * 2013-10-04 2021-11-22 소니그룹주식회사 반도체 장치 및 고체 촬상 소자
KR102429310B1 (ko) 2013-10-04 2022-08-04 소니그룹주식회사 반도체 장치 및 고체 촬상 소자
WO2021186773A1 (ja) * 2020-03-19 2021-09-23 株式会社日立パワーデバイス 半導体装置

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