JP2007096083A - 混成集積回路装置 - Google Patents

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Abstract

【課題】従来の金属基板をヒートシンクとして用いる混成集積回路装置は、リードが外部に延在しており、実装効率の悪化を招いていた。
【解決手段】金属基板を加工し、ヒートシンクとして用いる部位と、電極として用いる部位を形成し、ヒートシンクと電極の間には絶縁樹脂を充填する。電極は金属基板の上部に形成された絶縁層を貫通し、配線層と電気的に接続される。ヒートシンクの底部に半田またはシリコーン樹脂を設け、プリント基板上の電極等に当接し、放熱性を更に高めることもできる。但し、半田にてヒートシンクを設ける場合、半田の表面張力により、半田が厚く盛り上がり、電極の電気的接続が不良と成るおそれが有る。よって、本発明では柱状のヒートシンクを複数形成し、半田を設ける領域を小さく分割し、プリント基板への実装性を高めている。
【選択図】図４

Description

本発明は混成集積回路に関し、特に、金属基板の裏面に電極を設けた面実装タイプの混成集積回路装置に関するものである。
図５を参照して、従来の混成集積回路装置１０１の構成を説明する。図５（Ａ）は混成集積回路装置１０１の斜視図であり、図５（Ｂ）は図５（Ａ）のＸ−Ｘ’断面での断面図である。
図５（Ｂ）のように、混成集積回路装置１０１では、支持基板として機能する回路基板２００の表面に配線層１１７および回路素子１１４から成る電気回路が形成されている。
まず、配線層１１７については、多層配線構造が、従来より用いられていた。つまり、絶縁層１１６を介して、複数の配線層１１７を積層させるものであり、ここでは２層の配線構造を図示している。最上層の配線層１１７の表面にはロウ材１１９を介して半導体素子１１４Ａ、回路素子１１４Ｂおよびリード１１１が設けられる。半導体素子１１４Ａは金属細線１１５によって配線層１１７と接続され、電気回路は封止樹脂１１２により封止されている。なお、リード１１１の端部は封止樹脂１１２から外部に導出している。
このような混成集積回路装置１０１では、回路基板２００がヒートシンクまたは放熱板として機能する。更に基板下部に比較的大きなヒートシンクを設けることが可能となるため、放熱性が優れる特徴を持っている。
回路基板２００は、放熱性向上を目的として金属基板を採用している。よって、金属基板であるが故に、リード１１１が、金属基板の表面から図５Ｂの如く、外部へ延在する構造を採用していた。そのため、この混成集積回路装置１０１をプリント基板等の実装基板へ実装すると、リード１１１の延在面積が大きいため、実装効率の悪化を招く問題があった。
本発明は、第一に、金属基板と、前記金属基板の上に絶縁層を介して設けられた導電パターンと、前記導電パターンの一つに電気的に接続され、前記金属基板の上に実装された半導体素子と、前記金属基板上に被覆され、前記半導体素子を封止する封止手段とを有し、前記金属基板の裏面の一部が加工され、前記金属基板を電極としたことを特徴とする。
第二に、金属基板と、前記金属基板の上に絶縁層を介して設けられた導電パターンと、前記導電パターンの一つに電気的に接続され、前記金属基板の上に実装された半導体素子と、前記金属基板上に被覆され、前記半導体素子を封止する封止手段とを有した混成集積回路装置であり、前記混成集積回路装置の裏面に裏面電極が設けられることによる面実装タイプであり、前記金属基板と実質同一材料および同一膜厚から成る裏面電極が、前記金属基板と隣接して設けられることを特徴とする。
第三に、前記裏面電極は、少なくとも金属基板の一側辺に沿って複数設けられることを特徴とする。
また、第四に、前記裏面電極は、前記金属基板に設けられた貫通孔に設けられることを特徴とする。
さらに、第五に、前記金属基板は、主材料をＣｕ、ＡｌまたはＦｅから成ることを特徴とする。
本発明によれば、金属基板を加工し、一部を電極とすることで、金属基板を放熱・ヒートシンクとしての金属基板と、電極とに活用することができる。ヒートシンクは、混成集積回路装置が基板上に実装される際、半田などを介して実装基板上のヒートシンク用電極に接続される。本構成により、半導体素子で生じた熱は、ヒートシンクから半田へ、また電極自体が厚いため、電極にも逃がせ、半田から実装基板上のヒートシンク用電極へと効率よく逃がすことができる。
従来技術によれば、本発明による混成集積回路装置と同等のヒートシンクを設けた場合、リードがパッケージの外部へと延在し、デッドスペースの原因となっていた。本発明による混成集積回路装置においては、電極は金属基板の一部からなるため、プリント基板への実装時にも、金属基板以上の実装面積を必要とせず、実装効率を高めることができる。よって、本発明による混成集積回路装置は、実装効率と放熱性の両方の向上を実現することができる。
＜第１の実施の形態＞
図１を参照して、本発明の混成集積回路装置１の構成を説明する。図１（Ａ）は混成集積回路装置１の断面図、図１（Ｂ）は混成集積回路装置１を図１（Ａ）におけるＸ−Ｘ’線によって切断して実装面側から見た図、図１（Ｃ）は混成集積回路装置１の底面を実装面側から見た図である。また図１（Ｄ）は混成集積回路装置１をプリント基板３１に実装した状態を示す図である。
まず、図１（Ａ）を参照し、混成集積回路装置１の構造の概要を説明する。混成集積回路装置１は、回路基板部２０とその上部に形成された電子回路部１０とから成る。
電子回路部１０は、絶縁層１６、配線層１７、半導体素子１４Ａおよび回路素子１４Ｂから成り、封止樹脂１２によって封止されている。配線層１７は多層配線構造を採用することも可能であり、多層配線構造においては、配線層１７は複数の絶縁層１６によって各々絶縁される。ここでは、一例として、第１の配線層１７Ａおよび第２の配線層１７Ｂから成る２層の配線構造を示している。また、複数の配線層１７の内、下側に位置する第１の配線層１７Ａは、第１の絶縁層１６Ａを貫通する貫通孔２５を介して、電極２１と接続されている。
一方、回路基板部２０は、電極として機能する電極２１と、ヒートシンクまたは放熱板として機能するヒートシンク２２とから成る。その間は絶縁樹脂２３が充填され、電極２１底部には半田２４が形成されている。またここでヒートシンク２２の底部にも半田２４を設け、プリント基板３１に設けられた電極側に放熱させても良い。
次に、電子回路部１０の構造について、詳しく説明する。
第１の絶縁層１６Ａは、回路基板部２０を覆うようにその表面に形成されている。ただし、電極２１と第１の配線層１７Ａとを電気的に接続するために、所定の位置に貫通孔２５が設けられている。
第１の配線層１７Ａは、第１の絶縁層１６Ａの表面にパターニングされている。この第１の配線層１７Ａは、上層の第２の配線層１７Ｂと電気的に接続され、主にクロスオーバーをさせ、パターンを引き回す機能を有する。
第２の絶縁層１６Ｂは、第１の配線層１７Ａを被覆するように形成され、所定の位置に、第１の配線層１７Ａと第２の配線層１７Ｂとを電気的に接続するための接続部１３が貫通して設けられている。
第２の配線層１７Ｂは、第２の絶縁層１６Ｂの表面に形成されており、半導体素子１４Ａや回路素子１４Ｂを載置するランド、半導体素子１４Ａや回路素子１４Ｂの電極と接続されるパッド、このパッドを電気的に接続する配線部等を有している。
以上のように配線層１７が絶縁層１６によって各々絶縁されるため、第１の配線層１７Ａと第２の配線層１７Ｂとは、平面的に交差するように形成することができる。従って、半導体素子１４Ａが数百個以上の電極を有する場合でも、クロスオーバーが可能となりパターンの引き回しを自由に行うことができる。当然、半導体素子１４Ａの電極の数、実装密度等により、３層、４層、５層またはそれ以上に層数を増やすことも可能である。なお、２層配線構造の場合、絶縁層１６および配線層１７のトータルの厚みは１００ないし２００μｍとなる。
接続部１３は、第２の絶縁層１６Ｂを貫通して、第１の配線層１７Ａと第２の配線層１７Ｂとを電気的に接続している部位である。本形態では、第２の絶縁層１６Ｂを貫通させて、第１の配線層１７Ａから連続して延在する凸状の第１の部位と、第２の配線層１７Ｂから連続して延在する凸状の第２の部位とを、その貫通部の中央部で当接させることで電気的接続を得ている。
半導体素子１４Ａおよび回路素子１４Ｂは、第２の配線層１７Ｂ上にロウ材１１によって固着され、所定の電気回路が構成されている。半導体素子１４Ｂとしては、トランジスタ、ダイオード、ＩＣまたはシステムＬＳＩ等の能動素子、回路素子１４Ｂとしては、コンデンサ、抵抗、またはコイル等の受動素子が採用される。
封止樹脂１２は、熱硬化性樹脂を用いるトランスファーモールド、または、熱可塑性樹脂を用いるインジェクションモールドにより、電気回路部１０を封止するように形成されている。更にまた、モールド以外の封止方法は、例えば、ポッティングによる封止、ケース材による封止等の周知の封止方法を適用させることが可能である。封止樹脂１２の厚みは、回路素子１４Ｂの高さが０．３ないし０．６ｍｍ．であることから、通常約０．６５ｍｍ．となる。
この回路基板部２０としては、アルミニウムを主材料とする、Ｃｕ主材料とする、鉄を主材料とする金属基板が採用される。またアルミニウムを採用する場合は、絶縁性が考慮されて表面に酸化アルミニウムが陽極酸化等で形成されても良い。
本発明は放熱性の優れた混成集積回路装置を提供するものであり、半導体素子１４Ａまたは回路素子１４Ｂが多量の発熱を伴う場合に有効である。ただし、一般に半導体素子１４Ａの発熱量は、回路素子１４Ｂよりも多く、本発明は主に半導体素子１４Ａにて発生する熱を問題とする。以下に、半導体素子１４Ａの発熱について説明する。
半導体素子１４Ａの発熱量は、一般に半導体素子１４Ａに内蔵される素子の数に比例して多くなる。特に、システムＬＳＩは、アナログ演算回路、デジタル演算回路または記憶部等、数多くのシステム機能を一つのＬＳＩで実現するため素子数が非常に多い。さらに、内蔵される素子数は、年々大幅に増えているのに対し、ＬＳＩチップ自体は、逆に薄型化、小型化されていることから、単位面積あたりの発熱量はより多くなっている。また、半導体素子１４Ａの発熱量は、素子に流れる電流量にも比例する。よって、パワー系のトランジスタ、例えばパワーＭＯＳ、ＧＴＢＴ、ＩＧＢＴ、サイリスタ等の発熱量も非常に大きくなる。以上の理由から、本発明はシステムＬＳＩまたはパワー系のトランジスタを採用する場合、特に有効となる。
次に、回路基板部２０の構造について説明する。
まず、電極２１は図１（Ａ）に示すように、柱状の形状をなし、混成集積回路装置１の電気的動作に必要な数だけ用意され、各々貫通孔２５を介して、電子回路部１０の第１の配線層１７Ａと接続されている。図１（Ｂ）は混成集積回路装置１を図１（Ａ）におけるＸ−Ｘ’線によって切断して実装面側から見た図を示す。図１（Ｂ）において、電極２１は円形、ヒートシンク２２は方形で示したが、実際にはどのような形状であってもよい。ただし、ヒートシンク２２はより大きな面積と成ることが放熱の意味で好ましく、電極２１の直径は０．１ないし０．３ｍｍ．とすることが好ましい。
電極２１およびヒートシンク２２の位置関係についても、図１（Ｂ）に図示する限りではなく、電極２１を４つの辺の全てに沿って形成したり、ヒートシンク２２を幾つかに分割することも可能である。更には、分割したヒートシンク２２の間に電極２１を設けることも可能である。
また、隣同士の電極２１の間、および電極２１とヒートシンク２２は十分に離間されており、その間には絶縁樹脂２３が充填されている。絶縁樹脂２３は複数の電極２１間のショートを防止する目的のほか、電極２４の力学的強度を補強する目的で形成される。
電極２１と、ヒートシンク２２の材料としては、Ａｌ、ＣｕまたはＦｅ等が採用可能である。その他にも機械的強度や放熱性、且つ電気伝導性に優れたものであれば、採用することが出来る。ただし、電極２１およびヒートシンク２２として、Ａｌを用いる場合はＡｌ表面に半田が付着しないため、Ａｌ表面にメッキ処理が必要となる。
またＣｕを採用した場合、そのまま半田付けが可能であり、放熱性も優れるため、好ましい。 電極２１と、ヒートシンク２２の材料は後述の第２ないし第４の実施例において同様でよい。
絶縁樹脂２３の材料は後述の第２ないし第４の実施例において同様でよい。
電極２１およびヒートシンク２２の底面には、図１（Ａ）に示すように、半田２４が形成されている。図１（Ｃ）は半田２４が設けられた際の混成集積回路装置１の底面を示す図である。
以上の構成を有する混成集積回路装置１は、図１（Ｄ）に示す如く、プリント基板３１に実装される。混成集積回路装置１の電極２１は半田２４を介しプリント基板電極３２に接続される。
ヒートシンク２２も同様に半田２４を介し、ヒートシンク用電極３３に接続される。一般的には、ヒートシンク用電極３３は、グランドになっているが、半導体素子１４Ａがパワー素子である場合にはヒートシンク用電極３３を通じて、大電流を流してもよい。
以上説明した実施例（第１の実施例とする）の構成により、放熱性が向上し、回路素子の誤作動等を防止できる。特に、ヒートシンク２２から半田２４、半田２４からヒートシンク用電極２３へと熱が伝わり、優れた放熱性を実現できる。さらに、本混成集積回路装置１は、リードレスの面実装が可能であることから、プリント基板に実装した際、占有面積が小さく抑えられ、実装効率を高めることが可能となる。
次に、図２から図４を参照し、第２から第４の実施例を説明する。なお、電子回路部１０の構造は第１の実施例と同様でよい。
まず、図２を用いて、第２の実施例について説明する。
第２の実施例において、電極２１は図２（Ａ）に示すように、設けられる。尚、図２（Ｂ）は混成集積回路装置１を図２（Ａ）におけるＸ−Ｘ’線によって切断して実装面側から見た図を示す。図２（Ｂ）において、電極２１は円形で示したが、実際にはどのような形状であってもよい。
第２の実施例においては、図２（Ｂ）のように、ヒートシンク２２が、回路基板部２０の裏面全体に設けられ、具体的には４つの側辺まで設けられており、その一部にアイランド状に電極２１が点在している。電極２１の配置については、図２（Ｂ）に図示する限りではなく、回路基板部２０の底面の４つの辺に沿って設けたり、中央部にも設けることが可能である。
また、電極２１の周囲、つまり電極２１とヒートシンク２２の間は、基板が取り除かれており、この部分に第１の絶縁樹脂２３Ａが充填されており、接触によるショートを防止している。さらに電極２４の力学的強度が補強されている。
次に、ヒートシンク２２および第１の絶縁樹脂２３Ａの下部に、ソルダーレジスト等の第２の絶縁樹脂２３Ｂが形成される。換言すれば、混成集積回路装置１の底面において、電気的接続箇所である電極２１を除く部分は、全て第２の絶縁樹脂２３Ｂで覆われた状態となる。
続いて、図２（Ａ）および図２（Ｃ）に示すように、半田２４は、電極２１の底面において、第２の絶縁樹脂２３Ｂが形成されていない領域に形成される。半田２４は第２の絶縁樹脂２３Ｂに比べてより厚く形成され、半田２４の表面が突出している。
ここで、電極２１とヒートシンク２２のショートが考慮され、第２の絶縁樹脂２３Ｂは電極２１の周囲よりも内側まで延在して形成されることが望ましい。
以上の構成を有する混成集積回路装置１は、図２（Ｄ）に示す如く、プリント基板３１に実装される。しかし、第２の実施形態においては、プリント基板３１に、ヒートシンク用の電極は設けられず、電極２１とプリント基板電極３２のみが半田２４を介して接続される。
第２の実施例は、第１の実施例に比べて、より底面積の大きいヒートシンク２２を設けられる。したがって、第１実施例に比べて、第２の実施例においては、ヒートシンク２２の大きな体積・面積により、より優れた放熱性を実現できる。
また、ヒートシンク２２を回路基板部２０の裏面の略全域に設けたため電極２１とヒートシンク２２の間隔が非常に狭まるが、第２の実施例では第２の絶縁樹脂を設けたことで電極２１とヒートシンク２２の間のショートを確実に防止している。
次に、図３を用いて、第３の実施例について説明する。
図３（Ａ）および図３（Ｂ）からわかる通り、第３の実施例は、電極２１およびヒートシンク２２の形状については第２の実施例と同様であるが、ヒートシンク２２の底面の一部にシリコーン樹脂２７を設ける点で異なっている。
本実施例においては、混成集積基板集積１がプリント基板３１に実装される際、電極２１は半田２４を介してプリント基板電極３２に接続される。また、混成集積回路装置１の底部に設けられたシリコーン樹脂２７は、プリント基板電極３１に当接される。
本来、熱伝導性を考慮した場合、第１の実施例のように、プリント基板３１に、ヒートシンク用電極３３を設け、半田２４を介して、ヒートシンク２２とヒートシンク用電極３３とを接続することが望ましい。しかしながら、半田２４の強い表面張力のため、電極２１の底面に設けた半田２４と、ヒートシンク２２の下部に設けた半田２４を、同一の厚みに設けることは非常に困難であり、電極２１の接触不良などを招くおそれがある。
従って、本実施例では、半田２４を用いず、シリコーン樹脂２７を用いてヒートシンク２２をプリント基板３１に当接させている。
以上の構成より、第３の実施例は、第２の実施例と同様、大きな底面積を有するヒートシンク２２を設け、さらに底面の一部はシリコーン樹脂２７によって当接されるため、さらに放熱性が向上する。加えて、シリコーン樹脂２７を用いてヒートシンク２２をプリント基板３１に当接したため、電極２１のプリント基板電極２４への接続を確実に行うことができ、また混成集積回路装置１のプリント基板３１への実装性も向上する。
次に、図４を用いて、第４の実施例について説明する。
最初に、電極２１およびヒートシンク２２の形状について、図４（Ａ）および図４（Ｂ）を用いて説明する。図４（Ｂ）は混成集積回路装置１を図４（Ａ）におけるＸ−Ｘ’線によって切断して実装面側から見た図を示す。図４（Ｂ）において、電極２１および第２のヒートシンク２２Ｂは円形で示したが、実際にはどのような形状であってもよい。
まず、回路基板部２０は、図４（Ｂ）のように第１の領域２６Ａおよび第２の領域２６Ｂの２つの領域からなる。第１の領域２６Ａにおいては、第１のヒートシンク２２Ｂが領域の四辺までの全面に設けられる。さらにその一部に、電極２１が第１の樹脂電極２３Ａを介して、アイランド状に形成される。第２の領域２６Ｂにおいては、柱状の第２のヒートシンク２２Ｂが、複数形成される。さらに第２のヒートシンク２２Ｂの周囲には第１の絶縁樹脂２３Ａが充填される。ここで、第２の領域２６Ｂに対し、第２のヒートシンク２２Ｂの底面の占有率が大きいほど、放熱性に対し有利である。したがって、第２のヒートシンク２２Ｂの底面を方形とすることも考えられる。
次に、第２の絶縁樹脂２３Ｂが以下のように形成される。まず、第１の領域２６Ａにおいては、第１のヒートシンク２２Ａおよび第１の絶縁樹脂２３Ａの底部全域に第２の絶縁樹脂２３Ｂが設けられる。ただし、電極２１間のショートの防止を考慮する場合、第２の絶縁樹脂２３Ｂは、上記領域のみでなく、電極２４のエッジの内側部分にまで延在して形成されることが望ましい。第２の領域２６Ｂにおいては、第２のヒートシンク２２Ｂの底部の全部または一部が露出するように、第２の絶縁樹脂２３Ｂが設けられる。
また、第１の領域２６Ａおよび第２の領域２６Ｂの位置関係については、図４（Ｂ）に図示する限りではなく、第１の領域２６Ａを４つの辺の全てに沿って形成したり、第２の領域２６Ｂを幾つかに分割することも可能である。更には、分割した第２の領域２６Ｂの間に第１の領域２６Ａを設けることも可能である。
以上の構成を有する混成集積回路装置１は、図４（Ｄ）に示す如く、プリント基板３１に実装される。電極２１は対応するプリント基板電極３１に、第２のヒートシンク２２Ｂは、ヒートシンク用電極３２に、それぞれ半田２４を介して接続される。
本実施例の構成においては、第２の絶縁樹脂２３Ｂが設けられることにより、第２および第３の実施例と同様に、確実に電極２１間のショートを防止することができる。加えて、本実施例では、半田２４が、第２の絶縁樹脂２３Ｂによって区切られた複数のパーティションに半田２４を形成するものと考えることができる。つまり、本実施例の構成によって、電極２１および第２のヒートシンク２２Ｂの底面に、均一な厚みの半田２４を設けることが可能となる。このような構成により、第１および第２ヒートシンク２２によって大きな体積のヒートシンクが構成され、さらに半田２４から熱を伝導することも可能となり、全体として非常に優れた放熱性を実現できる。
以上、金属基板は、本来導電性を有するため、基板の裏面に電極を設けることが困難であると考えられていたため、従来例に示すようにリードで対応していた。しかしながら金属基板自体を加工し、電極と放熱板に加工することにより、リードを無くせ、面実装タイプの混成集積回路装置が実現できた。
本発明の第１の実施例に係る半導体集積回路装置の構成を示す図である。 本発明の第１の実施例に係る半導体集積回路装置の構成を示す図である。 本発明の第１の実施例に係る半導体集積回路装置の構成を示す図である。 本発明の第１の実施例に係る半導体集積回路装置の構成を示す図である。 従来の半導体集積回路装置の構成を示す図である。
符号の説明
１、１０１ 混成集積回路集積
１０ 電子回路部
１１、１１９ ロウ材
１２ 封止樹脂
１３ 接続部
１３Ａ 第１の接続部
１３Ｂ 第２の接続部
１４Ａ、１１４Ａ 半導体素子
１４Ｂ、１１４Ｂ 回路素子
１５、１１５ 金属細線
１６Ａ、１１６Ａ 第１の絶縁層
１６Ｂ、１１６Ｂ 第２の絶縁層
１７Ａ、１１７Ａ 第１の配線層
１７Ａ’ 第１の導電膜
１７Ｂ、１１７Ｂ 第２の絶縁層
１７Ｂ’ 第２の導電膜
１８ レジスト
１９ レーザー
２０ 回路基板部
２０Ａ、２００ 回路基板
２１ 電極
２２ ヒートシンク
２２Ａ 第１のヒートシンク
２２Ｂ 第２のヒートシンク
２３ 絶縁樹脂
２３Ａ 第１の絶縁樹脂
２３Ｂ 第２の絶縁樹脂
２４ 半田
２５ 貫通孔
２６Ａ 第１の領域
２６Ｂ 第２の領域
２７ シリコーン樹脂
３１ プリント基板
３２ プリント基板電極
３３ ヒートシンク用電極
４０ 金型
４０Ａ 上金型
４０Ｂ 下金型
４１ キャビティ
１１１ リード
１１２ 封止樹脂

Claims (5)

  1. 金属基板と、
    前記金属基板の上に絶縁層を介して設けられた導電パターンと、
    前記導電パターンの一つに電気的に接続され、前記金属基板の上に実装された半導体素子と、
    前記金属基板上に被覆され、前記半導体素子を封止する封止手段とを有し、
    前記金属基板の裏面の一部が加工され、前記金属基板を電極としたことを特徴とした混成集積回路装置。
  2. 金属基板と、
    前記金属基板の上に絶縁層を介して設けられた導電パターンと、
    前記導電パターンの一つに電気的に接続され、前記金属基板の上に実装された半導体素子と、
    前記金属基板上に被覆され、前記半導体素子を封止する封止手段とを有した混成集積回路装置であり、
    前記混成集積回路装置の裏面に裏面電極が設けられることによる面実装タイプであり、
    前記金属基板と実質同一材料および同一膜厚から成る裏面電極が、前記金属基板と隣接して設けられることを特徴とした混成集積回路装置。
  3. 前記裏面電極は、少なくとも金属基板の一側辺に沿って複数設けられる請求項１または請求項２に記載の混成集積回路装置。
  4. 前記裏面電極は、前記金属基板に設けられた貫通孔に設けられる請求項１または請求項２に記載の混成集積回路。
  5. 前記金属基板は、主材料をＣｕ、ＡｌまたはＦｅから成ることを特徴とした請求項１または請求項２に記載の混成集積回路装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114355A (ja) * 2008-11-10 2010-05-20 Fujitsu Ltd 電子部品、電子部品の製造方法及び伝熱部材の製造方法
TWI483438B (zh) * 2010-08-16 2015-05-01 Harvatek Corp 用於提升散熱效能之發光二極體封裝結構及其製作方法
WO2020012598A1 (ja) * 2018-07-12 2020-01-16 三菱電機株式会社 半導体装置
CN115734462A (zh) * 2022-11-21 2023-03-03 广东汇芯半导体有限公司 一种半导体电路及其制造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114355A (ja) * 2008-11-10 2010-05-20 Fujitsu Ltd 電子部品、電子部品の製造方法及び伝熱部材の製造方法
TWI483438B (zh) * 2010-08-16 2015-05-01 Harvatek Corp 用於提升散熱效能之發光二極體封裝結構及其製作方法
WO2020012598A1 (ja) * 2018-07-12 2020-01-16 三菱電機株式会社 半導体装置
JPWO2020012598A1 (ja) * 2018-07-12 2021-04-30 三菱電機株式会社 半導体装置
JP7080322B2 (ja) 2018-07-12 2022-06-03 三菱電機株式会社 半導体装置
US11557554B2 (en) 2018-07-12 2023-01-17 Mitsubishi Electric Corporation Semiconductor device
CN115734462A (zh) * 2022-11-21 2023-03-03 广东汇芯半导体有限公司 一种半导体电路及其制造方法

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