TW201709461A - 封裝基板 - Google Patents

封裝基板 Download PDF

Info

Publication number
TW201709461A
TW201709461A TW104127535A TW104127535A TW201709461A TW 201709461 A TW201709461 A TW 201709461A TW 104127535 A TW104127535 A TW 104127535A TW 104127535 A TW104127535 A TW 104127535A TW 201709461 A TW201709461 A TW 201709461A
Authority
TW
Taiwan
Prior art keywords
disposed
substrate
wafer
patterned metal
layer
Prior art date
Application number
TW104127535A
Other languages
English (en)
Other versions
TWI611546B (zh
Inventor
曾子章
譚瑞敏
林溥如
陳裕華
胡迪群
Original Assignee
欣興電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 欣興電子股份有限公司 filed Critical 欣興電子股份有限公司
Priority to TW104127535A priority Critical patent/TWI611546B/zh
Publication of TW201709461A publication Critical patent/TW201709461A/zh
Application granted granted Critical
Publication of TWI611546B publication Critical patent/TWI611546B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一種封裝基板,包含有機材料層、中介層結構、第一圖案化金屬層、複數個導電柱以及複數個導電墊。有機材料層具有底面。中介層結構內埋於有機材料層中,其中中介層結構具有頂面,有機材料層裸露中介層結構之頂面。第一圖案化金屬層設置於頂面上,其中第一圖案化金屬層包含第一部份與第二部份,第一部份用以電性連接第一晶片。導電柱設置於第二部份上,用以電性連接第二晶片或封裝結構。導電墊設置於底面上,並電性連接中介層結構。

Description

封裝基板
本發明是有關於一種封裝基板。
中介層結構(Interposer)是一種連接於晶片(Die)和封裝之間的晶片整合結構,它可使晶片上的焊墊間距(Pad Pitch)減少。具體而言,中介層結構是一個電子的佈線介面介於晶片和底座(Socket)之間,其目的在於散佈一個連接點到更寬的間距或重佈一個連接點至另一個的線路。中介層結構之材質可以為矽、玻璃或陶瓷。
另外,中介層結構裡可放置內埋元件的薄膜層,像是一些被動元件、齊納二極體(Zener Diodes)及一些電晶體如電平轉換(Level Shifting)或緩衝器(Buffering)。
為了進一步改善中介層結構的各項特性,相關領域莫不費盡心思開發。如何能提供一種具有較佳特性的中介層結構,實屬當前重要研發課題之一,亦成為當前相關領域亟需改進的目標。
本發明之一技術態樣是在提供一種封裝基板,藉由特殊設計的導電柱實現堆疊式封裝技術,進而提升半導體元件的元件密度。
根據本發明一實施方式,一種封裝基板,包含有機材料層、中介層結構、第一圖案化金屬層、複數個導電柱以及複數個導電墊。有機材料層具有底面。中介層結構內埋於有機材料層中,其中中介層結構具有頂面,有機材料層裸露中介層結構之頂面。第一圖案化金屬層設置於頂面上,其中第一圖案化金屬層包含第一部份與第二部份,第一部份用以電性連接第一晶片。導電柱設置於第二部份上,用以電性連接第二晶片或封裝結構。導電墊設置於底面上,並電性連接中介層結構。
於本發明之一或多個實施方式中,中介層結構包含基板、複數個連通柱以及重分佈層。重分佈層設置於基板上,其中重分佈層的頂面為中介層結構的頂面。連通柱設置於基板中,並電性連接重分佈層與導電墊。
於本發明之一或多個實施方式中,有機材料層更具有開口,開口部份裸露基板的底面。封裝基板更包含第二圖案化金屬層,設置於開口所裸露之基板的底面上,用以電性連接第三晶片。
於本發明之一或多個實施方式中,封裝基板更包含第一晶片、第一模塑料層、第三晶片以及第二模塑料層。第一晶片設置於第一圖案化金屬層上。第一模塑料層設置於有機材料層、重分佈層與第一圖案化金屬層上,且至少覆蓋部份第一晶片。第三晶片設置於第二圖案化金屬層上。第二模塑料層填滿開口,且至少覆蓋部份第三晶片或完全覆蓋第三晶片。
於本發明之一或多個實施方式中,封裝基板更包含設置於第一晶片上的散熱結構。
於本發明之一或多個實施方式中,中介層結構包含基板與複數個連通柱。基板的頂面為中介層結構的頂面。連通柱設置於基板中,並電性連接第一圖案化金屬層與導電墊。
於本發明之一或多個實施方式中,封裝基板,更包含第一晶片、第一模塑料層、第三晶片以及第二模塑料層。第一晶片設置於第一圖案化金屬層上。第一模塑料層設置於有機材料層、基板與第一圖案化金屬層上,且至少覆蓋部份第一晶片。第三晶片設置於第二圖案化金屬層上。第二模塑料層填滿開口,且至少覆蓋部份第三晶片或完全覆蓋第三晶片。
根據本發明另一實施方式,一種封裝基板,包含有機材料層、中介層結構、圖案化金屬層、複數個導電柱以及複數個導電墊。有機材料層具有底面。中介層結構設置於有機材料層上。圖案化金屬層設置於 中介層結構上,其中圖案化金屬層包含第一部份與第二部份,第一部份用以電性連接晶片。導電柱設置於第二部份上,用以電性連接晶片或封裝結構。導電墊設置於底面上,並電性連接中介層結構。
本發明上述實施方式藉由設置導電柱於圖案化金屬層的第二部份上,封裝基板將可以在電性連接晶片且兼具轉接線路功能(其由中介層結構與導電墊實現)的同時,封裝基板可以藉由導電柱額外與封裝結構電性連接,因而達成堆疊式封裝的結構,進而提升整體元件密度。
100‧‧‧封裝基板
110‧‧‧有機材料層
111‧‧‧底面
112‧‧‧開口
120‧‧‧中介層結構
121‧‧‧頂面
122‧‧‧基板
122b‧‧‧底面
123‧‧‧連通柱
124‧‧‧重分佈層
125、130、160、161‧‧‧圖案化金屬層
171、172‧‧‧模塑料層
126‧‧‧介電層
127、191‧‧‧導電盲孔
131‧‧‧第一部份
132‧‧‧第二部份
140‧‧‧導電柱
150‧‧‧導電墊
192‧‧‧散熱結構
200、400‧‧‧晶片
300‧‧‧封裝結構
第1圖繪示依照本發明一實施方式之封裝基板的剖面圖。
第2圖繪示依照本發明另一實施方式之封裝基板的剖面圖。
第3圖繪示依照本發明又一實施方式之封裝基板的剖面圖。
第4圖繪示依照本發明再一實施方式之封裝基板的剖面圖。
第5圖繪示依照本發明再一實施方式之封裝基板的剖面圖。
第6圖繪示依照本發明再一實施方式之封裝基板的剖面圖。
第7圖繪示依照本發明再一實施方式之封裝基板的剖面圖。
第8圖繪示依照本發明再一實施方式之封裝基板的剖面圖。
以下將以圖式揭露本發明之複數個實施方式,為明確說明起見,許多實務上的細節將在以下敘述中一併說明。然而,應瞭解到,這些實務上的細節不應用以限制本發明。也就是說,在本發明部分實施方式中,這些實務上的細節是非必要的。此外,為簡化圖式起見,一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
為了滿足半導體元件高積集度(Integration)以及微型化(Miniaturization)的要求,業界發展出各種可能提升元件密度的方法。舉例來說,藉由堆疊式封裝技術(Package on Package,PoP)將兩個或更多元件以垂直堆疊或是背部搭載的方式結合為單一元件,藉此節省印刷電路板的占用空間。本發明不同實施方式提供一種封裝基板100,其藉由特殊設計的導電柱,因而使原有的中 介層結構得以實現堆疊式封裝技術,進而提升半導體元件的元件密度。
第1圖繪示依照本發明一實施方式之封裝基板100的剖面圖。如第1圖所繪示,封裝基板100包含有機材料層110、中介層結構120、圖案化金屬層130、複數個導電柱140以及複數個導電墊150。有機材料層110具有底面111。中介層結構120內埋於有機材料層110中,其中中介層結構120具有頂面121,有機材料層110裸露頂面121。圖案化金屬層130設置於頂面121上,其中圖案化金屬層130包含第一部份131與第二部份132,第一部份131用以電性連接晶片200。導電柱140設置於第二部份132上,用以電性連接封裝結構300。導電墊150設置於底面111上,並電性連接中介層結構120。
藉由設置導電柱140於圖案化金屬層130的第二部份132上,封裝基板100將可以在電性連接晶片200且兼具轉接線路功能(其由中介層結構120與導電墊150實現)的同時,封裝基板100可以藉由導電柱140額外與封裝結構300電性連接,因而達成堆疊式封裝的結構,進而提升整體元件密度。
另外,將中介層結構120內埋於有機材料層110可以省略中介層與有機材料層之間的錫球焊接結構,因而提升整體封裝基板100的可靠度。
導電柱140的線寬可為約40微米至約60微米,導電柱140的線距可為約15微米至約25微米。或者,導電柱140的線寬可為約50微米,導電柱140的線距可為約20微米。因為導電柱140與圖案化金屬層130為設置於中介層結構120的頂面121上,而不是設置於有機材料層110上,因為中介層結構120的頂面121相較於有機材料層110的表面較為平坦,因此導電柱140與圖案化金屬層130的線寬與線距將可以做得較小,因而滿足半導體元件高積集度以及微型化的要求。
在本實施方式中,導電柱140為電性連接封裝結構300,但並不限於此。在其他實施方式中,導電柱140可以用來電性連接另一晶片。
中介層結構120包含基板122、複數個連通柱123以及重分佈層124。重分佈層124設置於基板122上,其中重分佈層124的頂面為中介層結構120的頂面121。連通柱123設置於基板122中,並電性連接重分佈層124與導電墊150。
重分佈層124包含圖案化金屬層125、介電層126以及導電盲孔127。圖案化金屬層125設置於基板122上,並電性連接連通柱123。介電層126設置於基板122與圖案化金屬層125上,且介電層126覆蓋基板122與圖案化金屬層125。圖案化金屬層130設置於介電層126上。導電盲孔127形成於介 電層126中並電性連接圖案化金屬層125、130。本實施方式所舉之重分佈層124的具體實施方式僅為例示,並非用以限制本發明。在其他實施方式中,重分佈層124更可包含設置於介電層126中的其他圖案化金屬層,並藉由導電盲孔電性連接各層圖案化金屬層。
在本實施方式中,介電層126之材質為光感應介電材,但並不限於此。在其他實施方式中,介電層126之材質可為非光感應介電材。
基板122之材質可為矽、玻璃或陶瓷。應了解到,以上所舉之基板122之材質僅為例示,並非用以限制本發明,本發明所屬技術領域中具有通常知識者,應視實際需要,彈性選擇基板122之材質。
封裝基板100更包含圖案化金屬層160與導電盲孔191。圖案化金屬層160設置於基板122的底面122b上,並電性連接連通柱123。導電盲孔191形成於有機材料層110中並電性連接導電墊150與圖案化金屬層160。另外,導電墊150可以用來電性連接一電路板上的線路,因而使封裝基板100安裝設置於電路板上。
第2圖繪示依照本發明另一實施方式之封裝基板100的剖面圖。本實施方式之封裝基板 100與前述之封裝基板100大致相同,以下主要描述其相異處。
如第2圖所繪示,有機材料層110更具有開口112,開口112部份裸露基板122的底面122b。封裝基板100更包含圖案化金屬層161,設置於開口112所裸露之基板122的底面122b上,用以電性連接晶片400。另外,連通柱123更電性連接圖案化金屬層161。
第3圖繪示依照本發明又一實施方式之封裝基板100的剖面圖。本實施方式之封裝基板100與第2圖的封裝基板100大致相同,以下主要描述其相異處。
如第3圖所繪示,封裝基板100更包含模塑料層171、172。模塑料層171設置於有機材料層110、重分佈層124與圖案化金屬層130上,且至少覆蓋部份晶片200。模塑料層172填滿開口112,且至少覆蓋部份晶片400或完全覆蓋晶片400。封裝基板100更包含設置於晶片200上的散熱結構192。
藉由設置模塑料層171、172,封裝基板100將能具有更穩固的結構。不過,在此同時晶片200的散熱能力會因為模塑料層171的覆蓋而較弱,因此藉由設置散熱結構192於晶片200上,將能增強晶片200的散熱能力。
具體而言,散熱結構192可為散熱鰭片或吸熱器。應了解到,以上所舉之散熱結構192的具體實施方式僅為例示,並非用以限制本發明,本發明所屬技術領域中具有通常知識者,應視實際需要,彈性選擇散熱結構192的具體實施方式。
第4圖繪示依照本發明再一實施方式之封裝基板100的剖面圖。本實施方式之封裝基板100與第1圖的封裝基板100大致相同,以下主要描述其相異處。
如第4圖所繪示,中介層結構120包含基板122與複數個連通柱123。基板122的頂面為中介層結構120的頂面121。連通柱123設置於基板122中,並電性連接圖案化金屬層130、160。
第5圖繪示依照本發明再一實施方式之封裝基板100的剖面圖。本實施方式之封裝基板100與第2圖的封裝基板100大致相同,以下主要描述其相異處。
如第5圖所繪示,中介層結構120包含基板122與複數個連通柱123。基板122的頂面為中介層結構120的頂面121。連通柱123設置於基板122中,並電性連接圖案化金屬層130、160、161。
第6圖繪示依照本發明再一實施方式之封裝基板100的剖面圖。本實施方式之封裝基板 100與第3圖的封裝基板100大致相同,以下主要描述其相異處。
如第6圖所繪示,中介層結構120包含基板122與複數個連通柱123。基板122的頂面為中介層結構120的頂面121。連通柱123設置於基板122中,並電性連接圖案化金屬層130、160、161。另外,模塑料層171為設置於有機材料層110、基板122與圖案化金屬層130上。
第7圖繪示依照本發明再一實施方式之封裝基板100的剖面圖。本實施方式之封裝基板100與第4圖的封裝基板100大致相同,以下主要描述其相異處。
如第7圖所繪示,中介層結構120為設置於有機材料層110上,而非埋設於有機材料層110中。換句話說,中介層結構120之左右兩側與有機材料層110之左右兩側為切齊。
第8圖繪示依照本發明再一實施方式之封裝基板100的剖面圖。本實施方式之封裝基板100與第1圖的封裝基板100大致相同,以下主要描述其相異處。
如第8圖所繪示,中介層結構120為設置於有機材料層110上,而非埋設於有機材料層110中。換句話說,中介層結構120之左右兩側與有機材料層110之左右兩側為切齊。
藉由切齊中介層結構120之左右兩側與有機材料層110之左右兩側,封裝基板100的整體尺寸將能更進一步地縮小,於是封裝基板100、晶片200以及封裝結構300所組合形成的堆疊式封裝結構之整體尺寸得以進一步地縮小,因而得以達成半導體元件高積集度以及微型化的要求。
本發明上述實施方式藉由設置導電柱140於圖案化金屬層130的第二部份132上,封裝基板100將可以在電性連接晶片200且兼具轉接線路功能(其由中介層結構120與導電墊150實現)的同時,封裝基板100可以藉由導電柱140額外與封裝結構300電性連接,因而達成堆疊式封裝的結構,進而提升整體元件密度。
雖然本發明已以實施方式揭露如上,然其並非用以限定本發明,任何熟習此技藝者,在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧封裝基板
110‧‧‧有機材料層
111‧‧‧底面
120‧‧‧中介層結構
121‧‧‧頂面
122‧‧‧基板
122b‧‧‧底面
123‧‧‧連通柱
124‧‧‧重分佈層
125、130、160‧‧‧圖案化金屬層
126‧‧‧介電層
127、191‧‧‧導電盲孔
131‧‧‧第一部份
132‧‧‧第二部份
140‧‧‧導電柱
150‧‧‧導電墊
200‧‧‧晶片
300‧‧‧封裝結構

Claims (11)

  1. 一種封裝基板,包含:一有機材料層,具有一底面;一中介層結構,內埋於該有機材料層中,其中該中介層結構具有一頂面,該有機材料層裸露該頂面;一第一圖案化金屬層,設置於該頂面上,其中該第一圖案化金屬層包含一第一部份與一第二部份,該第一部份用以電性連接一第一晶片;複數個導電柱,設置於該第二部份上,用以電性連接一第二晶片或一封裝結構;以及複數個導電墊,設置於該底面上,並電性連接該中介層結構。
  2. 如請求項1所述之封裝基板,其中該中介層結構包含:一基板;一重分佈層,設置於該基板上,其中該重分佈層的一頂面為該中介層結構的該頂面;以及複數個連通柱,設置於該基板中,並電性連接該重分佈層與該些導電墊。
  3. 如請求項2所述之封裝基板,其中該有機材料層更具有一開口,該開口部份裸露該基板的一底面;更包含: 一第二圖案化金屬層,設置於該開口所裸露之該基板的該底面上,用以電性連接一第三晶片。
  4. 如請求項3所述之封裝基板,更包含:一第一晶片,設置於該第一圖案化金屬層上;一第一模塑料層,設置於該有機材料層、該重分佈層與該第一圖案化金屬層上,且至少覆蓋部份該第一晶片;一第三晶片,設置於該第二圖案化金屬層上;以及一第二模塑料層,填滿該開口,且至少覆蓋部份該第三晶片。
  5. 如請求項4所述之封裝基板,更包含:一散熱結構,設置於該第一晶片上。
  6. 如請求項1所述之封裝基板,其中該中介層結構包含:一基板,其中該基板的一頂面為該中介層結構的該頂面;以及複數個連通柱,設置於該基板中,並電性連接該第一圖案化金屬層與該些導電墊。
  7. 如請求項6所述之封裝基板,其中該有機材料層更具有一開口,該開口部份裸露該基板的一底面;更包含:一第二圖案化金屬層,設置於該開口所裸露之該基板的該底面上,用以電性連接一第三晶片。
  8. 如請求項7所述之封裝基板,更包含:一第一晶片,設置於該第一圖案化金屬層上;一第一模塑料層,設置於該有機材料層、該基板與該第一圖案化金屬層上,且至少覆蓋部份該第一晶片;一第三晶片,設置於該第二圖案化金屬層上;以及一第二模塑料層,填滿該開口,且至少覆蓋部份該第三晶片。
  9. 如請求項8所述之封裝基板,更包含:一散熱結構,設置於該第一晶片上。
  10. 一種封裝基板,包含:一有機材料層,具有一底面;一中介層結構,設置於該有機材料層上;
  11. 一圖案化金屬層,設置於該中介層結構上,其中該圖案化金屬層包含一第一部份與一第二部份,該第一部份用以電性連接一晶片;複數個導電柱,設置於該第二部份上,用以電性連接一晶片或一封裝結構;以及複數個導電墊,設置於該底面上,並電性連接該中介層結構。
TW104127535A 2015-08-24 2015-08-24 封裝基板 TWI611546B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW104127535A TWI611546B (zh) 2015-08-24 2015-08-24 封裝基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104127535A TWI611546B (zh) 2015-08-24 2015-08-24 封裝基板

Publications (2)

Publication Number Publication Date
TW201709461A true TW201709461A (zh) 2017-03-01
TWI611546B TWI611546B (zh) 2018-01-11

Family

ID=58774496

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104127535A TWI611546B (zh) 2015-08-24 2015-08-24 封裝基板

Country Status (1)

Country Link
TW (1) TWI611546B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111223820A (zh) * 2018-11-27 2020-06-02 三星电机株式会社 混合中介体和包括该混合中介体的半导体封装件
CN113451258A (zh) * 2020-03-27 2021-09-28 南亚科技股份有限公司 半导体封装结构及其制备方法
TWI759538B (zh) * 2017-12-20 2022-04-01 南韓商三星電子股份有限公司 半導體封裝及其製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10950535B2 (en) 2017-05-09 2021-03-16 Unimicron Technology Corp. Package structure and method of manufacturing the same
US10685922B2 (en) 2017-05-09 2020-06-16 Unimicron Technology Corp. Package structure with structure reinforcing element and manufacturing method thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8810006B2 (en) * 2012-08-10 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer system and method
US9318411B2 (en) * 2013-11-13 2016-04-19 Brodge Semiconductor Corporation Semiconductor package with package-on-package stacking capability and method of manufacturing the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI759538B (zh) * 2017-12-20 2022-04-01 南韓商三星電子股份有限公司 半導體封裝及其製造方法
CN111223820A (zh) * 2018-11-27 2020-06-02 三星电机株式会社 混合中介体和包括该混合中介体的半导体封装件
CN113451258A (zh) * 2020-03-27 2021-09-28 南亚科技股份有限公司 半导体封装结构及其制备方法
TWI770854B (zh) * 2020-03-27 2022-07-11 南亞科技股份有限公司 雙晶粒半導體封裝結構及其製備方法
US11469216B2 (en) 2020-03-27 2022-10-11 Nanya Technology Corporation Dual-die semiconductor package and manufacturing method thereof

Also Published As

Publication number Publication date
TWI611546B (zh) 2018-01-11

Similar Documents

Publication Publication Date Title
US10566320B2 (en) Method for fabricating electronic package
KR102605617B1 (ko) 적층 반도체 패키지
US20160329262A1 (en) Semiconductor chip package assembly with improved heat dissipation performance
US9484282B2 (en) Resin-sealed semiconductor device
US20080006936A1 (en) Superfine-circuit semiconductor package structure
TW201740529A (zh) 整合扇出型封裝及其製造方法
US9324633B2 (en) Multi-level package assembly having conductive vias coupled to chip carrier for each level and method for manufacturing the same
TWI599008B (zh) 半導體封裝
TWI611546B (zh) 封裝基板
TWI611523B (zh) 半導體封裝件之製法
KR20150084929A (ko) 열적 및 전기적 전도성 언더필을 구비한 마이크로전자 어셈블리
TWI550744B (zh) 單層線路式封裝基板及其製法、單層線路式封裝結構及其製法
US10008454B1 (en) Wafer level package with EMI shielding
US11049796B2 (en) Manufacturing method of packaging device
JP2006324646A (ja) モジュール基板
US20060087010A1 (en) IC substrate and manufacturing method thereof and semiconductor element package thereby
TWI525787B (zh) 晶片立體堆疊體之散熱封裝構造
KR20190129665A (ko) 반도체 패키지 시스템
US20170271267A1 (en) Semiconductor packaging structure
KR102654893B1 (ko) 반도체 패키지 시스템
WO2020195834A1 (ja) 電子装置
TWI576979B (zh) 封裝基板及其製造方法
KR102607109B1 (ko) 반도체 패키지 시스템
US10366906B2 (en) Electronic package and its package substrate
JP2007096083A (ja) 混成集積回路装置