KR20150084929A - 열적 및 전기적 전도성 언더필을 구비한 마이크로전자 어셈블리 - Google Patents

열적 및 전기적 전도성 언더필을 구비한 마이크로전자 어셈블리 Download PDF

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KR20150084929A
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semiconductor chip
microelectronic
contacts
electrically
unpackaged semiconductor
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벨가셈 하바
사이몬 맥엘레아
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인벤사스 코포레이션
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8192—Applying permanent coating, e.g. protective coating
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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Abstract

마이크로전자 어셈블리는, 표면 및 그 표면에서의 복수의 접점들을 구비한 마이크로전자 요소; 반도체나 유전체 물질 중 적어도 하나로 본질적으로 구성된 제1 요소로서, 상기 마이크로전자 요소의 표면에 대면하는 표면 그리고 상기 제1 요소의 표면에서의 복수의 제1 요소 접점들을 구비하는 제1 요소; 전기적 전도성 매스 (mass)들로서, 각각의 전기적 전도성 매스는 상기 마이크로전자 요소의 상기 복수의 접점들 중 하나의 접점을 상기 복수의 제1 요소 접점들 중 개별 제1 요소 접점에 연결시키는, 전기적 전도성 매스들; 상기 마이크로전자 요소의 표면 및 상기 제1 요소의 표면 그리고 상기 전도성 매스들 중 인접한 전도성 매스들 사이의 열적 및 전기적 전도성 물질 레이어; 그리고 상기 전도성 매스들 그리고 상기 마이크로전자 요소 및 상기 제1 요소의 상기 표면들을 상기 열적 및 전기적 전도성 물질 레이어로부터 전기적으로 절연시키는 전기적 절연 코팅을 포함할 수 있다.

Description

열적 및 전기적 전도성 언더필을 구비한 마이크로전자 어셈블리 {MICROELECTRONIC ASSEMBLY WITH THERMALLY AND ELECTRICALLY CONDUCTIVE UNDERFILL}
본 발명은 마이크로전자 어셈블리들에 관한 것이며, 더 상세하게는 마이크로전자 어셈블리의 패키징에 관한 것이다.
반도체 칩들과 같은 마이크로전자 요소들에게는 그 마이크로전자 요소들을 보호하고 그리고 더 큰 회로의 다른 요소들로의 그 마이크로전자 요소들의 연결을 용이하게 하는 요소들이 보통 제공된다. 예를 들면, 마주보고 대면하는 전면 및 후면 그리고 전면에서의 접점들을 구비한 작고 평평한 요소로서 반도체 칩들이 제공된다. 상기 접점들은, 칩 내부에 통합되어 형성된 수많은 전자 회로 요소들에 전기적으로 연결된다.
반도체 칩 설계 및 제조에서의 진보는 더 높은 밀도 및 더 큰 개수의 접점들을 가진 반도체 칩들로 이끈다. 칩 상의 그런 접점들은 전기적 전도성 매스 (mass)들에 의해서 다른 요소의 대면 표면 상의 전도성 요소들에 연결될 수 있으며, 상기 다른 요소는 다른 반도체 칩, 기판, 마이크로전자 패키지 또는 반도체 칩을 포함하는 마이크로전자 어셈블리일 수 있다. 그 결과, 칩의 많은 수의 그리고 높은 밀도의 접점들, 그리고 그런 접점들 및 다른 요소의 대응하는 많은 개수의 전도성 요소들에 연결된 많은 개수의 전도성 매스들이 상대적으로 작은 구역 내에 배치될 수 있으며, 그래서 마이크로전자 패키지 내에 존재할 수 있을 칩 및 다른 요소를 포함하는 디바이스의 동작 동안에 많은 양의 열이 생성될 수 있도록 한다. 그런 열은 디바이스 내 칩 및 다른 요소들로의 손상을 회피하기 위해서 방산 (dissipate)될 필요가 있는 것이 보통이다. 반도체 칩이나 마이크로전자 패키지가 연결된 회로 보드는 대개는 디바이스의 동작 동안에 생성되는 열을 방산하는 히트 싱크로서 소용이 된다. 그러나, 전자 디바이스들 내에서 사용되는 마이크로전자 패키지들이 더욱 더 작아짐에 따라서, 회로 보드에서의 히트 싱크들을 통한 것처럼, 생성된 열이 방산을 위해서 그 위로 전달될 수 있는 마이크로전자 패키지들 내에 존재하는 열 경로들의 개수는 감소하고 있다.
특정 마이크로전자 패키지들에서, 반도체 칩은 소위 플립-칩 (flip-chip) 방위로 설치되며, 그래서 전면 상의 접점들이 전기적 전도성 매스들에 의해서 다른 요소의 대면 표면 상의 전도성 요소들에 연결될 수 있도록 한다. 그런 칩들 상의 접점들의 밀도에 있어서의 증가에 따라서, 칩의 접점들은 더욱 더 작은 피치들을 가진다. 그 더 작은 피치들은 상기 칩으로부터 그 칩에 인접하며 그 칩에 전기적으로 연결된 다른 요소로 연장하는 전기적 경로들 사이에서의 전기적 간섭이 증가하는 결과를 가져올 수 있으며, 이는 그런 칩을 포함하는 전자 디바이스의 동작에 강한 영향을 줄 수 있을 것이다.
하나 또는 그 이상의 반도체 칩을 구비한 마이크로전자 패키지들의 개발에 바쳐진 많은 노력에도 불구하고, 추가의 개선이 바람직할 것이다.
일 실시예에서, 마이크로전자 어셈블리는, 표면 및 그 표면에서의 복수의 접점들을 구비한 마이크로전자 요소; 반도체나 유전체 물질 중 적어도 하나로 본질적으로 구성된 제1 요소로서, 상기 마이크로전자 요소의 표면에 대면하는 표면 그리고 상기 제1 요소의 표면에서의 복수의 제1 요소 접점들을 구비하는 제1 요소; 전기적 전도성 매스 (mass)들로서, 각각의 전기적 전도성 매스는 상기 마이크로전자 요소의 상기 복수의 접점들 중 하나의 접점을 상기 복수의 제1 요소 접점들 중 개별 제1 요소 접점에 연결시키는, 전기적 전도성 매스들; 상기 마이크로전자 요소의 표면 및 상기 제1 요소의 표면 그리고 상기 전도성 매스들 중 인접한 전도성 매스들 사이의 열적 및 전기적 전도성 물질 레이어; 그리고 상기 전도성 매스들 그리고 상기 마이크로전자 요소 및 상기 제1 요소의 상기 표면들을 상기 열적 및 전기적 전도성 물질 레이어로부터 전기적으로 절연시키는 전기적 절연 코팅을 포함할 수 있다.
다른 실시예에서, 마이크로전자 어셈블리를 조립하기 위한 방법은 표면 및 그 표면에서 노출된 복수의 접점들을 가진 마이크로전자 요소를 제공하는 단계를 포함할 수 있으며, 상기 접점들 각각은 상기 마이크로전자 요소의 상기 표면에 대면하는 제1 요소의 표면에서 전기적 전도성 매스들에 의해서 제1 요소 접점들과 결합되며, 상기 제1 요소는 반도체나 유전체 물질 중 적어도 하나로 본질적으로 구성된 것이다. 추가로, 상기 방법은, 상기 전기적 전도성 매스들 및 상기 표면들에게 전기적 절연 코팅들을 제공하는 단계; 그리고 상기 마이크로전자 요소의 표면 및 상기 제1 요소의 표면 그리고 상기 전도성 매스들 중 인접한 전도성 매스들 사이에 열적 및 전기적 전도성 물질 레이어를 제공하는 단계를 포함할 수 있다.
다른 실시예에서, 마이크로전자 어셈블리를 조립하기 위한 방법은 제1 표면 및 반대쪽의 제2 표면을 구비하며 그 제1 표면 및 제2 표면에서의 복수의 제1 접점들을 구비한 제1의 패키징되지 않은 반도체 칩을 제공하는 단계를 포함할 수 있으며, 상기 제1 표면에서의 접점들은 상기 제1 표면에 대면하는 제2의 패키징되지 않은 반도체 칩의 표면에서의 접점들과 제1 전기적 전도성 매스들에 의해서 각각 연결되며, 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면에서의 접점들은 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면에 대면하는 제3의 패키징되지 않은 반도체 칩의 표면에서의 접점들과 제2 전기적 전도성 매스들에 의해서 각각 연결된다. 추가로, 상기 방법은, 전기적 절연 코팅을 상기 제1의 전기적 전도성 매스들, 상기 제1의 패키징되지 않은 반도체 칩의 제1 표면 및 상기 제2의 패키징되지 않은 반도체 칩의 표면에 제공하여, 상기 제1의 패키징되지 않은 반도체 칩의 제1 표면 및 상기 제2의 패키징되지 않은 반도체 칩의 표면 그리고 상기 제1의 전기적 전도성 매스들 중 인접한 제1의 전기적 전도성 매스들의 사이에 제1 구역을 한정하고; 그리고 전기적 절연 코팅을 상기 제2의 전기적 전도성 매스들, 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면 및 상기 제3의 패키징되지 않은 반도체 칩의 표면에 제공하여 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면 및 상기 제3의 패키징되지 않은 반도체 칩의 표면 그리고 상기 제2의 전기적 전도성 매스들 중 인접한 제2의 전기적 전도성 매스들 사이에 제2 구역을 한정하는, 단계를 포함할 수 있다. 또한, 상기 방법은 상기 제1 구역 및 제2 구역에게 각각 제1의 열적 및 전기적 전도성 레이어 및 제2의 열적 및 전기적 전도성 레이어를 제공하는 단계를 포함할 수 있다.
본 발명의 효과는 본 명세서의 해당되는 부분들에 개별적으로 명시되어 있다.
도 1은 본 발명 개시의 실시예에 따른, 마이크로전자 어셈블리를 제조하기 위한 프로세스에서의 단계를 도시한 도식적인 단면 모습이다.
도 2는 본 발명 개시의 실시예에 따른, 마이크로전자 어셈블리를 제조하기 위한 프로세스에서의 더 나중의 국면을 도시한 도식적인 단면 모습이다.
도 3은 본 발명 개시의 실시예에 따른, 마이크로전자 어셈블리를 제조하기 위한 프로세스에서의 단계를 도시한 도식적인 단면 모습이다.
도 4는 본 발명 개시의 실시예에 따른, 외부 컴포넌트와 연결된 도 1 내지 도 3을 이용하여 제조된 마이크로전자 어셈블리를 도시한 도식적인 단면 모습이다.
도 5는 도 4의 마이크로전자 어셈블리의 제일 위 평면도 모습이다.
도 6은 본 발명 개시의 실시예에 따른, 마이크로전자 어셈블리를 도시한 도식적인 단면 모습이다.
도 7은 본 발명 개시의 실시예에 따른, 마이크로전자 어셈블리를 도시한 도식적인 단면 모습이다.
도 8은 본 발명 개시의 실시예에 따른, 시스템을 도시한 도식적인 모습이다.
유전체 또는 반도체 재질로 본질적으로 구성된 기판이나 다른 마이크로전자 요소와 같은 다른 요소 (14)에 연결된, 반도체 칩과 같은 마이크로전자 요소 (12)를 포함하는 마이크로전자 어셈블리는 도 1 내지 도 4에서 보이는 본 발명 개시에 따라서 제조될 수 있다. 상기 요소들 (12 또는 14)은 패키징되지 않은 또는 패키징된 반도체 칩일 수 있으며, 그리고 그런 반도체 칩은 복수의 능동 디바이스들 (예를 들면, 트랜지스터, 다이오드 등), 복수의 수동 디바이스들 (예를 들면, 저항, 커패시터, 인덕터 등), 또는 능동 디바이스들 및 수동 디바이스들 두 가지 모두를 구현할 수 있다. 특별한 실시예에서, 반도체 칩은 로직 칩, 예를 들면, 여러 가지 중에서도 프로그램 가능한 범용의 또는 특수 목적 프로세서, 마이크로제어기, 필드 프로그래머블 게이트 어레이 (field programmable gate array ("FPGA")) 디바이스, 애플리케이션 특정 통합 회로 (application specific integrated circuit ("ASIC")), 디지털 신호 프로세서로서의 주된 기능을 가지도록 구성될 수 있다. 그런 실시예에서, 마이크로전자 어셈블리 내의 하나 또는 그 이상의 다른 칩들은 로직 칩이 아닌 주된 기능을 가지도록 구성될 수 있다. 예를 들면, 하나 또는 그 이상의 로직 칩들이 "시스템 인 패키지 (system in a package)" ("SIP") 구성에서의 주된 메모리 기능을 가지는 하나 또는 그 이상의 저장 어레이 칩들과 결합될 수 있다. 그런 메모리 저장 어레이 칩은 휘발성 메모리 저장 영역, 예를 들면, 동적 랜덤 액세스 메모리 (dynamic random access memory ("DRAM")), 정적 랜덤 액세스 메모리 (static random access memory ("SRAM")), 플래시 메모리나 자기 랜덤 액세스 메모리 (magnetic random access memory ("MRAM"))와 같은 비휘발성 메모리 저장 어레이, 또는 휘발성 저장 어레이와 비휘발성 저장 어레이의 결합을 포함할 수 있다. 특별한 실시예에서, 로직 기능과 실질적인 다른 기능, 예를 들면, 실질적인 메모리 기능을 동일 칩 상에서 조합하는 "시스템 온 칩 (system on a chip)" ("SOC")이 마이크로전자 어셈블리 (10)에서 하나 또는 그 이상의 추가적인 칩들과 결합될 수 있다.
도 1을 참조하면, 마이크로전자 어셈블리 (12)는 유전체 물질을 포함하는 기판 (14)과 연결되도록 구성될 수 있다. 상기 마이크로전자 어셈블리 (12)는 전면 (16), 전면 (12)에 반대편인 후면 (18), 상기 전면 (16) 및 후면 (18) 사이로 연장된 서로 반대편의 제1 가장자리 (20) 및 제2 가장자리 (22), 그리고 상기 전면 (16)과 후면 (18) 사이로 연장된 제3 가장자리 (21) 및 제4 가장자리 (23)를 구비할 수 있으며, 이 경우 참조번호 21 및 23의 가장자리들은 가로의 방향이며 참조번호 20 및 22의 가장자리들에 직교할 수 있다 (도 5 참조). 요소 또는 칩 접점들 (24)은 상기 마이크로전자 요소 (12)의 전면 (16)에 있으며, 그리고 상기 마이크로전자 요소 (12) 내의 회로나 다른 전도성 요소들 (도시되지 않음)에 전기적으로 연결될 수 있다. 상기 접점들 (24)은 바람직하게는 상기 표면 (16) 상에 어레이로서 배치될 수 있으며, 이 경우 상기 접점들 (24)은 매우 미세한 피치로 서로 이격되어 있으며, 몇몇의 예들에서 상기 피치는 보통 10 - 80 마이크론이다.
본 발명 개시에서 사용되는, 전기적 전도성 요소가 반도체 칩의 제일 위 표면이나 전면을 형성하는 표면에서와 같은 마이크로전자 요소의 표면"에" 있다고 진술한 것은, 그 반도체 칩이 어떤 다른 요소와 함께 조립되어있지 않을 때에 상기 전기적 전도성 요소가 상기 칩의 표면에 수직인 방향에서 상기 칩의 바깥쪽으로부터 그 칩의 표면을 향하여 움직이는 이론적인 포인트와 접촉하는 것이 가능하다는 것을 나타낸다. 그래서, 칩의 표면에 있는 열적인 또는 다른 전도성 요소는 그런 표면으로부터 투영될 수 있으며; 그런 표면과 동일 평면일 수 있으며; 또는 홀 내에 또는 상기 칩에 함몰하여 그런 표면에 대해서 우묵하게 놓여질 수 있다. 추가로, 본 발명 개시에서 사용되는 것과 같은, 전기적 전도성 요소가 기판, 회로 패널 또는 유사한 요소의 표면"에" 있다는 진술은 상기 기판, 회로 패널 또는 유사한 요소가 어떤 다른 요소와 함께 조립되어있지 않을 때에, 상기 전기적 전도성 요소가 상기 기판, 회로 패널 또는 유사한 요소의 표면에 수직인 방향에서 상기 기판, 회로 패널 또는 유사한 요소의 바깥쪽으로부터 상기 기판, 회로 패널 또는 유사한 요소의 표면을 향하여 움직이는 이론적인 포인트와 접촉하는 것이 가능하다는 것을 나타낸다.
상기 접점들 (24)은 알루미늄 또는 구리를 포함할 수 있다. 상기 접점 (24)의 전면 (25)은 상기 칩의 전면 (16)에 멀리 떨어져 있으며 그 전면 (16)과 배향하며, 금속 또는 다른 전기적 전도성 물질로 덮여질 수 있다. 일 실시예에서, 기둥 (26) 모습의 형상인 전기적 전도성 물질이 상기 표면 (16)으로부터 멀어지는 방향에서 상기 접점 (25)으로부터 연장될 수 있다.
도 1 및 도 5를 계속 참조하면, 상기 기판 (14)은 전면 (28), 전면 (28)에 반대편인 후면 (30), 상기 전면 (28) 및 후면 (30) 사이로 연장된 서로 반대편의 제1 가장자리 (32) 및 제2 가장자리 (34), 그리고 상기 전면 (28)과 후면 (30) 사이로 연장된 제3 가장자리 (33) 및 제4 가장자리 (35)를 구비할 수 있으며, 이 경우 참조번호 32 및 34의 가장자리들은 가로의 방향이며 참조번호 33 및 35의 가장자리들에 직교할 수 있다. 패드들 (36) 및 상기 패드들 (36)로부터 연장된 트레이스들 (38)을 포함하는 상기 요소 (14)의 전도성 요소들은 상기 표면 (28) 위로 패턴이 형성될 수 있다. 추가로, 상기 요소 (14)의 전도성 요소들은 상기 표면 (30) 상에 패턴이 형성된 패드들 (36) 또는 단자들인 전도성 요소들 (36)로부터 연장된 트레이스들 (38)을 포함할 수 있다. 상기 표면들 (28 및 30)에서의 전도성 요소들 (36)은 기판 내에서 다른 전도성 요소들 (도시되지 않음)을 통해서 서로 전기적으로 연결될 수 있다. 상기 트레이스들 (38)은, 바람직하게는 상기 표면들 (28 및 30) 상의 구리, 금, 니켈, 및 그것들의 조합들과 같은, 전도성 물질의 길게 늘어난 스트립들로서 형성될 수 있다
일 실시예에서, 상기 기판 (14)의 표면 (28 및 30) 각각은 트레이스들, 패드들 및 단자들을 형성하기 위해서 도금되거나, 마스킹되거나 또는 선택적으로 에칭될 수 있다. 대안으로, 상기 표면들 (28 및 30)은 마스크 물질로 덮여질 수 있으며, 그래서 그 마스크를 통해 홈 (groove)을 절단하기 위해서 레이저 방사에 선택적으로 노출될 수 있다. 시드 (seed) 레이어가 마스크 위로 그리고 상기 홈들로 덧붙여질 수 있으며, 그래서 상기 홈들에서를 제외한 모든 곳에서 상기 시드 레이어를 들어올리기 위해서 상기 마스크가 제거된다. 그러면 상기 표면은 도금 배스 (plating bath)에 노출되며, 그래서 시드가 존재하는 홈들에서만 금속이 증착되도록 한다. 유전체 몸체 상에 금속성의 모습들을 형성하기 위한 어떤 다른 기술도 사용될 수 있다.
일 실시예에서, 기판 (14)의 유전체 물질은 산화물 또는 질화물과 같은 무기성일 수 있다.
상기 기판 (14) 위에 배치된 마이크로전자 요소 (12)와 함께 (도 2 참조), 접점들 (24) 그리고 접점들 (24)을 덮는 전도성 물질 (26)은, 접점들 (24)을 패드들 (36)에 각각 전기적으로 연결시키는 적합한 전기적 전도성 매스 (40)에 의해서 기판 (14)의 표면 (28)에서 패드들 (36)과 연결되며, 이 패드들은 패턴이 형성되어 표면 (16) 상의 접점들 (24)의 위치에 대응한다. 상기 매스 (40)는 땜납 요소 또는 땜납 본드일 수 있다. 단지 예로서, 그런 본드들은 납땜, 저온 용접 본딩 열전자 본딩 또는 유사한 것에 의해서 형성될 수 있다. 상기 본딩 재질들은 접점들 (24), 패드들 (36) 또는 전도성 물질 (26) 상에서 운반될 수 있다. 그런 실시예에서, 상기 마이크로전자 요소 (12)는 플립-칩 방위로 배치되며, 그래서 반도체 칩인 상기 요소 (12)의 접점들 (24)을 포함하는 상기 전면 (16)은 상기 어셈블리 (10)의 기판 (14)의 표면 (28)을 향하여 대면하며, 상기 어셈블리에서 상기 표면 (28)은 상기 접점들 (24)이 연결된 패드들 (36)을 포함한다.
도 3 및 도 5를 참조하면, 전기적 절연 물질은 전기적 절연 코팅 (42)으로서 상기 전도성 매스들 (40), 상기 마이크로전자 요소 (12)의 표면들 (16 및 18) 및 가장자리들 (20, 21, 22, 23), 그리고 상기 기판 (14)의 표면 (28)에 제공될 수 있다. 상기 코팅 (42)은 약 1 마이크론의 두께, 그리고 몇몇의 실시예에서는 최대 약 2 마이크론의 두께를 가지는 등각 (conformal) 코팅의 모습일 수 있다. 몇몇의 실시예들에서, 상기 코팅 (42)은 상기 전도성 매스들 (40), 상기 마이크로전자 요소 (12)의 표면들 (16 및 18) 및 가장자리들 (20, 21, 22, 23), 그리고 상기 기판 (14)의 표면 (28)의 윤곽들과 같은 모양일 수 있다. 그 코팅 (42)은 상기 마이크로전자 어셈블리 (12)의 표면 (16) 및 상기 기판 (14)의 표면 (28) 그리고 상기 전도성 매스들 (40) 중 인접한 전도성 매스들 사이의 구역 (44)을 한정할 수 있다.
일 실시예에서, 상기 코팅 (42)의 절연 물질은 폴리-p-크실릴렌 (poly-p-xylylene) 또는 파릴렌 (parylene)을 포함할 수 있으며, 그리고 상기 매스들 (40), 상기 마이크로전자 요소 (12)의 표면들 (16 및 18) 및 가장자리들 (20, 21, 22, 23), 그리고 상기 기판 (14)의 표면 (28) 상에 핀-홀 없는 (pin-hole free) 등각 코팅을 형성할 수 있다.
일 실시예에서, 도 2에서 보이는 것 제조 국면에 이어서 얻어지는 것과 같이, 상기 전도성 매스들 (40)에 의해서 상기 기판 (14)과 연결된 상기 마이크로전자 요소 (12)의 구조는 챔버 내에 배치될 수 있으며, 그리고 상기 코팅 (42)은 폴리-p-크실릴렌의 전구체 (precursor)를 포함하는 가스를 섭씨 200도 미만의 온도에서 흐르게 함으로써 제공될 수 있다. 다른 실시예에서, 코팅 (42)을 형성하기 위해서 폴리-p-크실릴렌의 전구체를 포함하는 가스를 기판 (14)과 연결된 상기 요소 (12)의 구조가 내부에 배치되어 있는 상기 챔버 내부로 흘려보내기 이전에, 상기 챔버 내로 실란 (silane)이 흘러들어갈 수 있다.
도 4를 참조하면, 열적 및 전기적 전도성 물질 레이어 (46)가 상기 구역 (44)에 언더필 (underfill)로서 제공될 수 있으며, 그래서 상기 레이어 (46)가 상기 마이크로전자 요소 (12)의 표면 (16) 및 상기 기판 (14)의 표면 (28) 사이에 그리고 인접한 전도성 매스들 (40) 사이에도 또한 존재하도록 한다. 상기 레이어 (46)는 실버-필드 (silver-filled) 에폭시와 같은 전도성 접착제들을 포함할 수 있다. 일 실시예에서, 상기 절연 코팅 (42)은 상기 전도성 매스들 (40), 상기 마이크로전자 요소 (12)의 표면 (16) 그리고 상기 기판 (14)의 표면 (28)을 적어도 코팅하여, 상기 매스들 (40) 그리고 상기 표면들 (16 및 28)을 상기 전도성 물질 레이어 (46)로부터 전기적으로 절연시킨다.
일 실시예에서, 도 4를 참조하면, 상기 전도성 레이어 (46)의 일부분들은 상기 구역 (44)에 대면하면서 상기 코팅 (42)의 표면들 (43)을 따라서 연장할 수 있다. 상기 레이어 (46)의 그런 일부분들은 열적 경로(들)로서 소용이 될 수 있으며, 이 열적 경로(들)는 상기 어셈블리 (10)를 포함하는 디바이스의 동작 동안에 상기 마이크로전자 요소의 표면 (16)으로부터 그리고 상기 접점들 (24)로부터 연장된 전기적인 경로들로부터 열을 상기 전도성 매스들 (40)을 통해서 상기 패드들 (36)로 전달하여 없애고 그리고 상기 디바이스의 동작 동안에 그것을 통해서 전류가 흐를 때에 열을 생성시킨다.
몇몇의 실시예들에서, 상기 레이어 (46)는 상기 구역 (44)의 전체를 차지할 수 있다. 도 4 및 도 4에서 보이는 것과 같은 다른 실시예들에서, 상기 표면들 (16 및 18)은 참조번호 20의 가장자리로부터 참조번호 22의 가장자리로 수평 방향 H1에서 거리 D1만큼 그리고 참조번호 21의 가장자리로부터 참조번호 23의 가장자리로 수평 방향 H2에서 거리 D2만큼 연장되며, 이 경우에 상기 수평 방향들 H1 및 H2는 서로에게 수직이다. 일 실시예에서, 상기 레이어 (46)는 상기 구역 (44)의 전체를 차지하고 그리고 상기 구역 (44)으로부터 참조번호 22의 가장자리에서 H1의 방향으로 연장하여 상기 표면 (28)의 표면 부분 (28A) 위에 놓여지며, 그곳에서 상기 마이크로전자 요소 (12)는 상기 표면 (28) 위에 놓여지지 않는다. 다른 말로 하면, 상기 레이어 (46)는 상기 마이크로전자 요소 (12)의 참조번호 22의 가장자리에서 상기 구역 (44)으로부터 상기 기판의 참조번호 34의 가장자리를 향하여 연장될 수 있으며, 그래서 상기 레이어 (46)의 일부가 상기 요소 (12) 및 상기 기판 (14) 사이에 위치하지 않도록 한다. 도 5에서 보이는 것처럼, 상기 레이어 (46)는 참조번호 20의 가장자리에서 상기 구역 (44)으로부터 H1에 반대되는 방향으로 참조번호 32의 가장가지를 향하여 연장될 수 있으며, 그리고 참조번호 21의 가장자리에서 상기 구역 (44)으로부터 H2에 반대되는 방향으로 참조번호 33의 가장가지를 향하여 또한 연장될 수 있다.
일 실시예에서, 상기 전도성 물질 레이어 (46)는 상기 마이크로전자 요소 (12)의 표면 (16) 일부 위에, 상기 접점들 (24)의 어레이와 같은 공간에 걸치면서 놓여질 수 있다.
도 2를 참조하면, 추가의 실시예에서, 상기 표면 (28)의 상기 일부 (28A) - 그 일부 (28A)는 참조번호 22의 가장자리로부터 H1 방향으로 연장된다 - 에서의 전도성 요소 (36A)는 위에서 설명된 것처럼 절연 코팅 (42)을 제공하기 이전에 적합하게 마스킹될 수 있을 것이다. 상기 절연 코팅 (42)에는 마스킹된 상기 일부 (28A)가 제공되며, 그러면 그 마스크는 제거되어 상기 일부 (28A)에서의 상기 전도성 요소를 포함하는 상기 일부 (28A)가 상기 코팅 (42)으로 덮여지지 않도록 한다 (그런 실시예에서 상기 일부 (28A) 위에 상기 코팅 (42)이 없는 부분은 도 3에서의 음영처럼 보인다). 상기 레이어 (46)는 그러면 상기 구역 (44)에 제공될 수 있으며, 그리고 참조번호 22의 가장자리에서 상기 구역 (44)으로부터 H1 방향으로 상기 표면 일부 (28A)를 따라서 상기 기판 (14)의 참조번호 34의 가장자리를 향하여 또한 연장되며 그리고 상기 표면 일부 (28A)에서 상기 전도성 요소 (36A)와 접촉한다 (상기 전도성 요소 (36A)와 전기적으로 연결된 상기 레이어 (46)의 상기 일부는 도 4에서 음영 구역으로 보인다). 상기 전도성 요소 (36A)는 접지 전위와 같은 미리 정해진 전위와 전기적으로 연결되도록 구성된 상기 기판 (14)의 표면 (28 또는 30)에서 단자 (36)와, 기판 (14) 내의 전기 회로 또는 전기 회로의 트레이스 (38)를 통해서 전기적으로 연결될 수 있다.
다른 실시예에서, 상기 전도성 물질 레이어 (46)는 상기 마이크로전자 어셈블리 (10)의 예상된 동작을 위해서 충분하게 높은 유전체 강도 및 전기 저항을 제공하기 위한 물질을 포함할 수 있으며, 그래서 상기 어셈블리 (10)의 전기적 경로들 사이의 전기적 간섭이 피해질 수 있도록 한다. 일 실시예에서, 상기 물질은 상기 레이어 (46)가 원하는 전기 저항을 가진다는 것을 제공하도록 적응된 양의 은을 포함하는 실버-필드 에폭시를 포함한다.
몇몇의 실시예들에서, 상기 기판 (14)은 비아들 (70) 그리고 그 비아들 (70) 내에 배치된 전도체들 (72)을 포함할 수 있으며, 그것들은 도 2를 참조하여 위에서 설명된 것처럼 상기 마이크로전자 요소 (12)와 상기 기판이 연결되기 이전에 상기 기판 (14) 내에 형성된 것이다. 상기 전도체들은 상기 기판 (14) 내에 배치되어 상기 표면 (28)에서의 패드들 또는 트레이스들을 상기 기판 (14)의 표면 (30)에서의 트레이스들 또는 단자들과 전기적으로 연결시킨다.
일 실시예에서, 상기 기판 (14)은 산화물 또는 질화물과 같은 무기물인 유전체 물질을 포함할 수 있다. 그런 실시예에서, 상기 레이어 (28) 상에 포토레지스트 레이어 (도시되지 않음)를 적용하고, 상기 포토레지스트 레이어의 일부들을 선택적으로 제거하여 표면 (28)의 선택된 부분들을 벗겨 내며, 그 후 도 4에서 보이는 것처럼 개방구들 (70)을 형성하기 위해서 상기 벗겨내어진 유전체 레이어 구역들을 에칭함으로써, 기판 (14)의 원하는 위치들에서 개방구들 (70)이 도 1에서 보이는 제조 프로세스의 국면에서 또는 그런 국면 이전에 형성될 수 있다. 참조번호 28의 표면부터 참조번호 30의 표면까지 연장하는 기판의 유전체 물질 내에서 개방구들을 선택적으로 형성하기 위해서 임의의 통상적인 포토리소그래픽 기술이 사용될 수 있을 것이라는 것이 이해되어야 한다. 일 실시예에서, 기판 내의 상기 개방구들은 레이저 사용이나 펀칭과 같은 제거 (ablating)에 의해서 형성될 수 있으며, 그리고 포토레지스트 레이어는 적용되지 않는다. 다른 실시예에서, 상기 기판의 유전체 물질이 감광성 물질로, 전자 컴포넌트들 상의 땜납 마스크로서 보통 사용되는 유형의 감광설 물질을 포함하는 경우에, 상기 개방구들은 사진술 (photographically)에 의해서 형성될 수 있을 것이다.
도 4를 다시 참조하면, 참조번호 46의 레이어가 적용된 이후에, 평탄화된 봉합제 (50)가, 상기 마이크로전자 요소 (12)의 가장자리들 (20, 21, 22, 23)에서 상기 구역 (44)으로부터 연장하는 상기 표면 (18), 상기 가장자리들 (20 및 22), 그리고 상기 표면 (28)의 벗겨낸 부분들에 걸쳐서 형성되며, 그래서 상기 봉합제 (50)가 상기 코팅 (42)의 벗겨진 일부들, 상기 요소 (12)의 가장가리들 및 표면들의 벗겨진 일부들, 상기 표면 (28)의 벗겨진 일부들 그리고 상기 레이어 (46)의 벗겨진 표면 일부들 (46A)에 접촉하도록 한다. 상기 봉합제 (50)는 상기 코팅 (42)의 벗겨진 일부들 각각, 그리고 상기 열적 및 전기적 전도성 물질 레이어 (46)를 캡슐화하는 것이 바람직하다. 상기 봉합제 (50)는 상기 마이크로전자 요소 (12)의 가장자리들 (20, 21, 22, 23) 그리고 상기 표면 일부들 (46A)을 둘러싸는 것이 보통이다. 내부에 마이크로전자 요소 (12)가 내장된 봉합제 (50)는 마이크로전자 패키지 (56)인 몰딩된 구조를 형성한다. 마이크로전자 요소 (12)의 접점들, 상기 기판 (14)의 전도성 요소들 및 상기 전도성 매스들 (40)과 같은 상기 캡슐화된 전자 컴포넌트들을 외부 환경으로부터 보호하는 상기 봉합제 (50)는 유전체 물질 또는 절연 속성들을 가진 레진을 포함할 수 있다. 일 실시예에서, 상기 봉합제는, 상기 마이크로전자 요소 (12)의 표면 (18) 및 상기 기판의 표면 (28)으로부터 이격하여 평행한 평면인 표면 (52)을 형성하는 몰딩 프로세스에 의해서 형성될 수 있다. 상기 평면인 표면 (52)은 상기 마이크로전자 요소 (12)의 가장자리들 (20, 21, 22, 23)에서 상기 구역 (44)으로부터 멀리 연장될 수 있다.
추가의 실시예에서, 위에서 설명된 것과 같이 상기 마이크로전자 어셈블리 (10)로부터 형성된 마이크로전자 패키지 (56)는 인쇄 회로 보드, 마이크로전자 패키지, 마이크로전자 어셈블리 또는 유전체 물질의 다른 기판과 같은 외부 컴포넌트 (60)에, 표면 (30)의 단자들 (38)의 패턴에 대응하는 패턴으로 배치된 보드 (60)의 대면 표면 (66) 상의 전도성 요소들 (64)과 함께 기판 (14)의 표면 (30)에서 단자들 (38)에 형성된 솔더 볼 (solder ball)들과 같은 전기적으로 연결시키는 땜납 요소들 (62)에 의해서 연결될 수 있다.
다른 실시예에서, 도 6을 참조하면, 마이크로전자 어셈블리 (100)는, 패키징되지 않은 반도체 칩인 마이크로전자 요소 (114)에 의해서 상기 요소 (14)가 대체된다는 것을 제외하면, 위에서 설명된 마이크로전자 어셈블리 (10)와 유사한 구조를을 가질 수 있다. 상기 어셈블리 (10)를 설명하기 위해서 사용된 참조번호들과 동일한 참조번호들은 참조번호 100의 어셈블리에서 동일한 또는 유사한 컴포넌트들을 식별하기 위해서 아래에서 사용된다. 참조번호 10의 어셈블리와 유사한 참조번호 100의 어셈블리는 전기적 전도성 매스들 (40)에 의해서 마이크로전자 요소 (114)의 표면 (28)에서 패드들 (36)에 연결된 마이크로전자 요소 (12)의 표면 (16)에서의 접점들 (24)을 포함한다. 추가로, 절연 코팅 (42)이 상기 마이크로전자 요소 (12)의 표면들 (16, 18) 및 가장자리들 (20, 21, 22, 23), 전도성 매스들 (40), 그리고 상기 마이크로전자 요소 (114)의 표면들 (28, 30) 및 가장자리들 (32, 33, 34, 35)에 제공될 수 있으며, 그래서 상기 마이크로전자 요소들 (12 및 114) 그리고 상기 전도성 매스들 (40)이 전기적으로 절연되도록 한다. 또한, 상기 열적 및 전기적 전도성 물질 레이어 (46)는 상기 표면들 (16 및 28) 사이에 그리고 인접한 전도성 매스들 (40) 사이에 제공될 수 있으며, 이는 참조번호 10의 어셈블리에서와 유사하다.
상기 마이크로전자 요소 (114)는 패드들이나 단자들 (36) 그리고 상기 마이크로전자 요소 (114)의 표면 (30)에서 상기 패드들이나 단자들 (36)로 연장된 트레이스들 (38)을 더 포함할 수 있다. 일 실시예에서, 도 4에서 보이는 것과 유사하게, 상기 표면 (30)은 외부 컴포넌트 (도시되지 않음)의 대면하는 표면에서 솔더 요소들에 의해서 전도성 요소들에 연결되도록 구성된 단자들 (36)을 포함한다.
또 다른 실시예에서, 도 7을 참조하면, 마이크로전자 어셈블리 (200)는 위에서 설명된 참조번호 100의 마이크로전자 어셈블리와 유사한 구조를 가질 수 있으며 그리고 참조번호 12의 마이크로전자 요소와 연결된 패키징되지 않은 반도체 칩인 추가적인 마이크로전자 요소 (202)를 포함할 수 있으며, 그래서 상기 요소들 (202, 12 및 114)이 쌓여진 배치 (stacked arrangement)로 존재하도록 한다. 참조번호 100의 어셈블리를 설명하기 위해서 사용된 참조번호들과 동일한 참조번호들이 참조번호 200의 어셈블리에서의 동일한 또는 유사한 컴포넌트들을 식별하기 위해서 아래에서 사용된다. 어셈블리 (200)에서, 상기 마이크로전자 요소 (12)는 패드들 (204) 그리고 표면 (18)에서 패드들 (204)로부터 연장된 트레이스들 (206)을 포함할 수 있으며, 그리고 트레이스들 (206)은 표면 (16)에서의 접점들 (24)로부터 연장된다. 추가로, 마이크로전자 요소 (12)의 트레이스들 (206)은 패드들 (204), 다른 트레이스들 (206) 그리고 접점들 (24)과 전기적으로 연결된 요소 (12) 내의 전자 회로 (도시되지 않음)에 전기적으로 연결될 수 있다. 일 실시예에서, 상기 마이크로전자 요소 (12)는 하나 또는 그 이상의 관통 실리콘 비아들 (208)을 포함하며 그리고 그 비아들 (208s) 내에 개별적으로 배치되어 표면 (18)에서의 트레이스들 (206)을 표면 (16)에서의 트레이스들 (206)에 전기적으로 연결시키는 전도체들 (210)을 포함할 수 있다.
마이크로전자 요소 (202)는 참조번호 12의 마이크로전자 요소와 유사한 구조를을 가지며, 그리고 전면 (212), 상기 전면 (212)의 반대편인 후면 (214), 상기 전면 (212) 및 후면 (214) 사이로 연장된 서로 반대편의 제1 가장자리 (216) 및 제2 가장자리 (218), 그리고 상기 전면 (212)과 후면 (214) 사이로 연장된 제3 가장자리 및 제4 가장자리 (도시되지 않음)를 구비할 수 있으며, 이 경우 참조번호 216 및 218의 가장자리들은 가로의 방향이며 다른 가장자리들에 직교할 수 있다. 요소 또는 칩 접점들 (220)은 상기 마이크로전자 요소 (202)의 전면 (212)에 있으며, 그리고 상기 마이크로전자 요소 (202) 내의 회로나 다른 전도성 요소들 (도시되지 않음)에 전기적으로 연결될 수 있다. 상기 접점들 (220)은 바람직하게는 상기 표면 (212) 상에 어레이로서 배치될 수 있으며, 여기에서 상기 접점들 (220)은 매우 미세한 피치로 서로 이격되어 있으며, 이는 참조번호 12의 마이크로전자 요소의 접점들 (24)에 대해서 위에서 설명된 것과 같다.
참조번호 202의 상기 마이크로전자 요소는 참조번호 12의 마이크로전자 요소위에 위치하며, 그리고 접점들 (220)은 전기적 전도성 매스들 (240)에 의해서 마이크로전자 요소 (12)의 표면 (18)에서의 패드들 (204)과 연결되며, 이는 참조번호 40의 매스들 그리고 접점들 (220)을 패드들 (204)과 전기적으로 연결시키는 것과 유사하다. 그처럼, 참조번호 202의 요소는 마이크로전자 요소 (12)의 표면 (18)에 대면하는 접점들 (220)과 플립-칩 방위로 배치된다.
전기적 절연 물질은 전도성 매스들 (240), 마이크로전자 요소 (212)의 표면들 (212 및 214) 그리고 모든 가장자리들에게 전기적 절연 코팅 (242)으로서 제공될 수 있으며, 여기에서 상기 코팅 (242)은 참조번호 12의 요소의 표면 및 가장자리들을 덮는 참조번호 42의 코팅에 관련하여 위에서 설명된 것과 유사한 방식으로 상기 요소 (212)의 표면들 및 가장자리들을 덮으며 그리고 그것들의 윤곽들과 같은 모양이다. 상기 코팅 (242)은 상기 마이크로전자 요소 (202)의 표면 (212) 및 상기 요소 (12)의 표면 (18) 그리고 전도성 매스들 (240) 중 인접한 전도성 매스들 사이의 구역 (244)을 한정할 수 있다. 열적 및 전기적 전도성 물질 레이어 (246)는 상기 구역 (244) 내에 언더필 (underfill)로서 제공될 수 있으며, 여기에서 상기 레이어 (246)는 상기 마이크로전자 요소 (202)의 표면 (212) 및 상기 요소 (12)의 표면 (18) 그리고 인접한 전도성 매스들 (240) 사이에 존재한다. 도 4에서 도시된 그리고 위에서 설명된 것과 유사하게, 어셈블리 (210)의 마이크로전자 요소 (114)는, 외부 컴포넌트 (도시되지 않음)의 대면하는 표면에서 전도성 요소들에 납땜 요소들에 의해서 연결되도록 구성된 단자들 (36)을 포함할 수 있다.
일 실시예에서, 전도성 레이어들 (246 및 46)은 마이크로전자 요소 (12)의 전도성 요소들을 통해서 서로 전기적으로 연결될 수 있으며 그리고 접지 전위와 같은 미리 정해진 전위로의 전기적인 연결을 위해 구성된, 참조번호 30의 표면이나 참조번호 214의 표면에서와 같은, 어셈블리 (200)의 단자에 또한 전기적으로 연결될 수 있다.
다른 실시예에서, 어셈블리 (200)는 참조번호 12의 요소를 전도성 매스들 (40 및 240)에 의해서 각각 참조번호 114 및 212의 요소에 임의 순서로 연결시킴으로써 제조될 수 있으며, 그리고 전기적 절연 코팅이 단일의 단계에서 위에서 설명된 것처럼 어셈블리 (200)의 코팅 레이어 (42)로서 제공될 수 있으며, 그래서 동일한 전기적 절연 물질의 단일의 레이어가 상기 전기적 절연 코팅 (42)을 형성하도록 한다. 다른 실시예에서, 상기 전기적 절연 코팅이 상기 어셈블리 (200)를 위해서 제공된 이후에, 상기 구역들 (44 및 244)에는 동시에 또는 상이한 시각에 열적 및 전기적 전도성 레이어가 제공될 수 있다. 몇몇의 실시예들에서, 상기 구역들 (44 및 244) 내 상기 열적 및 전기적 전도성 레이어는 열적 및 전기적 절연 물질의 단일의 연속적인 매스의 일부분들일 수 있다.
몇몇의 실시예들에서, 상기 어셈블리 (200)는 상기 마이크로전자 요소 (12) 위에, 하나의 마이크로전자 요소 (242)가 다른 마이크로전자 요소 (242)의 제일 위에 쌓여진 복수의 마이크로전자 요소들 (242)을 포함하도록 제조될 수 있으며, 이 경우에 상기 요소들 (242) 중 인접한 요소들은 유사한 구조를 가지며, 이 유사한 구조는 인접한 요소들 (242)의 대면하는 표면들 상의 전기적 절연 코팅 그리고 상기 인접한 요소들을 연결시키는 전도성 매스들 사이의 열적 및 전기적 전도성 물질을 포함하며, 그리고 그 사이에서 그리고 상기 쌓여진 것들 내 인접한 요소로의 유사한 전기적 연결들을 가지며, 이는 참조번호 214 및 12의 인접한 마이크로전자 요소들에 대해서 위에서 설명된 것과 같다. 몇몇의 실시예들에서, 본 발명의 개시는 그렇게 쌓여진 배치들에게, 예를 들면, 어셈블리 (100)의 표면 (30)이 패키지 (56)의 표면 (18)과 마주보는 칩 온 패키지 (chip on package)로 적용될 수 있으며, 그리고 그렇게 쌓여진 배치들에게, 예를 들면, 제1 마이크로전자 패키지 (56)의 기판의 표면 (30)이 제2 마이크로전자 패키지 (56)의 기판의 표면 (30)에 대면하는 패키지-온-패키지 (package-on-package)로 적용될 수 있다
위에서 설명된 어셈블리들은 다양한 전자 시스템들의 구축에 활용될 수 있다. 예를 들면, 본 발명의 추가의 실시예에 따른 시스템 (300) (도 8)은 상기 어셈블리 (200)와 같은 제1 패키지 어셈블리 (302) 그리고 상기 마이크로전자 패키지 (56)와 같은 제2 패키지 어셈블리 (304)를 다른 전자 컴포넌트들 (308 및 310)과 함께 포함한다. 도시된 예에서, 참조번호 308의 컴포넌트는 반도체 칩이며, 참조번호 310의 컴포넌트는 디스플레이 스크린이지만, 어떤 다른 컴포넌트도 사용될 수 있다. 물론, 비록 도시의 간략함을 위해서 두 개의 추가적인 컴포넌트들만이 도 8에 도시되지만, 상기 시스템은 그런 컴포넌트들을 임의 개수 포함할 수 있다. 패키지 어셈블리들 (302 및 304) 그리고 컴포넌트들 (308 및 310)은 파선들 내에 개략적으로 도시된 공통의 하우징 (301)에 설치되며, 그리고 원하는 회로를 형성하기 위해서 필요한대로 서로 전기적으로 상호 연결된다. 도시된 예시적인 시스템에서, 상기 시스템은 유연한 또는 단단한 인쇄 회로 보드와 같은 회로 패널 (307)을 포함하며, 그리고 상기 회로 패널은 서로 상기 컴포넌트들을 상호 연결시키는 여러 전도체들 (309)을 포함하며, 그 중 하나만이 도 8에 도시된다. 오프-보드 (off-board) 커넥터 (도시되지 않음)는 컴포넌트 (310)를 상기 회로 패널에 연결시킨다. 그러나, 이것은 단지 예일 뿐이며; 전기적인 연결들을 만들기 위한 어떤 적합한 구조도 사용될 수 있다. 상기 하우징 (301)은, 예를 들면, 셀룰러 전화기 또는 개인용 디지털 보조기 내에서 사용가능한 유형의 휴대용 하우징으로 도시되며, 그리고 스크린 (310)이 그 하우징의 표면에 노출된다. 다시, 도 8에서 보이는 간략화된 시스템은 단지 예일 뿐이며; 데스크탑 컴퓨터, 라우터 및 유사한 것과 같은 고정된 구조들로서 보통 간주되는 시스템들을 포함하는 다른 시스템들이 위에서 설명된 패키지들을 이용하여 만들어질 수 있다.
위에서 설명된 특징들의 이런 그리고 다른 변이들 및 조합들은 본 발명의 범위로부터 벗어나지 않으면서도 활용될 수 있으므로, 바람직한 실시예들의 전술한 설명은 청구항들에 의해서 정의된 본 발명의 제한으로가 아니라 예시로 취해져야만 한다.

Claims (29)

  1. 표면 및 그 표면에서의 복수의 접점들을 구비한 마이크로전자 요소;
    반도체나 유전체 물질 중 적어도 하나로 본질적으로 구성된 제1 요소로서, 상기 마이크로전자 요소의 표면에 대면하는 표면 그리고 상기 제1 요소의 표면에서의 복수의 제1 요소 접점들을 구비하는 제1 요소;
    전기적 전도성 매스 (mass)들로서, 각각의 전기적 전도성 매스는 상기 마이크로전자 요소의 상기 복수의 접점들 중 하나의 접점을 상기 복수의 제1 요소 접점들 중 개별 제1 요소 접점에 연결시키는, 전기적 전도성 매스들;
    상기 마이크로전자 요소의 표면 및 상기 제1 요소의 표면 그리고 상기 전도성 매스들 중 인접한 전도성 매스들 사이의 열적 및 전기적 전도성 물질 레이어; 그리고
    상기 전도성 매스들 그리고 상기 마이크로전자 요소 및 상기 제1 요소의 상기 표면들을 상기 열적 및 전기적 전도성 물질 레이어로부터 전기적으로 절연시키는 전기적 절연 코팅을 포함하는 마이크로전자 어셈블리.
  2. 제1항에 있어서,
    상기 접점들은 영역 어레이의 위치들에 배치되며, 그리고
    상기 전도성 물질 레이어는 상기 영역 어레이에 걸치는 상기 마이크로전자 요소의 표면의 일부 위에 놓여지는, 마이크로전자 어셈블리.
  3. 제1항에 있어서,
    상기 마이크로전자 어셈블리는 마이크로전자 패키지이며,
    상기 제1 요소는 상기 마이크로전자 패키지를 상기 마이크로전자 패키지 외부의 컴포넌트와 전기적으로 연결시키도록 구성된 단자들을 구비한 기판이며, 그리고
    상기 제1 요소 접점들은 상기 단자들과 전기적으로 연결된, 마이크로전자 어셈블리.
  4. 제3항에 있어서,
    상기 기판의 표면은 제1 표면이며, 그리고
    상기 단자들은 상기 제1 표면과는 반대편인 상기 기판의 제2 표면에 있는, 마이크로전자 어셈블리.
  5. 제4항에 있어서,
    상기 마이크로전자 요소는 패키징된 반도체 칩인, 마이크로전자 어셈블리.
  6. 제4항에 있어서,
    상기 기판은 상기 단자들 중 적어도 하나와 전기적으로 연결된 전도성 요소를 포함하며, 그리고
    상기 전도성 물질 레이어는 상기 전도성 요소와 전기적으로 연결된, 마이크로전자 어셈블리.
  7. 제1항에 있어서,
    상기 마이크로전자 요소는 패키징되지 않은 반도체 칩인, 마이크로전자 어셈블리.
  8. 제1항에 있어서,
    상기 절연 코팅은 폴리-p-크실릴렌 (poly-p-xylylene)을 포함하는 등각 (conformal) 코팅인, 마이크로전자 어셈블리.
  9. 제1항에 있어서,
    상기 절연 코팅은 약 2 마이크론의 최대 두께를 가지는, 마이크로전자 어셈블리.
  10. 제1항에 있어서,
    상기 마이크로전자 요소는 제1의 패키징되지 않은 반도체 칩이며, 그리고
    상기 제1 요소는 제2의 패키징되지 않은 반도체 칩인, 마이크로전자 어셈블리.
  11. 제10항에 있어서,
    상기 제1의 패키징되지 않은 반도체 칩은,
    상기 접점들이 배치된 표면 반대편에 제2 표면, 그리고
    상기 접점들과 전기적으로 연결된 상기 제2 표면에서의 제2 접점들을 구비하며,
    상기 어셈블리는:
    상기 제1의 패키징되지 않은 반도체 칩의 제2 접점들에 대면하는 표면에서 접점들을 가지는 제3의 패키징되지 않은 반도체 칩으로서, 제2의 전기적 전도성 매스들 각각에 의해 상기 제1의 패키징되지 않은 반도체 칩에 연결된, 제3의 패키징되지 않은 반도체 칩;
    상기 제3의 패키징되지 않은 반도체 칩의 표면 및 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면 그리고 제2 전도성 매스들 중 인접한 제2 전도성 매스들 사이의 제2의 열적 및 전기적 전도성 물질 레이어; 그리고
    상기 제2 전도성 매스들, 상기 제3의 패키징되지 않은 반도체 칩의 표면 및 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면을 상기 제2의 열적 및 전기적 전도성 물질 레이어로부터 전기적으로 절연시키는 제2의 전기적 절연 코팅을 더 포함하는, 마이크로전자 어셈블리.
  12. 제1항에 있어서,
    유전체 물질 레이어가 상기 전기적 절연 코팅을 캡슐화하는, 마이크로전자 어셈블리.
  13. 제12항에 있어서,
    상기 유전체 물질 레이어는 상기 열적 및 전기적 전도성 물질 레이어를 캡슐화하는, 마이크로전자 어셈블리.
  14. 마이크로전자 어셈블리를 조립하기 위한 방법으로서:
    표면 및 그 표면에서 노출된 복수의 접점들을 가진 마이크로전자 요소를 제공하는 단계로서, 상기 접점들 각각은 상기 마이크로전자 요소의 상기 표면에 대면하는 제1 요소의 표면에서 전기적 전도성 매스들에 의해서 제1 요소 접점들과 결합되며, 상기 제1 요소는 반도체나 유전체 물질 중 적어도 하나로 본질적으로 구성된 것인, 마이크로전자 요소 제공 단계;
    상기 전기적 전도성 매스들 및 상기 표면들에게 전기적 절연 코팅들을 제공하는 단계; 그리고
    상기 마이크로전자 요소의 표면 및 상기 제1 요소의 표면 그리고 상기 전도성 매스들 중 인접한 전도성 매스들 사이에 열적 및 전기적 전도성 물질 레이어를 제공하는 단계를 포함하는, 마이크로전자 어셈블리 조립 방법.
  15. 제14항에 있어서,
    상기 절연 코팅은 약 2 마이크론의 최대 두께를 가지는 등각 코팅인, 마이크로전자 어셈블리 조립 방법.
  16. 제14항에 있어서,
    상기 전기적 절연 코팅은 폴리-p-크실릴렌 (poly-p-xylylene)을 포함하는, 마이크로전자 어셈블리 조립 방법.
  17. 제16항에 있어서,
    절연 코팅을 제공하는 단계는 섭씨 200도 미만의 온도에서 폴리-p-크실릴렌의 전구체 (precursor)를 포함하는 가스를 흐르게 하는 단계를 포함하는, 마이크로전자 어셈블리 조립 방법.
  18. 제17항에 있어서,
    절연 코팅을 제공하는 단계는,
    폴리-p-크실릴렌의 전구체를 포함하는 가스를 흐르게 하기 이전에, 상기 전기적 전도성 매스들에 의해서 상기 제1 요소와 연결된 마이크로전자 요소를 포함하는 챔버 내로 실란 (silane)을 흐르게 하는 단계를 포함하는, 마이크로전자 어셈블리 조립 방법.
  19. 제14항에 있어서,
    상기 제1 요소는 상기 접점들에 전기적으로 연결된 복수의 단자들을 구비한 기판인, 마이크로전자 어셈블리 조립 방법.
  20. 제19항에 있어서,
    상기 열적 및 전기적 전도성 물질 레이어를 제공하는 단계는 상기 기판의 전도성 요소를 상기 열적 및 전기적 전도성 물질 레이어에 접촉시키는 단계를 포함하며,
    상기 전도성 요소는 상기 기판의 복수의 단자들 중 제1 단자에 전기적으로 연결되어 있는, 마이크로전자 어셈블리 조립 방법.
  21. 제20항에 있어서,
    상기 단자는 미리 정해진 전위와 전기적으로 연결되도록 구성된, 마이크로전자 어셈블리 조립 방법.
  22. 제21항에 있어서,
    상기 미리 정해진 전위는 접지인, 마이크로전자 어셈블리 조립 방법.
  23. 제14항에 있어서,
    상기 마이크로전자 어셈블리는 마이크로전자 패키지이며,
    상기 제1 요소는 단자들을 구비한 기판이며,
    상기 기판의 단자들은, 상기 마이크로전자 패키지를 상기 마이크로전자 패키지 외부의 컴포넌트와 그리고 상기 열적 및 전기적 전도성 물질 레이어에 전기적으로 연결된 제1 단자와 전기적으로 연결시키도록 구성된 단자들을 포함하며,
    상기 제1 단자는 미리 정해진 전위로의 연결을 위해 구성된, 마이크로전자 어셈블리 조립 방법.
  24. 제14항에 있어서,
    상기 전기적 절연 코팅을 캡슐화하는 유전체 물질 레이어를 제공하는 단계를 더 포함하는, 마이크로전자 어셈블리 조립 방법.
  25. 제24항에 있어서,
    상기 유전체 물질 레이어는 상기 열적 및 전기적 전도성 물질 레이어를 캡슐화하는, 마이크로전자 어셈블리 조립 방법.
  26. 마이크로전자 어셈블리를 조립하기 위한 방법으로서:
    제1 표면 및 반대쪽의 제2 표면을 구비하며 그 제1 표면 및 제2 표면에서의 복수의 제1 접점들을 구비한 제1의 패키징되지 않은 반도체 칩을 제공하는 단계로서, 상기 제1 표면에서의 접점들은 상기 제1 표면에 대면하는 제2의 패키징되지 않은 반도체 칩의 표면에서의 접점들과 제1 전기적 전도성 매스들에 의해서 각각 연결되며, 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면에서의 접점들은 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면에 대면하는 제3의 패키징되지 않은 반도체 칩의 표면에서의 접점들과 제2 전기적 전도성 매스들에 의해서 각각 연결되는, 단계;
    전기적 절연 코팅을 상기 제1의 전기적 전도성 매스들, 상기 제1의 패키징되지 않은 반도체 칩의 제1 표면 및 상기 제2의 패키징되지 않은 반도체 칩의 표면에 제공하여 상기 제1의 패키징되지 않은 반도체 칩의 제1 표면 및 상기 제2의 패키징되지 않은 반도체 칩의 표면 그리고 상기 제1의 전기적 전도성 매스들 중 인접한 제1의 전기적 전도성 매스들의 사이에 제1 구역을 한정하고, 그리고 전기적 절연 코팅을 상기 제2의 전기적 전도성 매스들, 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면 및 상기 제3의 패키징되지 않은 반도체 칩의 표면에 제공하여 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면 및 상기 제3의 패키징되지 않은 반도체 칩의 표면 그리고 상기 제2의 전기적 전도성 매스들 중 인접한 제2의 전기적 전도성 매스들 사이에 제2 구역을 한정하는 단계; 그리고
    상기 제1 구역 및 제2 구역에게 각각 제1의 열적 및 전기적 전도성 레이어 및 제2의 열적 및 전기적 전도성 레이어를 제공하는 단계를 포함하는
    마이크로전자 어셈블리 조립 방법.
  27. 제26항에 있어서,
    상기 제2의 패키징되지 않은 반도체 칩 또는 상기 제3의 패키징되지 않은 반도체 칩 중 적어도 하나는
    상기 제1 칩에 대면하는 표면의 반대편 표면에 있으며 상기 제1 접점들 중 일부에 전기적으로 연결된 접점들을 포함하는, 마이크로전자 어셈블리 조립 방법.
  28. 제26항에 있어서,
    전기적 절연 코팅을 상기 제공하는 것은 폴리-p-크실릴렌 (poly-p-xylylene)의 등각 (conformal) 코팅을 제공하는 것을 포함하는, 마이크로전자 어셈블리 조립 방법.
  29. 제26항에 있어서,
    상기 제3의 패키징되지 않은 반도체 칩의 표면은 상기 제3 칩의 반대편 가장자리들 사이로 연장하며 그리고 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면은 상기 제1 칩의 반대편 가장자리들 사이로 연장하며, 상기 방법은:
    상기 제2의 열적 및 전기적 전도성 레이어를 제공하여 상기 제1 칩 및 제3 칩 중 한 칩의 상기 반대편 가장자리들 중 적어도 하나로부터 상기 제1 칩 및 제3 칩 중 다른 칩의 상기 반대편 가장자리들 중 하나를 향하여 상기 제2 구역으로부터 멀어지는 방향으로 연장시키는 단계를 더 포함하는, 마이크로전자 어셈블리 조립 방법.
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