KR20180015853A - 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

반도체 패키지 및 이의 제조 방법이 제공된다. 반도체 패키지는, 일면에 외부와 전기적으로 접속되는 외부 접속 단자를 포함하는 기판으로, 상기 기판 내부에 형성된 캐비티를 포함하는 기판, 상기 캐비티 내에 배치되는 제1 반도체 칩으로, 제1 면에 배치된 제1 패드 및 상기 제1 패드와 다른 제2 패드를 포함하는 제1 반도체 칩, 상기 기판 및 상기 제1 반도체 칩 상에 배치되고, 상기 제1 반도체 칩의 제1 패드와 상기 기판의 외부 접속 단자를 전기적으로 연결시키는 금속 배선, 상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩으로, 상기 제1 반도체 칩과 마주보는 제2 면에 배치된 제3 패드를 포함하는 제2 반도체 칩 및 상기 제1 반도체 칩의 상기 제2 패드와 상기 제2 반도체 칩의 상기 제3 패드를 전기적으로 연결시키고 상기 금속 배선과 전기적으로 연결되지 않는 연결 단자를 포함한다.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor package and method for fabricating the same}
본 발명은 반도체 패키지 및 이의 제조 방법 에 관한 것이다.
최근, 반도체 장치는 소형화 되고, 고성능화 되고 있다. 이에 따라, 반도체 칩 패키지에서 미세 배선의 형성이 중요시 되고 있다. 한편, 미세 배선이 형성된 반도체 칩을 인쇄회로기판에 실장할 때, 반도체 칩의 미세 배선에 대응되는 배선을 인쇄회로기판에 형성할 수 없다는 문제가 발생할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 칩들을 직접적으로 연결하여 신호 지연 및 RC 지연을 감소시키고, 두께 및 크기를 감소시킬 수 있는 반도체 패키지 및 이의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 칩들을 직접적으로 연결하여 속도를 향상시키고 전원 손실을 감소시킬 수 있는 반도체 패키지 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 일면에 외부와 전기적으로 접속되는 외부 접속 단자를 포함하는 기판으로, 상기 기판 내부에 형성된 캐비티를 포함하는 기판, 캐비티 내에 배치되는 제1 반도체 칩으로, 제1 면에 배치된 제1 패드 및 제1 패드와 다른 제2 패드를 포함하는 제1 반도체 칩, 기판 및 제1 반도체 칩 상에 배치되고, 제1 반도체 칩의 제1 패드와 기판의 외부 접속 단자를 전기적으로 연결시키는 금속 배선, 제1 반도체 칩 상에 배치되는 제2 반도체 칩으로, 제1 반도체 칩과 마주보는 제2 면에 배치된 제3 패드를 포함하는 제2 반도체 칩 및 제1 반도체 칩의 제2 패드와 제2 반도체 칩의 제3 패드를 전기적으로 연결시키고 금속 배선과 전기적으로 연결되지 않는 연결 단자를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 캐비티를 포함하는 기판, 상기 캐비티 내에 배치되는 제1 반도체 칩으로, 상기 제1 반도체 칩의 상면 상에 배치되는 제1 패드 및 상기 제1 패드와 다른 제2 패드 및 제3 패드를 포함하는 제1 반도체 칩, 상기 기판 및 상기 제1 반도체 칩 상에 배치되고, 상기 제1 반도체 칩의 제1 패드 및 상기 기판과 전기적으로 연결되는 금속 배선, 상기 제1 반도체 칩 상에 배치되고, 상기 제2 패드와 연결되는 제1 연결 단자를 통해 상기 제1 반도체 칩과 전기적으로 연결되는 제2 반도체 칩 및 상기 제1 반도체 칩 상에, 상기 제2 반도체 칩과 이격되어 배치되고, 상기 제3 패드와 연결되는 제2 연결 단자를 통해 상기 제1 반도체 칩과 전기적으로 연결되는 제3 반도체 칩을 포함하고, 상기 금속 배선은, 상기 제1 연결 단자 및 상기 제2 연결 단자와 비접촉(non-contaced)할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 상면도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3은 도 1의 K 영역에 대한 확대도이다.
도 4는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 상면도이다.
도 5는 도 4의 B-B' 선을 따라 절단한 단면도이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 단면도이다.
도 7 및 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 효과를 설명하기 위한 도면으로, 제1 반도체 칩과 제2 및 제3 반도체 칩 간의 전기적 연결관계를 도시한 개념도이다.
도 9 내지 도 13은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간단계 도면들이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 3을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 상면도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 3은 도 1의 K 영역에 대한 확대도이다.
도 1 및 도 2를 참조하면, 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 내지 제4 금속 배선(121 내지 124), 제2 패드(112) 및 제3 패드(113)를 포함할 수 있다.
기판(100)은 반도체 패키지용 기판일 수 있다. 기판(100)은, 예를 들어, 인쇄 회로 기판(Printed Circuit Board; PCB), 리드 프레임(Lead Frame; LF), 세라믹 기판, 실리콘 웨이퍼, 또는 배선 기판일 수 있다. 인쇄 회로 기판은 경성 인쇄 회로 기판(Rigid PCB), 연성 인쇄 회로 기판(Flexible PCB), 또는 경연성 인쇄 회로 기판(Rigid Flexible PCB)을 포함할 수 있다.
기판(100)은, 코어 보드(101), 하부 패드(102) 및 비아(103)를 포함할 수 있다. 하부 패드(102)는, 코어 보드(101)의 하부에 배치될 수 있다. 하부 패드(102)는 기판(100)의 일면에 배치될 수 있다. 도면에서, 일정 개수의 하부 패드(102)가 기판(100)의 일면에 배치되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 하부 패드(102)의 개수는, 필요에 따라 증감될 수 있음은 물론이다.
비아(103)는 기판(100)의 상면(100U)으로부터 하부 패드(102)까지 연결될 수 있다. 비아(103)는, 기판(100)을 관통하여 형성될 수 있다. 또한, 비아(103)는, 코어 보드(101)를 관통하여 형성될 수 있다. 비아(103)의 형상은, 도면에 도시된 것에 제한되는 것은 아니다. 예를 들어, 비아(103)의 형상은, 공정에 따라 도면에 도시된 형상과 다른, 다양한 형상을 가질 수 있음은 물론이다.
비아(103)는, 예를 들어, 복수의 하부 패드(102) 중 일부와 연결될 수 있다. 다시 말해서, 모든 하부 패드(102)가 모든 비아(103)와 연결되는 것은 아닐 수도 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 필요에 따라, 모든 하부 패드(102)가 모든 비아(103)와 연결될 수도 있다.
하부 패드(102) 및 비아(103)는, 도전성 물질을 포함할 수 있다. 예를 들어, 하부 패드(102) 및 비아(103)는, 금(Au), 은(Ag), 구리(Cu), 니켈(Ni) 또는 알루미늄(Al)을 포함할 수 있다.
하부 패드(102) 및 비아(103)는, 기판(100) 상에 배치되는 소자들과 외부 접속 단자(105)를 전기적으로 연결시킬 수 있다. 하부 패드(102)는, 외부 접속 단자(105)와 기판(100)을 전기적으로 연결시켜주는 역할을 할 수 있다.
외부 접속 단자(105)는, 기판(100)의 일면에 배치될 수 있다. 외부 접속 단자(105)는, 예를 들어, 기판(100)의 하면에 배치될 수 있다. 외부 접속 단자(105)는, 예를 들어, 하부 패드(102)와 접할 수 있다. 외부 접속 단자(105)는, 외부와 전기적으로 접속될 수 있다. 예를 들어, 외부 접속 단자(105)는, 예를 들어, 기판(100)이 포함된 반도체 패키지를, 다른 반도체 패키지와 전기적으로 연결시킬 수 있다. 또는, 외부 접속 단자(105)는, 기판(100)이 포함된 반도체 패키지를, 예를 들어, 다른 반도체 소자와 전기적으로 연결시킬 수 있다.
도면에서, 외부 접속 단자(105)가 솔더 볼인 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 외부 접속 단자(105)는, 솔더 범프(solder bump), 그리드 어레이(grid array), 또는 도전성 탭(conductive tab) 등일 수 있다.
외부 접속 단자(105)는 기판(100)의 일면(예를 들어, 기판(100)의 하면)에 복수개가 형성될 수 있다.
몇몇 실시예에서, 비아(103)와 기판(100)의 상면(100U) 상에 배치된 소자가 전기적으로 연결되는 경우, 비아(103)와 소자 사이에 상부 패드가 더 배치될 수 있다. 다시 말해서, 비아(103)는, 예를 들어, 상부 패드에서 하부 패드(102)까지 연결되어 기판(100)을 관통하도록 형성될 수 있다.
상부 패드는, 기판(100)의 상면(100U) 상에 배치될 수 있다. 또는, 상부 패드는 예를 들어, 기판(100)의 상면(100U) 바로 아래에 배치, 즉, 기판(100) 내부에 배치될 수 있다. 또는, 상부 패드는 기판(100)의 상면(100U)을 관통하여 형성될 수도 있다. 이 경우, 상부 패드의 일부는 기판(100)의 상면(100U)으로부터 돌출될 수 있고, 나머지 일부는 기판(100) 내부에 형성되어 있을 수 있다.
기판(100)은, 기판(100) 내부에, 도 9를 참조하여 설명할 캐비티(100-c)를 포함할 수 있다.
제1 반도체 칩(110)은, 기판(100) 내부에 배치될 수 있다. 다시 말해서, 제1 반도체 칩(100)은, 기판(100) 내부에 형성되는 캐비티(100-c) 내에 배치될 수 있다. 캐비티(100-c)에 대한 자세한 사항은 후술한다.
제1 반도체 칩(110)이, 기판(100) 내부의 캐비티(100-c)에 배치됨에 따라, 기판(100)의 일면(예를 들어, 기판(100)의 하면)으로부터 기판(100)의 상면(100U)까지의 높이(H1)는, 기판(100)의 일면으로부터 제1 반도체 칩(110)의 상면(예를 들어, 제1 반도체 칩(110)의 제1 면)(110-1)까지의 높이(H2)와 실질적으로 동일할 수 있다.
제1 반도체 칩(110)의 제1 면(110-1)과 기판(100)의 상면(100U)은, 예를 들어, 실질적으로 동일 평면상에 놓일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 예를 들어, H1과 H2는 서로 다를 수 있다.
제1 반도체 칩(110)은, 예를 들어, 로직 칩(logic chip)일 수 있다.
제1 반도체 칩(110)은, 기판(100)의 캐비티(100-c) 내에, 제1 면(110-1)이 노출되도록 배치될 수 있다. 제1 반도체 칩(110)의 제1 면(110-1)에는, 제1 패드(111), 제2 패드(112) 및 제3 패드(113)가 배치될 수 있다.
제1 패드(111)는, 예를 들어, 제1 반도체 칩(110) 내에 배치될 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니고, 제1 패드(111)의 일부 또는 전부는, 예를 들어, 기판(100)의 상면(100U)으로부터 돌출될 수 있다.
제2 패드(112) 및 제3 패드(113)는, 제1 반도체 칩(110)의 제1 면(110-1) 상에 배치될 수 있다. 도면에서, 제2 패드(112) 및 제3 패드(113)의 일부가 기판(100)의 상면(100U)으로부터 돌출되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 패드(112) 및 제3 패드(113)의 전부는 기판(100)의 상면(100U)으로부터 돌출될 수 있다. 또는, 예를 들어, 제2 패드(112) 및 제3 패드(113)의 전부는, 기판(100) 내에 배치되고, 제2 패드(112) 및 제3 패드(113)의 상면만 노출될 수도 있다.
제2 패드(112) 및 제3 패드(113)는, 서로 이격되어 형성될 수 있다. 또한, 제2 패드(112) 및 제3 패드(113)는, 제1 패드(111)와 이격되어 형성될 수 있다.
몇몇 실시예에서, 제2 패드(112) 및 제3 패드(113)가 제1 반도체 칩(110)의 제1 면(110-1) 상에 배치되는 경우, 제2 패드(112) 및 제3 패드(113)와 제1 반도체 칩(110)의 제1 면(110-1) 사이에는, 다른 구성요소가 개재되지 않을 수 있다.
제2 패드(112) 및 제3 패드(113)는, 제1 반도체 칩(110)의 제1 면(110-1)에, 복수개가 배치될 수 있다. 제2 패드(112) 및 제3 패드(113)는, 제1 내지 제4 금속 배선(121 내지 124)와 중첩되지 않도록, 제1 반도체 칩(110)의 제1 면(110-1)에 배치될 수 있다. 제1 내지 제4 금속 배선(121 내지 124)에 대한 자세한 사항은 후술한다.
도면에서, 제2 패드(112) 및 제3 패드(113)를 포함하는 복수개의 패드가 일정 개수만큼, 제1 반도체 칩(110)의 제1 면(110-1)에 배치되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 패드(112) 및 제3 패드(113)를 포함하는 복수개의 패드는, 필요한 개수만큼 배치될 수 있음은 물론이다.
제2 패드(112) 및 제3 패드(113)는, 전도성 물질, 예를 들어, 금속 물질을 포함할 수 있다. 제2 패드(112) 및 제3 패드(113)는, 예를 들어, 니켈(Ni) 및 금(Au) 등을 포함할 수 있다.
제1 패드(111)와 제2 패드(112) 및 제3 패드(113)는, 서로 다를 수 있다. 예를 들어, 제1 패드(111)와 제2 패드(112) 및 제3 패드(113)는, 기능이 서로 상이한 별개의 것일 수 있다. 몇몇 실시예에서, 제1 패드(111)는, 기판(100)과 제1 반도체 칩(110)을 전기적으로 연결시켜주는 역할을 할 수 있다. 반면, 제2 패드(112) 및 제3 패드(113)는, 제1 반도체 칩(110)과 다른 반도체 칩(예를 들어, 제2 반도체 칩(130))을 전기적으로 연결시켜주는 역할을 할 수 있다.
제1 내지 제4 금속 배선(121 내지 124)은, 기판(100)과 제1 반도체 칩(110) 상에 배치될 수 있다. 예를 들어, 제1 내지 제4 금속 배선(121 내지 124)은, 기판(100)의 상면(100U)과 제1 반도체 칩(110)의 제1 면(110-1)에 걸쳐 배치될 수 있다. 제1 내지 제4 금속 배선(121 내지 124)은, 제1 반도체 칩(110)의 제1 면(110-1)의 일부의 상면 상과, 기판(100)의 상면 상에 배치될 수 있다. 예를 들어, 제1 금속 배선(121)의 일부는, 제1 패드(111) 및 제1 반도체 칩(110)의 제1 면(110-1) 상에 배치될 수 있다. 또한, 제1 금속 배선(121)의 나머지 일부는, 기판(100)의 상면(100U) 상에 배치될 수 있다.
예를 들어, 제1 금속 배선(121)의 일부는, 제1 패드(111) 및 제1 반도체 칩(110)의 제1 면(110-1)과 접하도록 배치될 수 있다. 또한, 제1 금속 배선(121)의 나머지 일부는, 기판(100)의 상면(100U)과 접하도록 배치될 수 있다.
제1 내지 제4 금속 배선(121 내지 124)은, 기판(100)과 제1 반도체 칩(110)의 측벽과의 경계(100b) 상에 배치될 수 있다. 제1 반도체 칩(110)의 측벽은, 기판(100)의 상면(100U)과 실질적으로 수직일 수 있다. 예를 들어, 제1 반도체 칩(110)의 측벽은, 기판(100)의 상면(100U)이 놓인 평면과 교차하는 방향으로 연장될 수 있다. 반면, 제1 반도체 칩(110)의 하면은, 기판(100)의 상면(100U)과 실질적으로 평행할 수 있다. 예를 들어, 제1 반도체 칩(110)의 하면은, 기판(100)의 상면(100U)이 놓인 평면과 실질적으로 평행하게 연장될 수 있다.
제1 금속 배선(121) 및 제2 금속 배선(122)은, 제2 패드(112) 및 제3 패드(113)와 이격되어 배치될 수 있다. 다시 말해서, 제1 내지 제4 금속 배선(121 내지 124)은, 제2 패드(112) 및 제3 패드(113)를 포함하고 제1 반도체 칩(110)의 제1 면(110-1)에 배치된, 복수개의 패드들과 서로 이격되어 형성될 수 있다.
예를 들어, 2 패드(112) 및 제3 패드(113)는, 제1 금속 배선(121)과 제2 금속 배선(122) 사이에 배치될 수 있다.
제1 금속 배선(121) 및 제2 금속 배선(122)은, 제1 방향(D1)으로 연장되도록 배치될 수 있다. 제3 금속 배선(123) 및 제4 금속 배선(124)은, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되도록 배치될 수 있다. 즉, 제1 내지 제4 금속 배선(121 내지 124)은, 기판(100)과 제1 반도체 칩(110)의 측벽과의 경계(110b)를 따라 배치될 수 있다.
도면에서, 일정 개수의 금속 배선들이 기판(100) 및 제1 반도체 칩(110) 상에 배치되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 필요에 따라, 도시된 바와 다른 개수의 금속 배선들이 배치될 수도 있음은 물론이다.
몇몇 실시예에서, 제1 내지 제4 금속 배선(121 내지 124)에 포함되는 물질은, 제2 패드(112) 및 제3 패드(113)에 포함되는 물질과 상이할 수 있다. 예를 들어, 제1 내지 제4 금속 배선(121 내지 124)은, 구리를 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 내지 제4 금속 배선(121 내지 124)에 포함되는 물질과, 제2 패드(112) 및 제3 패드(113)에 포함되는 물질을 상이하게 함으로써, 제1 연결 단자(140)와 제2 패드(112) 및 제1 연결 단자(140)와 제3 패드(113) 간의 신뢰성을 상승시킬 수 있다. 제1 연결 단자(140)에 대한 자세한 사항은 후술한다.
제2 반도체 칩(130)은, 제1 반도체 칩(110) 상에 배치될 수 있다. 즉, 제1 반도체 칩(110)과 제2 반도체 칩(130)은, 기판(100)의 상면(100U)에 대해 수직으로 적층될 수 있다. 예를 들어, 제2 반도체 칩(130)은, 제1 반도체 칩(110)의 제1 면(110-1) 상에 배치된 제2 패드(112) 및 제3 패드(113) 상에 배치될 수 있다.
제2 반도체 칩(130)은, 예를 들어, 플립 칩(Flip Chip) 형태로, 기판(100) 상에 실장될 수 있다.
제2 반도체 칩(130)은, NAND 플래시 칩, DRAM(Dynamic Random Access Memory; DRAM), 플래시 메모리 칩(Flash memory chip), 또는 저항 변화 메모리 칩(Resistance changeable memory chip)일 수 있다. 몇몇 실시예에서, 제2 반도체 칩(130)은, DRAM 일 수 있다.
제2 반도체 칩(130)은, 제1 반도체 칩(110)의 제1 면(110-1)과 마주보는 제2 면(130-1)을 포함할 수 있다. 제4 패드(131)는, 제2 반도체 칩(130)의 제2 면(130-1)에 배치될 수 있다. 제4 패드(131)는, 예를 들어, 제2 반도체 칩(130)의 내부에 배치될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제4 패드(131)의 일부 또는 전부는, 제2 반도체 칩(130)의 제2 면(130-1)으로부터 돌출될 수도 있다.
제4 패드(131)는, 전도성 물질을 포함할 수 있다.
제2 반도체 칩(130)은, 제2 패드(112)와 연결되는 제1 연결 단자(140)를 통해 제1 반도체 칩(110)과 전기적으로 연결될 수 있다. 예를 들어, 제1 연결 단자(140)는, 제1 반도체 칩(110)의 제2 패드(112)와 제2 반도체 칩(130)의 제4 패드(131)를 전기적으로 연결시킬 수 있다.
몇몇 실시예에서, 제1 연결 단자(140)는, 제1 내지 제4 금속 배선(121 내지 124)과 전기적으로 연결되지 않을 수 있다. 예를 들어, 제1 연결 단자(140)는, 제1 내지 제4 금속 배선(121 내지 124)과 비접촉(non-connected) 즉, 접촉하지 않을 수 있다. 즉, 제1 반도체 칩(110)과 제2 반도체 칩(130) 사이에 배치되는, 제1 연결 단자(140)를 포함하는 복수개의 연결 단자들 모두는, 제1 내지 제4 금속 배선(121 내지 124)과 접촉하지 않을 수 있다.
제1 반도체 칩(110)과 제2 반도체 칩(130)은, 제2 패드(112)(또는 제3 패드(113)), 제1 연결 단자(140) 및 제4 패드(131)를 통해 전기적으로 연결될 수 있다. 반면, 제1 반도체 칩(110)과 제2 반도체 칩(130) 사이의 전기적 연결관계에 대한 루트는, 제1 내지 제4 금속 배선(121 내지 124)을 포함하지 않을 수 있다.
제1 연결 단자(140)는, 예를 들어, 솔더 볼(solder ball), 솔더 범프(solder bump), 또는 이들의 조합일 수 있다.
제1 연결 단자(140)는, 제2 패드(112) 상에 배치될 수 있다. 제2 반도체 칩(130)은, 제1 연결 단자(140) 상에 배치될 수 있다.
도 3을 함께 참조하면, 몇몇 실시예에서, 제1 연결 단자(140)는, 제2 반도체 칩(130)의 제4 패드(131)과 접할 수 있다. 또한, 제1 연결 단자(140)는, 제2 패드(112)와 접할 수 있다.
제1 반도체 칩(110)은, 제2 패드(112), 제1 연결 단자(140) 및 제4 패드(131)를 통해 제2 반도체 칩(130)과 전기적으로 연결될 수 있다. 다시 말해서, 제1 반도체 칩(110)과 제2 반도체 칩(130)은, 예를 들어, 직접 전기적으로 연결(direct bonding) 될 수 있다.
제1 반도체 칩(110)과 제2 반도체 칩(130)이 예를 들어, 다른 매개체를 통해 전기적으로 연결되는 경우, RC 지연 및 신호 지연이 야기될 수 있다. 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체 칩(110)과 제2 반도체 칩(130)을 제1 반도체 칩(110)의 제1 면(110-1)에 배치된 패드를 통해 직접적으로 연결(direct bonding)시킴으로써, RC 지연 및 신호 지연을 감소시킬 수 있다. 또한, 반도체 패키지의 두께 및 크기도 감소시킬 수 있다.
또한, 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체 칩(110)과 제2 반도체 칩(130)을 제1 반도체 칩(110)의 제1 면(110-1)에 배치된 패드를 통해 직접적으로 연결(direct bonding)시킴으로써, 속도를 향상시키고, 전원 손실을 감소시킬 수 있다.
나아가, 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체 칩(110)과 제2 반도체 칩(130)을, 제1 내지 제4 금속 배선(121 내지 124)을 통하지 않고 전기적으로 연결시킴으로써, 미세 배선을 포함하는 별도의 매개체를 사용하지 않아 비용 측면에서 유리할 수 있다.
제1 반도체 칩(110)은, 제1 내지 제4 금속 배선(121 내지 124)을 통해 기판(100)과 전기적으로 연결될 수 있다. 구체적으로, 제1 금속 배선(121)은, 제1 반도체 칩(110)과 전기적으로 연결될 수 있다. 또한, 제1 금속 배선(121)은, 기판(100)과 전기적으로 연결될 수 있다.
제1 금속 배선(121)은, 제1 반도체 칩(110)의 제1 패드(111)와 기판(100)의 외부 접속 단자(105)를 전기적으로 연결시킬 수 있다. 예를 들어, 제1 금속 배선(121)은, 제1 반도체 칩(110)의 제1 패드(111)와 접할 수 있다.
절연막(150)은, 제1 반도체 칩(110)의 제1 면(110-1) 상에 배치될 수 있다. 제2 패드(112), 제3 패드(113) 및 제4 패드(131)는, 절연막(150) 내에 배치될 수 있다. 몇몇 실시예에서, 절연막(150)은, 기판(100)의 상면(100U) 및 제1 내지 제4 금속 배선(121 내지 124)의 상면 상으로 연장될 수 있다.
절연막(150)은, 어느 하나의 구성요소와 다른 구성요소를 전기적으로 절연시킬 수 있는 절연물질이 포함될 수 있다.
기판(100) 상에 배치된 구성요소들은 모두, 몰드막 내에 배치될 수 있다. 몰드막은, 기판(100)의 상면(100U)을 덮을 수 있다. 몰드막은, 예를 들어, 몰딩 컴파운드를 포함할 수 있다.
이하에서, 도 4 및 도 5를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 4는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 상면도이다. 도 5는 도 4의 B-B' 선을 따라 절단한 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체 칩(110) 상에 배치되는 제3 반도체 칩(135)을 더 포함할 수 있다.
제3 반도체 칩(135)은, 제2 반도체 칩(130)과 이격되어 배치될 수 있다. 제3 반도체 칩(135)은, 제2 반도체 칩(130)과 같은 종류의 칩일 수도 있고, 다른 종류의 칩일 수도 있다. 몇몇 실시예에서, 제3 반도체 칩(135)은, 예를 들어, DRAM 일 수 있다.
제3 반도체 칩(135)은, 제3 면(135-1)을 포함할 수 있다. 제3 반도체 칩(135)의 제3 면(135-1)은, 제1 반도체 칩(110)의 제1 면(110-1)과 마주볼 수 있다. 예를 들어, 제3 반도체 칩(135)은, 제1 반도체 칩(110) 상에, 플립 칩 형태로 실장될 수 있다.
도면에서, 제1 반도체 칩(110) 상에 배치되는, 제2 반도체 칩(130) 및 제3 반도체 칩(135)을 포함하는 복수의 반도체 칩이 네 개인 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 반도체 칩(110) 상에 배치되는, 제2 반도체 칩(130) 및 제3 반도체 칩(135)을 포함하는 복수의 반도체 칩은, 필요에 따라, 도면에 도시된 것과 다른 개수가, 제1 반도체 칩(110) 상에 배치될 수 있다.
제3 반도체 칩(135)은, 제3 반도체 칩(135)의 제3 면(135-1)에 배치되는 제5 패드(136)를 포함할 수 있다. 제5 패드(136)는, 예를 들어, 제3 반도체 칩(135)의 내부에 배치될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제5 패드(136)의 일부 또는 전부는, 제3 반도체 칩(135)의 제3 면(135-1)으로부터 돌출될 수도 있다.
제5 패드(136)는, 전도성 물질을 포함할 수 있다.
도면에서, 제2 패드(112) 및 제3 패드(113)를 포함하는 복수의 패드 중, 제2 반도체 칩(130) 및 제3 반도체 칩(135) 각각 당 일정 개수씩 배치되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 반도체 칩(110) 상에 배치되는 반도체 칩의 크기에 따라, 다양한 개수의 패드가 반도체 칩과 제1 반도체 칩(110) 사이에 배치될 수 있음은 물론이다.
제3 반도체 칩(135)은, 제3 패드(113)와 연결되는 제2 연결 단자(145)를 통해, 제1 반도체 칩(110)과 전기적으로 연결될 수 있다. 예를 들어, 제2 연결 단자(145)는, 제1 반도체 칩(110)의 제3 패드(113)와 제3 반도체 칩(135)의 제5 패드(136)를 전기적으로 연결시킬 수 있다. 이 경우, 제2 반도체 칩(130)은, 제2 패드(112)와 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제2 연결 단자(145)는, 제1 내지 제4 금속 배선(121 내지 124)과 전기적으로 연결되지 않을 수 있다. 예를 들어, 제2 연결 단자(145)는, 제1 내지 제4 금속 배선(121 내지 124)과 비접촉(non-connected) 즉, 접촉하지 않을 수 있다. 즉, 제1 반도체 칩(110)과 제3 반도체 칩(135) 사이에 배치되는, 제2 연결 단자(145)를 포함하는 복수개의 연결 단자들 모두는, 제1 내지 제4 금속 배선(121 내지 124)과 접촉하지 않을 수 있다.
제1 반도체 칩(110)과 제3 반도체 칩(135)은, 제3 패드(113), 제2 연결 단자(145) 및 제5 패드(136)를 통해 전기적으로 연결될 수 있다. 반면, 제1 반도체 칩(110)과 제3 반도체 칩(135) 사이의 전기적 연결관계에 대한 루트는, 제1 내지 제4 금속 배선(121 내지 124)을 포함하지 않을 수 있다.
제2 연결 단자(145)는, 예를 들어, 제1 연결 단자(140)와 같은 종류일 수 있고, 다른 종류일 수도 있다.
제2 연결 단자(145)는, 제3 패드(113) 상에 배치될 수 있다. 제3 반도체 칩(135)은, 제2 연결 단자(145) 상에 배치될 수 있다.
제2 연결 단자(145)는, 제3 반도체 칩(135)의 제5 패드(136)와 접할 수 있다. 또한, 제2 연결 단자(145)는, 제3 패드(113)와 접할 수 있다.
제1 반도체 칩(110)은, 제3 패드(113), 제2 연결 단자(145) 및 제5 패드(136)를 통해 제3 반도체 칩(135)과 전기적으로 연결될 수 있다. 다시 말해서, 제1 반도체 칩(110)과 제3 반도체 칩(135)은, 예를 들어, 직접 전기적으로 연결(direct bonding) 될 수 있다.
제1 반도체 칩(110)과 제3 반도체 칩(135)이 예를 들어, 다른 매개체를 통해 전기적으로 연결되는 경우, RC 지연 및 신호 지연이 야기될 수 있다. 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체 칩(110)과 제3 반도체 칩(135)을 제1 반도체 칩(110)의 제1 면(110-1)에 배치된 패드를 통해 직접적으로 연결(direct bonding)시킴으로써, RC 지연 및 신호 지연을 감소시킬 수 있다. 또한, 반도체 패키지의 두께 및 크기도 감소시킬 수 있다.
이하에서, 도 6을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 단면도이다.
도 6을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지에서, 제1 연결 단자(140)는, 제1 금속 배선(121)과 접할 수 있다. 제2 반도체 칩(130)은, 제1 금속 배선(121) 상에 배치될 수 있다. 제2 반도체 칩(130)의 제2 면(130-1)은, 제1 금속 배선(121)과 마주볼 수 있다.
제1 반도체 칩(110) 상에는, 제1 반도체 칩(110)과 다른 반도체 칩을 직접 연결시킬 수 있는 패드가 배치되지 않을 수 있다. 예를 들어, 몇몇 실시예에서, 제1 반도체 칩(110) 상에는, 도 2의 제2 패드(112) 및 제3 패드(113)가 배치되지 않을 수 있다.
도면에서, 제2 반도체 칩(130)만이 제1 금속 배선(121) 상에 배치되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 금속 배선(122) 상에도, 다른 반도체 칩이 배치될 수 있다.
제1 금속 배선(121)은, 제1 반도체 칩(110)과 기판(100)을 전기적으로 연결할 수 있다. 제1 금속 배선(121)은 또한, 제2 반도체 칩(130)과 기판(100)을 전기적으로 연결할 수 있다. 다시 말해서, 제1 금속 배선(121)은, 제2 반도체 칩(130)과 제1 반도체 칩(110)을 전기적으로 연결할 수 있다.
제1 반도체 칩(110)과 제2 반도체 칩(130)은, 제1 금속 배선(121)을 통해 서로 전기적으로 연결될 수 있다. 좀 더 구체적으로, 제1 반도체 칩(110)과 제2 반도체 칩(130)은, 제1 패드(111), 제1 금속 배선(121), 제1 연결 단자(140) 및 제4 패드(131)를 통해 전기적으로 연결될 수 있다.
이하에서, 도 1 내지 도 5, 도 7 및 도 8을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 7 및 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 효과를 설명하기 위한 도면으로, 제1 반도체 칩과 제2 및 제3 반도체 칩 간의 전기적 연결관계를 도시한 개념도이다.
도 7은 제1 금속 배선(121)에, 제1 반도체 칩(110), 제2 반도체 칩(130) 및 제3 반도체 칩(135)이 모두 연결된 경우를 도시한다. 즉, 제2 및 제3 반도체 칩(130, 135)과 제1 반도체 칩(110)이, 직접 연결(direct bonding)된 것이 아니라, 제1 금속 배선(121)을 통해 전기적으로 연결된 경우이다.
제1 반도체 칩(110)과 제1 금속 배선(121)을 연결하는 배선은, 저항(Ro)을 가질 수 있다. 또한, 제1 반도체 칩(110)과 제1 금속 배선(121)을 연결하는 배선의 길이는, L01 일 수 있다.
제2 반도체 칩(130)과 제1 금속 배선(121)을 연결하는 배선은, 저항(R1')을 가질 수 있다. 또한, 제2 반도체 칩(130)과 제1 금속 배선(121)을 연결하는 배선의 길이는, L1' 일 수 있다.
제3 반도체 칩(135)과 제1 금속 배선(121)을 연결하는 배선은, 저항(R2')을 가질 수 있다. 제3 반도체 칩(135)과 제1 금속 배선(121)을 연결하는 배선의 길이는, L2' 일 수 있다.
제1 반도체 칩(110)이 제1 금속 배선(121)과 연결된 노드로부터 제2 반도체 칩(130)이 제1 금속 배선(121)과 연결된 노드까지의 길이는, Lo2 일 수 있다.
제1 반도체 칩(110)이 제1 금속 배선(121)과 연결된 노드로부터 제3 반도체 칩(134)이 제1 금속 배선(121)과 연결된 노드까지의 길이는, Lo3 일 수 있다.
제1 반도체 칩(110)과 제2 반도체 칩(130)이 전기적으로 연결되는 경우, 배선의 총 길이는 L01, Lo2, 및 L1'의 합일 수 있다. 이 경우, 저항은, Ro 및 R1'의 합일 수 있고, 나아가 제1 금속 배선(121)의 저항도 가해질 수 있다.
제1 반도체 칩(110)과 제3 반도체 칩(135)이 전기적으로 연결되는 경우, 배선의 총 길이는 L01, Lo3, 및 L2'의 합일 수 있다. 이 경우, 저항은, Ro 및 R2'의 합일 수 있고, 나아가 제1 금속 배선(121)의 저항도 가해질 수 있다.
도 1 내지 도 5, 및 도 8을 참조하면, 도 8은 본 발명의 기술적 사상에 따라, 제1 반도체 칩(110)과 제2 및 제3 반도체 칩(130, 135)을 직접 연결(direct bonding)한 경우를 도시한다.
즉, 도 1 내지 도 5에서와 같이, 제1 반도체 칩(110)과 제2 반도체 칩(130)은, 제1 금속 배선(121)을 통하지 않고 전기적으로 연결될 수 있다. 또한, 제1 반도체 칩(110)과 제3 반도체 칩(135)은, 제1 금속 배선(121)을 통하지 않고 전기적으로 연결될 수 있다.
제2 반도체 칩(130)과 제1 반도체 칩(110)을 연결하는 배선은, 저항(R1)을 가질 수 있다. 또한, 제2 반도체 칩(130)과 제1 반도체 칩(110)을 연결하는 배선의 길이는, L1 일 수 있다.
제3 반도체 칩(135)과 제1 반도체 칩(110)을 연결하는 배선은, 저항(R2)을 가질 수 있다. 제3 반도체 칩(135)과 제1 반도체 칩(110)을 연결하는 배선의 길이는, L2일 수 있다.
제1 반도체 칩(110)과 제2 반도체 칩(130)이 전기적으로 연결되는 경우, 배선의 총 길이는 L1일 수 있다. 이 경우, 저항은, R1일 수 있다.
제1 반도체 칩(110)과 제3 반도체 칩(135)이 전기적으로 연결되는 경우, 배선의 총 길이는 L2일 수 있다. 이 경우, 저항은, R2일 수 있다.
도 7 및 도 8을 비교하면, L1'은 L1과 같을 수 있고, R1'은 R1과 같을 수 있다. 따라서, 제1 반도체 칩(110)과 제2 반도체 칩(130)이 전기적으로 연결되는 경우, 배선의 길이는, L1 < L01 + Lo2 + L1' 일 수 있다.
또한, L2'는 L2와 같을 수 있고, R2'는 R2와 같을 수 있다. 따라서, 제1 반도체 칩(110)과 제3 반도체 칩(135)이 전기적으로 연결되는 경우, 배선의 길이는, L2 < L01 + Lo3 + L2' 일 수 있다.
도 8에 비해 도 7의 연결 관계에서 배선의 길이가 증가함에 따라, 저항도 증가될 수 있다. 길이 및 저항이 증가되는 경우, 예를 들어, 도 7의 연결관계와 같은 경우는, 신호 지연 및 RC 지연이 증가될 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체 칩(110)과 제2 및 제3 반도체 칩(130, 135)을, 중간 매개체 없이 직접적으로 연결(direct bonding)함으로써, 신호 지연 및 RC 지연이 감소될 수 있다.
이하에서, 도 1, 도 2, 및 도 9 내지 도 13을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 9 내지 도 13은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 9, 도 10, 및 도 12는, 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 11은 도 10의 평면도이다. 도 13은 도 12의 평면도이다.
도 9를 참조하면, 기판(100)은, 기판(100) 내부에 형성된 캐비티(cavity)(100-c)를 포함할 수 있다.
캐비티(100-c)는, 기판(100)의 일부를 제거함으로써 형성될 수 있다. 캐비티(100-c)는, 외부 접속 단자(105)가 형성된 기판(100)의 일면의 반대측 면에 형성될 수 있다.
기판(100)의 하면으로부터 기판(100)의 상면(100U)까지의 높이(H1)는, 기판(100)의 하면으로부터 캐비티(100-c)의 하면까지의 높이 보다 클 수 있다.
도 10 및 도 11을 참조하면, 제1 반도체 칩(110)은, 기판(100)의 캐비티(100-c) 내에 배치될 수 있다. 예를 들어, 제1 반도체 칩(110)은, 접착 물질을 이용해 캐비티(100-c) 내에 고정될 수 있다.
몇몇 실시예에서, 캐비티(100-c)의 높이는, 제1 반도체 칩(110)의 높이와 실질적으로 동일할 수 있다. 여기서, 캐비티(100-c)의 높이는, 캐비티(100-c)의 바닥면으로부터 기판(100)의 상면(100U)까지의 높이일 수 있다. 또한, 제1 반도체 칩(110)의 높이는, 제1 반도체 칩(110)의 바닥면으로부터 제1 반도체 칩(110)의 제1 면(110-1)까지의 높이일 수 있다.
그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 캐비티(100-c)의 높이는, 예를 들어, 제1 반도체 칩(110)의 높이와 상이할 수도 있음은 물론이다.
캐비티(100-c) 내에 제1 반도체 칩(110)이 배치됨에 따라, 기판(100)의 하면으로부터 기판(100)의 상면(100U)까지의 높이(H1)는, 기판(100)의 하면으로부터 제1 반도체 칩(110)의 제1 면(110-1)까지의 높이(H2)와 실질적으로 동일할 수 있다. 여기서, 기판(100)의 하면은, 하부 패드(102) 및 외부 접속 단자(105)가 형성된 부분일 수 있다.
도 12 및 도 13을 참조하면, 제1 금속 배선(121), 제2 금속 배선(122), 제2 패드(112) 및 제3 패드(113)는, 동시에 형성될 수 있다. 제1 패드(111)는, 예를 들어, 제1 금속 배선(121), 제2 금속 배선(122), 제2 패드(112) 및 제3 패드(113)의 형성 전에 형성될 수도 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 금속 배선(121), 제2 금속 배선(122), 제2 패드(112) 및 제3 패드(113)는, 예를 들어, 전해/무전해 도금, 레이저 금속 패터닝 기술 및 금속 프린팅 기술 등을 이용해 형성될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 기판(100) 및 제1 반도체 칩(110) 상에, 제1 금속 배선(121), 제2 금속 배선(122), 제2 패드(112) 및 제3 패드(113)를 형성할 수 있는 적절한 기술이 이용될 수 있음은 물론이다.
다시 도 1 및 도 2를 참조하면, 제2 반도체 칩(130)은, 제1 반도체 칩(110) 상에 플립 칩 형태로 실장될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 외부 접속 단자
100-c: 캐비티 110: 제1 반도체 칩
111: 제1 패드 112: 제2 패드
121: 제1 금속 배선 131: 제4 패드
140: 제1 연결 단자

Claims (10)

  1. 일면에 외부와 전기적으로 접속되는 외부 접속 단자를 포함하는 기판으로, 상기 기판 내부에 형성된 캐비티를 포함하는 기판;
    상기 캐비티 내에 배치되는 제1 반도체 칩으로, 제1 면에 배치된 제1 패드 및 상기 제1 패드와 다른 제2 패드를 포함하는 제1 반도체 칩;
    상기 기판 및 상기 제1 반도체 칩 상에 배치되고, 상기 제1 반도체 칩의 제1 패드와 상기 기판의 외부 접속 단자를 전기적으로 연결시키는 금속 배선;
    상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩으로, 상기 제1 반도체 칩과 마주보는 제2 면에 배치된 제3 패드를 포함하는 제2 반도체 칩; 및
    상기 제1 반도체 칩의 상기 제2 패드와 상기 제2 반도체 칩의 상기 제3 패드를 전기적으로 연결시키고 상기 금속 배선과 전기적으로 연결되지 않는 연결 단자를 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 금속 배선은, 상기 제2 패드에 포함된 물질과 상이한 물질을 포함하는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 금속 배선은, 상기 기판과 상기 제1 반도체 칩의 측벽과의 경계 상에, 상기 제2 패드와 이격되도록 배치되는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 연결 단자와 상기 제2 패드는 직접 접하는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 금속 배선은, 상기 연결 단자와 비접촉하는 반도체 패키지.
  6. 캐비티를 포함하는 기판;
    상기 캐비티 내에 배치되는 제1 반도체 칩으로, 상기 제1 반도체 칩의 상면 상에 배치되는 제1 패드 및 상기 제1 패드와 다른 제2 패드 및 제3 패드를 포함하는 제1 반도체 칩;
    상기 기판 및 상기 제1 반도체 칩 상에 배치되고, 상기 제1 반도체 칩의 제1 패드 및 상기 기판과 전기적으로 연결되는 금속 배선;
    상기 제1 반도체 칩 상에 배치되고, 상기 제2 패드와 연결되는 제1 연결 단자를 통해 상기 제1 반도체 칩과 전기적으로 연결되는 제2 반도체 칩; 및
    상기 제1 반도체 칩 상에, 상기 제2 반도체 칩과 이격되어 배치되고, 상기 제3 패드와 연결되는 제2 연결 단자를 통해 상기 제1 반도체 칩과 전기적으로 연결되는 제3 반도체 칩을 포함하고,
    상기 금속 배선은, 상기 제1 연결 단자 및 상기 제2 연결 단자와 비접촉(non-contaced)하는 반도체 패키지.
  7. 제 6항에 있어서,
    상기 금속 배선은, 상기 제2 패드 및 상기 제3 패드에 포함된 물질과 상이한 물질을 포함하는 반도체 패키지.
  8. 제 6항에 있어서,
    상기 금속 배선은, 상기 기판과 상기 제1 반도체 칩의 측벽과의 경계 상에, 상기 제2 패드 및 상기 제3 패드와 이격되도록 배치되는 반도체 패키지.
  9. 제 6항에 있어서,
    상기 제1 연결 단자와 상기 제2 패드는 직접 접촉하고,
    상기 제2 연결 단자와 상기 제3 패드는 직접 접촉하는 반도체 패키지.
  10. 제 6항에 있어서,
    상기 금속 배선은, 상기 기판의 상면 및 상기 제1 패드와 직접 접하는 반도체 패키지.
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