KR102005830B1 - 플립-칩, 페이스-업 및 페이스-다운 센터본드 메모리 와이어본드 어셈블리 - Google Patents

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벨가셈 하바
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/151—Die mounting substrate
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Abstract

마이크로전자 어셈블리(10)는 제 1 및 제 2 면(34, 58), 이들 사이에서 연장하는 개구부(39), 및 단자(36)를 가지는 기판(30)을 포함할 수 있다. 어셈블리(10)는 제 1 면(34)에 대향하는 전면(16)을 가지는 제 1 마이크로전자 소자(12), 상기 제 1 마이크로전자 소자의 에지(29) 너머로 돌출되는 전면(22)을 가지는 제 2 마이크로전자 소자(14), 상기 마이크로전자 소자의 콘택(20, 52)을 단자에 전기적으로 접속시키는 제 1 및 제 2 리드(70, 76), 및 제 1 및 제 2 마이크로전자 소자의 콘택을 전기적으로 상호접속하는 제 3 리드(73)를 더 포함할 수 있다. 제 1 마이크로전자 소자(12)의 콘택(20)은 에지(29)에 인접하게 배치될 수 있다. 제 2 마이크로전자 소자(14)의 콘택(26)은 그것의 전면(22)의 중앙 지역(19) 내에 배치될 수 있다. 리드(70, 76, 99)는 개구부(39)와 정렬된 부분을 가질 수 있다.

Description

플립-칩, 페이스-업 및 페이스-다운 센터본드 메모리 와이어본드 어셈블리{FLIP-CHIP, FACE-UP AND FACE-DOWN CENTERBOND MEMORY WIREBOND ASSEMBLIES}
관련 출원들에의 상호-참조
본 출원은 2011 년 4 월 21 일에 출원된 미국 가특허출원 번호 제 61/477,967 호, 및 2011 년 11 월 29 일에 출원된 미국 특허출원 번호 제 13/306,099 호의 출원일에 대한 우선권을 주장하는데, 이들의 개시물은 여기서 원용에 의하여 본 명세서에 통합된다. 공통적으로 소유되며 모두 2011 년 4 월 21 일에 출원된 다음의 미국 가특허출원 번호 제 61/477,820 호, 제 61/477,877 호, 및 제 61/477,883 호는 여기서 원용에 의하여 본 명세서에 통합된다.
본 발명은 적층된 마이크로전자 어셈블리 및 이러한 어셈블리의 제작 방법, 및 이러한 어셈블리 내에서 유용한 컴포넌트에 관련된다.
반도체 칩은 개개의, 사전패키지된 유닛으로서 공통적으로 제공된다. 표준 칩은 칩의 내부 회로부에 접속된 콘택을 가지는 큰 전면을 가지는 평평한, 사각형 보디를 가진다. 각각의 개개의 칩은 통상적으로 패키지 내에 탑재되고, 그러면 이것이 인쇄 회로 보드와 같은 회로 패널에 탑재되며, 또한 칩의 콘택을 회로 패널의 도체부로 접속시킨다. 많은 종래의 디자인에서, 칩 패키지는 칩 자체의 면적보다 훨씬 더 큰 회로 패널의 면적을 차지한다. 본 개시물에서 전면을 가지는 평면 칩에 대하여 사용될 때, "칩의 면적"은 전면의 면적을 지칭하는 것으로서 이해되어야 한다. "플립 칩" 디자인에서, 칩의 전면은 패키지 기판, 즉, 칩 캐리어의 페이스에 대면하고, 칩 상의 콘택은 볼 또는 다른 접속 소자를 납땜함으로써 칩 캐리어에 직접적으로 본딩된다. 이제, 칩 캐리어는 칩의 전면에 상재(上在)하는 단자를 통하여 회로 패널에 본딩될 수 있다. "플립 칩" 디자인은 상대적으로 콤팩트한 배치를 제공한다; 각각의 칩은, 예컨대 공통적으로-양도된 미국 특허 번호 제 5,148,265 호; 제 5,148,266 호; 및 제 5,679,977 호의 특정 실시예에서 개시되는 것과 같이, 칩의 전면의 면적과 동일하거나 이것보다 다소 큰 회로 패널의 면적을 차지하는데, 이들의 개시물은 원용에 의해 본 명세서에 통합된다.
몇몇 혁신적인 탑재 기법은 종래의 플립-칩 본딩의 그것에 접근하거나 이것과 같은 콤팩트함을 제공한다. 칩 자체의 면적과 동일하거나 이보다 약간 더 큰 회로 패널의 면적 내에 단일 칩을 수용할 수 있는 패키지는 공통적으로 "칩-사이징된 패키지"라고 지칭된다.
마이크로전자 어셈블리에 의하여 점유되는 평면형 회로 패널의 면적을 최소화하는 것에 추가하여, 회로 패널의 평면에 수직인, 낮은 전체 높이 또는 치수를 제공하는 칩 패키지를 생산하는 것도 역시 바람직하다. 이러한 박막 마이크로전자 패키지는 그 내부에 탑재된 패키지를 가지는 회로 패널이 이웃하는 구조에 매우 근접하게 배치하도록 하며, 따라서 그 회로 패널을 통합하는 제품의 전체 사이즈를 감소시킨다. 다양한 제안이 복수의 칩을 단일 패키지 또는 모듈 내에 제공하기 위하여 발전되어 왔다. 종래의 "멀티-칩 모듈"에서는, 칩들이 단일 패키지 기판 상에 나란히 탑재되는데, 이것은 이제 회로 패널에 탑재될 수 있다. 이러한 접근법은 칩들에 의하여 점유되는, 회로 패널의 집합 면적에서의 감소가 제한적이 되도록 할 뿐이다. 집합 면적은 모듈 내의 개개의 칩들의 전체 면 면적보다 여전히 더 크다.
복수의 칩을 "적층" 배치구성, 즉, 복수의 칩들이 서로의 상부에 배치되는 배치구성 내에 패키징하는 것도 역시 제안되어 왔다. 적층된 배치구성에서는, 여러 칩들이 칩의 전체 면적보다 더 적은, 회로 패널의 면적 내에 탑재될 수 있다. 몇몇 적층된 칩 배치구성은, 예를 들어, 앞서 언급된 미국 특허 번호 제 5,679,977 호; 제 5,148,265 호; 및 미국 특허 번호 제 5,347,159 호의 특정 실시예들에서 개시되는데, 이들의 전체 개시물은 원용에 의해 본 명세서에 포함된다. 역시 원용에 의해 본 명세서에 포함되는 미국 특허 번호 제 4,941,033 호는 칩들이 그 칩들과 연관된 "와이어링 필름(wiring film)" 상의 도체부에 의하여 서로의 상부에 적층되고 서로 상호접속되는 배치구성을 개시한다.
당업계에서의 이러한 노력에도 불구하고, 실질적으로 칩의 중앙 지역 내에 위치된 콘택을 가지는 칩에 대한 멀티-칩 패키지의 경우에 대해 더 나아간 진보가 이루어지는 것이 바람직할 것이다. 어떤 반도체 칩, 예컨대 몇몇 메모리 칩은 칩의 중앙 축에 실질적으로 나란하게 하나 또는 두 개의 행 내에 위치된 콘택을 가지고 공통적으로 제작된다.
본 개시물은 마이크로전자 어셈블리 및 이것의 제조 방법에 관련된다. 본 발명의 일 양태에 따르면, 마이크로전자 어셈블리는 반대로 대향하는 제 1 및 제 2 면 및 제 1 및 제 2 면 사이에서 연장하는 개구부를 가지는 기판, 기판의 제 1 면에 대향하는 전면을 가지는 제 1 마이크로전자 소자, 및 제 1 마이크로전자 소자에 대향하는 전면을 가지는 제 2 마이크로전자 소자를 포함할 수 있다. 기판은 그것의 제 2 면에서 노출되는 제 1 단자를 가질 수 있다. 제 1 마이크로전자 소자는 전면으로부터 떨어져 있는 후면 및 전면과 후면 사이에서 연장하는 에지를 또한 가질 수 있다. 제 1 마이크로전자 소자는 제 1 마이크로전자 소자의 에지에 인접하고 자신의 전면에서 노출되는 복수 개의 콘택을 가질 수 있다. 제 2 마이크로전자 소자는 제 1 및 제 2 대항 에지를 가질 수 있다. 제 2 마이크로전자 소자의 전면은 제 1 및 제 2 에지 사이에서 연장할 수 있다.
제 2 마이크로전자 소자는 제 1 및 제 2 에지로부터 떨어져 있는 그것의 전면의 중앙 지역 내에 배치된 복수 개의 콘택을 가질 수 있다. 제 2 마이크로전자 소자의 전면은 제 1 마이크로전자 소자의 에지를 넘어서 돌출할 수 있다. 마이크로전자 어셈블리는 제 1 마이크로전자 소자의 콘택을 제 1 단자에 전기적으로 접속시키는 제 1 리드 및 제 2 마이크로전자 소자의 콘택을 제 1 단자에 접속시키는 제 2 리드를 더 포함할 수 있다. 제 1 및 제 2 리드는 개구부와 정렬된 부분을 가질 수 있다. 마이크로전자 어셈블리는 기판의 제 2 면과 반대인 마이크로전자 어셈블리의 표면에서 노출되는 제 2 단자를 더 포함할 수 있다. 제 2 단자 중 적어도 몇몇은 마이크로전자 소자 중 적어도 하나에 상재할 수 있다.
일 실시예에서, 제 2 단자 중 적어도 몇몇은 기판의 제 1 표면에서 와이어 본드에 의하여 노출되는 도전성 소자와 전기적으로 접속될 수 있다. 특정 실시예에서, 마이크로전자 어셈블리는 제 1 및 제 2 마이크로전자 소자 및 와이어 본드의 적어도 일부를 적어도 부분적으로 커버하는 봉합재를 더 포함할 수 있다. 제 2 단자가 노출되는 마이크로전자 어셈블리의 표면은 봉합재의 표면일 수 있다. 일 예에서, 와이어 본드는 도전성 소자 및 도전성 소자로부터 떨어져 있는 미봉합 단부면(end surface)에 부착되는 베이스 및 베이스와 미봉합 단부면 사이에서 연장하는 에지 표면(edge surface)을 가질 수 있다. 미봉합 단부면은 봉합재에 의하여 커버되지 않을 수 있다. 제 2 단자는 미봉합 단부면과 전기적으로 접속될 수 있다. 예시적인 실시예에서, 와이어 본드 중 적어도 하나의 에지 표면의 적어도 일부는 미봉합될 수 있고, 제 2 단자의 적어도 하나는 와이어 본드 중 적어도 하나의 미봉합 에지 표면 및 미봉합 단부면과 전기적으로 접속될 수 있다.
특정 실시예에서, 와이어 본드는 도전성 소자에 부착된 와이어 본드의 베이스와 도전성 소자로부터 떨어져 있는 와이어 본드의 단부 사이에 미봉합 에지 표면을 가질 수 있다. 제 2 단자는 미봉합 에지 표면과 전기적으로 접속될 수 있다. 일 실시예에서, 마이크로전자 소자 중 적어도 하나는 휘발성 랜덤 액세스 메모리(RAM)를 포함할 수 있고, 마이크로전자 소자 중 적어도 하나는 비휘발성 플래시 메모리를 포함할 수 있다. 예시적인 실시예에서, 마이크로전자 어셈블리는 제 1 마이크로전자 소자의 콘택을 제 2 마이크로전자 소자의 콘택과 전기적으로 상호접속시키는 제 3 리드를 더 포함할 수 있다. 제 1, 제 2, 및 제 3 리드는 개구부와 정렬된 부분을 가질 수 있다. 일 예에서, 제 1 또는 제 2 리드 중 적어도 하나는 제 1 또는 제 2 마이크로전자 소자 중 적어도 하나의 콘택으로부터 연장하는 와이어 본드를 포함할 수 있다.
하나의 특정한 예에서, 개구부와 정렬된, 제 1 리드 및 제 2 리드 중 적어도 하나의 부분은, 기판을 따라서 단자로 연장하는 제 2 부분을 가지는 모놀리식 도전성 소자의 부분일 수 있다. 예시적인 실시예에서, 마이크로전자 어셈블리는 제 2 마이크로전자 소자의 전면 및 기판의 제 1 면 사이에서 연장하는 스페이싱 소자를 더 포함할 수 있다. 일 예에서, 제 1 마이크로전자 소자는 로직 기능을 주로 수행하도록 구성되는 칩을 포함할 수 있다. 특정 실시예에서, 제 2 마이크로전자 소자는 임의의 다른 기능보다 메모리 스토리지 어레이 기능을 제공하도록 구성되는 더 많은 개수의 능동 디바이스를 가질 수 있다. 일 실시예에서, 제 1 마이크로전자 소자는 임의의 다른 기능보다 메모리 스토리지 어레이 기능을 제공하도록 구성되는 더 많은 개수의 능동 디바이스를 가질 수 있다. 예시적인 실시예에서, 마이크로전자 어셈블리는 제 1 마이크로전자 소자의 콘택을 단자에 전기적으로 상호접속시키는 제 3 리드를 더 포함할 수 있다. 제 1 리드 및 제 3 리드는 개구부의 반대면 상의 단자에 접속될 수 있다. 제 1, 제 2, 및 제 3 리드는 개구부와 정렬된 부분을 가질 수 있다.
일 예에서, 마이크로전자 어셈블리는 기판과 제 2 마이크로전자 소자의 전면 사이에 배치된 제 3 마이크로전자 소자, 제 3 마이크로전자 소자의 콘택을 단자에 전기적으로 접속시키는 제 3 리드, 및 제 1 및 제 3 마이크로전자 소자의 콘택들을 전기적으로 상호접속시키는 제 4 리드를 더 포함할 수 있다. 제 3 마이크로전자 소자는 제 1 및 제 2 대항 에지, 제 1 및 제 2 에지 사이에서 연장하는 전면, 및 그것의 제 1 에지에 인접한, 그것의 전면 상에 배치된 복수 개의 콘택을 가질 수 있다. 제 3 마이크로전자 소자의 전면은 기판의 제 1 면에 대향할 수 있다. 제 1 및 제 3 마이크로전자 소자의 콘택은 개구부의 반대면 상에 위치될 수 있다. 제 1, 제 2, 제 3, 및 제 4 리드는 개구부와 정렬된 부분을 가질 수 있다. 예시적인 실시예에서, 마이크로전자 어셈블리는 제 1 및 제 2 마이크로전자 소자의 콘택들을 전기적으로 상호접속시키는 제 5 리드를 더 포함할 수 있다. 특정 실시예에서, 마이크로전자 어셈블리는 제 2 및 제 3 마이크로전자 소자의 콘택들을 전기적으로 상호접속시키는 제 6 리드를 더 포함할 수 있다.
일 실시예에서, 마이크로전자 컴포넌트는 위에서 설명된 바와 같은 제 1 및 제 2 마이크로전자 어셈블리를 포함할 수 있다. 제 1 마이크로전자 어셈블리는 제 2 마이크로전자 어셈블리에 적어도 부분적으로 상재할 수 있다. 제 1 마이크로전자 어셈블리의 제 1 단자는 제 2 마이크로전자 어셈블리의 제 2 단자와 조인될 수 있다. 예시적인 실시예에서, 제 1 마이크로전자 소자의 적어도 하나는 주로 로직 기능을 수행하도록 구성될 수 있다. 제 2 마이크로전자 소자 중 적어도 하나는 임의의 다른 기능보다 메모리 스토리지 어레이 기능을 제공하도록 구성되는 더 많은 개수의 능동 디바이스를 가질 수 있다. 특정 실시예에서, 제 1 마이크로전자 어셈블리의 제 1 단자 중 적어도 몇몇은 및 제 2 마이크로전자 어셈블리의 제 2 단자 중 적어도 몇몇은 영역 어레이(area array) 내에 정렬될 수 있다. 제 1 및 제 2 마이크로전자 어셈블리는 본드 금속의 전기적으로 도전성인 매쓰인 조이닝 유닛에 의하여 조인될 수 있다.
예시적인 실시예에서, 마이크로전자 어셈블리는 마이크로전자 컴포넌트의 주변에 인접하게 배치된 조이닝 유닛을 통하여 서로 전기적으로 접속될 수 있다. 일 예에서, 조이닝 유닛은 마이크로전자 컴포넌트의 과소 중앙 지역 외부에 위치될 수 있다. 하나의 특정한 예에서, 시스템은 위에서 설명된 바와 같은 마이크로전자 어셈블리 및 마이크로전자 어셈블리에 전기적으로 접속된 하나 이상의 다른 전자 컴포넌트를 포함할 수 있다. 특정 실시예에서, 단자 중 적어도 몇몇은 회로 패널에 전기적으로 접속될 수 있다. 일 예에서, 시스템은 하우징을 더 포함할 수 있고, 마이크로전자 어셈블리 및 다른 전자 컴포넌트는 하우징에 마운팅된다.
본 발명의 다른 양태에 따르면, 마이크로전자 어셈블리는 반대로 대향하는 제 1 및 제 2 면 및 제 1 및 제 2 면 사이에서 연장하는 개구부를 가지는 기판, 기판의 제 1 면에 대향하는 전면을 가지는 제 1 마이크로전자 소자, 및 제 1 마이크로전자 소자에 대향하는 전면을 가지는 제 2 마이크로전자 소자를 포함할 수 있다. 기판은 단자를 가질 수 있다. 제 1 마이크로전자 소자는 전면으로부터 떨어져 있는 후면 및 전면과 후면 사이에서 연장하는 에지를 또한 포함할 수 있다. 제 1 마이크로전자 소자는 제 1 마이크로전자 소자의 에지에 인접하고 자신의 전면에서 노출되는 복수 개의 콘택을 가질 수 있다. 제 2 마이크로전자 소자는 제 1 및 제 2 대항 에지를 가질 수 있다. 제 2 마이크로전자 소자의 전면은 제 1 및 제 2 에지 사이에서 연장할 수 있다.
제 2 마이크로전자 소자는 제 1 및 제 2 에지로부터 떨어져 있는 그것의 전면의 중앙 지역 내에 배치된 복수 개의 콘택을 가질 수 있다. 제 2 마이크로전자 소자의 전면은 제 1 마이크로전자 소자의 에지를 넘어서 돌출할 수 있다. 마이크로전자 어셈블리는 제 1 마이크로전자 소자의 콘택을 단자에 전기적으로 접속시키는 제 1 리드, 제 2 마이크로전자 소자의 콘택을 단자에 전기적으로 접속시키는 제 2 리드, 및 제 1 마이크로전자 소자의 콘택을 제 2 마이크로전자 소자의 콘택과 전기적으로 상호접속시키는 제 3 리드를 더 포함할 수 있다. 제 1, 제 2, 및 제 3 리드는 개구부와 정렬된 부분을 가질 수 있다.
예시적인 실시예에서, 제 1 또는 제 2 리드 중 적어도 하나는 제 1 또는 제 2 마이크로전자 소자 중 적어도 하나의 콘택으로부터 연장하는 와이어 본드를 포함할 수 있다. 일 실시예에서, 개구부와 정렬된, 제 1 리드 및 제 2 리드 중 적어도 하나의 부분은, 기판을 따라서 단자로 연장하는 제 2 부분을 가지는 모놀리식 도전성 소자의 부분일 수 있다. 특정한 실시예에서, 모듈은 또한 제 2 마이크로전자 소자의 전면 및 기판의 제 1 면 사이에서 연장하는 스페이서를 포함할 수 있다. 특정 실시예에서, 제 1 마이크로전자 소자는 로직 기능을 주로 수행하도록 구성되는 칩을 포함할 수 있다. 예시적인 실시예에서, 제 2 마이크로전자 소자는 임의의 다른 기능보다 메모리 스토리지 어레이 기능을 제공하도록 구성되는 더 많은 개수의 능동 디바이스를 가질 수 있다. 일 실시예에서, 제 1 마이크로전자 소자는 임의의 다른 기능보다 메모리 스토리지 어레이 기능을 제공하도록 구성되는 더 많은 개수의 능동 디바이스를 가질 수 있다.
본 발명의 다른 양태는 발명의 앞선 양태에 따르는 마이크로전자 어셈블리를 그것에 전기적으로 접속된 다른 전자 컴포넌트와 공동으로 통합하는 시스템을 제공할 수 있다. 예를 들어, 단자는 회로 패널에 전기적으로 접속될 수 있다. 다른 예에서, 시스템은 단일 하우징 내에 배치되고 및/또는 이에 탑재될 수 있는데, 이것은 휴대용 하우징일 수 있다. 본 발명의 이러한 양태에서의 바람직한 실시예에 따르는 시스템은 비견되는 종래의 시스템보다 더 콤팩트할 수 있다.
일 실시예에서, 마이크로전자 컴포넌트는 위에서 설명된 바와 같은 제 1 및 제 2 마이크로전자 어셈블리를 포함할 수 있다. 제 1 마이크로전자 어셈블리는 제 2 마이크로전자 어셈블리에 전기적으로 접속될 수 있고 이것에 적어도 부분적으로 상재할 수 있다. 예시적인 실시예에서, 마이크로전자 어셈블리는 마이크로전자 컴포넌트의 주변에 인접하게 배치된 조이닝 유닛을 통하여 서로 전기적으로 접속될 수 있다. 특정 실시예에서, 조이닝 유닛은 마이크로전자 컴포넌트의 과소 중앙 지역 외부에 위치될 수 있다. 일 실시예에서, 마이크로전자 소자 중 적어도 몇몇은 휘발성 랜덤 액세스 메모리(RAM)를 포함할 수 있고, 마이크로전자 소자 중 몇몇은 비휘발성 플래시 메모리를 포함할 수 있다. 특정 실시예에서, 제 1 마이크로전자 소자 중 적어도 하나는 주로 로직 기능을 수행하도록 구성될 수 있고, 제 2 마이크로전자 소자 중 적어도 하나는 임의의 다른 기능보다 메모리 스토리지 어레이 기능을 제공하도록 구성되는 더 많은 개수의 능동 디바이스를 가질 수 있다.
본 발명의 다른 양태에 따르면, 마이크로전자 어셈블리는 반대로 대향하는 제 1 및 제 2 면 및 제 1 및 제 2 면 사이에서 연장하는 개구부를 가지는 기판, 기판의 제 1 면에 대향하는 전면을 가지는 제 1 마이크로전자 소자, 및 제 1 마이크로전자 소자에 대향하는 전면을 가지는 제 2 마이크로전자 소자를 포함할 수 있다. 기판은 단자를 가질 수 있다. 제 1 마이크로전자 소자는 전면으로부터 떨어져 있는 후면 및 전면과 후면 사이에서 연장하는 에지를 또한 포함할 수 있다. 제 1 마이크로전자 소자는 제 1 마이크로전자 소자의 에지에 인접하고 자신의 전면에서 노출되는 복수 개의 콘택을 가질 수 있다. 제 2 마이크로전자 소자는 제 1 및 제 2 대항 에지를 가질 수 있다. 제 2 마이크로전자 소자의 전면은 제 1 및 제 2 에지 사이에서 연장할 수 있다.
제 2 마이크로전자 소자는 제 1 및 제 2 에지로부터 떨어져 있는 그것의 전면의 중앙 지역 내에 배치된 복수 개의 콘택을 가질 수 있다. 제 2 마이크로전자 소자의 전면은 제 1 마이크로전자 소자의 에지를 넘어서 돌출할 수 있다. 마이크로전자 어셈블리는 제 1 마이크로전자 소자의 콘택을 단자에 전기적으로 접속시키는 제 1 리드, 제 2 마이크로전자 소자의 콘택을 단자에 전기적으로 접속시키는 제 2 리드, 및 제 1 마이크로전자 소자의 콘택을 단자에 전기적으로 접속시키는 제 3 리드를 더 포함할 수 있다. 제 1 리드 및 제 3 리드는 개구부의 반대면 상의 단자에 접속될 수 있다. 제 1, 제 2, 및 제 3 리드는 개구부와 정렬된 부분을 가질 수 있다.
특정 실시예에서, 제 1 마이크로전자 소자는 로직 기능을 주로 수행하도록 구성되는 칩을 포함할 수 있다. 예시적인 실시예에서, 제 2 마이크로전자 소자는 임의의 다른 기능보다 메모리 스토리지 어레이 기능을 제공하도록 구성되는 더 많은 개수의 능동 디바이스를 가질 수 있다. 일 실시예에서, 제 1 마이크로전자 소자는 임의의 다른 기능보다 메모리 스토리지 어레이 기능을 제공하도록 구성되는 더 많은 개수의 능동 디바이스를 가질 수 있다.
본 발명의 또 다른 양태에 따르면, 마이크로전자 어셈블리는 반대로 대향하는 제 1 및 제 2 면 및 제 1 및 제 2 면 사이에서 연장하는 개구부를 가지는 기판, 기판의 제 1 면에 대향하는 전면을 가지는 제 1 마이크로전자 소자, 제 1 마이크로전자 소자에 대향하는 전면을 가지는 제 2 마이크로전자 소자, 및 제 1 마이크로전자 소자의 제 1 면과 제 2 마이크로전자 소자의 전면 사이에 배치된 제 2 마이크로전자 소자를 포함할 수 있다. 기판은 단자를 가질 수 있다.
제 1 마이크로전자 소자는 전면으로부터 떨어져 있는 후면 및 전면과 후면 사이에서 연장하는 에지를 또한 포함할 수 있다. 제 1 마이크로전자 소자는 제 1 마이크로전자 소자의 에지에 인접하고 자신의 전면에서 노출되는 복수 개의 콘택을 가질 수 있다. 제 2 마이크로전자 소자는 제 1 및 제 2 대항 에지를 가질 수 있다. 제 2 마이크로전자 소자의 전면은 제 1 및 제 2 에지 사이에서 연장할 수 있다. 제 2 마이크로전자 소자는 제 1 및 제 2 에지로부터 떨어져 있는 그것의 전면의 중앙 지역 내에 배치된 복수 개의 콘택을 가질 수 있다. 제 2 마이크로전자 소자의 전면은 제 1 마이크로전자 소자의 에지를 넘어서 돌출할 수 있다. 제 3 마이크로전자 소자는 제 1 및 제 2 대항 에지, 제 1 및 제 2 에지 사이에서 연장하는 전면, 및 그것의 제 1 에지에 인접한, 그것의 전면 상에 배치된 복수 개의 콘택을 가질 수 있다. 제 3 마이크로전자 소자의 전면은 기판의 제 1 면에 대향할 수 있다.
마이크로전자 어셈블리는 제 1 마이크로전자 소자의 콘택을 단자에 전기적으로 접속시키는 제 1 리드, 제 2 마이크로전자 소자의 콘택을 단자에 전기적으로 접속시키는 제 2 리드, 제 3 마이크로전자 소자의 콘택을 단자에 전기적으로 접속시키는 제 3 리드, 및 제 1 및 제 3 마이크로전자 소자의 콘택들을 전기적으로 상호접속시키는 제 4 리드를 더 포함할 수 있다. 제 1 및 제 3 마이크로전자 소자의 콘택은 개구부의 반대면 상에 위치될 수 있다. 제 1, 제 2, 제 3, 및 제 4 리드는 개구부와 정렬된 부분을 가질 수 있다.
일 실시예에서, 마이크로전자 어셈블리는 제 1 및 제 2 마이크로전자 소자의 콘택들을 전기적으로 상호접속시키는 제 5 리드를 더 포함할 수 있다. 특정 실시예에서, 마이크로전자 어셈블리는 제 2 및 제 3 마이크로전자 소자의 콘택들을 전기적으로 상호접속시키는 제 6 리드를 더 포함할 수 있다. 특정 실시예에서, 제 1 마이크로전자 소자는 로직 기능을 주로 수행하도록 구성되는 칩을 포함할 수 있다. 예시적인 실시예에서, 제 2 마이크로전자 소자는 임의의 다른 기능보다 메모리 스토리지 어레이 기능을 제공하도록 구성되는 더 많은 개수의 능동 디바이스를 가질 수 있다. 일 실시예에서, 제 1 마이크로전자 소자는 임의의 다른 기능보다 메모리 스토리지 어레이 기능을 제공하도록 구성되는 더 많은 개수의 능동 디바이스를 가질 수 있다.
본 발명의 다양한 실시예가 이제 첨부된 도면을 참조하여 설명될 것이다. 이러한 도면이 본 발명의 몇몇 실시예만을 묘사하는 것이며 그러므로 그 범위를 한정하는 것으로 간주되어서는 안 된다는 것이 이해된다.
도 1a 는 본 발명의 일 실시예에 따른 적층된 마이크로전자 어셈블리의 도식적인 정면 단면도이다;
도 1b 는 본 발명의 일 실시예에 따른 적층된 마이크로전자 어셈블리의 도식적인 정면 단면도이다;
도 1c 는 본 발명의 일 실시예에 따른 적층된 마이크로전자 어셈블리의 부분 단면도이다;
도 2 는 도 1a 에 도시되는 마이크로전자 어셈블리의 평면도이다;
도 3a 는 본 발명의 다른 실시예에 따른 적층된 마이크로전자 어셈블리의 도식적인 정면 단면도이다;
도 3b 는 도 3a 에서 묘사되는 실시예를 더 도시하는 부분 단면도이다;
도 4 는 본 발명의 다른 실시예에 따른 적층된 마이크로전자 어셈블리의 도식적인 정면 단면도이다;
도 5 는 도 4 에 도시되는 적층된 마이크로전자 어셈블리의 일부를 도시하는 단면도이다;
도 6 은 본 발명의 일 실시예에 따른 적층된 마이크로전자 어셈블리의 도식적인 정면 단면도이다;
도 7 은 본 발명의 다른 실시예에 따른 적층된 마이크로전자 어셈블리의 도식적인 정면 단면도이다;
도 8 은 본 발명의 다른 실시예에 따른 적층된 마이크로전자 어셈블리의 도식적인 정면 단면도이다;
도 9a 는 본 발명의 다른 실시예에 따른 적층된 마이크로전자 어셈블리의 도식적인 정면 단면도이다;
도 9b 는 도 9a 에 도시되는 마이크로전자 어셈블리의 평면도이다;
도 10 은 본 발명의 또 다른 실시예에 따른 적층된 마이크로전자 어셈블리의 도식적인 정면 단면도이다;
도 11 은 본 발명의 일 실시예에 따르는 시스템의 개략적인 묘사이다.
도 1a 및 도 2 를 참조하면, 본 발명의 일 실시예에 따르는 적층된 마이크로전자 어셈블리(10)는 페이스 다운 포지션에서 기판(30)에 대향하는 제 1 마이크로전자 소자(12) 및 페이스 다운 포지션에서 제 1 마이크로전자 소자(12)의 적어도 일부에 상재하는 제 2 마이크로전자 소자(14)를 포함한다. 몇 가지 실시예들에서, 제 1 및 제 2 마이크로전자 소자(12 및 14)는 반도체 칩, 또는 반도체 칩을 포함하는 소자일 수 있는데, 이것은 그것의 전면(16)에서 콘택을 가진다. 반도체 칩은 반도체 물질, 예컨대 실리콘 또는 갈륨 비소와 같은 것의 박막 슬래브일 수도 있고, 개개의, 사전패키지된 유닛으로서 제공될 수도 있다. 반도체 칩은 반도체 물질, 예컨대 실리콘 또는 갈륨 비소와 같은 것의 박막 슬래브일 수도 있고, 이것은 개개의, 사전패키지된 유닛으로서 제공될 수도 있다. 반도체 칩은 능동 회로 소자, 예를 들어, 무엇보다 트랜지스터, 다이오드를 구현하거나, 또는 무엇보다 저항, 커패시터 또는 인덕터와 같은 수동 회로 소자 또는 능동 및 수동 회로 소자의 조합을 구현할 수도 있다. "능동" 반도체 칩에서, 각각의 마이크로전자 소자 내의 능동 회로 소자는 통상적으로 하나 이상의 "집적 회로" 내에서 서로 전기적으로 접속된다. 제 1 및 제 2 마이크로전자 소자는 모두 아래에서 자세하게 논의되는 바와 같이 기판(30)에 전기적으로 접속된다. 차례대로, 기판(30)은 인쇄 회로 보드와 같은 회로 패널에 그것의 표면에서의 단자(36)를 통하여 전기적으로 접속될 수 있다. 특정 실시예에서, 마이크로전자 어셈블리(10)는, 무엇보다 인쇄 회로 보드와 같은 회로 패널의 페이스 상의 대응하는 콘택과의 전기적 접속을 위하여 구성된 단자를 가지는 마이크로전자 "패키지"일 수 있다.
특정한 실시예에서, 기판은 다양한 구성 타입의 유전체 소자, 예컨대 고분자 물질 또는 세라믹 또는 유리와 같은 무기질 물질로 이루어진 유전체 소자일 수 있는데, 기판은 그 위에 단자와 같은 도전성 소자 및 예를 들어, 트레이스, 기판 콘택과 같은 도전성 소자, 또는 단자와 전기적 접속된 다른 도전성 소자를 가진다. 다른 예에서, 기판은 본질적으로 실리콘과 같은 반도체 물질로 이루어질 수 있으며, 또는 대안적으로는 반도체 물질의 층 및 그것의 하나 이상의 유전체 층을 포함한다. 이러한 기판은 1도 당 백반 당 일곱(7) 개("ppm/°C") 보다 더 적은 열팽창 계수를 가질 수도 있다. 또 다른 실시예에서, 기판은 리드 핑거를 가지는 리드 프레임일 수 있는데, 여기에서 단자는 리드 핑거의 부분, 예컨대 리드 핑거의 단부 부분일 수 있다. 또 다른 실시예에서, 기판은 리드를 가지는 리드 프레임일 수 있는데, 여기에서 단자는 리드의 부분, 예컨대 리드의 단부 부분일 수 있다.
제 1 마이크로전자 소자(12)는 주로 로직 기능을 수행하도록 구성된 반도체 칩, 예컨대 무엇보다 마이크로프로세서, 주문형 집적회로 ("ASIC"), 필드 프로그램가능 게이트 어레이 ("FPGA") 또는 다른 로직 칩을 포함할 수도 있다. 특정 실시예에서, 마이크로전자 소자(12)는 주로 로직 기능을 제공하지만, 메모리 스토리지 어레이를 더 포함할 수도 있는 제어기, 또는 시스템 온 칩 ("SOC")일 수 있다. 다른 예들에서, 제 1 마이크로전자 소자(12)는 플래시(NOR 또는 NAND) 메모리 칩, 동적 랜덤 액세스 메모리 ("DRAM") 칩 또는 정적 랜덤 액세스 메모리 ("SRAM") 칩과 같은 메모리 칩을 포함하거나 이것일 수 있으며, 또는 몇몇 다른 기능을 주로 수행하도록 구성될 수 있다. 이러한 메모리 칩은 메모리 스토리지 어레이를 포함하며 통상적으로 칩의 임의의 다른 기능보다, 더 많은 개수의 능동 회로 소자, 예를 들어, 메모리 스토리지 어레이 기능을 제공하도록 구성되는 트랜지스터와 같은 능동 디바이스를 가진다. 제 1 마이크로전자 소자(12)는 전면(16), 이로부터 원격인 후면(18), 및 전면과 후면 사이에서 연장하는 제 1 및 제 2 에지(27, 29)를 가진다. 전기적 콘택(20)은 제 2 에지(29)에 인접한, 제 1 마이크로전자 소자(12)의 전면(16)에서 노출된다. 본 개시물에서 사용될 때, 전기적으로 도전성인 소자가 어떤 구조의 표면에 "노출된다"라는 진술은, 그 전기적으로 도전성인 소자가 그 구조의 외부로부터 그 표면을 향하여 그 표면에 수직인 방향으로 이동하는 이론적인 지점과 콘택되기 위하여 가용이다라는 것을 표시한다. 따라서, 어느 구조의 표면에 노출된 콘택, 단자 또는 다른 도전성 소자는 이러한 표면으로부터 돌출될 수도 있고; 이러한 표면과 같은 높이일 수도 있으며; 또는 이러한 표면에 상대적으로 리세싱되고 그 구조 내의 홀 또는 오목부를 통하여 노출될 수도 있다. 전기적 콘택(20)은 본드 패드 또는 범프, 포스트, 등과 같은 다른 도전성 구조일 수도 있다. 본드 패드는 하나 이상의 금속, 예컨대 구리, 니켈, 금 또는 알루미늄을 포함할 수도 있고, 약 0.5 μm 두께일 수도 있다. 본드 패드의 사이즈는 디바이스 타입과 함께 변동할 수 있는데, 하지만 통상적으로 측면에서 수십 내지 수백 마이크론의 치수를 가질 것이다.
제 2 마이크로전자 소자(14)는 전면(22), 이로부터 원격인 후면(24), 및 전면 및 후면과 전면(22)에서 노출되는 콘택(26) 사이에서 연장하는 제 1 및 제 2 에지(35, 37)를 가진다. 도 1a 에서 볼 수 있는 바와 같이, 제 1 및 제 2 마이크로전자 소자(12 및 14)는 서로에 상대적으로 적층됨으로써, 제 2 마이크로전자 소자(14)의 적어도 일부가 제 1 마이크로전자 소자(12)의 적어도 일부에 상재하도록 한다. 도 1a 에 도시된 것과 같은 특정 실시예에서, 제 2 마이크로전자 소자(14)의 전면(22)은 제 1 및 제 2 단부 지역(21 및 23) 및 제 1 및 제 2 단부 지역들(21 및 23) 사이에서 연장하는 중앙 지역(19)을 포함한다. 제 1 단부 지역(21)은 중앙 지역(19)과 제 1 에지(35) 사이에서 연장하며, 제 2 단부 지역(23)은 중앙 지역(19)과 제 2 에지(37) 사이에서 연장한다. 중앙 지역은 제 2 마이크로전자 소자(14)의 제 1 및 제 2 에지(35, 37) 사이의 거리의 3분의 1만큼 연장할 수도 있으며, 제 1 및 제 2 단부 지역은 각각 에지들(35, 37) 사이의 거리의 3분의 1만큼 연장할 수도 있다. 전기적 콘택(26)은 제 2 마이크로전자 소자(14)의 전면(22)에서 노출된다. 예를 들어, 콘택(26)은 제 1 면(22)의 중앙에 인접한 하나 또는 두 개의 평행 행들 내에 정렬될 수도 있다. 제 2 마이크로전자 소자(14)는 DRAM 칩을 포함하거나 이것일 수도 있다. 이러한 DRAM 칩은 메모리 스토리지 어레이를 포함하며 통상적으로 임의의 다른 기능보다, 더 많은 개수의 능동 회로 소자, 예를 들어, 메모리 스토리지 어레이 기능을 제공하도록 구성되는 트랜지스터와 같은 능동 디바이스를 가진다. 제 2 마이크로전자 소자(14)의 중앙 지역(19)의 적어도 일부는 제 1 마이크로전자 소자(12)의 제 2 에지(29) 너머로 연장함으로써, 제 2 마이크로전자 소자(14)의 콘택(26)이 제 1 마이크로전자 소자(12)의 제 2 에지(29) 너머로 노출되도록 한다. 위에서 논의된 바와 같이, 일 실시예에서, 기판(30)은 반대로 대향하는 제 1 및 제 2 면(34 및 32)을 가지는 유전체 층을 포함할 수도 있다. 하나 이상의 전기적으로 도전성인 소자 또는 단자(36)는 기판(30)의 제 2 면(32)에서 노출될 수 있다. 특정 실시예에서, 단자(36) 중 몇몇 또는 전부는 제 1 및/또는 제 2 마이크로전자 소자(12 및 14)에 대하여 가동일 수도 있다.
기판(30)은 그것의 제 1 및 제 2 면 사이에서, 예컨대 유전체 소자(30)의 반대로 대항하는 제 1 및 제 2 면 사이에서 연장하는 하나 이상의 개구부를 더 포함한다. 도 1a 에서 묘사되는 일 실시예에서, 기판(30)은 개구부(39)를 포함하고, 적어도 몇몇 콘택(26)은 기판(30)의 개구부(39)와 정렬된다. 복수 개의 리드는 제 2 마이크로전자 소자의 콘택(26)을 마이크로전자 어셈블리의 단자(36)와 전기적으로 접속시킨다. 리드는 개구부(39)와 정렬된 부분을 가진다. 예를 들어, 리드는 기판 콘택에 본딩되는 와이어 본드(50)를 포함할 수 있는데, 이것은 이제 반도체 소자 또는 유전체 소자(30)와 나란하게 연장하는 금속 트레이스와 같은 리드의 다른 부분을 통하여 단자(36)에 접속하고, 또는 만일 기판이 리드 프레임을 포함한다면, 리드는 그것의 리드 핑거의 부분을 포함할 수도 있다.
유전체 소자(30)의 제 1 면(34)은 제 1 마이크로전자 소자(12)의 전면(16)과 나란히 놓일 수도 있다. 도 1 에서 볼 수 있는 바와 같이, 기판(30)은 제 1 마이크로전자 소자(12)의 제 1 에지(27) 또는 제 2 마이크로전자 소자(14)의 제 2 에지(35) 너머로 연장할 수도 있다. 일 예에서, 유전체 물질을 포함하는 기판은 임의의 적합한 유전체 물질로 부분적으로 또는 전체적으로 제작된 "유전체 소자"(30)라고 지칭될 수도 있다. 기판(30)은 임의의 적합한 유전체 물질로 부분적으로 또는 전체적으로 제작될 수 있다. 예를 들어, 기판(30)은 가요성 물질의 층, 예컨대 폴리이미드, BT 수지 또는 테이프 자동화된 본딩 ("TAB(tape automated bonding)") 테이프를 제작하기 위하여 공통적으로 사용되는 다른 유전체 물질의 층을 포함할 수도 있다. 또는, 기판(30)은 상대적으로 단단한, 섬유-강화 에폭시의 후막과 같은 보드-유사 물질, 예컨대 Fr-4 또는 Fr-5 보드를 포함할 수도 있다. 채용된 물질과 무관하게, 기판(30)은 단일 층 또는 다중 층을 포함으로 구성될 수도 있다.
도 1a 로 복귀하면, 스페이싱 또는 지지 소자(31)는 제 2 마이크로전자 소자(14)의 제 1 단부 지역(21)과 유전체 소자(30)의 일부 사이에 포지셔닝될 수도 있다. 스페이싱 소자(31)는 제 2 마이크로전자 소자를 기판(30) 위에 지지하는 것을 도울 수도 있다. 이러한 스페이싱 소자(31)는, 예를 들어 실리콘 이산화물과 같은 유전체 물질, 실리콘과 같은 반도체 물질, 또는 접착제 또는 다른 고분자 물질의 하나 이상의 층으로부터 제작될 수 있다. 특정 실시예에서, 스페이싱 소자는 금속을 포함하거나 이것으로 제작될 수 있다. 만일 스페이싱 소자(12)가 접착제를 포함한다면, 이 접착제는 제 2 마이크로전자 소자(14)를 기판(30)에 접속할 수 있다. 일 실시예에서, 스페이싱 소자(31)는 제 1 마이크로전자 소자(12)의 전면과 후면(16, 18) 사이에서의 그것의 두께와 실질적으로 동일한 두께를 기판의 제 1 면(34)에 실질적으로 수직인 수직 방향에서 가질 수 있다. 만일 스페이싱 소자(31)가 접착제를 포함한다면, 이 접착제는 제 2 마이크로전자 소자(14)를 유전체 소자(30)로 접속할 수 있다.
도 1a 및 도 2 에서 볼 수 있는 바와 같이, 기판(30)은 전기적으로 도전성인 소자 또는 기판 콘택(40) 및 제 2 면(32) 상에 노출된 전기적으로 도전성인 트레이스(25)를 더 포함할 수도 있다. 전기적으로 도전성인 트레이스(25)는 기판 콘택(40)을 단자(36)에 전기적으로 커플링한다. 트레이스(25) 및 기판 콘택(40)은 공통 양도된 미국 출원 공개 번호 제 2005/0181544 호에 예시된 방법을 사용하여 생성될 수도 있는데, 이것의 전체 개시물은 원용에 의해 본 명세서에 포함된다.
도 1a 로 복귀하면, 스페이싱 또는 지지 소자(31), 예컨대 접착층은 제 2 마이크로전자 소자(14)의 제 1 단부 지역(21)과 기판(30)의 일부 사이에 포지셔닝될 수도 있다. 만일 스페이싱 소자(31)가 접착제를 포함한다면, 이 접착제는 제 2 마이크로전자 소자(14)를 기판(30)으로 접속할 수 있다. 도 1a 에 도시된 바와 같이, 제 2 마이크로전자 소자(14)의 제 2 단부 지역(23)은 접착제와 같은 본드 물질(60)을 가지고 제 1 마이크로전자 소자(12)의 제 2 단부 지역(17)에 본딩될 수 있는데, 이것은 열적으로 도전성일 수도 있다. 이와 유사하게, 본드 물질(61), 예를 들어, 선택적으로 열적으로 도전성인 접착제는 제 2 마이크로전자 소자의 제 1 단부 지역을 스페이싱 소자(31)와 본딩할 수도 있다. 본드 물질(71)은 제 1 마이크로전자 소자(30)의 전면(16)의 대부분과 기판(30)의 제 1 면(34)의 부분 사이에 배치될 수 있다. 특정한 실시예에서, 본드 물질(60, 61, 및/또는 71)은 부분적으로 또는 전체적으로 다이-부착 접착제로 제작될 수도 있으며, 하나의 특정한 예에서는 실리콘 탄성중합체와 같은 저 탄성률 물질로 구성될 수도 있다. 그러나, 특정한 예에서는 두 개의 마이크로전자 소자(12 및 14)가 동일한 물질로 형성된 종래의 반도체 칩이라면 본드 물질(60, 61, 및/또는 71)은 전체적으로 또는 부분적으로 높은 탄성률 접착제 또는 솔더로 제작될 수 있는데, 이것은 마이크로전자 소자가 온도 변화에 응답하여 일제히 팽창하고 수축하는 경향이 있을 것이기 때문이다. 채용된 물질과 무관하게, 스페이싱 소자(31)는 단일 층 또는 다중 층을 포함할 수도 있다. 도 4 내지 도 8 에 관하여 아래에서 상세하게 논의되는 바와 같이, 스페이싱 소자(31)는 하나 이상의 마이크로전자 소자에 대하여 대체될 수도 있다.
도 1a 및 도 2 를 참조하면, 마이크로전자 어셈블리는 제 1 마이크로전자 소자의 콘택(20)을 적어도 몇몇 단자(36)와 전기적으로 접속시키는 리드(70)를 포함할 수도 있다. 리드(70)는 기판(30)의 개구부(39)와 정렬된 부분을 가진다. 일 실시예에서, 리드는 개구부(39)를 통하여 연장하고 마이크로전자 소자의 콘택(20, 40) 및 기판에 본딩되는 와이어 본드와 같은 본드 소자(70)를 포함할 수 있다. 트레이스 (미도시)는 기판을 따라 콘택(40)과 단자(36) 사이에서 연장할 수도 있다. 하나의 변형예에서, 본드 와이어(70)는 개구부(39)를 통하여 연장하며 기판 콘택(40)에 전기적으로 접속되는 와이어 본드(72)를 포함할 수도 있다. 각각의 와이어 본드(72)는 콘택(20)을 기판(30)의 대응하는 기판 콘택(40)에 전기적으로 커플링한다. 와이어 본드(70)는 2010 년 10 월 19 일에 출원되고 발명이 명칭이 "Enhanced Stacked Microelectronic Assemblies with Central Contacts and Improved Thermal Characteristics"인 미국 특허 출원 번호 제 12/907,522 호에서 설명된 바와 같은 다중 와이어 본드 구조를 포함할 수도 있는데, 이것의 전체 개시물은 원용에 의해 본 명세서에 포함된다. 위에서 논의된 바와 같이 그리고 도 2 에 도시된 바와 같이, 트레이스(25)는 기판 콘택(40)을 단자(36)에 전기적으로 접속시킨다. 따라서, 리드(50)는 와이어 본드(52), 적어도 몇몇 기판 콘택(40), 및 적어도 몇몇 트레이스(25)를 포함할 수도 있다. 이러한 소자 모두는 제 1 마이크로전자 소자(12)의 콘택(20)과 단자(36) 사이에 전기적 접속을 확립하는 것에 기여한다.
도 1b 에 도시된 바와 같이, 대안적으로는 또는 추가적으로, 리드 본드(76)와 같은 리드는 기판(30)의 제 1 면(34)을 따라서 도시된 바와 같이 또는 제 2 면을 따라서 그리고 개구부(39) 내로 연장하여 콘택(20)에 접속될 수도 있다. 리드 본드(76)는 비아(83) 또는 제 1 면(34)으로부터 기판(30)의 제 2 면(32)에서 하나 이상의 단자(36)로 연장하는 전기적으로 도전성인 소자의 임의의 다른 타입에 전기적으로 접속될 수도 있다. 그러므로, 리드(70)는 리드 본드(76) 및 비아(83)를 포함할 수도 있다. 도 1b 에 더욱 도시되는 바와 같이, 마이크로전자 어셈블리(10)는 제 2 마이크로전자 소자(14)의 콘택(26)을 기판의 제 2 면(32)의 기판 콘택(40)과 3전기적으로 상호접속시키는 리드 본드(85)를 포함할 수도 있다.
마이크로전자 어셈블리(10)는 제 2 마이크로전자 소자(12)의 (콘택(26)을 기판(30)의 제 2 면(32)에 있는 적어도 몇몇 단자(36)로 전기적으로 접속시키는 리드(50)를 더 포함한다. 리드(50)는 개구부(39)와 정렬된 부분을 가지며, 제 2 마이크로전자 소자의 콘택(26)을 기판(30)의 제 2 면(32)에서, 기판 콘택(40)에 전기적으로 접속시키는 다중 와이어 본드(52)를 포함할 수도 있다. 와이어 본드(52)는 개구부(39)를 통하여 연장할 수도 있다. 각각의 와이어 본드(52)는 콘택(26)을 기판(30)의 대응하는 기판 콘택(40)에 전기적으로 커플링한다. 리드(50)는 2010 년 10 월 19 일에 출원되고 발명이 명칭이 "Enhanced Stacked Microelectronic Assemblies with Central Contacts and Improved Thermal Characteristics"인 미국 특허 출원 번호 제 12/907,522 호에서 설명된 바와 같은 다중 와이어 본드 구조를 포함할 수도 있는데, 이것의 전체 개시물은 원용에 의해 본 명세서에 포함된다. 도 2 에서 도시된 바와 같이, 트레이스(25)는 기판 콘택(40)을 단자(36)에 전기적으로 접속시킨다. 따라서, 리드(50)는 와이어 본드(52), 적어도 몇몇 기판 콘택(40), 및 적어도 몇몇 트레이스(25)를 포함할 수도 있다. 이러한 소자 모두는 제 2 마이크로전자 소자(14)의 콘택(26)과 단자(36) 사이에 전기적 접속을 확립하는 것에 기여한다. 대안적으로는 또는 추가적으로, 리드(50)는 콘택(26)을 몇몇 전기적 기판 콘택과, 기판(30)의 제 1 면(34)에서 또는 기판의 제 2 면(32)에서 전기적으로 커플링하는 리드 본드를 포함할 수도 있다. 리드 본드는 반드시 기판(30)의 개구부(39)를 관통하여야 하는 것은 아니며 적어도 부분적으로 개구부와 정렬된다.
마이크로전자 어셈블리(10)는 적어도 제 1 마이크로전자 소자(12) 및 제 2 마이크로전자 소자(14)를 커버하는 오버몰드 또는 봉합재(11)를 더 포함할 수도 있다. 도 1a 에서 볼 수 있는 바와 같이, 오버몰드(11)는 제 1 마이크로전자 소자(12)의 제 1 에지(27) 및 제 2 마이크로전자 소자(14)의 제 1 에지(35) 너머로 연장하는 기판(30)의 부분을 또한 커버할 수도 있다. 결과적으로, 오버몰드(11)는 제 1 마이크로전자 소자(12)의 적어도 제 1 에지(27), 제 2 마이크로전자 소자(14)의 제 1 에지(35), 및 기판(30)의 제 1 면(34)에 콘택할 수도 있다. 오버몰드(11)는 에폭시 및 기타 등등을 포함하는 임의의 적합한 물질로부터 제작될 수도 있다.
마이크로전자 어셈블리(10)는, 2010 년 10 월 19 일에 출원되고 발명의 명칭이 "Enhanced Stacked Microelectronic Assemblies with Central Contacts and Improved Thermal Characteristics"인 미국 특허 출원 번호 제 12/907,522 호에서 설명되는 바와 같이, 제 1 또는 제 2 마이크로전자 소자(12 및 14) 중 하나 이상의 후면에 부착되는 열 확산기 또는 히트 싱크를 부가적으로 구비할 수도 있으며, 이것의 전체 개시물은 여기에서 원용에 의해 본 명세서에 포함된다. 몇 가지 실시예들에서, 마이크로전자 어셈블리(10)는 그것의 후면(18, 24) 중 하나 이상에서 그리고 가능하게는 에지 표면(27, 35, 37)에서 제 1 및/또는 제 2 마이크로전자 소자(12 및 14)에 열적으로 커플링된 열 확산기를 포함한다. 열 확산기는 도 1a 에 도시되는 오버몰드(11)에 의하여 점유된 영역들 중 몇몇 부분을 점유할 수 있다.
추가적으로, 마이크로전자 어셈블리(10)는 유전체 소자(30)의 제 2 면(32) 상의 단자(36)에 부착된 조이닝 유닛(81)을 더 포함할 수도 있다. 조이닝 유닛(81)은 솔더 볼 또는 본드 및 금속, 예를 들어, 주석, 인듐, 또는 이들의 조합의 다른 매쓰일 수도 있으며, 마이크로전자 어셈블리(10)를 회로 패널, 예컨대 인쇄 회로 보드로 조인시키거나 전기적으로 커플링하도록 적응된다.
도 1c 에서 도시된 바와 같이, 마이크로전자 어셈블리(10)의 리드(50)는 제 1 마이크로전자 소자(12)의 적어도 몇몇의 콘택(20)을 개구부(39)의 반대면 상에 위치된 적어도 몇몇 기판 콘택(40)과 전기적으로 접속시키는 와이어 본드(53)를 추가적으로 또는 대안적으로 포함할 수도 있다. 따라서, 와이어 본드(53)는 기판(30)의 개구부에 걸쳐서 확장할 수도 있다. 추가적으로, 리드(70)는 제 1 마이크로전자 소자(12)의 콘택(20) 중 적어도 몇몇을 제 2 마이크로전자 소자(14)의 콘택(26) 중 적어도 몇몇에 전기적으로 접속시키는 와이어 본드(73)를 대안적으로 또는 추가적으로 포함할 수도 있다.
도 3a 는 도 1a 에 도시되는 마이크로전자 어셈블리(10)의 변형예(10')를 묘사한다. 이러한 변형예에서, 표면(16') 에서의 콘택(20)을 대신하여(또는 이에 추가하여), 제 1 마이크로전자 소자(12') 는 기판(30') 으로부터 멀어지게 대향된 면(18)에서 콘택(20') 을 포함할 수도 있다. 이러한 면(18') 은 제 1 마이크로전자 소자(12')의 전면일 수 있다. 표면(18') 은 제 1 마이크로전자 소자(12')의 제 1 에지(27') 에 인접한 제 1 단부 부분(82), 제 2 에지(29')에 인접한 제 2 단부 부분(84), 및 제 1 및 제 2 단부 부분들(82 및 84) 사이의 중앙 부분(86)을 가질 수도 있다. 콘택(20') 은 표면(18)의 제 1 에지(27')에 인접한 표면(18)의 제 1 단부 부분(82') 내에, 중앙 부분(86') 내에, 또는 제 1 단부 부분 및 중앙 부분 모두 내에 배치될 수도 있다. 일 실시예에서, 콘택(20') 은 표면(18)의 중앙 부분(86')에서 하나의 또는 두 개의 평행 행 내에 정렬될 수도 있다.
마이크로전자 어셈블리(10') 는 표면(18') 에서의 콘택(20') 과 그리고 단자(36)와 전기적으로 접속된 리드(88)를 포함할 수 있다. 일 예에서, 와이어 본드와 같은 리드(88)의 이러한 부분은 제 1 마이크로전자 소자(12)의 제 1 에지(27') 너머로 콘택(40')까지 연장할 수 있는데, 이것은 이제 예컨대 트레이스 (미도시) 또는 다른 도전성 소자를 통하여 단말에 접속될 수 있다. 리드(88)는 콘택(20')으로부터 제 1 마이크로전자 소자의 제 1 에지(27') 너머로, 그리고 기판(30')의 제 1 면(34') 에서 콘택(40')까지 연장하는 와이어 본드(90)를 포함할 수도 있으며, 콘택과 단자(36) 사이의 도전성 트레이스와 같은 다른 도전성 구조를 포함할 수도 있다. 도 3b 에 도시된 바와 같이, 리드 부분(52'), 예를 들어 와이어 본드는 마이크로전자 소자(14)의 콘택(26') 을 개구부(39')의 일측면 또는 양측면 상의 콘택(40')에 연결할 수 있다.
도 4 및 도 5 는 도 1a 에 도시되는 마이크로전자 어셈블리(10)의 변형예를 묘사한다. 도 1a 에 마이크로전자 어셈블리(100) 제 1 마이크로전자 소자(101)를 페이스-업 포지션에서 가진다는 점에서 도 3a 에 도시되는 마이크로전자 어셈블리(10)와 유사하다. 이러한 변형예에서, 플립-칩 포지션에 있는 제 3 마이크로전자 소자(112)가 스페이싱 소자(31)로 대체된다. 그러나, 도시된 특정 뷰에서, 제 1 마이크로전자 소자(101)는 도면의 우측에 그리고 제 3 마이크로전자 소자(112)는 좌측에 나타난다. 제 3 마이크로전자 소자(112)는 그것의 전면(116)에서 복수 개의 콘택(120)을 포함한다. 제 3 마이크로전자 소자(112)의 콘택(120)은 기판(130)의 제 2 면(132)에서 적어도 몇몇 단자(136)와 접속된다.
플립-칩 상호접속(143)은 제 1 마이크로전자 소자(112)의 전면(116) 상의 전기적 콘택(120)을 금속, 예를 들어 솔더와 같은 본드 금속의 범프를 통하여 기판(30)의 제 1 면(134) 상의 적어도 몇몇 콘택(141)에 전기적으로 접속한다. 그러면 마이크로전자 소자는 반전되고, 따라서 금속 범프가 마이크로전자 소자의 콘택 (예를 들어, 본드 패드)과 기판 사이의 전기적 경로 및 마이크로전자 소자의 기판으로의 기계적 부착 모두를 제공한다. 플립-칩 프로세스의 많은 변형예들이 존재하는데, 하지만 하나의 공통 구성은 금속의 범프에 대한 솔더 및 솔더의 융합을 이것을 본드 패드 및 기판에 구속시키는 방법으로서 사용하는 것이다. 이것이 용해될 때, 솔더는 흘러서 절단된 구를 형성할 수도 있다.
플립-칩 상호접속은 제 1 마이크로전자 소자(112)에게 유전체 소자에 와이어 본드를 통하여 접속된 다른 마이크로전자 소자에 비하여 더 많은 개수의 (입력/출력) I/O를 제공한다. 추가적으로, 플립-칩 상호접속은 제 2 마이크로전자 소자(114)와 기판(30) 사이의 와이어 본드 경로를 최소화하며, 이를 통하여 와이어 본드의 임피던스를 감소시킨다.
도 4 및 도 5 에서 묘사되는 일 실시예에서, 플립-칩 상호접속(143)은 제 1 마이크로전자 소자(112)와 기판(130) 사이에 배치되는 솔더 볼과 같은 복수 개의 고체 금속 범프(145)를 포함할 수도 있다. 금속 범프(145)는 전기적으로 도전성인 구 또는 포스트일 수도 있다. 각각의 고체 금속 범프(145)는 제 1 마이크로전자 소자(112)의 콘택(120)과 기판(130)의 기판 콘택(141) 사이에 배치(및 이와 접촉)될 수도 있으며, 이를 통하여 전기적 콘택(120)과 전기적으로 도전성인 소자(141) 사이의 전기적 접속을 제공한다. 금속 범프(145)는 본질적으로 조이닝 금속 또는 임의의 다른 적합한 물질로 이루어질 수도 있다.
언더필(147)은 고체 금속 범프(145)를 둘러쌈으로써 제 1 마이크로전자 소자(112)를 기판(130)에 부착시킬 수도 있다. 언더필(147)은 특히 제 1 마이크로전자 소자(112)의 전면(116) 및 기판(130)의 제 1 면(134) 사이에 배치되어 제 1 마이크로전자 소자(112)를 기판(130)에 커플링할 수도 있다. 예를 들어, 언더필(147)은 전체적으로 또는 부분적으로 고분자 물질, 예컨대 에폭시 수지로 제작될 수도 있다. 그러나, 몇 가지 실시예들에서, 언더필(147)은 전체적으로 생략된다.
도 6 은 도 4 에 도시되는 마이크로전자 어셈블리(100)의 변형예를 도시한다. 마이크로전자 어셈블리(200)는 마이크로전자 어셈블리(100)와 유사하며, 하지만 제 1 마이크로전자 소자를 기판 콘택에 전기적으로 접속시키는 플립-칩 상호접속을 포함하지 않는다. 대신, 제 1 마이크로전자 소자(212)는 페이스-업 포지션에 있으며 자신의 제 1 에지(227)에 인접한 콘택(220)의 하나 이상의 평행 행을 포함한다. 리드(270)는 콘택(220)을 기판(230)의 제 2 면(236) 상의 단자(236)로 전기적으로 접속시킨다.
리드(270)는 콘택(220)으로부터, 제 1 마이크로전자 소자(212)의 제 1 에지(227) 너머로, 그리고 기판(230)의 제 2 면(234)에서 기판 콘택(240)으로 연장하는 와이어 본드(272)를 포함할 수도 있다. 추가적으로, 리드(270)는 비아(283) 또는 기판 콘택(240)을 적어도 몇몇 단자(236)와 전기적으로 접속시키는 임의의 다른 적합한 전기적으로 도전성인 소자를 포함할 수도 있다. 비아(283)는 기판(230)을 통하여 기판(230)의 제 1 면(234)으로부터 제 2 면(232)까지 연장할 수 있다.
마이크로전자 어셈블리(200)는 제 2 마이크로전자 소자(214)의 전면(222)에서의 콘택(226)을 적어도 몇몇 단자(236)로 전기적으로 접속시키는 리드(250)를 더 포함한다. 리드(250)의 부분은 기판(230)의 개구부(239)와 정렬된다. 이러한 변형예에서, 리드(270)는 콘택(226)으로부터 그리고 개구부(239)를 관통하여 연장하는 다중 와이어 본드(252)를 포함한다. 와이어 본드(252)는 기판(230)의 제 2 면(232)에 위치되는 그리고 개구부(239)의 반대면 상의 기판 콘택(240)에 전기적으로 접속될 수 있다.
도 7 은 도 6 에 도시되는 마이크로전자 어셈블리(200)의 변형예를 묘사한다. 도 7 에 도시되는 마이크로전자 어셈블리(300)는 도 1a 또는 도 1b 에 도시되는 마이크로전자 어셈블리(200)와 유사하며, 제 3 마이크로전자 소자(301)가 스페이싱 소자(31)의 자리에 대체되고, 제 3 마이크로전자 소자는 제 1 마이크로전자 소자(12) (도 1a)의 그것과 유사한, 기판과의 전기적 상호접속을 가진다.
도 8 은 도 7 에 도시되는 마이크로전자 어셈블리(300)의 변형예를 묘사한다. 이러한 변형예에서, 마이크로전자 어셈블리(400)는 회로 패널(900), 예컨대 인쇄 회로 보드와 같은 외부 컴포넌트 상에 탑재되는 것으로 도시되며, 추가적 전기적 접속시키는 또는 리드를 포함한다. 비록 도 8 은 회로 패널, 예컨대 인쇄 회로 보드 상에 전기적으로 탑재된 마이크로전자 어셈블리를 도시하지만, 위에서 본 명세서에서 설명되는 마이크로전자 어셈블리 중 임의의 것은 회로 패널 또는 마이크로전자 어셈블리 외부의 다른 컴포넌트에 탑재될 수도 있다.
마이크로전자 어셈블리(400)는 개구부(439)에 걸쳐 연장하며, 제 1 마이크로전자 소자(412)의 콘택(320)을 제 3 마이크로전자 소자(401)의 콘택(490)과 전기적으로 접속시키는 전기적 접속 또는 리드(474)를 포함할 수도 있다. 리드(474)는 와이어 본드 및/또는 리드 본드를 포함할 수도 있다. 전기적 접속 또는 리드(476)의 다른 세트는 적어도 부분적으로 기판(430)의 개구부(439)와 정렬되고 제 1 마이크로전자 소자(412)의 적어도 몇몇 콘택(420)을 제 2 마이크로전자 소자(414)의 적어도 몇몇 콘택(426)과 전기적으로 접속시킬 수 있다. 리드(476)는 와이어 본드 및/또는 리드 본드를 포함할 수도 있다. 전기적 접속 또는 리드(478)의 또 다른 세트는 적어도 부분적으로 기판(430)의 개구부(430)와 정렬되고 제 2 마이크로전자 소자(414)의 적어도 몇몇 콘택(426)을 제 3 마이크로전자 소자(401)의 적어도 몇몇 콘택(490)과 전기적으로 접속시킨다. 리드(478)는 와이어 본드 및/또는 리드 본드를 포함할 수도 있다.
도 9a 는 도 1a 에 도시된 도식적 측면 단면도의 적층된 변형예를 도시한다. 마이크로전자 컴포넌트(500)는 적층된 제 1 및 제 2 마이크로전자 어셈블리(510a 및 510b) (총괄하여 마이크로전자 어셈블리(510))를 가질 수 있다. 마이크로전자 어셈블리(510)는 각각 도 1a 내지 도 8 을 참조하여 위에서 설명된 마이크로전자 어셈블리 중 임의의 것일 수 있으며, 마이크로전자 어셈블리는 동일할 수도 서로 상이할 수도 있다. 적층 내에는, 도 9a 에서 도시된 바와 같은 두 개의 마이크로전자 어셈블리들(510a 및 1090b)을 포함하는 임의의 개수의 마이크로전자 어셈블리(510)가 존재할 수 있다.
솔더 볼과 같은 유닛(581)은 제 1 및 제 2 마이크로전자 어셈블리(510a 및 510b)를 서로 조인시키고 전기적으로 커플링할 수 있다. 이러한 조이닝 유닛(581)은 제 1 마이크로전자 어셈블리(510a)의 기판(530)의 제 2 면(532)에서 노출되는 단자(536)로 그리고 제 2 마이크로전자 어셈블리(510b)의 기판(530)의 제 1 면(534)에서 노출되는 단자(536')로 부착될 수 있다. 적층된 마이크로전자 어셈블리(510)를 포함하는 마이크로전자 컴포넌트(500)는 마이크로전자 컴포넌트(500)의 상단 면(501) 또는 하단 면(502)에서 노출되는 조이닝 유닛(581)을 사용하여 회로 패널, 예컨대 인쇄 회로 보드에 부착될 수 있다.
도 9b 에서 도시된 바와 같이, 마이크로전자 컴포넌트(500)는 마이크로전자 컴포넌트의 주변(503)과 인접하게 배치되는 조이닝 유닛(581)을 포함할 수 있다. 조이닝 유닛(581)은 마이크로전자 컴포넌트(500)의 과소 중앙 지역(590) 외부에 위치될 수 있다. 이러한 실시예에서, 조이닝 유닛(581)은 이들이 마이크로전자 어셈블리(510)의 제 1 및 제 2 마이크로전자 소자(512 및 514)에 상재하지 않도록 정렬될 수 있다. 이러한 일 실시예는 함께 조인될 때 복수 개의 마이크로전자 어셈블리(510)가 마이크로전자 컴포넌트(500)가 조이닝 유닛(581)을 중앙 지역(590) 내에 포함했을 때보다 더 작은 적층된 높이를 가지도록 허용할 수 있다.
도 9a 에서 도시된 바와 같이, 마이크로전자 컴포넌트(500)는 마이크로전자 어셈블리(510)의 제 1 및 제 2 마이크로전자 소자(512 및 514)를 적어도 부분적으로 커버하는 단일 봉합재(511)를 가질 수 있다. 이러한 실시예에서, 마이크로전자 어셈블리(510)는 캡슐화(encapsulation) 없이 서로 조인될 수 있으며, 그러면 조인된 마이크로전자 컴포넌트 내의 마이크로전자 소자를 커버하는 단일 봉합재(511)가 형성될 수 있다. 캡슐화(511)는 마이크로전자 컴포넌트 외부의 하나 이상의 컴포넌트와의 전기적 접속을 위하여 구성되지 않는, 마이크로전자 컴포넌트(500)의 부분을 커버할 수 있다.
대안적인 실시예에서, 각각의 마이크로전자 어셈블리(510)는 개별적으로 형성될 수 있는데, 각각은 도 10 에 도시된 실시예와 유사사한 개별적인 봉합재를 가진다. 각각의 마이크로전자 어셈블리(510)에 대하여 개별적으로 형성된 봉합재를 가지는 이러한 실시예에서, 이러한 캡슐화된 마이크로전자 어셈블리는 이제, 예를 들어 도 10 에 도시된 바와 같은 구성으로 서로 적층되고 조인되어, 이들 사이에 전기적 통신을 제공할 수 있다.
하나의 특정한 예에서, 마이크로전자 컴포넌트(500)는, 예를 들어 스마트 폰 애플리케이션 용 비균질(nonhomogenous) 메모리로서 기능하도록 구성될 수 있다. 이러한 예에서, 마이크로전자 어셈블리(510) 내의 마이크로전자 소자(512 및 514) 중 몇몇은 휘발성 RAM과 같은 메모리 스토리지 소자를 포함할 수 있고, 마이크로전자 소자(512 및 514) 중 몇몇은 비휘발성 플래시 메모리와 같은 메모리 스토리지 소자를 포함할 수 있다.
도 10 은 도 9a 에 도시된 도식적 측면 단면도의 적층된 변형예를 도시한다. 마이크로전자 컴포넌트(600)는 적층된 제 1 및 제 2 마이크로전자 어셈블리(610a 및 510b) (총괄하여 마이크로전자 어셈블리(610))를 가질 수 있다. 마이크로전자 어셈블리(610)는 각각 도 1a 내지 도 8 을 참조하여 위에서 설명된 마이크로전자 어셈블리 중 임의의 것일 수 있으며, 마이크로전자 어셈블리는 동일할 수도 서로 상이할 수도 있다. 적층 내에는, 예를 들어, 도 9a 에서 도시된 바와 같은 두 개의 마이크로전자 어셈블리(610a 및 610b)를 포함하는 임의의 개수의 마이크로전자 어셈블리(610)가 존재할 수 있다.
조이닝 유닛(681) 중 적어도 몇몇이 마이크로전자 소자(612 및 614)에 상재한다는 것, 및 각각의 마이크로전자 어셈블리(610a 및 610b)가 각각이 개별적인 봉합재(611a 및 610b)를 가지면서 개별적으로 형성될 수 있다는 점을 제외하고는, 마이크로전자 컴포넌트(600)는 도 9a 및 도 9b 내에 도시된 마이크로전자 컴포넌트(500)와 동일하다. 대안적인 실시예에서, 마이크로전자 컴포넌트(600)는 도 9a 에 도시된 단일 봉합재(511)와 유사한, 마이크로전자 어셈블리(610)의 제 1 및 제 2 마이크로전자 소자(612 및 614)를 적어도 부분적으로 커버하는 단일 봉합재를 가질 수 있다.
도 10 에 도시된 바와 같이, 조이닝 유닛(681)은 마이크로전자 어셈블리(610)를 서로 조인시키고 전기적으로 커플링할 수 있다. 이러한 조이닝 유닛(681)은 제 1 마이크로전자 어셈블리(610a)의 기판(630)의 제 2 면(632)에서 노출되는 단자(636)로 그리고 제 2 마이크로전자 어셈블리(610b)의 봉합재(611b)의 상단면(603)에서 노출되는 단자(682)로 부착될 수 있다. 단자(682)는 와이어 본드(604)에 의하여 기판(630)의 제 1 면(634)에서 노출된 도전성 소자(636')와 전기적으로 접속될 수 있다. 봉합재(611a 또는 611b)의의 상단 면(603)에서 노출되는 단자(682) 중 몇몇은 마이크로전자 소자(612 및 614) 중 적어도 하나에 상재할 수 있다. 마이크로전자 소자(612 및 614) 중 적어도 하나에 상재하는 단자(682)가 있는 마이크로전자 어셈블리(610)를 가지는 이러한 마이크로전자 컴포넌트(600)에서, 각각의 마이크로전자 어셈블리(610)의 단자(682 및 636)는 영역 어레이 내에 정렬될 수 있는데, 이것은 마이크로전자 어셈블리(610)의 영역 어레이 적층을 허용할 수 있다.
봉합재(611a 또는 611b)의 상단 면(603)에서 노출되는 단자(682)는 상단 면 위로 연장할 수 있고, 상단 면과 동일한 높이일 수 있으며, 또는 상단 면 아래로 리세스될 수 있다. 이러한 단자(682)는, 예를 들어 패드-유사 또는 볼-유사 형상을 포함하는 임의의 형상을 가질 수 있다. 단자(682) 및 와이어 본드(604)의 형상 및 구조의 다른 예는 2011 년 5 월 3 일에 출원되며 동시-계류중이고 공동 소유되는 대한민국 특허 출원 번호 제 10-2011-0041843 호에 도시되고 설명되는데, 이것은 여기에서 원용에 의하여 본 명세서에 통합된다.
와이어 본드(604)는 그것의 베이스(607)에서 도전성 소자(636')로 조인되며, 개별적인 베이스(607)로부터 그리고 기판(630)으로부터 떨어져 있는 자유 단부(608)로 연장할 수 있다. 와이어 본드(604)의 자유 단부(608)는, 이들이 차례대로 마이크로전자 소자(612, 614)에 접속되는, 마이크로전자 소자(612, 614), 또는 마이크로전자 어셈블리(610a) 내의 임의의 다른 도전성 피쳐에 전기적으로 접속되거나 또는 그렇지 않으면 조인되지 않는다는 점에서 자유롭다고 특징지어진다. 다르게 말하면, 자유 단부(608)는 직접적으로 또는 간접적으로 솔더 볼 또는 본 명세서에서 논의되는 다른 피쳐를 통하는 것처럼 마이크로전자 어셈블리(610a) 외부의 도전성 피쳐로의 전자적 접속을 위하여 가용이다. 자유 단부(608)가, 예를 들어 봉합재(611a)에 의하여 선결정된 포지션에서 유지되거나 또는 그렇지 않으면 다른 도전성 피쳐에 조인되거나 전기적으로 접속될 수 있다는 사실은, 임의의 이러한 피쳐가 마이크로전자 소자(612, 614)에 전기적으로 접속되지 않는 한, 본 명세서에서 설명된 바와 같이 "자유"가 아니라는 것을 의미하지 않는다. 반대로, 베이스(607)는 본 명세서에서 설명된 바와 같이 이것이 직접적으로 또는 간접적으로 마이크로전자 소자(612, 614)에 전기적으로 접속되기 때문에 자유가 아니다.
와이어 본드(604)는 구리, 금, 니켈, 솔더, 알루미늄 또는 기타 등등과 같은 도전성 물질로 제작될 수 있다. 추가적으로, 와이어 본드(604)는 구리 또는 알루미늄과 같은 도전성 물질의 코어로부터와 같은 물질의, 예를 들어 코어 상에 인가된 코팅과의 조합으로부터 제조될 수 있다. 코팅은 제 2 도전성 물질, 예컨대 알루미늄, 니켈 또는 기타 등등의 것일 수 있다. 대안적으로는, 코팅은 절연 재킷과 같은 절연 물질의 것일 수 있다. 일 실시예에서, 와이어 본드(604)를 형성하기 위하여 사용된 와이어는, 즉 와이어의 길이에 대해 횡단하는 방향에서 약 15 μm 및 150 μm 사이의 두께를 가질 수 있다.
와이어 본드(604)의 자유 단부(608)는 단부면(638)을 가진다. 단부면(638)은 복수 개의 와이어 본드(604)의 개별적인 단부면(638)에 의하여 형성된 어레이 내의 콘택의 적어도 부분을 형성할 수 있다. 와이어 본드(604)의 부분은 봉합재(611a)에 의하여 덮여있지 않은 상태로 유지될 수 있으며, 이것은 미봉합된 것으로도 지칭될 수 있고, 이를 통하여 와이어 본드가 봉합재의 외부에 위치된 피쳐 또는 소자로의 전기적 접속을 위하여 가용하게 한다. 일 실시예에서, 와이어 본드(604)의 단부면(638)은 봉합재(611a)에 의하여 덮여있지 않은 상태를 유지하며 봉합재의 상단 면(603)에서 노출될 수도 있다. 단부면(638)이 봉합재에 의하여 덮여있지 않은 상태를 유지하도록 하는 것에 추가적으로 또는 이에 대한 대안으로서, 와이어 본드(604)의 에지 표면(605)의 부분이 봉합재(611a)에 의하여 덮여있지 않은 다른 실시예가 가능하다. 다르게 말하면, 봉합재(611a)는 마이크로전자 어셈블리(610a)의 전부를, 와이어 본드(604)의 부분, 예컨대 단부면(638), 에지 표면(605), 또는 이들의 조합을 제외하고 제 1 면(634)으로부터 그 위로 커버할 수 있다.
일 실시예에서, 단부면(638) 및 에지 표면(605)의 부분은 봉합재(611a)에 의하여 커버되지 않을 수 있다. 이러한 구성은, 솔더가 단부면(638)에 조인하는 것에 추가적으로 에지 표면(605)을 따라서 위킹하여(wick) 거기에 조인하도록 함으로써, 다른 도전성 소자로의 접속을 예컨대 솔더 볼 또는 기타 등등에 의하여 제공할 수 있다. 도면에 도시된 실시예에서, 봉합재(611a)의 상단 면(603)과 같은 표면은 마이크로전자 소자(612, 614)를 커버하기에 충분히 큰 거리에서 기판(630)의 제 1 면(634)으로부터 이격될 수 있다. 이에 상응하여, 와이어 본드(604)의 단부(638)가 상단 면(603)과 동일한 높이인 마이크로전자 어셈블리(610a)의 실시예는 마이크로전자 소자(612, 614) 보다 기판(630) 위에 더 높이 연장하는 와이어 본드(604)를 포함할 수 있다.
적층된 마이크로전자 어셈블리(610)를 포함하는 마이크로전자 컴포넌트(600)는 마이크로전자 컴포넌트(600)의 상단 면(601) 또는 하단 면(602)에서 노출되는 조이닝 유닛(681)을 사용하여 회로 패널, 예컨대 인쇄 회로 보드에 부착될 수 있다.
하나의 특정한 예에서, 마이크로전자 컴포넌트(600)는, 예를 들어 스마트 폰 애플리케이션 용 비균질 메모리로서 기능하도록 구성될 수 있다. 이러한 예에서, 마이크로전자 어셈블리(610) 내의 마이크로전자 소자(612 및 614) 중 몇몇은 휘발성 RAM과 같은 메모리 스토리지 소자를 포함할 수 있고, 마이크로전자 소자(612 및 614) 중 몇몇은 비휘발성 플래시 메모리와 같은 메모리 스토리지 소자를 포함할 수 있다.
비록 도 9a, 도 9b, 및 도 10 에서 도시된 실시예가 기판의 콘택에 와이어 본드를 통하여 전기적으로 접속된 마이크로전자 소자를 도시하지만, 다른 실시예들에서는, 이러한 마이크로전자 소자는, 예를 들어 리드 본드 및 하나 이상의 마이크로전자 소자의 기판의 콘택으로의 플립-칩 마운팅을 포함하는 다른 접속 구조를 통하여 기판의 콘택에 전기적으로 접속될 수 있다.
위에서 설명된 마이크로전자 어셈블리는 도 11 에 도시된 바와 같은 다양한 전자 시스템의 구성에서 이용될 수 있다. 예를 들어, 본 발명의 다른 실시예에 따르는 시스템(1100)은 다른 전자 컴포넌트(1108 및 1110)와 공동으로 위에서 설명된 바와 같은 마이크로전자 어셈블리(1106)를 포함한다. 묘사된 예에서, 컴포넌트(1108)는 반도체 칩인 반면에 컴포넌트(1110)는 디스플레이 스크린인데, 하지만 임의의 다른 컴포넌트도 사용될 수 있다. 물론, 예시의 명확화를 위하여 비록 오직 두 개의 추가적 컴포넌트가 도 11 에서 묘사되지만, 시스템은 임의의 개수의 이러한 컴포넌트를 포함할 수도 있다. 마이크로전자 어셈블리(1106)는 위에서 설명된 어셈블리 중 임의의 것일 수도 있다. 다른 변형예에서, 임의의 개수의 이러한 마이크로전자 어셈블리가 사용될 수도 있다.
마이크로전자 어셈블리(1106) 및 컴포넌트(1108 및 1110)는, 개략적으로 파선으로 묘사된 공통 하우징(1101) 내에 탑재되고, 필요에 따라 서로 전기적으로 상호접속되어 원하는 회로를 형성한다. 도시된 예시적인 시스템에서, 시스템은 회로 패널 또는 가요성 인쇄 회로 보드와 같은 회로 패널(1102)을 포함하는데, 회로 패널은 다수의 도체(1104)를 포함하며, 이들 중에서 오직 하나가 도 11 에서 컴포넌트들을 서로 상호접속하는 것으로 묘사된다. 그러나, 이것은 단순히 예시적인 것일 뿐이다; 전기적 접속을 이루기 위한 임의의 적합한 구조가 사용될 수 있다. 하우징(1101)은, 예를 들어 셀룰러 전화기 또는 개인 휴대정보 단자기 내에서 사용가능한 타입의 휴대용 하우징으로서 묘사되며, 스크린(1110)은 하우징의 표면에서 노출된다. 구조(1106)가 이미징 칩과 같은 광 감응 소자를 포함하는 경우에는, 렌즈(1111) 또는 다른 광학적 디바이스가 광을 그 구조로 라우팅하기 위하여 역시 제공될 수 있다. 다시 말하건대, 도 11 에 도시된 단순화된 시스템은 단순히 예시적인 것이다; 공통적으로 고정된 구조라고 간주되는 시스템을 포함하는 다른 시스템, 예컨대 데스크탑 컴퓨터, 라우터 등도 위에서 논의된 구조를 사용하여 제작될 수 있다.
비록 본 명세서에서 본 발명은 특정 실시예를 참조하여 설명되었지만, 이러한 실시예는 본 발명의 원리 및 적용의 단순한 예에 지나지 않는다는 것이 이해되어야 한다. 그러므로 수 많은 변경이 예시적인 실시예에 이루어질 수도 있다는 것과 다른 배치구성물이 첨부된 청구범위에 정의되는 바와 같은 본 발명의 사상 및 범위로부터 벗어나지 않으면서 고안될 수도 있다는 것이 이해되어야 한다.
다양한 종속 청구항 및 이것에서 설명되는 피쳐들이 최초 청구항에서 제시된 것과 상이한 방법으로 통합될 수 있다는 것이 인정될 것이다. 개개의 실시예와 연계하여 설명된 피쳐가 설명된 실시예의 다른 것들과 함께 공유될 수도 있다는 것도 역시 인정될 것이다.

Claims (51)

  1. 마이크로전자 어셈블리로서,
    반대로 대향하는 제 1 면과 제 2 면 및 상기 제 1 면과 제 2 면 사이에서 연장하는 개구부를 가지는 기판으로서, 상기 제 2 면에 있는 단자들 및 상기 단자들과 전기적으로 접속되는 제 2 면에 있는 기판 콘택들을 가지는, 기판;
    상기 기판의 제 1 면에 대향하는 전면, 상기 전면으로부터 떨어져 있는 후면, 및 상기 전면과 후면 사이에서 연장하는 에지를 가지는 제 1 마이크로전자 소자로서, 상기 제 1 마이크로전자 소자는 상기 제 1 마이크로전자 소자의 에지에 인접한 제 1 마이크로전자 소자의 전면에서 노출되는 복수 개의 콘택을 가지고, 상기 제 1 마이크로전자 소자의 콘택은 상기 개구부의 제1 측면에 인접하게 배치되는, 제 1 마이크로전자 소자;
    대항하는(opposed) 제 1 에지와 제 2 에지, 상기 제 1 에지와 제 2 에지 사이에서 연장하는 전면, 및 상기 제 1 에지와 제 2 에지로부터 떨어져 있는 전면의 중앙 지역 내에 배치된 복수 개의 콘택을 가지는 제 2 마이크로전자 소자로서, 상기 제 2 마이크로전자 소자의 전면은 상기 제 1 마이크로전자 소자에 대향하고 상기 제 1 마이크로전자 소자의 에지 너머로 돌출되고, 상기 제 2 마이크로전자 소자의 콘택은 상기 제 2 마이크로전자 소자의 전면에 수직인 평면에 배치되고, 상기 평면은 상기 제 1 마이크로전자 소자의 콘택과 상기 제 1 측면에 대항하는 개구부의 제 2 측면 사이에 배치되는, 제 2 마이크로전자 소자;
    상기 개구부를 통해 연장되고 상기 제 1 마이크로전자 소자의 콘택을 상기 개구부의 제 1 측면 상의 제 2 면에 있는 기판 콘택의 제 1 서브세트에 직접 전기적으로 접속시키는 제 1 리드;
    상기 개구부를 통해 연장되고 상기 제 2 마이크로전자 소자의 콘택을 제 2 면에 있는 기판 콘택의 제 2 서브세트에 직접 전기적으로 접속시키는 제 2 리드; 및
    상기 개구부를 통해 연장되고 상기 제 1 마이크로전자 소자의 콘택을 상기 개구부의 제 2 측면 상의 제 2 면에 있는 기판 콘택의 제 3 서브세트에 직접 전기적으로 접속시키는 제 3 리드
    를 포함하며,
    상기 제 1 리드, 제 2 리드 및 제 3 리드는 상기 개구부와 정렬된 부분들을 가지고, 상기 제 3 리드는 상기 제 2 마이크로전자 소자의 콘택이 배치된 평면을 횡단하는, 마이크로전자 어셈블리.
  2. 제 1 항에 있어서,
    상기 제 1 마이크로전자 소자는 로직 기능을 수행하도록 구성된 칩을 포함하는, 마이크로전자 어셈블리.
  3. 제 1 항에 있어서,
    상기 제 2 마이크로전자 소자는, 임의의 다른 기능을 위한 능동 디바이스의 개수보다 많은 개수의, 메모리 스토리지 어레이 기능을 제공하도록 구성된 능동 디바이스를 가지는, 마이크로전자 어셈블리.
  4. 제 1 항에 있어서,
    상기 제 1 마이크로전자 소자는, 임의의 다른 기능을 위한 능동 디바이스의 개수보다 많은 개수의, 메모리 스토리지 어레이 기능을 제공하도록 구성된 능동 디바이스를 가지는, 마이크로전자 어셈블리.
  5. 제 1 항에 있어서,
    상기 제 1 리드 또는 상기 제 2 리드 중 적어도 하나가 상기 제 1 마이크로전자 요소 또는 제 2 마이크로전자 요소 중 적어도 하나의 콘택으로부터 연장되는 와이어 본드를 포함하는, 마이크로전자 어셈블리.
  6. 제 1 항에 있어서,
    상기 개구부와 정렬된, 상기 제 1 리드 및 제 2 리드 중 적어도 하나의 부분은, 상기 기판을 따라서 상기 단자로 연장하는 제 2 부분을 가지는 모놀리식 도전성 소자의 부분인, 마이크로전자 어셈블리.
  7. 제 1 항에 있어서,
    상기 제 2 마이크로전자 소자의 전면과 상기 기판의 제 1 면 사이에 스페이싱 소자를 더 포함하는, 마이크로전자 어셈블리.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 마이크로전자 소자의 콘택을 전기적으로 상호접속시키는 제 4 리드를 더 포함하는, 마이크로전자 어셈블리.
  9. 제 1 항에 있어서,
    상기 단자는 상기 기판의 제 2 면에 노출되는 제 1 단자이고,
    상기 마이크로전자 어셈블리는 상기 기판의 제 2 면으로부터 반대로 상기 마이크로전자 어셈블리의 표면에서 노출되는 제 2 단자를 더 포함하며,
    상기 제 2 단자의 적어도 몇몇은 상기 제 1 및 제 2 마이크로전자 소자 중 적어도 하나에 상재(overlie)하는, 마이크로전자 어셈블리.
  10. 제 9 항에 있어서,
    제 2 단자 중 적어도 몇몇은 상기 기판의 제 1 면에서 와이어 본드에 의하여 노출되는 도전성 소자와 전기적으로 접속되는, 마이크로전자 어셈블리.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 마이크로전자 소자 및 상기 와이어 본드의 적어도 일부를 적어도 부분적으로 커버하는 봉합재를 더 포함하고,
    상기 제 2 단자가 노출되는 상기 마이크로전자 어셈블리의 표면은 상기 봉합재의 표면인, 마이크로전자 어셈블리.
  12. 제 11 항에 있어서,
    상기 와이어 본드는, 상기 도전성 소자에 부착된 베이스, 상기 도전성 소자로부터 떨어져 있는 미봉합 단부면(end surface), 및 상기 베이스와 상기 미봉합 단부면 사이에서 연장하는 에지 표면(edge surface)을 가지고,
    상기 미봉합 단부면은 상기 봉합재에 의하여 커버되지 않으며,
    상기 제 2 단자는 상기 미봉합 단부면과 전기적으로 접속되는, 마이크로전자 어셈블리.
  13. 제 1 및 제 2 마이크로전자 어셈블리를 포함하는 마이크로전자 컴포넌트로서,
    각각의 마이크로전자 어셈블리는 제 1 항에서 청구된 바와 같고,
    상기 제 1 마이크로전자 어셈블리는, 상기 제 2 마이크로전자 어셈블리와 전기적으로 연결되며 상기 제 2 마이크로전자 어셈블리에 적어도 부분적으로 상재하는, 마이크로전자 컴포넌트.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 마이크로전자 어셈블리는 상기 마이크로전자 컴포넌트의 주변에 인접하게 배치된 조이닝 유닛(joining unit)을 통하여 서로 전기적으로 접속되고,
    상기 조이닝 유닛은, 상기 제 2 마이크로전자 어셈블리의 기판의 제 1 면에 있는 제 2 단자와 상기 제 1 마이크로전자 어셈블리의 기판의 제 2 면에 있는 단자 사이에서 직접 연장되고, 솔더 볼로 이루어지는, 마이크로전자 컴포넌트.
  15. 제 14 항에 있어서,
    상기 조이닝 유닛은 상기 마이크로전자 컴포넌트의 과소 중앙 지역(depopulated central region) 외부에 위치되는, 마이크로전자 컴포넌트.
  16. 제 13 항에 있어서,
    상기 제 1 및 제 2 마이크로전자 소자 중 적어도 하나는 휘발성 랜덤 액세스 메모리(RAM)를 포함하고,
    상기 제 1 및 제 2 마이크로전자 소자 중 적어도 하나는 비휘발성 플래시 메모리를 포함하는, 마이크로전자 컴포넌트.
  17. 제 13 항에 있어서,
    상기 제 1 마이크로전자 소자 중 적어도 하나는 로직 기능을 수행하도록 구성되고,
    상기 제 2 마이크로전자 소자 중 적어도 하나는, 임의의 다른 기능을 위한 능동 디바이스의 개수보다 많은 개수의, 메모리 스토리지 어레이 기능을 제공하도록 구성되는 능동 디바이스를 가지는, 마이크로전자 컴포넌트.
  18. 제 1 항에 따르는 마이크로전자 어셈블리 및 상기 마이크로전자 어셈블리에 전기적으로 접속된 하나 이상의 다른 전자 컴포넌트를 포함하는, 시스템.
  19. 제 18 항에 있어서,
    상기 단자들이 회로 패널에 전기적으로 접속되는, 시스템.
  20. 제 18 항에 있어서,
    하우징을 더 포함하고,
    상기 마이크로전자 어셈블리 및 상기 다른 전자 컴포넌트는 상기 하우징에 탑재되는, 시스템.
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