JP4389228B2 - メモリモジュール - Google Patents

Description

本発明はメモリモジュールに関し、特に、ＤＩＭＭ（Dual Inline Memory Module）のように、モジュール基板にメモリバッファなどの制御チップと複数のメモリチップが搭載されたメモリモジュールに関する。

パーソナルコンピュータやサーバなどのメインメモリとしては、主にＤＲＡＭ（Dynamic Random Access Memory）が用いられている。メインメモリに用いられるＤＲＡＭは、増設作業を容易に行うことができるよう、あらかじめＤＩＭＭなどのメモリモジュールに搭載されていることが一般的である。

メモリモジュールとしては、Unbuffered型と呼ばれるタイプのメモリモジュールが広く用いられている。しかしながら、Unbuffered型のメモリモジュールは、同じチャネルに全てのメモリモジュールを接続するスタブ形式が採用されているため、メモリモジュールの数を増やすと、その分チャネルへの負荷が増大するという問題があった。また、メモリモジュールの数を増やすと伝送線路上の分岐点が増え、信号品質が低下するという問題もあった。

このため、高いデータ転送レートが要求される場合には、Fully Buffered型と呼ばれるタイプのメモリモジュールが用いられる（特許文献１参照）。Fully Buffered型のメモリモジュールでは、複数のメモリモジュールがカスケード接続されることから、使用するメモリモジュールの数が増えてもチャネルにかかる負荷が増大しないという利点を有している。また、伝送線路に分岐点も生じないことから、高い信号品質を確保することが可能となる。

Fully Buffered型のメモリモジュールにおいては、複数のメモリチップの他にＡＭＢ(Advanced Memory Buffer)と呼ばれるメモリバッファがモジュール基板に搭載される。メモリバッファは、メモリコントローラより供給されるアドレス、データ及びコマンドをバッファリングし、当該メモリモジュール上のメモリチップに転送する役割を果たす。

このようにFully Buffered型のメモリモジュールにおいては、モジュール基板上にメモリバッファと複数のメモリチップが搭載されることになる。モジュール基板上には、できるだけ多くのメモリチップを搭載することが望まれることから、モジュール基板を介してメモリバッファと対向する位置、つまり、メモリバッファの裏面側にもメモリチップが搭載されることがある。

図６は、メモリバッファの裏面側にメモリチップが搭載されたメモリモジュールにおける一般的な配線方法を説明するための模式図である。図６において、メモリチップＭＣ１，ＭＣ２はメモリバッファＭＢの裏面に搭載されたメモリチップである。一方、メモリチップＭＣ３〜ＭＣ１８は、メモリバッファＭＢとは平面的に異なる位置に搭載されたメモリチップである。

図６に示す配線方法では、メモリバッファＭＢからの出力信号は、まず配線部分Ａ０を経由して分岐点Ｂ０に供給され、ここで配線部分Ａ１０，Ａ２０に分配される。配線部分Ａ１０を経由した出力信号は、分岐点Ｂ１にて配線部分Ａ１１，Ａ１２に分配される。同様に、配線部分Ａ２０を経由した出力信号は、分岐点Ｂ２にて配線部分Ａ２１，Ａ２２に分配される。

図６に示すように、配線部分Ａ１１はメモリチップＭＣ１に信号を供給するための配線であり、配線部分Ａ１２はメモリチップＭＣ３，５，７，９，１１，１３，１５，１７に信号を供給するための配線である。また、配線部分Ａ２１はメモリチップＭＣ２に信号を供給するための配線であり、配線部分Ａ２２はメモリチップＭＣ４，６，８，１０，１２，１４，１６，１８に信号を供給するための配線である。

配線部分Ａ１１，Ａ２１は、それぞれメモリチップＭＣ１，ＭＣ２専用の配線であるため、負荷が小さく且つ配線長が短い。このため、メモリバッファＭＢからの出力信号は、配線部分Ａ１１，Ａ２１に接続されたメモリチップＭＣ１，ＭＣ２の端子にて反射し、信号波形が乱れてしまうという問題があった。

図７は、メモリバッファＭＢからステップパルスを出力した場合に、配線部分Ａ１２に現れる電圧の変化を示す模式的なグラフである。

図７に示すように、メモリバッファＭＢからステップパルスを出力すると、配線部分Ａ１２の電圧は一旦Ｖ１まで上昇し、期間ｔ１に亘ってＶ１を維持した後、Ｖ２まで上昇する。つまり、階段状の波形となる。このような波形となるのは、配線部分Ａ１２に届くステップパルスには、配線部分Ａ０，Ａ１０を介して直接届く成分と、配線部分Ａ１１に接続されたメモリチップＭＣ１の端子にて反射した成分が含まれるためである。したがって、配線部分Ａ１１が長くなれば長くなるほど、電圧Ｖ１に保たれる期間ｔ１が長くなり、波形が大きく乱れることになる。

このため、例えばメモリバッファＭＢが相補信号を出力した場合、図８に示すように、クロスポイントが不明確となってしまう。したがって、ＤＤＲ型のＤＲＡＭのようにクロックの両エッジを利用するタイプのメモリモジュールにおいては、高速なデータ転送が困難となってしまう。

メモリチップＭＣ１，ＭＣ２による信号の反射を抑制するためには、図９に示すように、配線部分Ａ１１，Ａ１２にそれぞれ終端抵抗Ｒ１，Ｒ２を接続する方法が考えられる。しかしながら、終端抵抗はモジュール基板の占有面積が非常に大きいため、メモリバッファＭＢの近傍（モジュール基板の中央部）に終端抵抗を付加することは現実的ではない。しかも、配線部分Ａ１１，Ａ１２はメモリバッファＭＢからの距離が比較的近いことから、ここに終端抵抗Ｒ１，Ｒ２を接続すると、メモリバッファＭＢの出力パワーを高める必要が生じる。メモリバッファＭＢの出力パワーを高めると、メモリチップＭＣ１，ＭＣ２にて生じる信号の反射が増大することから、結果的に信号の反射を十分に抑制することは困難となる。

また、図１０に示すように、メモリチップＭＣ１，ＭＣ２に対して分岐した配線を用いるのではなく、モジュール基板の表面と裏面を分けて接続する方法も考えられる。つまり、モジュール基板の表面に搭載されたメモリチップＭＣ３〜ＭＣ１０については、配線部分Ａ３１，Ａ３２を用いて従属接続し、モジュール基板の裏面に搭載されたメモリチップＭＣ１，ＭＣ２，ＭＣ１１〜ＭＣ１８については、配線部分Ａ４１，Ａ４２を用いて従属接続すれば、メモリチップＭＣ１，ＭＣ２に対して分岐した配線が不要となる。

しかしながら、このような接続を行うと、ペアとなる２つのメモリチップ、つまり、モジュール基板を挟んで対向する２つのメモリチップ（例えば、メモリチップＭＣ３とＭＣ１１）においてメモリバッファＭＢとの間の配線長に差が生じてしまう。このため、メモリバッファＭＢにおけるディレイの調整が極めて複雑となってしまう。また、配線の数も多くなり、現実的でない。
特開２００６−２６８６８３号公報

このように、従来のメモリモジュールは、メモリバッファの裏面側にメモリチップを搭載すると、このメモリチップに対する配線に関して様々な問題が生じていた。本発明は、このような問題を解決すべくなされたものであって、本発明は、メモリバッファなどの制御チップの裏面側にメモリチップが搭載されたメモリモジュールを改良することを目的とする。

また、本発明の他の目的は、制御チップの裏面側に搭載されたメモリチップの端子にて生じる信号の反射の影響を低減することである。

本発明の一側面によるメモリモジュールは、モジュール基板と、前記モジュール基板に搭載された制御チップ及び複数のメモリチップと、前記制御チップと前記複数のメモリチップを共通接続する配線パターンとを備え、前記複数のメモリチップのうち、第１のメモリチップは前記モジュール基板を介して前記制御チップと対向する位置に配置され、第２のメモリチップは前記モジュール基板を介して前記制御チップと対向しない位置に配置され、第３のメモリチップは前記モジュール基板を介して前記第２のメモリチップと対向する位置に配置されており、前記配線パターンのうち、前記第１のメモリチップに接続される第１の配線部分と前記第２及び第３のメモリチップに接続される第２の配線部分とが分岐する第１の分岐点が、前記制御チップの平面的な搭載位置と前記第２及び第３のメモリチップの平面的な搭載位置との中間から見て前記制御チップ側に位置していることを特徴とする。

本発明によれば、第１の分岐点が制御チップ側に位置していることから、第１の配線部分の配線長を十分に短くすることができる。これにより、図７に示した期間ｔ１が大幅に短縮されるため、相補信号のクロスポイントを明確とすることが可能となる。したがって、本発明は、高速なデータ転送が可能なメモリモジュールへの適用が非常に好適である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態によるメモリモジュールの構成を模式的に示す図であり、（ａ）は一方の表面側を示す平面図、（ｂ）は他方の表面側を示す平面図である。

図１に示すように、本実施形態によるメモリモジュールは、モジュール基板１０にメモリバッファＭＢとメモリチップＭＣ１〜ＭＣ３６が搭載された構成を有している。メモリバッファＭＢは、モジュール基板１０の一方の表面１０ａの略中央部に配置されており、その両側にそれぞれ８つのメモリチップが配置されている。したがって、モジュール基板１０の一方の表面１０ａには１６個のメモリチップが搭載されていることになる。また、モジュール基板１０の他方の表面１０ｂには２０個のメモリチップが搭載されている。これにより、モジュール基板１０には、合計３６個のメモリチップが搭載されていることになる。

図１に示すように、モジュール基板１０の一つの辺には端子電極２０が一列に設けられており、実際に使用する際には、これら端子電極２０をメモリスロットに差し込むことによってマザーボードに接続する。端子電極２０は、図示しない配線パターンを介してメモリバッファＭＢに接続されている。

モジュール基板１０に搭載された３６個のメモリチップのうち、モジュール基板を介してメモリバッファＭＢと対向する位置には４つのメモリチップＭＣ１，ＭＣ２，ＭＣ１９，ＭＣ２０が配置されている。他のメモリチップは、モジュール基板を介してメモリバッファＭＢと対向しない位置に配置されており、モジュール基板１０を挟んで対向する２つのメモリチップによってペアが構成されている。これら３６個のメモリチップは左右対称に配置されており、図１（ａ）において右半分にはメモリチップＭＣ１〜ＭＣ１８が配置され、図１（ａ）において左半分にはメモリチップＭＣ１９〜ＭＣ３６が配置されている。

図２は、本実施形態によるメモリモジュールの配線パターンを説明するための模式図である。モジュール基板１０に形成された配線パターンには、当然ながら多くの内部配線及び内部配線同士を接続するスルーホール電極が含まれているが、図２では、メモリバッファＭＢとメモリチップＭＣ１〜ＭＣ３６を共通接続する一つの配線パターンを代表的に示している。共通接続される配線パターンとしては、アドレス配線やコマンド配線が挙げられる。また、図２では、図１（ａ）に示す右半分に配置されたメモリチップＭＣ１〜ＭＣ１８を抜き出しているが、図１（ａ）に示す左半分に配置されたメモリチップＭＣ１９〜ＭＣ３６についても同様である。

図２に示すように、本実施形態によるメモリモジュールでは、メモリバッファＭＢからの出力信号は、まず配線部分Ａ１００を経由して分岐点Ｂ１００に供給され、ここで配線部分Ａ１０１〜Ａ１０４に分配される。配線部分Ａ１０１はメモリチップＭＣ１に信号を供給するための配線であり、配線部分Ａ１０２はメモリチップメモリチップＭＣ２に信号を供給するための配線である。また、配線部分Ａ１０３はメモリチップＭＣ３，１１に信号を供給するための配線であり、その後段に配置されたメモリチップＭＣ５，７，９，１３，１５，１７へは配線部分Ａ１０５を介して信号が供給される。同様に、配線部分Ａ１０４はメモリチップＭＣ４，１２に信号を供給するための配線であり、その後段に配置されたメモリチップＭＣ６，８，１０，１４，１６，１８へは配線部分Ａ１０６を介して信号が供給される。

図３は、図１に示す領域３０に形成された配線パターンのレイアウトを説明するための図である。また、図４は、図３に示すＸ−Ｘ線に沿った断面をＸ１方向に見た透視断面図であり、図５は、Ｘ−Ｘ線に沿った断面をＸ２方向に見た透視断面図である。

図４及び図５に示すように、モジュール基板１０は６つの配線層Ｌ１〜Ｌ６を有しており、配線部分Ａ１００はこのうち配線層Ｌ１に形成されている。配線部分Ａ１００は、スルーホール電極によって構成される分岐点Ｂ１００に接続され、ここで配線部分Ａ１０１〜Ａ１０４に分配される。これら配線部分Ａ１０１〜Ａ１０４は互いに異なる配線層Ｌ４，Ｌ５，Ｌ２，Ｌ３に形成されている。

このような分岐点Ｂ１００は、図３〜図５に示すように、メモリバッファＭＢに覆われた領域に位置している。上述の通り、メモリチップＭＣ１，ＭＣ２はメモリバッファＭＢの裏面に配置されていることから、メモリチップＭＣ１，ＭＣ２専用の配線である配線部分Ａ１０１，Ａ１０２の長さは非常に短くなる。具体的には、配線部分Ａ１０１，Ａ１０２の長さを、配線部分Ａ１０３，Ａ１０４の長さよりも大幅に短くすることができる。これにより、配線部分Ａ１０１，Ａ１０２を介してメモリチップＭＣ１，ＭＣ２の端子にて生じる信号の反射の影響を十分に小さくすることが可能となる。また、同じスルーホール電極内に配線部分Ａ１０１〜Ａ１０４の分岐点が存在することから、配線パターンを簡素化することも可能となる。

上述の通り、メモリモジュールにはメモリバッファＭＢとメモリチップＭＣ１〜ＭＣ３６を共通接続する配線パターンは多数存在する。これら全ての配線パターンについて、分岐点Ｂ１００をメモリバッファＭＢに覆われた領域に配置することが望ましいが、実際には、レイアウト上の制約により、全ての分岐点Ｂ１００を上記の位置に配置することが困難な場合がある。このような場合であっても、メモリバッファＭＢに覆われた領域に配置することが困難な分岐点Ｂ１００については、少なくとも、メモリバッファＭＢの平面的な搭載位置と、これに隣接するメモリチップ（例えばＭＣ３，ＭＣ１１）の平面的な搭載位置との中間線Ｃから見て、メモリバッファＭＢ側に配置すればよい。

また、配線部分Ａ１０３に分配された出力信号は、スルーホール電極によって構成される分岐点Ｂ１０１に供給され、ここで配線部分Ａ１１１，Ａ１１２，Ａ１０５に分配される。これら配線部分Ａ１１１，Ａ１１２，Ａ１０５も互いに異なる配線層Ｌ１，Ｌ６，Ｌ４に形成されている。配線部分Ａ１１１，Ａ１１２は、モジュール基板１０を介して対向するメモリチップＭＣ３，ＭＣ１１に信号を供給するための配線である。

同様に、配線部分Ａ１０４に分配された出力信号は、スルーホール電極によって構成される分岐点Ｂ１０２に供給され、ここで配線部分Ａ１２１，Ａ１２２，Ａ１０６に分配される。これら配線部分Ａ１２１，Ａ１２２，Ａ１０６も互いに異なる配線層Ｌ１，Ｌ６，Ｌ５に形成されている。配線部分Ａ１２１，Ａ１２２は、モジュール基板１０を介して対向するメモリチップＭＣ４，ＭＣ１２に信号を供給するための配線である。

以上説明したように、本実施形態によるメモリモジュールは、分岐点Ｂ１００がメモリバッファＭＢに覆われた領域に位置していることから、配線部分Ａ１０１，Ａ１０２を介してメモリチップＭＣ１，ＭＣ２の端子にて生じる信号の反射の影響を十分に小さくすることが可能となる。しかも、同じスルーホール電極を用いて配線部分Ａ１００を４つの配線部分Ａ１０１〜Ａ１０４に分岐していることから、配線パターンを簡素化することも可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、モジュール基板１０を介してメモリバッファＭＢと対向する位置に配置されたメモリチップＭＣの数については、上記実施形態のように４個に制限されず、４個未満であっても構わないし、４個超であっても構わない。同様に、モジュール基板１０を介してメモリバッファＭＢと対向しない位置に配置されたメモリチップＭＣの数についても、特に制限されない。

また、上記実施形態では、モジュール基板１０の両面にそれぞれメモリチップＭＣが２列に搭載されているが、メモリチップＭＣの搭載方法としてはこれに限定されない。したがって、モジュール基板１０の両面にそれぞれメモリチップＭＣを１列に搭載しても構わないし、モジュール基板１０の片面のみにメモリチップＭＣを搭載しても構わない。

さらに、モジュール基板１０の中央に配置されるチップとしては、メモリバッファＭＢに限定されず、インターフェース機能を持った制御チップであれば、どのような種類のチップであっても本発明の適用が可能である。

本発明の好ましい実施形態によるメモリモジュールの構成を模式的に示す図であり、（ａ）は一方の表面側を示す平面図、（ｂ）は他方の表面側を示す平面図である。 本発明の好ましい実施形態によるメモリモジュールの配線パターンを説明するための模式図である。 図１に示す領域３０に形成された配線パターンのレイアウトを説明するための図である。 図３に示すＸ−Ｘ線に沿った断面をＸ１方向に見た透視断面図である。 図３に示すＸ−Ｘ線に沿った断面をＸ２方向に見た透視断面図である。 メモリモジュールの一般的な配線方法を説明するための模式図である。 メモリバッファＭＢからステップパルスを出力した場合に、配線部分Ａ１２に現れる電圧の変化を示す模式的なグラフである。 メモリバッファＭＢが相補信号を出力した場合の模式的な波形図である。 メモリモジュールの改良された配線方法を説明するための模式図である。 メモリモジュールの改良された他の配線方法を説明するための模式図である。

符号の説明

１０ モジュール基板
１０ａ モジュール基板の一方の表面
１０ｂ モジュール基板の他方の表面
２０ 端子電極
３０ 領域
Ａ１００〜Ａ１０６，Ａ１１１，Ａ１１２，Ａ１２１，Ａ１２２ 配線部分
Ｂ１００〜Ｂ１０２ 分岐点
Ｃ 中間線
Ｌ１〜Ｌ６ 配線層
ＭＢ メモリバッファ
ＭＣ１〜ＭＣ３６ メモリチップ

Claims (12)

1. 内部配線及び前記内部配線同士を接続する複数のスルーホール電極を有するモジュール基板と、前記モジュール基板に搭載された制御チップ及び複数のメモリチップとを備え、前記制御チップと前記複数のメモリチップが前記内部配線及び前記スルーホール電極を介して共通接続されたメモリモジュールであって、
   前記複数のメモリチップのうち、第１のメモリチップは前記モジュール基板を介して前記制御チップと対向する裏面に配置され、第２のメモリチップは前記第１のメモリチップに隣接する位置に配置され、第３のメモリチップは前記モジュール基板を介して前記第２のメモリチップと対向する裏面に配置されており、
   前記内部配線のうち、前記第１のメモリチップに接続される第１の配線部分と前記第２及び第３のメモリチップに接続される第２の配線部分とは、所定のスルーホール電極にて分岐しており、前記所定のスルーホール電極は、前記制御チップの平面的な搭載位置と前記第２及び第３のメモリチップの平面的な搭載位置との中間から見て前記制御チップ側に位置しており、
   前記第１の配線部分は前記第２の配線部分よりも短いことを特徴とするメモリモジュール。
2. 前記複数のメモリチップは、前記モジュール基板を介して前記制御チップと対向する裏面に前記第１のメモリチップと隣接して配置された第４のメモリチップと、前記第２のメモリチップと隣接して配置された第５のメモリチップをさらに含んでおり、
   前記内部配線のうち、前記第４のメモリチップに接続される第３の配線部分と前記第５のメモリチップに接続される第４の配線部分とは、前記所定のスルーホール電極にて分岐していることを特徴とする請求項１に記載のメモリモジュール。
3. 前記第１乃至第４の配線部分が互いに異なる配線層に形成されていることを特徴とする請求項２に記載のメモリモジュール。
4. 第１及び第２の表面を有するモジュール基板と、前記モジュール基板の前記第１の表面に搭載された制御チップと、前記モジュール基板の前記第１及び第２の表面に搭載された複数のメモリチップと、前記制御チップと前記複数のメモリチップを共通接続する配線パターンとを備えるメモリモジュールであって、
   前記複数のメモリチップのうち、第１のメモリチップは前記モジュール基板の前記第２の表面において前記制御チップと対向する位置に配置され、第２のメモリチップは前記モジュール基板の前記第１の表面に配置され、第３のメモリチップは前記モジュール基板の前記第２の表面において前記第２のメモリチップと対向する位置に配置されており、
   前記配線パターンのうち、前記第１のメモリチップに接続される第１の配線部分と前記第２及び第３のメモリチップに接続される第２の配線部分とが分岐する第１の分岐点が、前記制御チップの平面的な搭載位置と前記第２及び第３のメモリチップの平面的な搭載位置との中間から見て前記制御チップ側に位置しており、
   前記第１の配線部分は前記第２の配線部分よりも短いことを特徴とするメモリモジュール。
5. 前記複数のメモリチップは、前記モジュール基板の前記第２の表面において前記制御チップと対向する位置に前記第１のメモリチップと隣接して配置された第４のメモリチップと、前記モジュール基板の前記第１の表面に前記第２のメモリチップと隣接して配置された第５のメモリチップをさらに含んでおり、
   前記配線パターンのうち、前記第４のメモリチップに接続される第３の配線部分と前記第５のメモリチップに接続される第４の配線部分とが分岐する第２の分岐点が、前記制御チップの平面的な搭載位置と前記第５のメモリチップの平面的な搭載位置との中間から見て前記制御チップ側に位置していることを特徴とする請求項４に記載のメモリモジュール。
6. 前記第１乃至第４の配線部分が互いに異なる配線層に形成されていることを特徴とする請求項５に記載のメモリモジュール。
7. 前記第１の分岐点と前記第２の分岐点は、前記モジュール基板に設けられた同じスルーホール電極内に存在することを特徴とする請求項５又は６に記載のメモリモジュール。
8. 前記スルーホール電極が前記制御チップに覆われた領域に形成されていることを特徴とする請求項７に記載のメモリモジュール。
9. モジュール基板と、前記モジュール基板に搭載された制御チップ及び複数のメモリチップと、前記制御チップと前記複数のメモリチップを共通接続する配線パターンとを備えるメモリモジュールであって、
   前記複数のメモリチップのうち、第１及び第２のメモリチップは前記モジュール基板を介して前記制御チップと対向する位置に配置され、第３のメモリチップは前記モジュール基板を介して前記制御チップと対向しない位置に配置されており、
   前記配線パターンは、それぞれ前記第１乃至第３のメモリチップに接続される第１乃至第３の配線部分を含んでおり、
   前記第１の配線部分と前記第２の配線部分とが分岐する第１の分岐点と、前記第１の配線部分と前記第３の配線部分とが分岐する第２の分岐点は、前記モジュール基板に設けられた同じスルーホール電極内に存在し、
   前記第１の配線部分は前記第３の配線部分よりも短いことを特徴とするメモリモジュール。
10. 前記複数のメモリチップは、前記モジュール基板を介して前記制御チップと対向しない位置に前記第３のメモリチップと隣接して配置された第４のメモリチップをさらに含んでおり、
    前記配線パターンは、前記第４のメモリチップに接続される第４の配線部分をさらに含んでおり、
    前記第３の配線部分と前記第４の配線部分とが分岐する第３の分岐点は、前記スルーホール電極内に存在することを特徴とする請求項９に記載のメモリモジュール。
11. 前記第１乃至第４の配線部分が互いに異なる配線層に形成されていることを特徴とする請求項１０に記載のメモリモジュール。
12. 前記複数のメモリチップは、前記モジュール基板を介して前記第３のメモリチップと対向する位置に配置された第５のメモリチップと、前記モジュール基板を介して前記第４のメモリチップと対向する位置に配置された第６のメモリチップをさらに含んでおり、
    前記第５のメモリチップは、前記第３の配線部分を介して前記制御チップに接続されており、前記第６のメモリチップは、前記第４の配線部分を介して前記制御チップに接続されていることを特徴とする請求項１０又は１１に記載のメモリモジュール。

Images