JP4474648B2 - メモリシステム及びそのホットスワップ方法 - Google Patents

Description

本発明は、メモリシステム及びメモリシステムのホットスワップ方法に関し、更に詳しくは、シリアルに接続されたメモリモジュールを有するメモリシステムを稼働したまま、障害が発生したメモリモジュールを予備のメモリモジュール置き換えるホットスワップが可能なメモリシステム、及び、そのようなメモリシステムにおけるホットスワップ方法に関する。

複数のメモリ（メモリモジュール）を接続して、メモリコントローラからデータの書き込み及び読出しを行う情報処理システムが知られている。このような情報処理システムでは、メモリモジュールの１つに障害が発生すると、その障害が発生したメモリモジュールを他のメモリモジュールに置き換える処理に際しては、情報処理システム全体を停止して行うことが一般的である。これは、情報処理システムを稼働し続けるためには、メモリへのアクセスが中断できないためである。

情報処理システムの稼働を停止させずに、メモリモジュールを置換する方法として、図１３に示すような、バスを冗長化したミラーリング法が知られている。ミラーリング法では、必要なメモリモジュール４、５、６を共通に接続した常用のバス２の他に、これと同じ構成を有する、メモリモジュール７、８、９を共通に接続した予備のバス３を備える。何れかのメモリモジュール４、５、６に障害が発生した場合には、メモリコントローラ１は、まず、他の常用のメモリモジュールの冗長データから、障害が発生したメモリモジュールのデータを再生し、この再生したデータを含めて各メモリモジュールのデータを対応する予備のメモリモジュールに移す。次いで、メモリコントローラ１は、常用のバス２を停止し、予備のバス３に切り替えて処理を行う。障害が発生したメモリモジュールを交換した後に、メモリコントローラ１は、予備のバス３から常用のバス２に切り替えて正規の処理を行う。このミラーリング法は、エラーが発生しない確実な方法ではあるが、２倍の容量のメモリモジュールが必要になり、コストが増大するという問題がある。

図１４は、複数のメモリモジュールを有するメモリシステムで、予備のメモリモジュールを１つのみ備える例を示している。メモリモジュール１２〜１４の何れかに障害が発生した際には、メモリコントローラ１０からのアクセスを、その障害が発生したメモリモジュールから予備のメモリモジュール１５に切り替える。しかし、この方法では、システム稼働中に、障害が発生したメモリモジュールの停止は可能であるが、モジュールを取り替えるための引き外し及び挿入が出来ないという問題がある。この場合、予備のメモリモジュール１５をスイッチで切り替えることも可能であるが、メモリアクセスを止めずにスイッチを切り替えると、伝送波形への影響が出るため、システムを安定的に動作させる上で問題がある。

ところで、近年、メモリモジュールをシリアルに接続してシリアル伝送を行うメモリシステムが実用化されている。従来のシリアル伝送のメモリシステムの一例を図１５に示した。このメモリシステムでは、複数のメモリモジュール１９〜２１のそれぞれには、バッファ２２〜２４が配設されており、メモリコントローラ２５からの信号の伝送方向を、書込みバス１８及び読出しバス１７の双方で、それぞれ１方向に制御している。このメモリシステムでは、あるメモリモジュールへの電源供給を停止すると、次に接続されているメモリモジュールへの信号伝送ができなくなる。このように、従来の方法では、シリアル伝送のメモリシステムでは、システムを停止させることなく、メモリモジュールの切り離しが出来ない。

特許文献１には、ホットスワップが可能なシリアル伝送方式のメモリシステムが記載されている。このメモリシステムでは、障害が発生した際には、データをハードディスク装置に待避させ、次いで、シリアル伝送信号線から双方向伝送信号線に切り替えて、障害が発生したメモリモジュールを、電源停止せずに切り離すことを可能にする。
特開２００４−１８５１９９号公報（図１３）

特許文献１のメモリシステムでは、データをメモリモジュールからハードディスク装置に待避させるため、障害が発生したメモリモジュールの取り外しは可能になる。しかし、メモリのアクセススピードとハードディスクのアクセススピードとが異なるため、ハードディスクへのデータ待避中には、メモリシステムを通常の態様で稼働させることができないという問題がある。

本発明は、従来のシリアル伝送方式のメモリシステムに、予備のメモリモジュールを配設し、障害が発生したメモリモジュールを、情報処理システムの停止を必要とせずに且つその安定な動作を損なうことなく、予備のメモリモジュールに、ホットスワップで切り替えることができるメモリシステム、及び、そのようなメモリシステムにおけるホットスワップ方法を提供することを目的とする。

上記目的を達成するために、本発明のメモリシステムは、複数のメモリモジュールをシリアルに接続してシリアル伝送する書込み信号線及び読出し信号線を備えるメモリシステムにおいて、
予備のメモリモジュールとスイッチ回路とを備え、該スイッチ回路は、前記予備のメモリモジュールによって前記複数のメモリモジュールの１つを置換して前記書込み信号線及び読出し信号線のそれぞれに接続する際に、前記置換される１つのメモリモジュールを他のメモリモジュールから切り離し、且つ、前記予備のメモリモジュール及び前記他のメモリモジュールをシリアルに接続することを特徴とする。

また、本発明のメモリシステムのホットスワップ方法は、複数のメモリモジュールをシリアルに接続して知るある伝送する書込み信号線及び読出し信号線を備えるメモリシステムで、前記複数のメモリモジュールの１つを予備のメモリモジュールに置換するメモリシステムのホットスワップ方法において、
前記書込み信号線及び読出し信号線のそれぞれで、前記置換される１つのメモリモジュールを他のメモリモジュールから電気的に切り離し、且つ、前記予備のメモリモジュール及び前記他のメモリモジュールをシリアルに接続するステップを有することを特徴とする。

本発明のメモリシステム及びメモリシステムのホットスワップ方法によると、障害が発生したメモリモジュールから予備のメモリモジュールにデータを待避させた際にも、メモリコントローラからメモリシステムへのアクセスを停止する必要がないので、情報処理システムを停止させることなく、障害が発生したメモリモジュールを予備のメモリモジュールに交換するホットスワップが可能になる。

本発明の好適な態様のメモリシステムでは、前記スイッチ回路は、１つの入力端子及び２つの出力端子を有する切替えスイッチと、２つの入力端子及び１つの出力端子を有し該２つの入力端子の何れかからの信号を前記１つの出力端子に向けて一方向に伝送する伝送方向制限回路とを備える。簡易な構成のスイッチ回路によって、本発明のメモリシステムの構成が得られる。

また、前記伝送方向制限回路は、カスケード接続された第１及び第２のバッファと、該第１及び第２のバッファの接続ノードに出力端子が接続される第３のバッファとを備えることも本発明の態様である。同様に、簡素な構成で本発明のメモリシステムの構成が得られる。

図１は、本発明の一実施形態に係るメモリシステムの構成を示している。メモリシステムは、メモリコントローラ２５と、複数（３つ）の常用のメモリモジュール２６〜２８と、１つの予備のメモリモジュール２９と、メモリモジュール２６〜２８をシリアルに接続してシリアル伝送を行う信号線と、信号線の接続を切り替えるスイッチ回路とを備える。本実施形態のメモリシステムは、図１５の回路構成に加えて、予備のメモリモジュールとスイッチ回路とを加えた構成を有する。なお、同図では、簡単化のために書込み信号線のみを示しているが、実際には図１５の従来のメモリシステムと同様に、書込み信号線及び読出し信号線を備えるものである。各メモリモジュール２６〜２９は、シリアル伝送用のバッファ３０〜３３を備える。

スイッチ回路は、通常の運転中では、常用のメモリモジュールをシリアルに接続してシリアル伝送を行っている。１つの常用メモリモジュールに障害が発生した際には、その障害が発生したメモリモジュールを切り離し、且つ、その他の常用メモリモジュールと予備のメモリモジュールとをシリアルに接続する。スイッチ回路は、１つの入力端子及び２つの出力端子を備える切替えスイッチ３４〜３６と、２つの入力端子及び１つの出端子を備え、入力端子から出力端子の方向に向けて信号電送方向を制限する伝送方向制限回路３７〜３９とを有する。各メモリモジュール２６〜２９は、メモリコントローラ２５の制御によって、独立に電源の制御が可能である。

図２は、切替えスイッチ３４〜３６の一例を示している。切替えスイッチ３４〜３６は、一方の電流端子が入力端子４０に共通に接続された一対のトランジスタ（ＦＥＴ）５４を備え、制御入力によって一方がオン、他方がオフとなることで、入力端子４０からの信号を出力端子４１又は４２の何れかに出力する。図３は、伝送方向制限回路３７〜３９の一例を示している。伝送方向制限回路３７〜３９は、３つのバッファ５５から構成され、２つの入力端子４４及び４５の何れから信号が入力されても、その信号が出力端子４６から出力され、他方の信号伝送が制限されるように、信号伝送方向が一方向に制限されている。

図４は、常用及び予備の各メモリモジュール２６〜２９の構成を示している。各メモリモジュールは、複数のメモリデバイス４７と、シリアル伝送用バッファ４８とを備える。シリアル伝送用バッファ４８は、シリアル／パラレル変換回路４９と、書込み及び読出し信号線のそれぞれための入力及び出力バッファ５６とを備える。なお、制御信号系の配線は省略して示している。

メモリデバイス４７から読出し(Read)信号を出力する際には、シリアル／パラレル変換回路４９で、メモリデバイス４７からのパラレルデータがシリアル信号に変換され、メモリモジュール外部へread信号線５２から出力される。シリアル信号である他のメモリモジュールからのread信号が伝送されてくると、read信号線５３からメモリモジュールに入り、シリアル／パラレル変換回路４９を素通りしてread信号線５２からそのまま出力される。メモリモジュールに書き込まれる書込み（write）信号は、write信号線５０から入力し、シリアル／パラレル変換回路４９でパラレルデータに変換され、メモリデバイス４７に書き込まれる。他のメモリモジュールに書き込まれるシリアル信号は、write信号線５０から入力し、シリアル／パラレル変換回路４９を素通りして、そのままwrite信号線５１から他のメモリモジュールに伝送される。これらの動作において、シリアル／パラレル変換回路４９の動作は、メモリコントローラ２５からの制御信号により制御される。

図５〜図１２はそれぞれ、図１のメモリシステムにおいて通常の状態、及び、何れかのメモリモジュールに障害が発生した際の信号伝送を示すもので、図５、７、９、１１は、図１の構成を簡略化した信号伝送の状態で、図６、８、１０、１２は、図１５の表現方法に対応する信号伝送の状態で、それぞれメモリシステムを示している。なお、図５、７、９、１１では、実線によって信号伝送が行われる旨を示し、破線によって信号伝送が行われない旨を示す。

図５及び図６は通常の動作状態である。通常の動作状態では、予備のメモリモジュール２９へのアクセスは行われず、メモリコントローラ２５は、実際に動作している常用のメモリモジュール２６、２７、２８をこの順番で接続している。アクセスがされない予備のメモリモジュール２９は、電源供給を停止し、システムを停止させることなく引き抜き及び挿入が可能である。

図５及び図６の状態で、メモリモジュール２６で例えばシングルビットエラーが数回発生し、メモリコントローラ２５によって交換が必要と判断されると、予備のメモリモジュール２９にアクセスし、メモリモジュール２６のデータを予備のメモリモジュール２９に書き写した後に、図７及び図８の状態に移行する。この場合には、メモリコントローラ２５は、メモリモジュールの接続順を２９、２７、２８の順であると判断し、そのように扱う。アクセスされないメモリモジュール２６は、電源供給を停止することにより、情報処理システムを停止させることなく引き抜き及び挿入が可能になる。メモリモジュール２６を交換し再度元の状態に戻すためには、メモリコントローラ２５に命令を与えることにより、メモリモジュール２６を取り外す処理とは逆の順番の処理で通常の状態に戻るようにする。

図７及び図８の状態で、メモリモジュール２６を交換した後に、電源供給を開始し、メモリコントローラ２５からメモリモジュール２６へのアクセスを開始し、メモリモジュールの２６の初期化を行う。その後、予備のメモリモジュール２９のデータをメモリモジュール２６に書き写し、それが終わったら、メモリモジュール２６とメモリモジュール２７との間の接続を開始し、メモリモジュール２７と２９の間、メモリコントローラ２５と予備のメモリモジュール２９との間の信号伝送を停止する。これによって、図５及び図６の状態に戻る。

図９及び図１０は、メモリモジュール２７を交換するときの状態を示す。メモリコントローラ２５は、メモリモジュールの接続順を２６、２９、２８の順であると判断し、そのように扱う。図１１及び図１２は、メモリモジュール２８を同様に交換するときの状態を示す。このときにも、メモリコントローラ２５は、メモリモジュールの接続順を２６、２９、２７の順であると判断し、そのように扱う。

上記実施形態では、常用のメモリモジュールの数を３、予備のメモリモジュールを１つとしたが、常用及び予備のメモリモジュールの数はそれぞれ任意の数が選択可能である。また、各図でread用配線及びWrite用配線をそれぞれ1本として示しているが、各配線の本数は１以上任意の数が可能である。また、制御用などの信号線も何本あってもよい。更に、上記実施形態ではメモリシステムを１チャンネルのものとして示したが、チャンネル数は任意である。切替えスイッチ３４、３５、３６は、入力された信号を二つの出力のどちらか一方に制御して出力できればよく、他の構成を適宜選択できる。また、伝送方向制限回路の構成も、決まった方向に信号をドライブすればよく、他の構成も適宜選択可能である。

以上、本発明をその好適な実施態様に基づいて説明したが、本発明のメモリシステム及びそのホットスワップ方法は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。また、本発明の好適な態様として記載した各構成や実施形態で記載した各構成については、本発明の必須の構成と共に用いることが好ましいが、単独であっても有益な効果を奏する構成については、必ずしも本発明の必須の構成として説明した全ての構成と共に用いる必要はない。

本発明のメモリシステムは、ＤＲＡＭ、ＳＲＡＭ等のメモリチップを１以上有する複数のメモリモジュールを備え、これらをシリアルに接続してシリアル伝送を行うメモリシステムに適用できる。

本発明の一実施形態に係るメモリシステムのブロック図。 図１に示した切替えスイッチの構成を示す回路図。 図１に示した伝送方向制限回路の構成を示す回路図。 図１に示したメモリモジュールの構成を示すブロック図。 図１に示したメモリシステムの正規の運転の際における信号の流れを示すブロック図。 図５の信号の流れをread信号線及びwrite信号線の双方で示すブロック図。 メモリモジュール２６の障害の際における信号の流れを示すブロック図。 図７の信号の流れをread信号線及びwrite信号線の双方で示すブロック図。 メモリモジュール２７の障害の際における信号の流れを示すブロック図。 図９の信号の流れをread信号線及びwrite信号線の双方で示すブロック図。 メモリモジュール２８の障害の際における信号の流れを示すブロック図。 図１１の信号の流れをread信号線及びwrite信号線の双方で示すブロック図。 ミラーリング法を採用する従来のメモリシステムのブロック図。 １つの予備メモリを備える従来のメモリシステムのブロック図。 シリアル伝送を採用する従来のメモリシステムのブロック図。

符号の説明

１、１０、１６、２５：メモリコントローラ
２、３、１１：バス
４〜９、１２〜１４、１９〜２１、２６〜２８：メモリモジュール
１５、２９：予備メモリモジュール
１７：read信号線
１８：write信号線
２２〜２４：バッファ
３０〜３３：バッファ
３４〜３６：切替えスイッチ
３７〜３９：伝送方向制限回路
４０、４４、４５：入力端子
４１、４２、４６：出力端子
４３：制御入力端子
４８：シリアル伝送用バッファ
４９：シリアル／パラレル変換回路
５０、５１：write信号線
５２、５３：read信号線
５４：ＦＥＴ
５５、５６：バッファ

Claims (2)

1. 複数のメモリモジュールをシリアルに接続してシリアル伝送を行う書込み信号線及び読出し信号線を備えるメモリシステムにおいて、
   予備のメモリモジュールとスイッチ回路とを備え、該スイッチ回路は、１つの入力端子及び２つの出力端子を有する切替えスイッチと、２つの入力端子及び１つの出力端子を有し該２つの入力端子の何れかからの信号を前記１つの出力端子に向けて一方向に伝送する伝送方向制限回路とを備え、前記予備のメモリモジュールによって前記複数のメモリモジュールのうちの少なくとも１つを置換して前記書込み信号線及び読出し信号線のそれぞれに接続する際に、前記置換される１つのメモリモジュールを他のメモリモジュールから切り離し、該切り離した順番と同じ順番の位置に前記予備のメモリモジュールを挿入して、前記予備のメモリモジュール及び前記他のメモリモジュールをシリアルに接続するものであり、
   前記少なくとも１つのメモリモジュールについて、メモリシステムを停止させることなく、稼働を継続することを特徴とするメモリシステム。
2. 前記伝送方向制限回路は、カスケード接続された第１及び第２のバッファと、該第１及び第２のバッファの接続ノードに出力端子が接続される第３のバッファとを備える、請求項１に記載のメモリシステム。

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