JPH0542079B2 - - Google Patents
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- JPH0542079B2 JPH0542079B2 JP61047343A JP4734386A JPH0542079B2 JP H0542079 B2 JPH0542079 B2 JP H0542079B2 JP 61047343 A JP61047343 A JP 61047343A JP 4734386 A JP4734386 A JP 4734386A JP H0542079 B2 JPH0542079 B2 JP H0542079B2
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- HCUOEKSZWPGJIM-IYNMRSRQSA-N (e,2z)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N\O)\C(N)=O HCUOEKSZWPGJIM-IYNMRSRQSA-N 0.000 description 6
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔概 要〕
半導体記憶装置であつて、複数個のメモリセル
ブロツクA1〜Anの少くとも２個が所定の数の冗
長用コラムB1〜Boを共用するように構成すると
共に、不良のメモリセルが存在している不良コラ
ム線に対応するアドレスを示す情報と入力された
アドレス信号とが一致した時に、当該不良コラム
線がいずれのメモリセルブロツクに含まれている
かを示す情報に基づいて、当該不良メモリセルが
存在しているメモリセルブロツクに対応するコラ
ムデコーダを非能動状態にすると共に、冗長用コ
ラムのいずれかを能動状態にする手段を設けるこ
とにより、冗長用メモリセルの記憶容量を減少さ
せてチツプ面積の縮小化および製造コストの低減
化を可能とする。
ブロツクA1〜Anの少くとも２個が所定の数の冗
長用コラムB1〜Boを共用するように構成すると
共に、不良のメモリセルが存在している不良コラ
ム線に対応するアドレスを示す情報と入力された
アドレス信号とが一致した時に、当該不良コラム
線がいずれのメモリセルブロツクに含まれている
かを示す情報に基づいて、当該不良メモリセルが
存在しているメモリセルブロツクに対応するコラ
ムデコーダを非能動状態にすると共に、冗長用コ
ラムのいずれかを能動状態にする手段を設けるこ
とにより、冗長用メモリセルの記憶容量を減少さ
せてチツプ面積の縮小化および製造コストの低減
化を可能とする。
本発明は半導体記憶装置に関し、特に、メモリ
セルブロツクと冗長用コラムを有し、該メモリセ
ルブロツクに不良コラムが含まれている場合に、
該不良コラムに対応のアドレス情報が入力された
時に該不良コラムに代わつて該冗長用コラムを能
動状態とするようにした半導体記憶装置に関す
る。本発明による装置は、例えば高信頼性が要求
されるコンピユータ等の情報機器の記憶部に利用
され得る。
セルブロツクと冗長用コラムを有し、該メモリセ
ルブロツクに不良コラムが含まれている場合に、
該不良コラムに対応のアドレス情報が入力された
時に該不良コラムに代わつて該冗長用コラムを能
動状態とするようにした半導体記憶装置に関す
る。本発明による装置は、例えば高信頼性が要求
されるコンピユータ等の情報機器の記憶部に利用
され得る。
第５図には上述した冗長性を持たせた従来形の
半導体記憶装置におけるメモリセルブロツクと冗
長用コラムまたは冗長用メモリセルブロツクとの
対応関係が示される。
半導体記憶装置におけるメモリセルブロツクと冗
長用コラムまたは冗長用メモリセルブロツクとの
対応関係が示される。
第５図ａは記憶容量256Kビツトの１ビツト構
成品の場合を示し、１チツプが４個のメモリセル
ブロツクa11〜a14からなり、各メモリセルブロツ
クは512ビツト×128コラムで構成され、各メモリ
セルブロツクに対応してそれぞれ冗長用コラム
b11，b12，b13，b14が一列ずつ設けられている。
この場合、冗長分としての記憶容量は2Kビツト
である。各メモリセルブロツクa11〜a14に不良コ
ラムが含まれている場合には、該不良コラムに対
応のアドレスが指定された時に該不良コラムは破
線で示されるように冗長用コラムb11〜b14に切換
えられる。
成品の場合を示し、１チツプが４個のメモリセル
ブロツクa11〜a14からなり、各メモリセルブロツ
クは512ビツト×128コラムで構成され、各メモリ
セルブロツクに対応してそれぞれ冗長用コラム
b11，b12，b13，b14が一列ずつ設けられている。
この場合、冗長分としての記憶容量は2Kビツト
である。各メモリセルブロツクa11〜a14に不良コ
ラムが含まれている場合には、該不良コラムに対
応のアドレスが指定された時に該不良コラムは破
線で示されるように冗長用コラムb11〜b14に切換
えられる。
第５図ｂは昭記憶容量256Kビツトの８ビツト
構成品の場合を示し、１チツプが４個のメモリセ
ルブロツクa21〜Na24からなり、さらに各メモリ
セルブロツクは８個のメモリセルブロツクa211〜
a218からなつており、各メモリセルブロツクa211
〜a218は512ビツト×16コラムで構成され、各メ
モリセルブロツクに対応してそれぞれ冗長用コラ
ムb21，b22，…，b28が一列ずつ設けられている。
この場合、冗長分としての記憶容量は16Kビツト
である。各メモリセルブロツクa211〜a218に不良
コラムが含まれている場合には、ａの場合と同様
に破線で示されるように冗長用コラムb21〜b28に
切換えられる。
構成品の場合を示し、１チツプが４個のメモリセ
ルブロツクa21〜Na24からなり、さらに各メモリ
セルブロツクは８個のメモリセルブロツクa211〜
a218からなつており、各メモリセルブロツクa211
〜a218は512ビツト×16コラムで構成され、各メ
モリセルブロツクに対応してそれぞれ冗長用コラ
ムb21，b22，…，b28が一列ずつ設けられている。
この場合、冗長分としての記憶容量は16Kビツト
である。各メモリセルブロツクa211〜a218に不良
コラムが含まれている場合には、ａの場合と同様
に破線で示されるように冗長用コラムb21〜b28に
切換えられる。
第５図ｃは記憶容量256Kビツトの８ビツト構
成品の場合を示し、１チツプが４個のメモリセル
ブロツクa31〜a34からなり、さらに各メモリセル
ブロツクは８個のＩ／Ｏに対応する８個のメモリ
セルブロツクa311〜a318および１個の冗長用メモ
リセルブロツクb31からなつており、各メモリセ
ルブロツクは512ビツト×16コラムで構成されて
いる。この場合、冗長分としての記憶容量は32K
ビツトである。各メモリセルブロツクa31〜a34に
不良コラムを含むメモリセルブロツク（a311とす
る）が含まれている場合には、太い矢印で示され
るように不良のメモリセルブロツクa31は予め冗
長用メモリセルブロツクb31に切換えられ、８ビ
ツト構成品として使用される。
成品の場合を示し、１チツプが４個のメモリセル
ブロツクa31〜a34からなり、さらに各メモリセル
ブロツクは８個のＩ／Ｏに対応する８個のメモリ
セルブロツクa311〜a318および１個の冗長用メモ
リセルブロツクb31からなつており、各メモリセ
ルブロツクは512ビツト×16コラムで構成されて
いる。この場合、冗長分としての記憶容量は32K
ビツトである。各メモリセルブロツクa31〜a34に
不良コラムを含むメモリセルブロツク（a311とす
る）が含まれている場合には、太い矢印で示され
るように不良のメモリセルブロツクa31は予め冗
長用メモリセルブロツクb31に切換えられ、８ビ
ツト構成品として使用される。
上述した従来技術においては、本来の記憶容量
256Kビツトのメモリセルの他に、１ビツトを救
済するために冗長分としてａの場合は2Kビツト
分、ｂの場合は16Kビツト分、ｃの場合は32Kビ
ツト分のメモリセルを必要とするため、その分だ
けチツプ面積が増大し、製造コストの上昇をひき
起こすという問題がある。この問題は、救済され
るビツト数が増えた場合にはそれに応じて冗長分
のメモリセルの記憶容量も増大するため、一層顕
著に現われる。
256Kビツトのメモリセルの他に、１ビツトを救
済するために冗長分としてａの場合は2Kビツト
分、ｂの場合は16Kビツト分、ｃの場合は32Kビ
ツト分のメモリセルを必要とするため、その分だ
けチツプ面積が増大し、製造コストの上昇をひき
起こすという問題がある。この問題は、救済され
るビツト数が増えた場合にはそれに応じて冗長分
のメモリセルの記憶容量も増大するため、一層顕
著に現われる。
本発明の目的は、上述した従来技術における問
題点に鑑み、冗長用メモリセルの記憶容量を減少
させ、チツプ面積の縮小化および製造コストの低
減化を図ることができる半導体記憶装置を提供す
ることにある。
題点に鑑み、冗長用メモリセルの記憶容量を減少
させ、チツプ面積の縮小化および製造コストの低
減化を図ることができる半導体記憶装置を提供す
ることにある。
第１図に本発明による半導体記憶装置の原理ブ
ロツク図が示される。
ロツク図が示される。
第１図においてA1〜Anは複数個のメモリセル
ブロツクであつて、該メモリセルブロツクの各個
は、複数のメモリセルからなるコラムがアレイ状
に配列されて構成されている。B1〜Boは所定の
数の冗長用コラムであつて、該冗長用コラムB1
〜Boは少くとも２個のメモリセルブロツクA1〜
Anに接続可能な様に設けられ、各冗長用コラム
は複数のメモリセルからなつている。
ブロツクであつて、該メモリセルブロツクの各個
は、複数のメモリセルからなるコラムがアレイ状
に配列されて構成されている。B1〜Boは所定の
数の冗長用コラムであつて、該冗長用コラムB1
〜Boは少くとも２個のメモリセルブロツクA1〜
Anに接続可能な様に設けられ、各冗長用コラム
は複数のメモリセルからなつている。
Ｃはメモリであつて該メモリＣには、不良のメ
モリセルが存在している不良コラムに対応するア
ドレスを表わす第１の情報I1と、該不良コラムが
メモリセルブロツクA1〜Anのいずれに含まれて
いるかを表わす第２の情報I2とが予め記憶されて
いる。Ｄは判定回路であつて、上述のメモリセル
ブロツクA1〜Anの各個の対応するコラムを同時
に指定するアドレス情報ADDを入力し、このア
ドレス情報がメモリＣ内の第１の情報I1と一致し
ているか否かを判定する機能を有している。Ｅは
制御回路であつて、アドレス情報ADDが第１の
Ａ情報I1と一致した時にメモリＣ内の第２の情報
I2に基づいて不良コラムを含むメモリセルブロツ
クを検知し、該メモリセルブロツクを非能動状態
とし、かつ冗長用コラムB1〜Boのいずれかを能
動状態とする機能を有している。
モリセルが存在している不良コラムに対応するア
ドレスを表わす第１の情報I1と、該不良コラムが
メモリセルブロツクA1〜Anのいずれに含まれて
いるかを表わす第２の情報I2とが予め記憶されて
いる。Ｄは判定回路であつて、上述のメモリセル
ブロツクA1〜Anの各個の対応するコラムを同時
に指定するアドレス情報ADDを入力し、このア
ドレス情報がメモリＣ内の第１の情報I1と一致し
ているか否かを判定する機能を有している。Ｅは
制御回路であつて、アドレス情報ADDが第１の
Ａ情報I1と一致した時にメモリＣ内の第２の情報
I2に基づいて不良コラムを含むメモリセルブロツ
クを検知し、該メモリセルブロツクを非能動状態
とし、かつ冗長用コラムB1〜Boのいずれかを能
動状態とする機能を有している。
従つて、本発明の装置は全体として、複数個の
メモリセルブロツクA1〜Anの少くとも２個が所
定の数の冗長用コラムB1〜Boを共用するように
構成されている。
メモリセルブロツクA1〜Anの少くとも２個が所
定の数の冗長用コラムB1〜Boを共用するように
構成されている。
また、本発明の好適な実施態様によれば、複数
のコラム線に接続された複数のメモリセルからな
るメモリセルブロツクが複数設けられ、同じアド
レス信号により該複数のメモリセルブロツクの
各々における選択メモリセルに対して前記複数の
コラム線を介して複数ビツト並列に入出力するメ
モリセルブロツク群と、前記複数のメモリセルブ
ロツクの各個毎に対応して設けられたデータバス
と、前記複数のメモリセルブロツクの各個毎に対
応して設けられ、対応する前記複数のコラム線を
前記アドレス信号に基づいて択一的に選択し、対
応する前記データバスに接続するコラムデコーダ
手段と、少なくとも２個の前記メモリセルブロツ
クに共用されるように設けられ、選択的に前記デ
ータバスに接続される冗長用コラムと、不良メモ
リセルが存在している不良コラム線に対応するア
ドレスを示す第１の情報と該不良コラム線が前記
複数のメモリセルブロツクのいずれに含まれてい
るかを示す第２の情報とが予め記憶されているメ
モリと、該メモリ内の第１の情報と入力されたア
ドレス信号とが一致するか否かを判定し、該判定
に基づき一致した時に一致信号を出力する判定回
路Ｄと、前記一致信号を受けた時に前記メモリ内
の第２の情報に基づいて、前記不良メモリセルが
存在しているメモリセルブロツクに対応する前記
コラムデコーダ手段を非能動状態にすると共に、
前記冗長用コラムのいずれかを能動状態にする制
御回路と、前記冗長用コラムを共用する複数のメ
モリセルブロツクに対応するデータバスの各々と
該冗長用コラムとの間に設けられたスイツチング
手段とを具備し、該スイツチング手段を前記制御
回路により選択的にオンオフさせることで、前記
能動状態とされた冗長用コラムを前記不良メモリ
セルが存在しているメモリセルブロツクに対応す
るデータバスへ接続するようにしたことを特徴と
する半導体記憶装置が提供される。
のコラム線に接続された複数のメモリセルからな
るメモリセルブロツクが複数設けられ、同じアド
レス信号により該複数のメモリセルブロツクの
各々における選択メモリセルに対して前記複数の
コラム線を介して複数ビツト並列に入出力するメ
モリセルブロツク群と、前記複数のメモリセルブ
ロツクの各個毎に対応して設けられたデータバス
と、前記複数のメモリセルブロツクの各個毎に対
応して設けられ、対応する前記複数のコラム線を
前記アドレス信号に基づいて択一的に選択し、対
応する前記データバスに接続するコラムデコーダ
手段と、少なくとも２個の前記メモリセルブロツ
クに共用されるように設けられ、選択的に前記デ
ータバスに接続される冗長用コラムと、不良メモ
リセルが存在している不良コラム線に対応するア
ドレスを示す第１の情報と該不良コラム線が前記
複数のメモリセルブロツクのいずれに含まれてい
るかを示す第２の情報とが予め記憶されているメ
モリと、該メモリ内の第１の情報と入力されたア
ドレス信号とが一致するか否かを判定し、該判定
に基づき一致した時に一致信号を出力する判定回
路Ｄと、前記一致信号を受けた時に前記メモリ内
の第２の情報に基づいて、前記不良メモリセルが
存在しているメモリセルブロツクに対応する前記
コラムデコーダ手段を非能動状態にすると共に、
前記冗長用コラムのいずれかを能動状態にする制
御回路と、前記冗長用コラムを共用する複数のメ
モリセルブロツクに対応するデータバスの各々と
該冗長用コラムとの間に設けられたスイツチング
手段とを具備し、該スイツチング手段を前記制御
回路により選択的にオンオフさせることで、前記
能動状態とされた冗長用コラムを前記不良メモリ
セルが存在しているメモリセルブロツクに対応す
るデータバスへ接続するようにしたことを特徴と
する半導体記憶装置が提供される。
本発明による半導体記憶装置においては、入力
されたアドレス情報ADDが不良コラムに対応の
アドレス情報（第１の情報I1）と一致しているか
否かの判定が判定回路Ｄにおいて行われ、これら
の情報が一致した時に、制御回路ＥはメモリＣ内
の第２の情報I2に基づいて不良メモリセルが存在
しているメモリセルブロツクに対応するコラムデ
コーダを非能動状態にし、同時に、冗長用コラム
のいずれかを能動状態にする。
されたアドレス情報ADDが不良コラムに対応の
アドレス情報（第１の情報I1）と一致しているか
否かの判定が判定回路Ｄにおいて行われ、これら
の情報が一致した時に、制御回路ＥはメモリＣ内
の第２の情報I2に基づいて不良メモリセルが存在
しているメモリセルブロツクに対応するコラムデ
コーダを非能動状態にし、同時に、冗長用コラム
のいずれかを能動状態にする。
上述した不良コラムから冗長用コラムへの切換
は、少くとも２個のメモリセルブロツクと該メモ
リセルブロツクによつて共用される所定の数の冗
長用コラムとの間で行われるようになつている。
これによつて本発明の装置は、冗長用メモリセル
の記憶容量を減小させてチツプ面積の縮小化およ
び製造コストの低減化を可能とするものである。
は、少くとも２個のメモリセルブロツクと該メモ
リセルブロツクによつて共用される所定の数の冗
長用コラムとの間で行われるようになつている。
これによつて本発明の装置は、冗長用メモリセル
の記憶容量を減小させてチツプ面積の縮小化およ
び製造コストの低減化を可能とするものである。
第２図に本発明の一実施例としての半導体記憶
装置がブロツク的に示され、第３図には第２図の
装置におけるメモリセルブロツクと冗長用コラム
との対応関係が示される。
装置がブロツク的に示され、第３図には第２図の
装置におけるメモリセルブロツクと冗長用コラム
との対応関係が示される。
第３図に示されるように、本実施例の装置にお
けるメモリ記憶容量は256Kビツトであり、１チ
ツプが４個のメモリセルブロツクA10，A20，
A30，A40からなり、さらに各メモリセルブロツ
クは８個のメモリセルブロツクA1〜A8からなつ
ており、各メモリセルブロツクA1〜A8は512ビツ
ト×16コラムで構成されている。さらに、メモリ
セルブロツクA1およびA2に対応して２列の冗長
用コラムB1およびB2が設けられており、以下同
様にして、２個のメモリセルブロツクに対応して
それぞれ２列の冗長用コラムが設けられている。
この場合、冗長分としての記憶容量は16Kビツト
（512ビツト×８×４）である。
けるメモリ記憶容量は256Kビツトであり、１チ
ツプが４個のメモリセルブロツクA10，A20，
A30，A40からなり、さらに各メモリセルブロツ
クは８個のメモリセルブロツクA1〜A8からなつ
ており、各メモリセルブロツクA1〜A8は512ビツ
ト×16コラムで構成されている。さらに、メモリ
セルブロツクA1およびA2に対応して２列の冗長
用コラムB1およびB2が設けられており、以下同
様にして、２個のメモリセルブロツクに対応して
それぞれ２列の冗長用コラムが設けられている。
この場合、冗長分としての記憶容量は16Kビツト
（512ビツト×８×４）である。
説明を簡単にするために、第２図には２個のメ
モリセルブロツクA1およびA2と、これに対応す
る２列の冗長用コラムB1およびB2のみが示され
る。第２図においてＣはアドレス用PROM（プロ
グラミング可能な読出し専用メモリ）C1とＩ／
Ｏ（入出力）用PROMC2からなるメモリである。
アドレス用PROMC1においては、各メモリセル
ブロツクA1，A2の16コラムの内いずれのコラム
に不良のメモリセルが存在しているかを表わすア
ドレス情報I1が予め記憶されている。従つてこの
場合、アドレス情報I1は０〜15番地のうちの１つ
を表わす４ビツト情報を単位とし、２コラム番地
分の８ビツト情報として送出される。またＩ／Ｏ
用PROMC2においては、不良のメモリセルが存
在している不良コラムがいずれのメモリセルブロ
ツクA1，A2に含まれているかを表わす情報、言
い換えるといずれのＩ／Ｏチヤネルに対応してい
るかを表わすＩ／Ｏ情報I2が予め記憶されてい
る。
モリセルブロツクA1およびA2と、これに対応す
る２列の冗長用コラムB1およびB2のみが示され
る。第２図においてＣはアドレス用PROM（プロ
グラミング可能な読出し専用メモリ）C1とＩ／
Ｏ（入出力）用PROMC2からなるメモリである。
アドレス用PROMC1においては、各メモリセル
ブロツクA1，A2の16コラムの内いずれのコラム
に不良のメモリセルが存在しているかを表わすア
ドレス情報I1が予め記憶されている。従つてこの
場合、アドレス情報I1は０〜15番地のうちの１つ
を表わす４ビツト情報を単位とし、２コラム番地
分の８ビツト情報として送出される。またＩ／Ｏ
用PROMC2においては、不良のメモリセルが存
在している不良コラムがいずれのメモリセルブロ
ツクA1，A2に含まれているかを表わす情報、言
い換えるといずれのＩ／Ｏチヤネルに対応してい
るかを表わすＩ／Ｏ情報I2が予め記憶されてい
る。
メモリＣには判定回路Ｄと制御回路Ｅが接続さ
れている。判定回路Ｄにはメモリセルブロツク
A1，A2の各個の対応するコラムを同時に指定す
るアドレス情報ADDが入力されており、該判定
回路Ｄは、このアドレス情報ADDがメモリＣか
らのアドレス情報I1と一致しているか否かの判定
を行う。一方、制御回路Ｅは、判定回路Ｄによる
判定結果に基づきアドレス情報ADDがアドレス
情報I1と一致した時に、不良アドレス一致信号
B1s又はB2sのいずれかを受けて、その不良アドレ
ス・ブロツクを示すメモリＣからのＩ／Ｏ情報I2
に基づいて、適宜ハイレベルの制御信号E1〜E4
を出力する。これによつて、不良コラムを含むメ
モリセルブロツクA1またはA2が非能動状態とな
り、同時に、冗長用コラムB1またはB2が能動状
態となる。
れている。判定回路Ｄにはメモリセルブロツク
A1，A2の各個の対応するコラムを同時に指定す
るアドレス情報ADDが入力されており、該判定
回路Ｄは、このアドレス情報ADDがメモリＣか
らのアドレス情報I1と一致しているか否かの判定
を行う。一方、制御回路Ｅは、判定回路Ｄによる
判定結果に基づきアドレス情報ADDがアドレス
情報I1と一致した時に、不良アドレス一致信号
B1s又はB2sのいずれかを受けて、その不良アドレ
ス・ブロツクを示すメモリＣからのＩ／Ｏ情報I2
に基づいて、適宜ハイレベルの制御信号E1〜E4
を出力する。これによつて、不良コラムを含むメ
モリセルブロツクA1またはA2が非能動状態とな
り、同時に、冗長用コラムB1またはB2が能動状
態となる。
４ビツトのアドレス情報ADDは、各メモリセ
ルブロツクA1，A2に対応したコラムデコーダ
CD1，CD2にも入力されている。コラムデコーダ
CD1，CD2はそれぞれ、16個の電界効果型トラン
ジスタT0〜T15のそれぞれのゲート端子に接続さ
れ、該トランジスタのソース端子はメモリセルブ
ロツクA1，A2に、ドレイン端子はデータバスを
介してＩ／ＯバツフアIOB1，IOB2に接続されて
いる。すなわち、コラムデコーダCD1，CD2にお
いてアドレス情報ADDが解読されると、その解
読されたたアドレスに対応するトランジスタがオ
ンし、該トランジスタに接続されるコラムのメモ
リセルがＩ／ＯバツフアIOB1，IOB2に接続され
るようになつている。
ルブロツクA1，A2に対応したコラムデコーダ
CD1，CD2にも入力されている。コラムデコーダ
CD1，CD2はそれぞれ、16個の電界効果型トラン
ジスタT0〜T15のそれぞれのゲート端子に接続さ
れ、該トランジスタのソース端子はメモリセルブ
ロツクA1，A2に、ドレイン端子はデータバスを
介してＩ／ＯバツフアIOB1，IOB2に接続されて
いる。すなわち、コラムデコーダCD1，CD2にお
いてアドレス情報ADDが解読されると、その解
読されたたアドレスに対応するトランジスタがオ
ンし、該トランジスタに接続されるコラムのメモ
リセルがＩ／ＯバツフアIOB1，IOB2に接続され
るようになつている。
コラムデコーダCD1，CD2はそれぞれノアゲー
トNOR1，NOR2の出力端子に接続されている。
ノアゲートNOR1の一方の入力端子には制御回路
Ｅからの制御信号E1が入力され、他方の入力端
子には制御信号E3が入力されており、ノアゲー
トNOR2の一方の入力端子には制御信号E2が入力
され、他方の入力端子には制御信号E4が入力さ
れている。ノアゲートNOR1，NOR2の少くとも
一方の入力端子にハイレベルの信号が入力される
と、ノアゲートの出力はローレベルとなり、これ
によつてコラムデコーダCD1，CD2は機能を停止
し、メモリセルブロツクA1，A2は非能動状態と
なる。
トNOR1，NOR2の出力端子に接続されている。
ノアゲートNOR1の一方の入力端子には制御回路
Ｅからの制御信号E1が入力され、他方の入力端
子には制御信号E3が入力されており、ノアゲー
トNOR2の一方の入力端子には制御信号E2が入力
され、他方の入力端子には制御信号E4が入力さ
れている。ノアゲートNOR1，NOR2の少くとも
一方の入力端子にハイレベルの信号が入力される
と、ノアゲートの出力はローレベルとなり、これ
によつてコラムデコーダCD1，CD2は機能を停止
し、メモリセルブロツクA1，A2は非能動状態と
なる。
制御回路Ｅからの制御信号E1，E2，E3，E4は
それぞれ、電界効果型トランジスタt1〜t4のそれ
ぞれのゲート端子に入力されるようになつてい
る。トランジスタt1，t2のソース端子は冗長用コ
ラムB1に、トランジスタt3，t4のソース端子は冗
長用コラムB2に接続されており、トランジスタ
t1，t3のドレイン端子はＩ／ＯバツフアIOB1に、
トランジスタt2，t4のドレイン端子はＩ／Ｏバツ
フアIOB2に接続されている。従つて、例えば制
御信号E1が出力されると、トランジスタt1がオン
し、冗長用コラムB1とＩ／ＯバツフアIOB1が接
続されることになる。この時、ノアゲートNOR1
の出力はローレベルにあるので、メモリセルブロ
ツクA1は非能動状態となる。
それぞれ、電界効果型トランジスタt1〜t4のそれ
ぞれのゲート端子に入力されるようになつてい
る。トランジスタt1，t2のソース端子は冗長用コ
ラムB1に、トランジスタt3，t4のソース端子は冗
長用コラムB2に接続されており、トランジスタ
t1，t3のドレイン端子はＩ／ＯバツフアIOB1に、
トランジスタt2，t4のドレイン端子はＩ／Ｏバツ
フアIOB2に接続されている。従つて、例えば制
御信号E1が出力されると、トランジスタt1がオン
し、冗長用コラムB1とＩ／ＯバツフアIOB1が接
続されることになる。この時、ノアゲートNOR1
の出力はローレベルにあるので、メモリセルブロ
ツクA1は非能動状態となる。
第４図には第２図に示される装置を用いて最大
２コラムまでを救済する場合の冗長用コラムへの
切換を説明する模式図が示される。
２コラムまでを救済する場合の冗長用コラムへの
切換を説明する模式図が示される。
(1) 第４図ａの場合
この場合には、不良のメモリセルはメモリセル
ブロツクA1の３コラム目と10コラム目に存在し
ている。従つて判定回路Ｄは、アドレス情報
ADDに３番地または10番地を表わす情報が含ま
れている時のみ、アドレス情報ADDがアドレス
情報I1と一致しているとの判定を行い、それぞれ
の場合に、冗長用コラムB1，B2で置換すべきこ
とを指示する一致信号B1s，B2sを送出する。この
判定を受けて、制御回路ＥはＩ／Ｏ情報I2に基づ
いて不良コラムを含むメモリセルブロツクA1を
決定し、冗長用コラムに置換するための制御信号
E1，E3を出力する。これによつて、ノアゲート
NOR1の出力はローレベルとなり、メモリセルブ
ロツクA1が非能動状態となり、同時にトランジ
スタt1，t3がオンするので、コラムB1およびB2が
Ｉ／ＯバツフアIOB1に接続されて能動状態とな
る。
ブロツクA1の３コラム目と10コラム目に存在し
ている。従つて判定回路Ｄは、アドレス情報
ADDに３番地または10番地を表わす情報が含ま
れている時のみ、アドレス情報ADDがアドレス
情報I1と一致しているとの判定を行い、それぞれ
の場合に、冗長用コラムB1，B2で置換すべきこ
とを指示する一致信号B1s，B2sを送出する。この
判定を受けて、制御回路ＥはＩ／Ｏ情報I2に基づ
いて不良コラムを含むメモリセルブロツクA1を
決定し、冗長用コラムに置換するための制御信号
E1，E3を出力する。これによつて、ノアゲート
NOR1の出力はローレベルとなり、メモリセルブ
ロツクA1が非能動状態となり、同時にトランジ
スタt1，t3がオンするので、コラムB1およびB2が
Ｉ／ＯバツフアIOB1に接続されて能動状態とな
る。
(2) 第４図ｂの場合
この場合には、不良のメモリセルはメモリセル
ブロツクA1，A2のそれぞれの８コラム目に存在
している。従つて判定回路Ｄは、アドレス情報
ADDに８番地を表わす情報が含まれている時の
み、アドレス情報ADDがアドレス情報I1と一致
しているとの判定を行い、一致信号B1s，B2sを同
時に送出する。制御回路Ｅは、この判定とＩ／Ｏ
用PROMC2からのＩ／Ｏ情報I2とに基づいて不
良コラムを含むメモリセルブロツクをA1および
A2と決定し、冗長用コラムで置換するための制
御信号E1，E4（またはE2，E3）を出力する。これ
によつてノアゲートNOR1，NOR2の出力は共に
ローレベルとなり、メモリセルブロツクA1，A2
は共に非能動状態となり、同時にトランジスタ
t1，t4（またはt2，t3）がオンするので、冗長用コ
ラムB1，B2はそれぞれＩ／ＯバツフアIOB1，
IOB2に接続されて能動状態となる。
ブロツクA1，A2のそれぞれの８コラム目に存在
している。従つて判定回路Ｄは、アドレス情報
ADDに８番地を表わす情報が含まれている時の
み、アドレス情報ADDがアドレス情報I1と一致
しているとの判定を行い、一致信号B1s，B2sを同
時に送出する。制御回路Ｅは、この判定とＩ／Ｏ
用PROMC2からのＩ／Ｏ情報I2とに基づいて不
良コラムを含むメモリセルブロツクをA1および
A2と決定し、冗長用コラムで置換するための制
御信号E1，E4（またはE2，E3）を出力する。これ
によつてノアゲートNOR1，NOR2の出力は共に
ローレベルとなり、メモリセルブロツクA1，A2
は共に非能動状態となり、同時にトランジスタ
t1，t4（またはt2，t3）がオンするので、冗長用コ
ラムB1，B2はそれぞれＩ／ＯバツフアIOB1，
IOB2に接続されて能動状態となる。
なお、メモリセルブロツクA1，A2でそれぞれ
異なるアドレスのコラムに不良が存在する場合に
ついては、一致信号B1s，B2sの送出は(1)の場合と
同様で且つトランジスタt1〜t4の駆動による冗長
用コラムB1，B2の選択（能動状態化）は(2)の場
合に準ずるので、詳細説明は省略する。
異なるアドレスのコラムに不良が存在する場合に
ついては、一致信号B1s，B2sの送出は(1)の場合と
同様で且つトランジスタt1〜t4の駆動による冗長
用コラムB1，B2の選択（能動状態化）は(2)の場
合に準ずるので、詳細説明は省略する。
以上説明したように第２図に示される装置によ
れば、２個のメモリセルブロツクに２列の冗長用
コラム（記憶容量16Kビツト）を対応させ、最大
２コラムまでを救済可能にしているため、同じ２
コラムを救済するものとして従来形（第５図ｂの
場合、冗長分としての記憶容量は32Kビツトとな
る）と比べた場合、冗長用メモリセルの記憶容量
を減少させることができる。これによつて、チツ
プ面積の縮小化および製造コストの低減化が可能
となり、また、製造されるチツプの面積を一定と
した場合には、スペースに余裕が生じるので製造
を容易にすることができる。
れば、２個のメモリセルブロツクに２列の冗長用
コラム（記憶容量16Kビツト）を対応させ、最大
２コラムまでを救済可能にしているため、同じ２
コラムを救済するものとして従来形（第５図ｂの
場合、冗長分としての記憶容量は32Kビツトとな
る）と比べた場合、冗長用メモリセルの記憶容量
を減少させることができる。これによつて、チツ
プ面積の縮小化および製造コストの低減化が可能
となり、また、製造されるチツプの面積を一定と
した場合には、スペースに余裕が生じるので製造
を容易にすることができる。
以上説明したように本発明によれば、冗長用メ
モリセルの記憶容量を減少させてチツプ面積の縮
小化および製造コストの低減化を図ることができ
る。
モリセルの記憶容量を減少させてチツプ面積の縮
小化および製造コストの低減化を図ることができ
る。
第１図は本発明による半導体記憶装置の原理ブ
ロツク図、第２図は本発明の一実施例を示すブロ
ツク図、第３図は第２図に示される装置における
メモリセルブロツクと冗長用コラムとの対応関係
を示す図、第４図は第２図に示される装置を用い
て最大２ビツトまでを救済する場合の冗長用コラ
ムへの切換を説明する模式図、第５図は従来形に
おけるメモリセルブロツクと冗長用メモリセルと
の対応関係を示す図、である。 A1〜An……メモリセルブロツク、B1〜Bo……
冗長用コラム、Ｃ……メモリ、Ｄ……判定回路、
Ｅ……制御回路、I1……第１の情報（アドレス情
報）、I2……第２の情報（Ｉ／Ｏ情報）、ADD…
…アドレス情報。
ロツク図、第２図は本発明の一実施例を示すブロ
ツク図、第３図は第２図に示される装置における
メモリセルブロツクと冗長用コラムとの対応関係
を示す図、第４図は第２図に示される装置を用い
て最大２ビツトまでを救済する場合の冗長用コラ
ムへの切換を説明する模式図、第５図は従来形に
おけるメモリセルブロツクと冗長用メモリセルと
の対応関係を示す図、である。 A1〜An……メモリセルブロツク、B1〜Bo……
冗長用コラム、Ｃ……メモリ、Ｄ……判定回路、
Ｅ……制御回路、I1……第１の情報（アドレス情
報）、I2……第２の情報（Ｉ／Ｏ情報）、ADD…
…アドレス情報。
Claims (1)
- 【特許請求の範囲】 １ 複数のコラム線に接続された複数のメモリセ
ルからなるメモリセルブロツクが複数設けられ、
同じアドレス信号（ADD）により該複数のメモ
リセルブロツクの各々における選択メモリセルに
対して前記複数のコラム線を介して複数ビツト並
列に入出力するメモリセルブロツク群A1，A2と、 前記複数のメモリセルブロツクの各個毎に対応
して設けられたデータバスと、 前記複数のメモリセルブロツクの各個毎に対応
して設けられ、対応する前記複数のコラム線を前
記アドレス信号に基づいて択一的に選択し、対応
する前記データバスに接続するコラムデコーダ手
段CD1，CD2，T0〜T15と、 少なくとも２個の前記メモリセルブロツクに共
用されるように設けられ、選択的に前記データバ
スに接続される冗長用コラムB1，B2と、 不良メモリセルが存在している不良コラム線に
対応するアドレスを示す第１の情報I1と該不良コ
ラム線が前記複数のメモリセルブロツクのいずれ
に含まれているかを示す第２の情報I2とが予め記
憶されているメモリＣ；C1，C2と、 該メモリ内の第１の情報と入力されたアドレス
信号とが一致するか否かを判定し、該判定に基づ
き一致した時に一致信号B1s，B2sを出力する判定
回路Ｄと、 前記一致信号を受けた時に前記メモリ内の第２
の情報に基づいて、前記不良メモリセルが存在し
ているメモリセルブロツクに対応する前記コラム
デコーダ手段を非能動状態にすると共に、前記冗
長用コラムのいずれかを能動状態にする制御回路
Ｅと、 前記冗長用コラムを共用する複数のメモリセル
ブロツクに対応するデータバスの各々と該冗長用
コラムとの間に設けられたスイツチング手段ｔ１
〜ｔ４とを具備し、 該スイツチング手段を前記制御回路により選択
的にオンオフさせることで、前記能動状態とされ
た冗長用コラムを前記不良メモリセルが存在して
いるメモリセルブロツクに対応するデータバスへ
接続するようにしたことを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047343A JPS62217498A (ja) | 1986-03-06 | 1986-03-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047343A JPS62217498A (ja) | 1986-03-06 | 1986-03-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62217498A JPS62217498A (ja) | 1987-09-24 |
| JPH0542079B2 true JPH0542079B2 (ja) | 1993-06-25 |
Family
ID=12772520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61047343A Granted JPS62217498A (ja) | 1986-03-06 | 1986-03-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62217498A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4554755B2 (ja) * | 1999-04-06 | 2010-09-29 | セラ・コンサルタンツ・リミテッド・ライアビリティ・カンパニー | 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177088A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | リダンダンシー回路 |
| JP2582439B2 (ja) * | 1989-07-11 | 1997-02-19 | 富士通株式会社 | 書き込み可能な半導体記憶装置 |
| JP2880835B2 (ja) * | 1991-08-20 | 1999-04-12 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| US5392247A (en) * | 1991-09-19 | 1995-02-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including redundancy circuit |
| JPH05166396A (ja) * | 1991-12-12 | 1993-07-02 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| US5446692A (en) * | 1992-02-14 | 1995-08-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundancy memory cells shared among memory blocks |
| JPH08153399A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | 半導体記憶装置 |
| JP4766961B2 (ja) * | 1995-05-12 | 2011-09-07 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5792500A (en) * | 1980-10-06 | 1982-06-09 | Inmos Corp | Randam-access-memory having redundancy |
| JPS60130139A (ja) * | 1983-12-16 | 1985-07-11 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6150294A (ja) * | 1984-08-18 | 1986-03-12 | Mitsubishi Electric Corp | 半導体記憶装置の冗長回路 |
-
1986
- 1986-03-06 JP JP61047343A patent/JPS62217498A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5792500A (en) * | 1980-10-06 | 1982-06-09 | Inmos Corp | Randam-access-memory having redundancy |
| JPS60130139A (ja) * | 1983-12-16 | 1985-07-11 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6150294A (ja) * | 1984-08-18 | 1986-03-12 | Mitsubishi Electric Corp | 半導体記憶装置の冗長回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4554755B2 (ja) * | 1999-04-06 | 2010-09-29 | セラ・コンサルタンツ・リミテッド・ライアビリティ・カンパニー | 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62217498A (ja) | 1987-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |