JP2880835B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2880835B2 JP2880835B2 JP3232294A JP23229491A JP2880835B2 JP 2880835 B2 JP2880835 B2 JP 2880835B2 JP 3232294 A JP3232294 A JP 3232294A JP 23229491 A JP23229491 A JP 23229491A JP 2880835 B2 JP2880835 B2 JP 2880835B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- redundant
- cell array
- defective
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に冗長メモリセルを有する半導体記憶装置のレイアウ
ト方法に関する。
特に冗長メモリセルを有する半導体記憶装置のレイアウ
ト方法に関する。
【０００２】
【従来の技術】近年の半導体記憶装置、特に１トランジ
スタ型ダイナミックメモリ装置においては、記憶容量の
増大にともない冗長のメモリセルを半導体基板上に設け
るようになっている。これは不良のメモリセルを冗長の
メモリセルと置換することにより、本来不良品となるべ
き半導体記憶装置を良品と同等の機能を有するものとし
て救済することを目的としている。
スタ型ダイナミックメモリ装置においては、記憶容量の
増大にともない冗長のメモリセルを半導体基板上に設け
るようになっている。これは不良のメモリセルを冗長の
メモリセルと置換することにより、本来不良品となるべ
き半導体記憶装置を良品と同等の機能を有するものとし
て救済することを目的としている。
【０００３】図４は冗長メモリセル領域２ａ〜２ｄを有
する１トランジスタ型ダイナミックメモリ装置の一部を
表した平面である。図４において、メモリセルが行列状
に配列されたメモリセルアレイ領域１ａ〜１ｄを囲むよ
うにセンスアンプ領域３ａ〜３ｄ、Ｘデコーダ領域５ａ
〜５ｄ及びＹデコーダ領域４ａ，４ｂが設けられてい
る。そして、冗長のメモリセルが配列された冗長メモリ
セルアレイ領域２ａ〜２ｄがメモリセルアレイ領域１ａ
〜１ｄに隣接して設けられている。図４に示された従来
例では４個のメモリセルアレイ領域１ａ〜１ｄが配列さ
れいるが、実際には４個とは限らず、８個や１６個配列
されている場合がある。
する１トランジスタ型ダイナミックメモリ装置の一部を
表した平面である。図４において、メモリセルが行列状
に配列されたメモリセルアレイ領域１ａ〜１ｄを囲むよ
うにセンスアンプ領域３ａ〜３ｄ、Ｘデコーダ領域５ａ
〜５ｄ及びＹデコーダ領域４ａ，４ｂが設けられてい
る。そして、冗長のメモリセルが配列された冗長メモリ
セルアレイ領域２ａ〜２ｄがメモリセルアレイ領域１ａ
〜１ｄに隣接して設けられている。図４に示された従来
例では４個のメモリセルアレイ領域１ａ〜１ｄが配列さ
れいるが、実際には４個とは限らず、８個や１６個配列
されている場合がある。
【０００４】図５は図４中の破線で囲んだ領域Ａをより
具体的に表したブロック図である。図５においてメモリ
セルＭＣ11，ＭＣ12,・・・,ＭＣ1nはメモリセルアレイ領
域１ｂ内に配列されたメモリセルであり、メモリセルＭ
Ｃ21，ＭＣ22,・・・,ＭＣ2nはメモリセルアレイ領域ＩＣ
内に配列されたメモリセルである。ＭＣR1，ＭＣR2は冗
長メモリセルアレイ領域２ｂ内に配列された冗長メモリ
セルであり、ＭＣR3，ＭＣR4は冗長メモリセルアレイ領
域２Ｃ内に配列された冗長メモリセルである。ＷＬ11〜
ＷＬ1n，ＷＬ21〜ＷＬ2n，ＷＬR1〜ＷＬR4はワード線
を、ＳＡはセンスアンプをＤ1，Ｄ1(オーハ゛ーライン)、Ｄ2，
Ｄ2(オーハ゛ーライン)はデータ線を示している。
具体的に表したブロック図である。図５においてメモリ
セルＭＣ11，ＭＣ12,・・・,ＭＣ1nはメモリセルアレイ領
域１ｂ内に配列されたメモリセルであり、メモリセルＭ
Ｃ21，ＭＣ22,・・・,ＭＣ2nはメモリセルアレイ領域ＩＣ
内に配列されたメモリセルである。ＭＣR1，ＭＣR2は冗
長メモリセルアレイ領域２ｂ内に配列された冗長メモリ
セルであり、ＭＣR3，ＭＣR4は冗長メモリセルアレイ領
域２Ｃ内に配列された冗長メモリセルである。ＷＬ11〜
ＷＬ1n，ＷＬ21〜ＷＬ2n，ＷＬR1〜ＷＬR4はワード線
を、ＳＡはセンスアンプをＤ1，Ｄ1(オーハ゛ーライン)、Ｄ2，
Ｄ2(オーハ゛ーライン)はデータ線を示している。
【０００５】図５において、メモリセルアレイ領域１ｂ
内のメモリセルＭＣ11が不良メモリセルとなった場合を
考える。この時、内部回路の構成を、回路内に設けたヒ
ューズを溶断する等の手段で変更し、ワード線ＷＬ11が
活性化されて不良メモリセルＭＣ11が選択されるときに
は、前期ワード線ＷＬ11を活性化する代わりに冗長メモ
リセルのワード線ＷＬR1を活性化して冗長メモリセルＭ
ＣR1が選択されるようにする。不良メモリセルがメモリ
セルアレイ領域１Ｃ内にある場合には、冗長メモリセル
ＭＣR3またはＭＣR4を用いて同様に置換する。このよう
な方法で、不良メモリセルを冗長メモリセルと置換する
ことで、半導体記憶装置を不良品となることから救済し
ている。
内のメモリセルＭＣ11が不良メモリセルとなった場合を
考える。この時、内部回路の構成を、回路内に設けたヒ
ューズを溶断する等の手段で変更し、ワード線ＷＬ11が
活性化されて不良メモリセルＭＣ11が選択されるときに
は、前期ワード線ＷＬ11を活性化する代わりに冗長メモ
リセルのワード線ＷＬR1を活性化して冗長メモリセルＭ
ＣR1が選択されるようにする。不良メモリセルがメモリ
セルアレイ領域１Ｃ内にある場合には、冗長メモリセル
ＭＣR3またはＭＣR4を用いて同様に置換する。このよう
な方法で、不良メモリセルを冗長メモリセルと置換する
ことで、半導体記憶装置を不良品となることから救済し
ている。
【０００６】
【発明が解決しようとする課題】しかしながら、前述し
た従来の１トランジスタ型ダイナミックメモリでは、不
良メモリセルの数が増大した場合、不良メモリセルをす
べて冗長メモリセルに置換できなくなり救済できなくな
るという問題点があった。例えば、図５において、メモ
リセルＭＣ11とＭＣ13とが不良となった場合、どちらか
一方は、冗長メモリセルＭＣR1へ置換することで良品メ
モリセルとして救済できるが、残りの不良メモリセルは
置換する冗長メモリセルがもはやないため、結局、半導
体記憶装置を良品として救済することはできないのであ
る。
た従来の１トランジスタ型ダイナミックメモリでは、不
良メモリセルの数が増大した場合、不良メモリセルをす
べて冗長メモリセルに置換できなくなり救済できなくな
るという問題点があった。例えば、図５において、メモ
リセルＭＣ11とＭＣ13とが不良となった場合、どちらか
一方は、冗長メモリセルＭＣR1へ置換することで良品メ
モリセルとして救済できるが、残りの不良メモリセルは
置換する冗長メモリセルがもはやないため、結局、半導
体記憶装置を良品として救済することはできないのであ
る。
【０００７】このような問題を解決するためには、冗長
メモリセルの数を増やして、不良メモリセルの数が増大
しても、それら全てを冗長メモリセルに置換できるよう
にすればよい。しかしながら、冗長メモリセルの端数を
増やすことは、ペレットの面積増大をもたらすので、冗
長メモリセルを十分な数にまで増やすことができず、置
換不能による不良品が発生するという問題があった。
メモリセルの数を増やして、不良メモリセルの数が増大
しても、それら全てを冗長メモリセルに置換できるよう
にすればよい。しかしながら、冗長メモリセルの端数を
増やすことは、ペレットの面積増大をもたらすので、冗
長メモリセルを十分な数にまで増やすことができず、置
換不能による不良品が発生するという問題があった。
【０００８】
【課題を解決するための手段】本発明の要旨は、一端が
第１のセンスアンプに接続され、第１のメモリセルアレ
イと接続される第１のデータ線対と、一端が第２のセン
スアンプに接続され、第２のメモリセルアレイと接続さ
れる第２のデータ線対と、前記第１のメモリセルアレイ
又は前記第２のメモリセルアレイ内の不良メモリセルを
置換する複数の冗長メモリセルが接続された冗長データ
線対と、前記第１のデータ線対の他端と前記冗長データ
線対の一端に接続され、前記冗長メモリセル選択時に導
通する第１のスイッチングトランジスタ対と、前記第２
のデータ線対の他端と前記冗長データ線対の他端に接続
され、前記冗長メモリセル選択時に導通する第２のスイ
ッチングトランジスタ対とを備えたことである。
第１のセンスアンプに接続され、第１のメモリセルアレ
イと接続される第１のデータ線対と、一端が第２のセン
スアンプに接続され、第２のメモリセルアレイと接続さ
れる第２のデータ線対と、前記第１のメモリセルアレイ
又は前記第２のメモリセルアレイ内の不良メモリセルを
置換する複数の冗長メモリセルが接続された冗長データ
線対と、前記第１のデータ線対の他端と前記冗長データ
線対の一端に接続され、前記冗長メモリセル選択時に導
通する第１のスイッチングトランジスタ対と、前記第２
のデータ線対の他端と前記冗長データ線対の他端に接続
され、前記冗長メモリセル選択時に導通する第２のスイ
ッチングトランジスタ対とを備えたことである。
【０００９】
【発明の作用】第１のメモリセルアレイ内に不良メモリ
セルが含まれていた場合は、第１のスイッチングトラン
ジスタ対を介して冗長メモリセルと置換でき、不良メモ
リセルが第１のメモリセルアレイ内と第２のメモリセル
アレイ内にそれぞれ発生しているときは、第１のスイッ
チングトランジスタ対、第２のスイッチングトランジス
タ対を介して各冗長メモリセルに置換できる。
セルが含まれていた場合は、第１のスイッチングトラン
ジスタ対を介して冗長メモリセルと置換でき、不良メモ
リセルが第１のメモリセルアレイ内と第２のメモリセル
アレイ内にそれぞれ発生しているときは、第１のスイッ
チングトランジスタ対、第２のスイッチングトランジス
タ対を介して各冗長メモリセルに置換できる。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１１】尚、従来技術の説明に用いた図面と同一機
能を有する部分に関しては、同一番号を付して説明を省
略する。
能を有する部分に関しては、同一番号を付して説明を省
略する。
【００１２】図１は本発明の第１実施例を示したブロッ
ク図である。図５に示した従来の１トランジスタ型ダイ
ナミックメモリとの相違は、互いに独立していた２個の
冗長メモリセルアレイ領域を１つにまとめるとともに、
メモリセルアレイ領域との間にスイッチングトランジス
タＱ11，Ｑ22を設けている点である。
ク図である。図５に示した従来の１トランジスタ型ダイ
ナミックメモリとの相違は、互いに独立していた２個の
冗長メモリセルアレイ領域を１つにまとめるとともに、
メモリセルアレイ領域との間にスイッチングトランジス
タＱ11，Ｑ22を設けている点である。
【００１３】図１に示した構成の時、メモリセルＭＣ1
1，ＭＣ13が不良となった場合、冗長メモリセルＭＣR1
に加え、ＭＣR3も置換するセルとして用いれば、２つの
不良メモリセルＭＣ11，ＭＣ13を良品メモリセルへと置
換することができる。そして、冗長メモリセルを選択す
る場合には、スイッチング信号φ1を活性化してスイッ
チングトランジスタＱ11，Ｑ12を導通状態とする。この
時、スイッチング信号φ2は非活性レベルを維持し、反
対側のスイッチングトランジスタＱ21，Ｑ22は非導通状
態のままである。このようにすれば、図５に示した従来
の１トランジスタ型ダイナミックメモリでは良品として
救済できなかったものが、良品として救済できるように
なる。
1，ＭＣ13が不良となった場合、冗長メモリセルＭＣR1
に加え、ＭＣR3も置換するセルとして用いれば、２つの
不良メモリセルＭＣ11，ＭＣ13を良品メモリセルへと置
換することができる。そして、冗長メモリセルを選択す
る場合には、スイッチング信号φ1を活性化してスイッ
チングトランジスタＱ11，Ｑ12を導通状態とする。この
時、スイッチング信号φ2は非活性レベルを維持し、反
対側のスイッチングトランジスタＱ21，Ｑ22は非導通状
態のままである。このようにすれば、図５に示した従来
の１トランジスタ型ダイナミックメモリでは良品として
救済できなかったものが、良品として救済できるように
なる。
【００１４】また、冗長メモリセルアレイ領域内の冗長
メモリセルはメモリセルアレイ領域内の不良メモリセル
の発生の状態により使い分けることができる。すなわ
ち、２つのメモリセルアレイ領域１ｂ，１ｃ内にそれぞ
れ１個ずつ不良メモリセルが発生した場合、例えば、メ
モリセルＭＣ11とＭＣ21とが不良となった場合には、不
良メモリセルＭＣ11を冗長メモリセルＭＣR1へ、不良メ
モリセルＭＣ21を冗長メモリセルＭＣR3へと置換すれば
よい。そして、不良メモリセルＭＣ11を選択する時に
は、それに代わって冗長メモリセルＭＣR1を選択すると
ともに、スイッチングトランジスタＱ11，Ｑ12を導通状
態にする。
メモリセルはメモリセルアレイ領域内の不良メモリセル
の発生の状態により使い分けることができる。すなわ
ち、２つのメモリセルアレイ領域１ｂ，１ｃ内にそれぞ
れ１個ずつ不良メモリセルが発生した場合、例えば、メ
モリセルＭＣ11とＭＣ21とが不良となった場合には、不
良メモリセルＭＣ11を冗長メモリセルＭＣR1へ、不良メ
モリセルＭＣ21を冗長メモリセルＭＣR3へと置換すれば
よい。そして、不良メモリセルＭＣ11を選択する時に
は、それに代わって冗長メモリセルＭＣR1を選択すると
ともに、スイッチングトランジスタＱ11，Ｑ12を導通状
態にする。
【００１５】この時、スイッチングトランジスタＱ21，
Ｑ22は非導通状態のままである。一方、不良メモリセル
ＭＣ21を選択するときには、それに代わって冗長メモリ
セルＭＣR3を選択すると共に、スイッチングトランジス
タＱ21，Ｑ22を導通状態にする。この時、スイッチング
トランジスタＱ11，Ｑ12は非導通状態のままである。図
２は本発明の第１実施例を示した図４に対応する平面図
であり、１個にまとめられた冗長メモリセルアレイ領域
２ｂが２つのメモリセルアレイ領域１ｂ，１ｃの間に設
けられている。しかしながら、全体のレイアウトは従来
と略同様であり、変更を要さない。以上説明したよう
に、本発明では２つのメモリセルアレイ領域に対応する
冗長メモリセルを共用することで、不良メモリセルの数
が増大した場合でも半導体記憶装置を良品として救済で
きるようになる。また単にスイッチングトランジスタを
追加するだけであるので、単純に冗長メモリセルの数を
増大させる場合よりも小さい面積増大で、ほぼ同等の効
果を発揮することができる。
Ｑ22は非導通状態のままである。一方、不良メモリセル
ＭＣ21を選択するときには、それに代わって冗長メモリ
セルＭＣR3を選択すると共に、スイッチングトランジス
タＱ21，Ｑ22を導通状態にする。この時、スイッチング
トランジスタＱ11，Ｑ12は非導通状態のままである。図
２は本発明の第１実施例を示した図４に対応する平面図
であり、１個にまとめられた冗長メモリセルアレイ領域
２ｂが２つのメモリセルアレイ領域１ｂ，１ｃの間に設
けられている。しかしながら、全体のレイアウトは従来
と略同様であり、変更を要さない。以上説明したよう
に、本発明では２つのメモリセルアレイ領域に対応する
冗長メモリセルを共用することで、不良メモリセルの数
が増大した場合でも半導体記憶装置を良品として救済で
きるようになる。また単にスイッチングトランジスタを
追加するだけであるので、単純に冗長メモリセルの数を
増大させる場合よりも小さい面積増大で、ほぼ同等の効
果を発揮することができる。
【００１６】図３は本発明の第２実施例を示したブロッ
ク図である。第２実施例では、２つのメモリセルアレイ
領域のセンスアンプを共用するシェアド型センスアンプ
という型式の１トランジスタ型ダイナミックメモリに本
発明を適用している。
ク図である。第２実施例では、２つのメモリセルアレイ
領域のセンスアンプを共用するシェアド型センスアンプ
という型式の１トランジスタ型ダイナミックメモリに本
発明を適用している。
【００１７】図３においてメモリセルＭＣ11のデータを
読み出す場合は、スイッチングトランジスタＱ11，Ｑ12
をスイッチング信号φ1により導通状態にして、データ
線に読み出された信号をセンスアンプＳＡに接続して増
幅する。この時、スイッチングトランジスタＱ21，Ｑ22
は非導通状態のままである。一方、反対側のメモリセル
ＭＣ21のデータを読み出す場合は、スイッチングトラン
ジスタＱ21，Ｑ22を導通状態にして、センスアンプＳＡ
で増幅する。
読み出す場合は、スイッチングトランジスタＱ11，Ｑ12
をスイッチング信号φ1により導通状態にして、データ
線に読み出された信号をセンスアンプＳＡに接続して増
幅する。この時、スイッチングトランジスタＱ21，Ｑ22
は非導通状態のままである。一方、反対側のメモリセル
ＭＣ21のデータを読み出す場合は、スイッチングトラン
ジスタＱ21，Ｑ22を導通状態にして、センスアンプＳＡ
で増幅する。
【００１８】このようにして、２つのメモリセルアレイ
領域それぞれに設けていたセンスアンプを共有すること
でセンスアンプ数を減らし、ペレットの面積を縮小して
いる。そして、本発明では冗長メモリセルも２つのメモ
リセルアレイ領域で共有するので、センスアンプの隣に
設けられている。
領域それぞれに設けていたセンスアンプを共有すること
でセンスアンプ数を減らし、ペレットの面積を縮小して
いる。そして、本発明では冗長メモリセルも２つのメモ
リセルアレイ領域で共有するので、センスアンプの隣に
設けられている。
【００１９】更に、第２実施例の場合には別の利点も有
する。すなわち、冗長メモリセルセルからのデータの読
み出しを行う最、メモリセルアレイ領域との間のスイッ
チングトランジスタＱ11〜Ｑ22をすべて非導通状態とす
ることで、非常に安定した動作をさせることができる。
なぜなら、節点Ｎ1，Ｎ2の容量はメモリセルアレイ領域
内のデータ線Ｄ1，Ｄ1(オーハ゛ーライン)の容量より小さく、１
／２から１／４程度である。したがって、冗長メモリセ
ルから読み出されたデータは節点Ｎ1，Ｎ2に大きな電位
差となってあらわれるからである。
する。すなわち、冗長メモリセルセルからのデータの読
み出しを行う最、メモリセルアレイ領域との間のスイッ
チングトランジスタＱ11〜Ｑ22をすべて非導通状態とす
ることで、非常に安定した動作をさせることができる。
なぜなら、節点Ｎ1，Ｎ2の容量はメモリセルアレイ領域
内のデータ線Ｄ1，Ｄ1(オーハ゛ーライン)の容量より小さく、１
／２から１／４程度である。したがって、冗長メモリセ
ルから読み出されたデータは節点Ｎ1，Ｎ2に大きな電位
差となってあらわれるからである。
【００２０】
【発明の効果】以上説明したきたように本発明によれ
ば、冗長メモリセルは第１のメモリセルアレイ、第２の
メモリセルアレイのいずれのメモリセルとも置換でき、
冗長メモリセル数を増加させなくても救済できる半導体
記憶装置を広げることができるという効果を得られる。
ば、冗長メモリセルは第１のメモリセルアレイ、第２の
メモリセルアレイのいずれのメモリセルとも置換でき、
冗長メモリセル数を増加させなくても救済できる半導体
記憶装置を広げることができるという効果を得られる。
【図１】本発明の第１実施例を示すブロック図である。
【図２】本発明の第１実施例を示す平面図である。
【図３】本発明の第２実施例を示すブロック図である。
【図４】従来例のレイアウトを示す平面図である。
【図５】従来例を示すブロック図である。
ＭＣ11，ＭＣ12，・・・，ＭＣ1n，ＭＣ21，ＭＣ22，・・・，
ＭＣ2n メモリセル ＭＣR1，ＭＣR2，ＭＣR3，ＭＣR4 冗長メモリセル ＳＡ センスアンプ ＷＬ11，・・・，ＷＬ1n，ＷＬ21，・・・，ＷＬ2n，ＷＬR1，
・・・，ＷＬR4 ワード 線 Ｑ11，Ｑ12，Ｑ21，Ｑ22 スイッチングトランジ
スタ φ1，φ2 スイッチング信号 Ｄ1，Ｄ1(オーハ゛ーライン)，Ｄ2，Ｄ2(オーハ゛ーライン) データ線 １ａ，１ｂ，１ｃ，１ｄ メモリセルアレイ領域 ２ａ，２ｂ，２ｃ，２ｄ 冗長メモリセルアレイ領域 ３ａ，３ｂ，３ｃ，３ｄ センスアンプ領域 ４ａ，４ｂ Ｙデコーダ領域 ５ａ，５ｂ，５ｃ，５ｄ Ｘデコーダ領域
ＭＣ2n メモリセル ＭＣR1，ＭＣR2，ＭＣR3，ＭＣR4 冗長メモリセル ＳＡ センスアンプ ＷＬ11，・・・，ＷＬ1n，ＷＬ21，・・・，ＷＬ2n，ＷＬR1，
・・・，ＷＬR4 ワード 線 Ｑ11，Ｑ12，Ｑ21，Ｑ22 スイッチングトランジ
スタ φ1，φ2 スイッチング信号 Ｄ1，Ｄ1(オーハ゛ーライン)，Ｄ2，Ｄ2(オーハ゛ーライン) データ線 １ａ，１ｂ，１ｃ，１ｄ メモリセルアレイ領域 ２ａ，２ｂ，２ｃ，２ｄ 冗長メモリセルアレイ領域 ３ａ，３ｂ，３ｃ，３ｄ センスアンプ領域 ４ａ，４ｂ Ｙデコーダ領域 ５ａ，５ｂ，５ｃ，５ｄ Ｘデコーダ領域
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G11C 11/401
Claims (1)
- 【請求項１】 一端が第１のセンスアンプに接続され、
第１のメモリセルアレイと接続される第１のデータ線対
と、一端が第２のセンスアンプに接続され、第２のメモ
リセルアレイと接続される第２のデータ線対と、前記第
１のメモリセルアレイ又は前記第２のメモリセルアレイ
内の不良メモリセルを置換する複数の冗長メモリセルが
接続された冗長データ線対と、前記第１のデータ線対の
他端と前記冗長データ線対の一端に接続され、前記冗長
メモリセル選択時に導通する第１のスイッチングトラン
ジスタ対と、前記第２のデータ線対の他端と前記冗長デ
ータ線対の他端に接続され、前記冗長メモリセル選択時
に導通する第２のスイッチングトランジスタ対とを備え
たことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232294A JP2880835B2 (ja) | 1991-08-20 | 1991-08-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232294A JP2880835B2 (ja) | 1991-08-20 | 1991-08-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0554695A JPH0554695A (ja) | 1993-03-05 |
| JP2880835B2 true JP2880835B2 (ja) | 1999-04-12 |
Family
ID=16936964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232294A Expired - Lifetime JP2880835B2 (ja) | 1991-08-20 | 1991-08-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2880835B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217498A (ja) * | 1986-03-06 | 1987-09-24 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0378187A (ja) * | 1989-08-19 | 1991-04-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1991
- 1991-08-20 JP JP3232294A patent/JP2880835B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0554695A (ja) | 1993-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3019869B2 (ja) | 半導体メモリ | |
| US4837747A (en) | Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block | |
| EP0142127B1 (en) | Redundancy circuit for a semiconductor memory device | |
| US6269035B1 (en) | Circuit and method for a multiplexed redundancy scheme in a memory device | |
| US5097440A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| KR100240538B1 (ko) | 반도체 기억 장치 | |
| JPH0574191A (ja) | 半導体記憶装置 | |
| US5940315A (en) | Strapped wordline architecture for semiconductor memory | |
| US4691300A (en) | Redundant column substitution architecture with improved column access time | |
| EP0905703B1 (en) | Semiconductor memory having space-efficient layout | |
| US5768206A (en) | Circuit and method for biasing bit lines | |
| US5386387A (en) | Semiconductor memory device including additional memory cell block having irregular memory cell arrangement | |
| JPH04255998A (ja) | 半導体記憶装置 | |
| US5142492A (en) | Semiconductor memory device | |
| JP2003173680A (ja) | 半導体記憶装置およびそれを用いた電子機器 | |
| US5184321A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| US6937532B2 (en) | Semiconductor memory | |
| JP2880835B2 (ja) | 半導体記憶装置 | |
| US6188630B1 (en) | Semiconductor memory device | |
| JPH07282597A (ja) | 半導体記憶装置 | |
| US7113438B2 (en) | Semiconductor memory device and connecting method of sense amplifier | |
| KR100421342B1 (ko) | 반도체 디바이스 및 회로 소자의 전기적 액세스 방법 | |
| EP0913831B1 (en) | Space-efficient master data line (MDQ) switch placement | |
| JP3020614B2 (ja) | 半導体記憶装置 | |
| JP2735415B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971209 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990105 |