JPH07282597A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 すべてのプリデコード信号の立上り時間また
は立下り時間を同じにする。 【構成】 冗長ワード線が使用されないときに導通状態
となっているトランスファゲート６１，７１および６
２，７２に、それぞれ異なるプリデコード信号線ＰＬ１
〜ＰＬ４を接続し、プリデコード信号Ｘ０・Ｘ１、Ｘ０
・／Ｘ１、／Ｘ０・Ｘ１および／Ｘ０・／Ｘ１の負荷が
すべて均等になるようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に冗長性回路を備えた半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置の歩留りを向上させるた
めに、冗長性回路を備えた半導体記憶装置が開発されて
いる。冗長性回路を用いると、半導体記憶装置における
あるワード線またはそのワード線に接続されるメモリセ
ルに欠陥がある場合に、そのワード線を冗長ワード線で
置換することができる。これにより、欠陥のあるワード
線またはメモリセルを救済することができる。

【０００３】図４は、冗長回路を備えた、従来の半導体
記憶装置の主要部の構成を示すブロック図である。

【０００４】メモリセルアレイ１は、複数のワード線Ｗ
Ｌ、複数のワード線ＷＬに交差する複数のビット線対Ｂ
Ｌ、およびそれらの交点に設けられた複数のメモリセル
ＭＣを備える。このメモリセルアレイ１はさらに、冗長
ワード線ＲＷＬ、およびそれに接続された複数のメモリ
セルＭＣを備える。

【０００５】メモリセルアレイ１には、デコーダ２およ
びセンスアンプ部１３が接続されている。センスアンプ
部１３は、複数のビット線対ＢＬに接続される複数のセ
ンスアンプおよび複数のトランスファゲートならびにデ
コーダを備える。

【０００６】この半導体記憶装置には、置換回路１０が
設けられている。置換回路１０は、冗長性選択回路３、
置換アドレスプログラム回路４、およびＮＡＮＤ回路５
を備える。置換回路１０および冗長ワード線ＲＷＬが冗
長性回路を構成する。

【０００７】次に、図４に示された半導体記憶装置の動
作を説明する。デコーダ２は、Ｘアドレス信号ＸＡに応
答してメモリセルアレイ１内の複数のワード線ＷＬのう
ち１つを選択し、そのワード線ＷＬの電位をＨレベルに
立上げる。それにより、そのワード線ＷＬに接続される
メモリセルＭＣから対応するビット線対ＢＬにデータが
読出される。それらのデータは、センスアンプ部１３に
備えられているセンスアンプで増幅される。センスアン
プ部１３に備えられているデコーダは、Ｙアドレス信号
ＹＡに応答して複数のトランスファゲートのうち１つを
導通状態にする。その結果、１つのデータが出力され
る。

【０００８】あるワード線ＷＬに関連する欠陥がある場
合には、そのワード線ＷＬの代わりに冗長ワード線ＲＷ
Ｌが使用される。この場合、冗長性選択回路３の出力は
Ｈレベルになる。また、置換アドレスプログラム回路４
には、置換されるべきワード線ＷＬのアドレスがプログ
ラムされている。

【０００９】Ｘアドレス信号ＸＡにより指定されるアド
レスが、置換アドレスプログラム回路４にプログラムさ
れたアドレス（置換アドレス）と一致する場合には、置
換アドレスプログラム回路４の出力がＨレベルになる。
冗長性選択回路３および置換アドレスプログラム回路４
の出力がＨレベルになると、ＮＡＮＤ回路５の出力（デ
コーダ不活性信号ＤＡ）がＬレベルになる。これによ
り、デコーダが不活性になり、すべてのワード線ＷＬが
非選択状態になる。また、冗長ワード線ＲＷＬの電位が
Ｈレベルに立上がる。

【００１０】このようにして、欠陥のあるワード線ＷＬ
または欠陥のあるメモリセルＭＣに接続されるワード線
ＷＬが選択されると、そのワード線ＷＬの代わりに冗長
ワード線ＲＷＬが選択される。

【００１１】なお、メモリセルアレイ１が冗長ビット線
対を備えている場合もあるが、図４では冗長ビット線対
は省略されている。

【００１２】図５は、冗長性選択回路３の詳細な構成を
示す回路図である。冗長性選択回路３は、ヒューズ３
１、ＭＯＳキャパシタ３２、高抵抗３３、Ｐチャネルト
ランジスタ３４、３５およびＮチャネルトランジスタ３
６を備える。

【００１３】通常状態、すなわち冗長ワード線ＲＷＬが
使用されていない場合（冗長性非選択時）には、ヒュー
ズ３１が接続状態となっている。したがって、ノードＮ
１の電位は接地レベルとなっており、図４のＮＡＮＤ回
路５にはＬレベルの信号が入力される。その結果、デコ
ーダ不活性信号ＤＡがＨレベルとなり、冗長ワード線Ｒ
ＷＬの電位は立上がらない。

【００１４】冗長ワード線ＲＷＬが使用される場合（冗
長性選択時）には、ヒューズ３１が切断される。電源が
投入されると、電源電圧の上昇の度合いが穏やかな場合
には、高抵抗３３に流れる電流によってノードＮ１の電
位がＨレベルに向かって上昇し、電源電圧の上昇の度合
いが急な場合には、ＭＯＳキャパシタ３２による容量結
合によってノードＮ１の電位がＨレベルに向かって上昇
する。さらに、トランジスタ３４、３５、３６により構
成される正帰還回路によってノードＮ１の電位が完全な
Ｈレベルに到達する。

【００１５】このようにして、冗長性非選択時には冗長
性選択回路３の出力がＬレベルとなり、冗長性選択時に
は冗長性選択回路３の出力がＨレベルとなる。

【００１６】図６は、置換アドレスプログラム回路４の
詳細な構成を示す回路図である。アドレス設定回路４０
は、ヒューズ４１、ＭＯＳキャパシタ４２、高抵抗４
３、Ｐチャネルトランジスタ４４、４５およびＮチャネ
ルトランジスタ４６を備える。アドレス設定回路５０
は、ヒューズ５１、ＭＯＳキャパシタ５２、高抵抗５
３、Ｐチャネルトランジスタ５４、５５およびＮチャネ
ルトランジスタ５６を備える。アドレス設定回路４０お
よび５０の構成および動作は、図５に示された冗長性選
択回路３の構成および動作と同様である。

【００１７】したがって、アドレス設定回路４０のノー
ドＮ３の電位は、ヒューズ４１が接続状態であるとＬレ
ベルとなり、ヒューズ４１が切断されているとＨレベル
となる。同様にアドレス設定回路５０のノードＮ５の電
位は、ヒューズ５１が接続状態であるとＬレベルとな
り、ヒューズ５１が切断されているとＨレベルとなる。

【００１８】入力端子Ｉ１と出力端子Ｏ１との間には、
Ｐチャネルトランジスタ６１、６２およびＮチャネルト
ランジスタ７１、７２が接続されている。入力端子Ｉ２
と出力端子Ｏ１との間には、Ｐチャネルトランジスタ６
３、６４およびＮチャネルトランジスタ７３、７４が接
続されている。入力端子Ｉ３と出力端子Ｏ１との間に
は、Ｐチャネルトランジスタ６５、６６およびＮチャネ
ルトランジスタ７５、７６が接続されている。入力端子
Ｉ４と出力端子Ｏ１との間には、Ｐチャネルトランジス
タ６７、６８およびＮチャネルトランジスタ７７、７８
が接続されている。

【００１９】トランジスタ６１、７３、６５、７７のゲ
ート電極はアドレス設定回路４０のノードＮ３に接続さ
れ、トランジスタ７１、６３、７５、６７のゲート電極
はアドレス設定回路４０のノードＮ４に接続されてい
る。トランジスタ６２、６４、７６、７８のゲート電極
はアドレス設定回路５０のノードＮ５に接続され、トラ
ンジスタ７２、７４、６６、６８のゲート電極はアドレ
ス設定回路５０のノードＮ６に接続されている。

【００２０】図６に示された置換アドレスプログラム回
路４には、Ｘアドレス信号ＸＡがプリデコードされたプ
リデコード信号がプログラムされる。ここで、このプロ
グラム回路４におけるプログラム方法を説明する。

【００２１】まず、プリデコード信号Ｘ０・Ｘ１、Ｘ０
・／Ｘ１、／Ｘ０・Ｘ１、／Ｘ０・／Ｘ１を次のように
定義する。

【００２２】Ｘ０＝Ｈレベル、Ｘ１＝Ｈレベルのとき、
Ｘ０・Ｘ１＝Ｈレベル Ｘ０＝Ｈレベル、Ｘ１＝Ｌレベルのとき、Ｘ０・／Ｘ１
＝Ｈレベル Ｘ０＝Ｌレベル、Ｘ１＝Ｈレベルのとき、／Ｘ０・Ｘ１
＝Ｈレベル Ｘ０＝Ｌレベル、Ｘ１＝Ｌレベルのとき、／Ｘ０・／Ｘ
１＝Ｈレベル プリデコード信号Ｘ０・Ｘ１、Ｘ０・／Ｘ１、／Ｘ０・
Ｘ１、／Ｘ０・／Ｘ１の各々は、上記の条件以外のとき
Ｌレベルになる。

【００２３】ここで、プリデコード信号Ｘ０・Ｘ１が入
力端子Ｉ１に与えられ、プリデコード信号Ｘ０・／Ｘ１
が入力端子Ｉ２に与えられ、プリデコード信号／Ｘ０・
Ｘ１が入力端子Ｉ３に与えられ、プリデコード信号／Ｘ
０・／Ｘ１が入力端子Ｉ４に与えられているとする。

【００２４】ヒューズ４１、５１が接続状態のとき、入
力端子Ｉ１のみが出力端子Ｏ１に接続される。それによ
り、出力端子Ｏ１にはプリデコード信号Ｘ０・Ｘ１が表
れる。したがって、Ｘ０＝Ｈレベル、Ｘ１＝Ｈレベルの
とき出力がＨレベルとなる。このときに冗長ワード線Ｒ
ＷＬが選択されるので、Ｘ０＝Ｘ１＝Ｈレベルというア
ドレスがヒューズ４１、５１により置換アドレスプログ
ラム回路４にプログラムされたことになる。

【００２５】同様にして、ヒューズ４１が切断され、ヒ
ューズ５１が接続状態のとき、出力端子Ｏ１にはＸ０・
／Ｘ１が表される。したがって、Ｘ０＝Ｈレベル、Ｘ１
＝Ｌレベルというアドレスがプログラムされる。ヒュー
ズ４１が接続状態で、ヒューズ５１が切断されていると
きには、出力端子Ｏ１には／Ｘ０・Ｘ１が表れる。した
がって、Ｘ０＝Ｌレベル、Ｘ１＝Ｈレベルというアドレ
スがプログラムされる。ヒューズ４１、５１が切断され
ているときには、出力端子Ｏ１には／Ｘ０・／Ｘ１が表
れる。したがって、Ｘ０＝Ｘ１＝Ｌレベルというアドレ
スがプログラムされる。

【００２６】図６に示された置換アドレスプログラム回
路４には、２つのＸアドレス信号Ｘ０およびＸ１がプリ
デコードされた４つのプリデコード信号Ｘ０・Ｘ１、Ｘ
０・／Ｘ１、／Ｘ０・Ｘ１および／Ｘ０・／Ｘ１が与え
られている。通常、Ｘアドレス信号の数は４つ以上ある
ので、図６に示された回路は複数設けられ、各回路の出
力は図４に示されたＮＡＮＤ回路５に入力される。

【００２７】メモリセルＩ１が複数のメモリブロックに
分割されている場合には、各メモリブロックに冗長ワー
ド線ＲＷＬが設けられる。この場合、図４に示される置
換回路１０が１つしかないと、メモリブロックの数だけ
冗長ワード線ＲＷＬが存在するにもかかわらず、１つの
欠陥しか救済できない。

【００２８】特開平５−１９８１９９号公報には、この
ような問題を解決するためにメモリブロックごとに置換
回路を備えた半導体記憶装置が開示されている。

【００２９】

【発明が解決しようとする課題】図７は、メモリブロッ
クごとに設けられた４つの置換回路１０における４つの
置換アドレスプログラム回路４ａないし４ｄの構成を示
すブロック図である。

【００３０】１つの欠陥も存在しない場合には、図７に
示された４つの置換アドレスプログラム回路４ａないし
４ｄのいずれにも置換アドレスをプログラムする必要は
ないので、アドレス設定回路４０および５０におけるヒ
ューズ４１および５１は切断されない。したがって、す
べての置換アドレスプログラム回路４ａないし４ｄにお
けるトランジスタ６１、６２、７１および７２は常に導
通状態となり、それらの出力端子Ｏ１ａないしＯ１ｄに
は、入力端子Ｉ１に与えられるプリデコード信号Ｘ０・
Ｘ１が常に表れる。

【００３１】したがって、冗長ワード線ＲＷＬが使用さ
れない場合には、４つのプリデコード信号のうち１つの
プリデコード信号Ｘ０・Ｘ１だけが４つの出力端子Ｏ１
ａないしＯ１ｄの負荷容量を充電しなければならない。
したがって、置換回路１０の数が多いほど、特定のプリ
デコード信号Ｘ０・Ｘ１が駆動すべき負荷は大きくな
る。その結果、特定のプリデコード信号Ｘ０・Ｘ１の負
荷と他のプリデコード信号の負荷との間に大きな差が生
じ、プリデコード信号Ｘ０・Ｘ１の立上り時間、あるい
は立下り時間だけが大きくなるという問題があった。

【００３２】この発明は上記のような問題点を解消する
ためになされたもので、その目的は、１つのアドレス信
号またはプリデコード信号の負荷だけが大きくならない
ようにされた半導体記憶装置を提供することである。

【００３３】この発明の他の目的は、１つのアドレス信
号またはプリデコード信号の立上り時間または立下り時
間だけが長くならないようにされた半導体記憶装置を提
供することである。

【００３４】この発明のさらに他の目的は、アドレス信
号またはプリデコード信号の立上り時間または立下り時
間が同じにされた半導体記憶装置を提供することであ
る。

【００３５】

【課題を解決するための手段】この発明に係る請求項１
に記載の半導体記憶装置は、複数のメモリセルアレイブ
ロックと、複数の第１の選択手段と、複数の冗長選択線
と、複数の冗長メモリセルと、複数の冗長性回路手段
と、不活性化手段とを備える。複数のメモリセルアレイ
ブロックは、複数の選択線と、複数の選択線に接続され
かつ行および列からなるマトリクス状に配列された複数
のメモリセルとを含む。複数の第１の選択手段は、複数
のメモリセルアレイブロックに対応して設けられ、各々
が外部から与えられた複数のアドレス信号に応答して対
応するメモリセルブロック内の複数の選択線のいずれか
を選択する。複数の冗長選択線のうち１つまたはいくつ
かは複数のメモリセルアレイブロックの各々に対応して
設けられる。複数の冗長メモリセルは、複数の冗長選択
線に接続される。複数の冗長性回路手段は、複数のメモ
リセルアレイブロックに対応して設けられる。複数の冗
長性回路手段の各々は、設定手段と、プログラム手段
と、第２の選択手段とを含む。設定手段は、対応する１
つまたはいくつかの冗長選択線が使用されるべきか否か
が予め設定される。プログラム手段は、対応する１つま
たはいくつかの冗長選択線が使用されない第１の場合、
複数のアドレス信号のうちいずれかを選択して出力し、
対応する１つまたはいくつかの冗長選択線が使用される
第２の場合、複数のアドレス信号のうち、その使用され
る冗長選択線で置換されるべき選択線のアドレスを特定
するものを選択して出力する。第２の選択手段は、設定
手段およびプログラム手段の出力に応答して対応する１
つまたはいくつかの冗長選択線を選択する。不活性化手
段は、複数の冗長性回路手段のいずれかにより対応する
１つまたはいくつかの冗長選択線が選択されたとき、複
数の冗長性回路手段の出力に応答して、複数の第１の選
択手段を不活性にする。複数の冗長性回路手段における
１つのプログラム手段は、第１の場合、他の１つのプロ
グラム手段が選択するアドレス信号以外のアドレス信号
を選択するようにされている。

【００３６】この発明に係る請求項２に記載の半導体記
憶装置は、複数のメモリセルアレイブロックと、プリデ
コード手段と、複数の第１の選択手段と、複数の冗長選
択線と、複数の冗長メモリセルと、複数の冗長性回路手
段と、不活性化手段とを備える。複数のメモリセルアレ
イブロックは、複数の選択線と、複数の選択線に接続さ
れかつ行および列からなるマトリクス状に配列された複
数のメモリセルとを含む。プリデコード手段は、外部か
ら与えられた複数のアドレス信号をデコードして複数の
プリデコード信号を生成する。複数の第１の選択手段
は、複数のメモリセルアレイブロックに対応して設けら
れ、各々が複数のプリデコード信号に応答して対応する
メモリセルアレイブロック内の複数の選択線のいずれか
を選択する。複数の冗長選択線のうち１つまたはいくつ
かは複数のメモリセルアレイブロックの各々に対応して
設けられる。複数の冗長メモリセルは、複数の冗長選択
線に接続される。複数の冗長性回路手段は、複数のメモ
リセルアレイブロックに対応して設けられる。複数の冗
長性回路手段の各々は、設定手段と、プログラム手段
と、第２の選択手段とを含む。設定手段は、対応する１
つまたはいくつかの冗長選択線が使用されない第１の場
合、複数のプリデコード信号のうちいずれかを選択して
出力し、対応する１つまたはいくつかの冗長選択線が使
用される第２の場合、複数のプリデコード信号のうち、
その使用される冗長選択線で置換されるべき選択線のア
ドレスを特定するものを選択して出力する。第２の選択
手段は、設定手段およびプログラム手段の出力に応答し
て対応する１つまたはいくつかの冗長選択線を選択す
る。不活性化手段は、複数の冗長性回路手段のいずれか
により対応する１つまたはいくつかの冗長選択線が選択
されたとき、複数の冗長性回路手段の出力に応答して、
複数の第１の選択手段を不活性にする。複数の冗長性回
路手段における１つのプログラム手段は、第１の場合、
他の１つのプログラム手段が選択するプリデコード信号
以外のプリデコード信号を選択するようにされている。

【００３７】この発明に係る請求項３に記載の半導体記
憶装置は、複数のメモリセルアレイブロックと、プリデ
コード手段と、複数の第１の選択手段と、複数の冗長選
択線と、複数の冗長メモリセルと、複数の冗長性回路手
段と、不活性化手段とを備える。複数のメモリセルアレ
イブロックは、複数の選択線と、複数の選択線に接続さ
れかつ行および列からなるマトリクス状に配列された複
数のメモリセルとを含む。プリデコード手段は、外部か
ら与えられた複数のアドレス信号をデコードして複数の
プリデコード信号を生成する。複数の第１の選択手段
は、複数のメモリセルアレイブロックに対応して設けら
れ、各々が複数のプリデコード信号に応答して対応する
メモリセルアレイブロック内の複数の選択線のいずれか
を選択する。複数の冗長選択線のうち１つまたはいくつ
かは複数のメモリセルアレイブロックの各々に対応して
設けられる。複数の冗長メモリセルは、複数の冗長選択
線に接続される。複数の冗長性回路手段は、複数のメモ
リセルアレイブロックに対応して設けられる。複数の冗
長性回路手段の各々は、設定手段と、プログラム手段
と、第２の選択手段とを含む。設定手段は、対応する１
つまたはいくつかの冗長選択線が使用されるべきか否か
が予め設定される。プログラム手段は、対応する１つま
たはいくつかの冗長選択線で置換されるべき選択線のア
ドレスが特定される。第２の選択手段は、設定手段およ
びプログラム手段の出力に応答して対応する１つまたは
いくつかの冗長選択線を選択する。不活性化手段は、複
数の冗長性回路手段のいずれかにより対応する１つまた
はいくつかの冗長選択線が選択されたとき、複数のプリ
デコード信号の負荷が互いにほぼ均等になるように複数
のプリデコード信号が各プログラム手段に与えられてい
る。

【００３８】この発明に係る請求項４に記載の半導体記
憶装置は、複数のメモリセルアレイブロックと、プリデ
コード手段と、複数の第１の選択手段と、複数の冗長選
択線と、複数の冗長メモリセルと、複数の冗長性回路手
段と、不活性化手段とを備える。複数のメモリセルアレ
イブロックは、複数の選択線と、複数の選択線に接続さ
れかつ行および列からなるマトリクス状に配列された複
数のメモリセルとを含む。プリデコード手段は、外部か
ら与えられた複数のアドレス信号をデコードして複数の
プリデコード信号を生成する。複数の第１の選択手段
は、複数のメモリセルアレイブロックに対応して設けら
れ、各々は複数のプリデコード信号に応答して対応する
メモリセルアレイブロック内の複数の選択線のいずれか
を選択する。複数の冗長選択線のうち１つまたはいくつ
かは複数のメモリセルアレイブロックの各々に対応して
設けられる。複数の冗長メモリセルは、複数の冗長選択
線に接続される。複数の冗長性回路手段は、複数のメモ
リセルアレイブロックに対応して設けられる。複数の冗
長性回路手段の各々は、設定手段と、プログラム手段
と、第２の選択手段とを含む。設定手段は、対応する１
つまたはいくつかの冗長選択線が使用されるべきか否か
が予め設定される。プログラム手段は、対応する１つま
たはいくつかの冗長選択線が使用されない第１の場合、
複数のプリデコード信号のうちいずれかを選択して出力
し、対応する１つまたはいくつかの冗長選択線が使用さ
れる第２の場合、複数のプリデコード信号のうち、その
使用される冗長選択線で置換されるべき選択線のアドレ
スを特定するものを選択して出力する。第２の選択手段
は、設定手段およびプログラム手段の出力に応答して対
応する１つまたはいくつかの冗長選択線を選択する。不
活性化手段は、複数の冗長性回路手段のいずれかにより
対応する１つまたはいくつかの冗長選択線が選択された
とき、複数の冗長性回路手段の出力に応答して、複数の
第１の選択手段を不活性にする。第１の場合、複数のプ
リデコード信号の各々を選択するプログラム手段の数は
互いに等しくされている。

【００３９】

【作用】請求項１に記載の半導体記憶装置においては、
１つのプログラム手段は、第１の場合、他の１つのプロ
グラム手段が選択するアドレス信号以外のアドレス信号
を選択するようにされているため、１つのアドレス信号
の負荷だけが大きくなることはなく、１つのアドレス信
号の立上り時間または立下り時間だけが長くなることは
ない。

【００４０】請求項２に記載の半導体記憶装置において
は、１つのプログラム手段は、第１の場合、他の１つの
プログラム手段が選択するプリデコード信号以外のプリ
デコード信号を選択するようにされているため、１つの
プリデコード信号の負荷だけが大きくなることはなく、
１つのプリデコード信号の立上り時間または立下り時間
だけが長くなることはない。

【００４１】請求項３に記載の半導体記憶装置において
は、冗長選択線が使用されないとき、プリデコード信号
の負荷が互いにほぼ均等になるようにプリデコード信号
が各プログラム手段に与えられているため、すべてのプ
リデコード信号の立上り時間または立下り時間はほぼ等
しくなる。

【００４２】請求項４に記載の半導体記憶装置において
は、第１の場合、複数のプリデコード信号の各々を選択
するプログラム手段の数は互いに等しくされているた
め、すべてのプリデコード信号の負荷が等しくなり、そ
れによりすべてのプリデコード信号の立上り時間または
立下り時間は等しくなる。

【００４３】

【実施例】以下、この発明の実施例を図面を参照しなが
ら詳細に説明する。図２は、この発明の一実施例による
冗長性回路を備えた半導体記憶装置の全体構成を示すブ
ロック図である。この半導体記憶装置は、チップＣＨ上
に形成されている。

【００４４】この半導体記憶装置は、複数のメモリブロ
ックを備える。図２では、２つのメモリブロックＢＫａ
およびＢＫｂのみが示されている。メモリブロックＢＫ
ａは、メモリセルアレイブロック１ａと、デコーダ２ａ
と、センスアンプ部１３ａと、センスアンプ活性化回路
８ａとを備える。同様に、メモリブロックＢＫｂは、メ
モリセルアレイブロック１ｂと、デコーダ２ｂと、セン
スアンプ部１３ｂと、センスアンプ活性化回路８ｂとを
備える。

【００４５】各メモリセルアレイブロック１ａ，１ｂ
は、複数のワード線ＷＬと、複数のビット線対ＢＬと、
それらの交点に設けられた複数のメモリセルＭＣとを備
える。各センスアンプ部１３ａ，１３ｂは、複数のビッ
ト線対ＢＬに接続される複数のセンスアンプと、複数の
トランスファゲート（図示せず）と、デコーダと、ライ
トドライバとを備える。

【００４６】メモリブロックＢＫａに対応して置換回路
１０ａおよび冗長ワード線ＲＷＬａが設けられ、メモリ
ブロックＢＫｂに対応して置換回路１０ｂおよび冗長ワ
ード線ＲＷＬｂが設けられている。冗長ワード線ＲＷＬ
ａ，ＲＷＬｂにも、冗長メモリセルＭＣが接続されてい
る。

【００４７】置換回路１０ａは、冗長性選択回路３ａ
と、置換アドレスプログラム回路４ａと、ＮＡＮＤ回路
５ａと、インバータ６ａとを備える。同様に、置換回路
１０ｂは、冗長性選択回路３ｂと、置換アドレスプログ
ラム回路４ｂと、ＮＡＮＤ回路５ｂと、インバータ６ｂ
とを備える。

【００４８】置換回路１０ａおよび冗長ワード線ＲＷＬ
ａがメモリブロックＢＫａに対応する冗長性回路を構成
し、置換回路１０ｂおよび冗長ワード線ＲＷＬｂがメモ
リブロックＢＫｂに対応する冗長性回路を構成する。各
冗長性選択回路３ａ，３ｂの構成および動作は、図５に
示された冗長性選択回路３の構成および動作と同様であ
る。各置換アドレスプログラム回路４ａ，４ｂの構成お
よび動作は、図６に示された置換アドレスプログラム回
路４の構成および動作と同様である。

【００４９】さらに、すべてのメモリブロックＢＫａ，
ＢＫｂに共通に通常メモリセル非選択回路１１が設けら
れている。通常メモリセル非選択回路１１は、ＮＡＮＤ
回路７と、インバータ８とを備える。

【００５０】この半導体記憶装置はさらに、プリデコー
ダ１２を備える。プリデコーダ１２は、複数のＸアドレ
スＸＡをプリデコードして複数のプリデコード信号ＰＸ
Ａを生成する。プリデコーダ１２はまた、複数のＹアド
レス信号ＹＡをプリデコードして複数のプリデコード信
号ＰＹＡを生成する。プリデコーダ１２はまた、複数の
Ｚアドレス信号ＺＡをプリデコードして複数のプリデコ
ーダ信号ＰＺＡを生成する。

【００５１】複数のプリデコード信号ＰＸＡは、各デコ
ーダ２ａ，２ｂに与えられるとともに、各置換アドレス
プログラム回路４ａ，４ｂにも与えられる。プリデコー
ド信号ＰＹＡは、各センスアンプ部１３ａ，１３ｂに与
えられる。プリデコード信号（ブロックアドレス信号）
ＰＺＡは、ブロックセレクタ９に与えられるとともに、
各置換アドレスプログラム回路４ａ，４ｂにも与えられ
る。

【００５２】図１は、この半導体記憶装置が４つのメモ
リブロックを備える場合において、その対応する４つの
置換アドレスプログラム回路の構成を示す配線図であ
る。

【００５３】図１に示されるように、置換アドレスプロ
グラム回路４ａにおけるトランジスタ６１および７１
は、プリデコード信号Ｘ０・Ｘ１が供給されるプリデコ
ード信号線ＰＬ１に接続されている。置換アドレスプロ
グラム回路４ａにおけるトランジスタ６３および７３
は、プリデコード信号Ｘ０・／Ｘ１が供給されるプリデ
コード信号線ＰＬ２に接続されている。置換アドレスプ
ログラム回路４ａにおけるトランジスタ６５および７５
は、プリデコード信号／Ｘ０・Ｘ１が供給されるプリデ
コード信号線ＰＬ３に接続されている。置換アドレスプ
ログラム回路４ａにおけるトランジスタ６７および７７
は、プリデコード信号／Ｘ０・／Ｘ１が供給されるプリ
デコード信号線ＰＬ４に接続されている。

【００５４】置換アドレスプログラム回路４ｂにおいて
は、トランジスタ６１および７１はプリデコード信号線
ＰＬ４に接続され、トランジスタ６３および７３はプリ
デコード信号線ＰＬ１に接続され、トランジスタ６５お
よび７５はプリデコード信号線ＰＬ２に接続され、さら
にトランジスタ６７および７７はプリデコード信号線Ｐ
Ｌ３に接続されている。

【００５５】置換アドレスプログラム回路４ｃにおいて
は、トランジスタ６１および７１はプリデコード信号線
ＰＬ３に接続され、トランジスタ６３および７３はプリ
デコード信号線ＰＬ４に接続され、トランジスタ６５お
よび７５はプリデコード信号線ＰＬ１に接続され、さら
にトランジスタ６７および７７はプリデコード信号線Ｐ
Ｌ２に接続されている。

【００５６】置換アドレスプログラム回路４ｄにおいて
は、トランジスタ６１および７１はプリデコード信号線
ＰＬ２に接続され、トランジスタ６３および７３はプリ
デコード信号線ＰＬ３に接続され、トランジスタ６５お
よび７５はプリデコード信号線ＰＬ４に接続され、さら
にトランジスタ６７および７７はプリデコード信号線Ｐ
Ｌ１に接続されている。

【００５７】上記のような接続は、図７に示された従来
の接続と異なるところであり、この実施例の特徴点であ
る。なお、図１においては、４つのプリデコード信号Ｘ
０・Ｘ１、Ｘ０・／Ｘ１、／Ｘ０・Ｘ１および／Ｘ０・
／Ｘ１のみが示されているが、他のプリデコード信号に
ついても同様である。また、Ｚアドレス信号ＺＡがプリ
デコードされたプリデコード信号ＰＺＡについても同様
である。

【００５８】再び図２を参照して、冗長性選択回路３ａ
および置換アドレスプログラム回路４ａの出力は、ＮＡ
ＮＤ回路５ａの入力端子に与えられ、ＮＡＮＤ回路５ａ
の出力信号／ＲＡａは通常メモリセル非選択回路１１の
ＮＡＮＤ回路７の１つの入力端子およびインバータ６ａ
に与えられる。インバータ６ａの出力は、冗長ワード線
活性化信号ＲＡａとして冗長ワード線ＲＷＬａおよびセ
ンスアンプ活性化回路８ａに与えられる。

【００５９】同様に、冗長性選択回路３ｂおよび置換ア
ドレスプログラム回路４ｂの出力は、ＮＡＮＤ回路５ｂ
の入力端子に与えられ、ＮＡＮＤ回路５ｂの出力信号／
ＲＡｂは通常メモリセル非選択回路１１のＮＡＮＤ回路
７の他の１つの入力端子およびインバータ６ｂに与えら
れる。インバータ６ｂの出力は、冗長ワード線活性化信
号ＲＡｂとして冗長ワード線ＲＷＬｂおよびセンスアン
プ活性化回路８ｂに与えられる。

【００６０】なお、置換アドレスプログラム回路４ａ，
４ｂの出力が１つ以上ある場合には、ＮＡＮＤ回路５
ａ，５ｂの入力端子は２つ以上必要である。

【００６１】一方、通常メモリセル非選択回路１１の出
力は、デコーダ不活性化信号ＤＡとしてデコーダ２ａ，
２ｂおよびセンスアンプ活性化回路８ａ，８ｂに与えら
れる。センスアンプ活性化回路８ａは、ブロック選択信
号ＢＳａ、冗長ワード線活性化信号ＲＡａおよびデコー
ダ不活性化信号ＤＡに応答して、センスアンプ不活性化
信号ＳＡａをセンスアンプ部１３ａに与える。同様に、
センスアンプ活性化回路８ｂは、ブロック選択信号ＢＳ
ｂ、冗長ワード線活性化信号ＲＡｂおよびデコーダ不活
性化信号ＤＡに応答して、センスアンプ活性化信号ＳＡ
ｂをセンスアンプ部１３ｂに与える。

【００６２】図３は、センスアンプ活性化回路８ａの構
成を詳細に示す回路図である。図３を参照して、センス
アンプ活性化回路８ａは、ＣＭＯＳトランスファゲート
８１、８２およびインバータ８３を備える。

【００６３】デコーダ不活性化信号ＤＡがＬレベルのと
きには、ＣＭＯＳトランスファゲート８１が導通状態と
なり、ＣＭＯＳトランスファゲート８２が非導通状態と
なる。それにより、ノードＮ１０からは冗長ワード線活
性化信号ＲＡａがセンスアンプ活性化信号ＳＡａとして
出力される。一方、デコーダ不活性化信号ＤＡがＨレベ
ルのときには、ＣＭＯＳトランスファゲート８１が非導
通状態となり、ＣＭＯＳトランスファゲート８２が導通
状態となる。それにより、ノードＮ１０からはブロック
選択信号ＢＳａがセンスアンプ活性化信号ＳＡａとして
出力される。

【００６４】センスアンプ活性化回路８ｂの構成および
動作は、センスアンプ活性化回路８ａの構成および動作
と同様である。

【００６５】次に、図２に示された半導体記憶装置の動
作について説明する。すべての冗長ワード線ＲＷＬａ，
ＲＷＬｂ…が使用されない場合（冗長性非選択時）に
は、冗長性選択回路３ａ，３ｂの出力はＬレベルとな
り、ＮＡＮＤ回路５ａ，５ｂの出力はＨレベルとなって
いる。したがって、冗長ワード線活性化信号ＲＡａ，Ｒ
ＡｂはＬレベルとなり、デコーダ不活性化信号ＤＡはＨ
レベルとなっている。その結果、デコーダ２ａ，２ｂは
活性状態となる。また、センスアンプ活性化回路８ａ，
８ｂからはブロック選択信号ＢＳａ，ＢＳｂがセンスア
ンプ活性化信号ＳＡａ，ＳＡｂとしてそれぞれ出力され
る。

【００６６】たとえば、Ｚアドレス信号ＺＡがプリデコ
ードされたプリデコード信号ＰＺＡに応答してメモリブ
ロックＢＫａが指定されると、ブロック選択信号ＢＳａ
がＨレベルとなり、ブロック選択信号ＢＳｂはＬレベル
となる。それにより、センスアンプ部１３ａが活性状態
となり、センスアンプ部１３ｂが不活性状態となる。デ
コーダ２ａは、Ｘアドレス信号ＸＡがプリデコードされ
たプリデコード信号ＰＸＡに応答してメモリセルアレイ
ブロック１ａ内の複数のワード線ＷＬのうち１つを選択
し、その電位をＨレベルに立上げる。それにより、その
ワード線ＷＬに接続されるメモリセルＭＣから対応する
ビット線対ＢＬにデータが読出される。読出動作時に
は、それらのデータは、センスアンプ部１３ａに含まれ
るセンスアンプによって増幅される。センスアンプ部１
３ａに含まれるデコーダは、Ｙアドレス信号ＹＡがプリ
デコードされたプリデコード信号ＰＹＡに応答して複数
のトランスファゲートのうち１つを導通状態にする。そ
の結果、１つのデータが出力される。このとき、冗長ワ
ード線活性化信号ＲＡａ，ＲＡｂはＬレベルであるの
で、冗長ワード線ＲＷＬａ，ＲＷＬｂは選択されない。

【００６７】また図１および図６を参照し、冗長性非選
択時には、すべての置換アドレスプログラム回路４ａな
いし４ｄにおけるトランスファゲート６１，７１および
６２，７２だけが導通状態となる。すなわち、アドレス
設定回路４０および５０におけるヒューズ４１および５
１は切断されていないため、アドレス設定回路４０にお
けるノードＮ３はＬレベルとなり、ノードＮ４はＨレベ
ルとなる。アドレス設定回路５０におけるノードＮ５は
Ｌレベルとなり、ノードＮ６はＨレベルとなる。

【００６８】したがって、すべての置換アドレスプログ
ラム回路４ａないし４ｄにおいては、トランスファゲー
ト６１，７１および６２，７２が導通状態となり、他の
トランスファゲート６３，７３および６４，７４、６
５，７５および６６，７６、ならびに６７，７７および
６８，７８は非導通状態となる。

【００６９】その結果、置換アドレスプログラム回路４
ａにおいては、プリデコード信号Ｘ０・Ｘ１だけがトラ
ンスファゲート６１，７１および６２，７２を介して出
力端子Ｏ１ａに転送される。また、置換アドレスプログ
ラム回路４ｂにおいては、プリデコード信号／Ｘ０・／
Ｘ１だけがトランスファゲート６１，７１および６２，
７２を介して出力端子Ｏ１ｂに転送される。また、置換
アドレスプログラム回路４ｃにおいては、プリデコード
信号／Ｘ０・Ｘ１だけがトランスファゲート６１，７１
および６２，７２を介して出力端子Ｏ１ｃに転送され
る。さらに、置換アドレスプログラム回路４ｄにおいて
は、プリデコード信号Ｘ０・／Ｘ１だけがトランスファ
ゲート６１，７１および６２，７２を介して出力端子Ｏ
１ｄに転送される。

【００７０】以上のように、冗長ワード線ＲＷＬａ，Ｒ
ＷＬｂ…のすべてが使用されない場合には、各置換アド
レスプログラム回路４ａ〜４ｄは４つのプリデコード信
号Ｘ０・Ｘ１、Ｘ０・／Ｘ１、／Ｘ０・Ｘ１および／Ｘ
０・／Ｘ１のうちいずれかを選択して出力するが、各置
換アドレスプログラム回路４ａないし４ｄは他の置換ア
ドレスプログラム回路が選択するプリデコード信号以外
のプリデコード信号を選択する。すなわち、各プリデコ
ード信号Ｘ０・Ｘ１、Ｘ０・／Ｘ１、／Ｘ０・Ｘ１およ
び／Ｘ０・／Ｘ１は、１つの置換アドレスプログラム回
路４ａ〜４ｄによって選択される。

【００７１】したがって、これら４つのプリデコード信
号Ｘ０・Ｘ１、Ｘ０・／Ｘ１、／Ｘ０・Ｘ１および／Ｘ
０・／Ｘ１の負荷は互いに均等になるため、それらの立
上り時間および立下り時間は同じになる。

【００７２】なお、冗長性非選択時にもかかわらず各置
換アドレスプログラム回路４ａ〜４ｄからは１つのプリ
デコード信号Ｘ０・Ｘ１、Ｘ０・／Ｘ１、／Ｘ０・Ｘ１
または／Ｘ０・／Ｘ１が出力されるが、冗長性選択回路
３ａ，３ｂ…からはＬレベルが出力されるため、ＮＡＮ
Ｄ回路５ａ，５ｂ…の出力は常にＨレベルとなる。その
ため、冗長ワード線ＲＷＬａ，ＲＷＬｂ…が選択される
ことはない。

【００７３】一方、冗長ワード線ＲＷＬａ，ＲＷＬｂの
いずれかが使用される場合（冗長性選択時）には、冗長
性選択回路３ａ，３ｂのいずれかの出力がＨレベルとな
る。たとえば、冗長ワード線ＲＷＬａが使用される場
合、冗長性選択回路３ａの出力がＨレベルとなる。

【００７４】置換アドレスプログラム回路４ａには、置
換されるべきワード線ＷＬのアドレス（置換アドレス）
がプログラムされる。すなわち、アドレス設定回路４０
および５０におけるヒューズ４１および５１のいずれか
が適宜切断される。ただし、プリデコード信号Ｘ０・Ｘ
１が置換アドレスを特定する場合は、いずれのヒューズ
４１および５１も切断されない。

【００７５】なお、置換アドレスプログラム回路４ａに
は、メモリブロックＢＫａ内のワード線ＷＬのアドレス
に限らず、他のメモリブロックＢＫｂ内のワード線ＷＬ
のアドレスをプログラムすることもできる。

【００７６】プリデコード信号ＰＸＡおよびＰＺＡによ
り指定されるアドレスが、置換アドレスプログラム回路
４ａにプログラムされた置換アドレスと一致しない場合
には、置換アドレスプログラム回路４ａの出力はＬレベ
ルとなり、ＮＡＮＤ回路５ａの出力信号／ＲＡａはＨレ
ベルとなる。この場合には、冗長性非選択時と同じ動作
により、メモリセルアレイブロック１ａまたは１ｂ内の
ワード線が選択され、データが読出される。

【００７７】プリデコード信号ＰＸＡおよびＰＺＡによ
り指定されるアドレスが、置換アドレスプログラム回路
４ａにプログラムされた置換アドレスと一致する場合に
は、置換アドレスプログラム回路４ａの出力はＨレベル
となり、ＮＡＮＤ回路５ａの出力信号／ＲＡａはＬレベ
ルとなる。したがって、デコーダ不活性化信号ＤＡがＬ
レベルとなり、デコーダ２ａ，２ｂが不活性状態とな
る。そのため、メモリセルアレイブロック１ａ，１ｂ内
のワード線ＷＬが選択されない。

【００７８】一方、ＮＡＮＤ回路５ａの出力信号／ＲＡ
ａがＬレベルになると、冗長ワード線活性化信号ＲＡａ
がＨレベルとなり、冗長ワード線ＲＷＬａの電位がＨレ
ベルに立上がる。それにより、冗長ワード線ＲＷＬａに
接続されたメモリセルＭＣから対応するビット線対ＢＬ
にデータが読出される。

【００７９】また、センスアンプ活性化回路８ａからは
冗長ワード線活性化信号ＲＡａがセンスアンプ活性化信
号ＳＡａとしてセンスアンプ部１３ａに与えられる。そ
れにより、センスアンプ部１３ａが活性状態となる。

【００８０】その結果、ビット線対ＢＬに読出されたデ
ータは、センスアンプ部１３ａに含まれるセンスアンプ
により増幅される。センスアンプ部１３ａに含まれるデ
コーダは、プリデコード信号ＰＹＡに応答して複数のト
ランスファゲートのうち１つを導通状態にする。それに
より、１つのデータが出力される。

【００８１】以上のようにこの実施例においては、冗長
ワード線ＲＷＬａ，ＲＷＬｂ…のいずれもが使用されな
い場合、各置換アドレスプログラム回路４ａ〜４ｂは、
他の置換アドレスプログラム回路が選択するプリデコー
ド信号以外のプリデコード信号を選択するため、すべて
のプリデコード信号の負荷は互いに等しくなる。したが
って、すべてのプリデコード信号の立上り時間または立
下り時間は互いに等しくなる。

【００８２】また、冗長ワード線で欠陥ビットを置換す
る場合、すなわちプリデコード信号ＰＸＡおよびＰＺＡ
により指定されるアドレスがプログラムされた置換アド
レスと一致した場合、冗長ワード線の選択はブロック選
択信号と無関係に行なわれる。また、そのとき、冗長ワ
ード線の選択にかかわらず、メモリセルアレイブロック
はすべて不活性状態となる。したがって、欠陥ビットを
異なるメモリブロックの冗長ワード線で置換することが
できる。

【００８３】上記実施例において、各デコーダ２ａ，２
ｂは、複数のプリデコード信号ＰＸＡに応答して対応す
るメモリセルアレイブロック１ａ，１ｂ内の複数のワー
ド線ＷＬのいずれかを選択する第１の選択手段に対応す
る。各置換回路１０ａ，１０ｂは、冗長性回路手段に対
応する。各冗長性選択回路３ａ，３ｂは、対応する１つ
の冗長ワード線ＲＷＬａ，ＲＷＬｂが使用されるべきか
否かが予め設定される設定手段に対応する。各置換アド
レスプログラム回路４ａ，４ｂは、対応する１つの冗長
ワード線ＲＷＬａ，ＲＷＬｂが使用されない場合、複数
のプリデコード信号のうちいずれかを選択して出力し、
対応する１つの冗長ワード線ＲＷＬａ，ＲＷＬｂが使用
される場合、複数のプリデコード信号のうち、その使用
される冗長ワード線ＲＷＬａ，ＲＷＬｂで置換されるべ
きワード線ＷＬのアドレスを特定するものを選択して出
力するプログラム手段、あるいは対応する１つの冗長ワ
ード線ＷＬで置換されるべきワード線ＷＬのアドレスが
プログラムされるプログラム手段に対応する。ＮＡＮＤ
回路５ａ，５ｂおよびインバータ６ａ，６ｂは、冗長性
選択回路３ａ，３ｂおよび置換アドレスプログラム回路
４ａ，４ｂの出力に応答して対応する１つの冗長ワード
線ＲＷＬａ，ＲＷＬｂを選択する第２の選択手段に対応
する。通常メモリセル非選択回路１１は、複数の置換回
路１０ａ，１０ｂ…のいずれかにより対応する１つの冗
長ワード線ＲＷＬａ，ＲＷＬｂ…が選択されたとき、複
数の置換回路１０ａ，１０ｂ…の出力に応答して、複数
のデコーダ２ａ，２ｂ…を不活性にする不活性化手段に
対応する。

【００８４】以上、この発明の一実施例による半導体記
憶装置を詳述したが、この発明は上記の半導体記憶装置
に限定されるものではない。

【００８５】たとえば、上記実施例においては、デコー
ダ２ａ，２ｂを構成するトランジスタの数を少なくする
ためアドレス信号ＸＡ，ＹＡ，ＺＡをプリデコードして
いるが、これらのアドレス信号ＸＡ，ＹＡ，ＺＡをその
まま対応する回路部分へ供給するようにしてもよい。こ
の場合、置換アドレスプログラム回路４ａは、複数のア
ドレス信号のうち１つを選択して出力することになる。

【００８６】また、上記の実施例においては、図１に示
されるように４つのプリデコード信号Ｘ０／Ｘ１、Ｘ０
・／Ｘ１、／Ｘ１・Ｘ０および／Ｘ０・／Ｘ１に対して
４つの置換アドレスプログラム回路４ａないし４ｄが設
けられているため、冗長ワード線が使用されない場合に
各プリデコード信号を選択する置換アドレスプログラム
回路４ａ〜４ｄの数は１つであるが、たとえば４つのプ
リデコード信号に対して８つの置換アドレスプログラム
回路が設けられている場合には、２つの置換アドレスプ
ログラム回路が１つのプリデコード信号を選択するよう
にすればよい。それにより、各プリデコード信号を選択
する置換アドレスプログラム回路の数は互いに等しくな
る。

【００８７】また、４つのプリデコード信号に対して６
つの置換アドレスプログラム回路が設けられている場合
には、各プリデコード信号を選択する置換アドレスプロ
グラム回路の数を互いに等しくすることができないた
め、プリデコード信号のすべての負荷を均等にすること
はできないが、少なくとも１つの置換アドレスプログラ
ム回路が、他の１つの置換アドレスプログラム回路が選
択するプリデコード信号以外のプリデコード信号を選択
するようにされていれば、１つのプリデコード信号の立
上り時間または立下り時間だけが極端に長くなることは
ない。

【００８８】上記実施例においては、各メモリセルアレ
イブロック１ａ，１ｂに対応して１つの冗長ワード線Ｒ
ＷＬａ，ＲＷＬｂが設けられているが、各メモリセルア
レイブロック１ａ，１ｂに対応して複数の冗長ワード線
が設けられていてもよい。

【００８９】

【発明の効果】請求項１に記載の半導体記憶装置によれ
ば、１つのプログラム手段は、冗長選択線が使用されな
い場合、他の１つのプログラム手段が選択するアドレス
信号以外のアドレス信号を選択するため、１つのアドレ
ス信号の負荷だけが大きくなることはなく、１つのアド
レス信号の立上り時間または立下り時間だけが長くなる
ことはない。

【００９０】請求項２に記載の半導体記憶装置によれ
ば、１つのプログラム手段は、冗長選択線が使用されな
い場合、他の１つのプログラム手段が選択するプリデコ
ード信号以外のプリデコード信号を選択するため、１つ
のプリデコード信号の負荷だけが大きくなることはな
く、１つのプリデコード信号の立上り時間または立下り
時間だけが長くなることはない。

【００９１】請求項３に記載の半導体記憶装置によれ
ば、冗長選択線が使用されないとき、複数のプリデコー
ド信号の負荷が互いにほぼ均等になるように複数のプリ
デコード信号が各プログラム手段に与えられるため、す
べてのプリデコード信号の立上り時間または立下り時間
はほぼ等しくなる。

【００９２】請求項４に記載の半導体記憶装置によれ
ば、冗長選択線が使用されない場合、複数のプリデコー
ド信号の各々を選択するプログラム手段の数が互いに等
しくされているため、すべてのプリデコード信号の負荷
が等しくなり、それによりすべてのプリデコード信号の
立上り時間または立下り時間が等しくなる。

【図面の簡単な説明】

【図１】 この発明の一実施例による半導体記憶装置に
おける主要部の構成を示すブロック図である。

【図２】 図１に示された半導体記憶装置の全体構成を
示すブロック図である。

【図３】 図２に示されたセンスアンプ活性化回路の具
体的構成を示す回路図である。

【図４】 従来の半導体記憶装置の構成を示すブロック
図である。

【図５】 図４に示された冗長性選択回路の具体的構成
を示す回路図である。

【図６】 図４に示された置換アドレスプログラム回路
の具体的構成を示す回路図である。

【図７】 図４に示されたメモリセルアレイブロックを
複数備えた半導体記憶装置における主要部の構成を示す
ブロック図である。

【符号の説明】

１ａ，１ｂ メモリセルアレイブロック、２ａ，２ｂ
デコーダ、３ａ，３ｂ冗長性選択回路、４ａ，４ｂ，４
ｃ，４ｄ 置換アドレスプログラム回路、５ａ，５ｂ
ＮＡＮＤ回路、６ａ，６ｂ インバータ、７ ＮＡＮＤ
回路、８ インバータ、９ ブロックセレクタ、１０
ａ，１０ｂ 置換回路、１１ 通常メモリセル非選択回
路、１２ プリデコーダ、１３ａ，１３ｂ センスアン
プ部、４０，５０ アドレス設定回路、ＢＫａ，ＢＫｂ
メモリブロック、ＷＬ ワード線、ＲＷＬａ，ＲＷＬ
ｂ 冗長ワード線、ＭＣ メモリセル、ＸＡ，ＹＡ，Ｚ
Ａアドレス信号、ＰＸＡ，ＰＹＡ，ＰＺＡ プリデコー
ド信号、ＲＡａ，ＲＡｂ冗長ワード線活性化信号、ＤＡ
デコーダ不活性化信号。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３７１ Ｄ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の選択線と、前記複数の選択線に接
   続されかつ行および列からなるマトリクス状に配列され
   た複数のメモリセルとを含む複数のメモリセルアレイブ
   ロックと、 前記複数のメモリセルアレイブロックに対応して設けら
   れ、各々が外部から与えられた複数のアドレス信号に応
   答して対応するメモリセルアレイブロック内の複数の選
   択線のいずれかを選択する複数の第１の選択手段と、 複数の冗長選択線とを備え、 前記複数の冗長選択線のうち１つまたはいくつかが前記
   複数のメモリセルアレイブロックの各々に対応して設け
   られ、 前記複数の冗長選択線に接続された複数の冗長メモリセ
   ルと、 前記複数のメモリセルアレイブロックに対応して設けら
   れた複数の冗長性回路手段とをさらに備え、 前記複数の冗長性回路手段の各々は、対応する１つまた
   はいくつかの冗長選択線が使用されるべきか否かが予め
   設定される設定手段と、対応する１つまたはいくつかの
   冗長選択線が使用されない第１の場合、前記複数のアド
   レス信号のうちいずれかを選択して出力し、対応する１
   つまたはいくつかの冗長選択線が使用される第２の場
   合、前記複数のアドレス信号のうち、その使用される冗
   長選択線で置換されるべき選択線のアドレスを特定する
   ものを選択して出力するプログラム手段と、前記設定手
   段および前記プログラム手段の出力に応答して対応する
   １つまたはいくつかの冗長選択線を選択する第２の選択
   手段とを含み、 前記複数の冗長性回路手段のいずれかにより対応する１
   つまたはいくつかの冗長選択線が選択されたとき、前記
   複数の冗長性回路手段の出力に応答して、前記複数の第
   １の選択手段を不活性にする不活性化手段をさらに備え
   た半導体記憶装置において、 前記複数の冗長性回路手段における１つのプログラム手
   段は、前記第１の場合、他の１つのプログラム手段が選
   択するアドレス信号以外のアドレス信号を選択するよう
   にされていることを特徴とする半導体記憶装置。
2. 【請求項２】 複数の選択線と、前記複数の選択線に接
   続されかつ行および列からなるマトリクス状に配列され
   た複数のメモリセルとを含む複数のメモリセルアレイブ
   ロックと、 外部から与えられた複数のアドレス信号をデコードして
   複数のプリデコード信号を生成するプリデコード手段
   と、 前記複数のメモリセルアレイブロックに対応して設けら
   れ、各々が前記複数のプリデコード信号に応答して対応
   するメモリセルブロック内の複数の選択線のいずれかを
   選択する複数の第１の選択手段と、 複数の冗長選択線とを備え、 前記複数の冗長選択線のうち１つまたはいくつかが前記
   複数のメモリセルアレイブロックの各々に対応して設け
   られ、 前記複数の冗長選択線に接続された複数の冗長メモリセ
   ルと、 前記複数のメモリセルアレイブロックに対応して設けら
   れた複数の冗長性回路手段とをさらに備え、 前記複数の冗長性回路手段の各々は、対応する１つまた
   はいくつかの冗長選択線が使用されるべきか否かが予め
   設定される設定手段と、対応する１つまたはいくつかの
   冗長選択線が使用されない第１の場合、前記複数のプリ
   デコード信号のうちいずれかを選択して出力し、対応す
   る１つまたはいくつかの冗長選択線が使用される第２の
   場合、前記複数のプリデコード信号のうち、その使用さ
   れる冗長選択線で置換されるべき選択線のアドレスを特
   定するものを選択して出力するプログラム手段と、前記
   設定手段および前記プログラム手段の出力に応答して対
   応する１つまたはいくつかの冗長選択線を選択する第２
   の選択手段とを含み、 前記複数の冗長性回路手段のいずれかにより対応する１
   つまたはいくつかの冗長選択線が選択されたとき、前記
   複数の冗長性回路手段の出力に応答して、前記複数の第
   １の選択手段を不活性にする不活性化手段をさらに備え
   た半導体記憶装置において、 前記複数の冗長性回路手段における１つのプログラム手
   段は、前記第１の場合、他の１つのプログラム手段が選
   択するプリデコード信号以外のプリデコード信号を選択
   するようにされていることを特徴とする半導体記憶装
   置。
3. 【請求項３】 複数の選択線と、前記複数の選択線に接
   続されかつ行および列からなるマトリクス状に配列され
   た複数のメモリセルとを含む複数のメモリセルアレイブ
   ロックと、 外部から与えられた複数のアドレス信号をデコードして
   複数のプリデコード信号を生成するプリデコード手段
   と、 前記複数のメモリセルアレイブロックに対応して設けら
   れ、各々が前記複数のプリデコード信号に応答して対応
   するメモリセルアレイブロック内の複数の選択線のいず
   れかを選択する複数の第１の選択手段と、 複数の冗長選択線とを備え、 前記複数の冗長選択線のうち１つまたはいくつかが前記
   複数のメモリセルアレイブロックの各々に対応して設け
   られ、 前記複数の冗長選択線に接続された複数の冗長メモリセ
   ルと、 前記複数のメモリセルアレイブロックに対応して設けら
   れた複数の冗長性回路手段とをさらに備え、 前記複数の冗長性回路手段の各々は、対応する１つまた
   はいくつかの冗長選択線が使用されるべきか否かが予め
   設定される設定手段と、対応する１つまたはいくつかの
   冗長選択線で置換されるべき選択線のアドレスがプログ
   ラムされるプログラム手段と、前記設定手段および前記
   プログラム手段の出力に応答して対応する１つまたはい
   くつかの冗長選択線を選択する第２の選択手段とを含
   み、 前記複数の冗長性回路手段のいずれかにより対応する１
   つまたはいくつかの冗長選択線が選択されたとき、前記
   複数の冗長性回路手段の出力に応答して、前記複数の第
   １の選択手段を不活性にする不活性化手段をさらに備え
   た半導体記憶装置において、 対応する１つまたはいくつかの冗長選択線が使用されな
   いとき、前記複数のプリデコード信号の負荷が互いにほ
   ぼ均等になるように前記複数のプリデコード信号が各前
   記プログラム手段に与えられていることを特徴とする半
   導体記憶装置。
4. 【請求項４】 複数の選択線と、前記複数の選択線に接
   続されかつ行および列からなるマトリクス状に配列され
   た複数のメモリセルとを含む複数のメモリセルアレイブ
   ロックと、 外部から与えられた複数のアドレス信号をデコードして
   複数のプリデコード信号を生成するプリデコード手段
   と、 前記複数のメモリセルアレイブロックに対応して設けら
   れ、各々が前記複数のプリデコード信号に応答して対応
   するメモリセルアレイブロック内の複数の選択線のいず
   れかを選択する複数の第１の選択手段と、 複数の冗長選択線とを備え、 前記複数の冗長選択線のうち１つまたはいくつかが前記
   複数のメモリセルアレイブロックの各々に対応して設け
   られ、 前記複数の冗長選択線に接続された複数の冗長メモリセ
   ルと、 前記複数のメモリセルアレイブロックに対応して設けら
   れた複数の冗長性回路手段とをさらに備え、 前記複数の冗長性回路手段の各々は、対応する１つまた
   はいくつかの冗長選択線が使用されるべきか否かが予め
   設定される設定手段と、対応する１つまたはいくつかの
   冗長選択線が使用されない第１の場合、前記複数のプリ
   デコード信号のうちいずれかを選択して出力し、対応す
   る１つまたはいくつかの冗長選択線が使用される第２の
   場合、前記複数のプリデコード信号のうち、その使用さ
   れる冗長選択線で置換されるべき選択線のアドレスを特
   定するものを選択して出力するプログラム手段と、前記
   設定手段および前記プログラム手段の出力に応答して対
   応する１つまたはいくつかの冗長選択線を選択する第２
   の選択手段とを含み、 前記複数の冗長性回路手段のいずれかにより対応する１
   つまたはいくつかの冗長選択線が選択されたとき、前記
   複数の冗長性回路手段の出力に応答して、前記複数の第
   １の選択手段を不活性にする不活性化手段をさらに備え
   た半導体記憶装置において、 前記第１の場合、前記複数のプリデコード信号の各々を
   選択するプログラム手段の数は互いに等しくされている
   ことを特徴とする半導体記憶装置。