JP2012252757A - 半導体装置 - Google Patents

Abstract

【課題】不良選択線のアドレスを記憶するための回路に必要とされる占有面積を削減する。
【解決手段】一例として、それぞれが複数のメモリセルに接続された複数の第１及び第２の選択線と、複数の第１の選択線のうち欠陥である第１の選択線が置換可能であり、複数の第２の選択線のうち欠陥である第２の選択線が置換不可能な第１の冗長選択線と、欠陥である第１及び第２の選択線のいずれをも置換可能な第２の冗長選択線とを備える。これにより、欠陥である第１の選択線は第１及び第２の冗長選択線のいずれかに置換され、欠陥である第２の選択線は第１の冗長選択線に置換されることなく第２の冗長選択線に置換される。その結果、第１の冗長選択線を選択するアドレスビットの数は、第２の冗長選択線を選択するアドレスビットの数よりも少なくなり、対応する不良アドレスを記憶するＲＯＭの数も少なくなる。
【選択図】図８

Description

本発明は半導体装置に関し、特に、不良のあるワード線等の選択線を置換するための冗長選択線を備えた半導体装置に関する。

代表的な半導体メモリ装置であるＤＲＡＭ（Dynamic Random Access Memory）には極めて多数のメモリセルが含まれており、近年においては１チップで１Ｇビット以上の記憶容量を有している製品が存在する。このため、全てのメモリセルを正常に動作させることは困難であり、一部のメモリセルについては製造段階において不良となる。不良のあるメモリセルは製造段階において予備のメモリセルに置換され、これによって正常な製品として出荷される。

メモリセルの置換は、ワード線単位又はビット線単位で行われることが一般的である（特許文献１参照）。例えばワード線の置換については、複数のワード線を含むメモリブロックにそれぞれ冗長ワード線を設けており、不良ワード線を当該メモリブロックに設けられた冗長ワード線に置換する方式が過去においては一般的であった。しかしながら、この方式では、特定のメモリブロックに不良ワード線が集中した場合、全ての不良ワード線を置換することが困難となることから、近年においては、あるメモリブロックに存在する不良ワード線を他のメモリブロックに設けられた冗長ワード線によって置換する、いわゆるフレキシブルリダンダンシ方式が採用されている。

特開平９−６３２９５号公報

しかしながら、いわゆるフレキシブルリダンダンシ方式では、不良ワード線のアドレスを記憶するために多数のヒューズ素子が必要となるため、チップ上におけるヒューズ素子の占有面積が大きくなるという問題があった。

本発明の一側面による半導体装置は、複数のアドレスビットで構成される第１のアドレス群によって排他的に選択される複数のセグメントと、前記複数のセグメントにそれぞれ含まれ、少なくとも１つのアドレスビットで構成される第２のアドレス群によって排他的に選択される複数のワード線と、前記第１のアドレス群が示す第１の所定の情報を記憶する第１のヒューズ回路をそれぞれ含み、前記第２のアドレス群によって排他的に選択される複数の第１の冗長グループと、前記第１及び第２のアドレス群が示す第２の所定の情報を記憶する第２のヒューズ回路を含む少なくとも１つの第２の冗長グループと、を備え、前記複数の第１の冗長グループは、前記第２のアドレス群によって選択され、且つアクセスが要求された前記第１のアドレス群の情報と前記第１のヒューズ回路に記憶された前記第１のアドレス群の前記第１の所定の情報とが一致したこと、に応答して選択される第１の冗長ワード線をそれぞれ含み、前記第２の冗長グループは、アクセスが要求された前記第１及び第２のアドレス群の情報と前記第２のヒューズ回路に記憶された前記第１及び第２のアドレス群の前記第２の所定の情報とが一致したことに応答して選択される第２の冗長ワード線を含む、ことを特徴とする。

本発明の他の側面による半導体装置は、複数のアドレスビットで構成される第１のアドレス群によって排他的に活性化される複数のメインワード線と、前記複数のメインワード線にそれぞれ割り当てられ、少なくとも１つ以上のアドレスビットで構成される第２のアドレス群によって排他的に活性化される複数のワード線と、前記複数のワード線のうち欠陥のあるワード線を置換する複数の冗長ワード線と、前記複数の冗長ワード線にそれぞれ割り当てられた複数の第１のＲＯＭ回路及び第２のＲＯＭ回路と、を備え、前記複数の第１のＲＯＭ回路は、アクセスが要求された前記第２のアドレス群に基づいて排他的に活性化されるとともに、該第１のＲＯＭ回路に記憶された前記第１のアドレス群とアクセスが要求された前記第１のアドレス群とが一致したことに応答して、対応する前記冗長ワード線を選択し、前記第２のＲＯＭ回路は、該第２のＲＯＭ回路に記憶された前記第１及び第２のアドレス群とアクセスが要求された前記第１及び第２のアドレス群とが一致したことに応答して、対応する前記冗長ワード線を選択することを特徴とする。

本発明のさらに他の側面による半導体装置は、それぞれ複数のメモリセルに接続された複数の第１及び第２の選択線と、前記複数の第１の選択線のいずれかに欠陥がある場合、欠陥のある前記第１の選択線を置換する第１の冗長選択線と、前記複数の第１又は第２の選択線のいずれかに欠陥がある場合、欠陥のある前記第１又は第２の選択線を置換する第２の冗長選択線と、を備え、これにより、欠陥のある前記第１の選択線は前記第１及び第２の冗長選択線のいずれかによって置換され、欠陥のある前記第２の選択線は前記第１の冗長選択線によって置換されることなく前記第２の冗長選択線によって置換されることを特徴とする。

本発明によれば、必要なヒューズ素子の数を削減しつつ、不良ワード線などの発生箇所がある程度偏在している場合であっても正しく置換を行うことが可能となる。

本発明の好ましい実施形態による半導体装置１０の全体ブロック図である。 半導体装置１０のレイアウトを説明するための模式図である。 一つのバンクの構造を説明するための模式図である。 メモリブロックＭＢ，ＲＭＢの構成をより詳細に示す模式図である。 冗長ワード線を含まないメモリブロックＭＢの構成を説明するための模式図である。 冗長ワード線を含むメモリブロックＲＭＢの構成を説明するための模式図である。 一つのセグメントＳＥＧの構成を説明するための模式図である。 冗長セグメントＲＳＥＧ１，ＲＳＥＧ２の構成を説明するための模式図である。 ヒット信号生成回路４０の回路図である。 ヒット信号生成回路５０の回路図である。 ヒューズ回路Ｆの回路図である。 比較回路Ｃの回路図である。 ヒット信号生成回路４０の動作を説明するためのタイミング図である。 ヒット信号生成回路５０ａの回路図である。 ヒット信号生成回路５０ｂ，５０ｃの回路図である。 ヒット信号生成回路５０ｄの回路図である。 ヒット信号生成回路４０ｅの回路図である。 ヒット信号生成回路５０ｅの回路図である。 比較回路Ｃｅの第１の例による回路図である。 比較回路Ｃｅの第２の例による回路図である。 ヒット信号生成回路４０ｆの回路図である。 デコーダＤＥＣ４Ａの回路図である。 デコーダＤＥＣ８Ａの回路図である。 マルチプレクサＭＵＸ４Ａの回路図である。 マルチプレクサＭＵＸ８Ａの回路図である。 ダイナミック型であるマルチプレクサＭＵＸ４Ａの回路図である。 ヒット信号生成回路５０ｆの回路図である。 デコーダＤＥＣ８Ａの回路図である。 マルチプレクサＭＵＸ２Ａの回路図である。 冗長セグメントＲＳＥＧ１と冗長セグメントＲＳＥＧ２とのいくつかの関係を示す模式図である。 メモリブロックＲＭＢが図３０（ｆ）に示す構造を有するバンクの置換例を説明するための模式図である。 他の例によるメモリバンクの構造を説明するための模式図である。 メモリブロックＲＭＢ（１）〜ＲＭＢ（４）の構造を説明するための模式図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、一部の冗長ワード線については置換可能な不良ワード線の範囲を制限することによって必要なヒューズ素子数を削減し、別の冗長ワード線については置換可能な不良ワード線の範囲を制限しないことによって救済効率を高めることを技術思想とする。これにより、置換に関連するヒューズ素子数を削減しつつ、不良ワード線の発生箇所がある程度偏在している場合であっても効率よく置換を行うことが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の全体ブロック図である。

本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すように、メモリセルアレイ１１を備えている。メモリセルアレイ１１には複数のワード線ＷＬ及び複数のビット線ＢＬが設けられ、これらの交点にメモリセルＭＣが配置されている。但し、図１においては１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを図示している。メモリセルＭＣは、第１の構造の第１の揮発性記憶素子である。

ワード線ＷＬの選択はロウデコーダ１２によって行われる。ロウデコーダ１２には、アドレス端子２１、アドレスバッファ回路２３及びロウ冗長アドレス判定回路２４を介してアドレス信号Ａ０〜Ａｎが供給される。ロウ冗長アドレス判定回路２４は、制御回路３３より供給されるアクティブ信号ＡＣＴが活性化している場合に、アドレスバッファ回路２３から出力されるアドレス信号Ａ０〜Ａｎを取り込み、ロウデコーダ１２又は冗長ロウデコーダ１２Ｒを制御する。アクティブ信号ＡＣＴは、コマンド端子３１を介して外部から供給されるコマンド信号が所定の組み合わせ（アクティブコマンド）を示しているとコマンドデコーダ３２が判定した場合に活性化される信号である。コマンド端子３１に供給されるコマンド信号は、チップ選択信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥからなる。

図１に示すように、半導体装置１０には冗長メモリセルアレイ１１Ｒがさらに設けられている。冗長メモリセルアレイ１１Ｒは冗長ワード線ＲＷＬ及び冗長ビット線ＲＢＬを含み、冗長ワード線ＲＷＬは冗長ロウデコーダ１２Ｒによって選択される。冗長ロウデコーダ１２Ｒは、アクセスが要求されたロウアドレスが不良ワード線に対応するロウアドレスである場合に、ロウ冗長アドレス判定回路２４によって活性化される。これにより、不良ワード線が冗長ワード線ＲＷＬに置換されることになる。

一方、メモリセルアレイ１１に含まれるビット線ＢＬは、センス回路１３に含まれるセンスアンプに接続される。センスアンプの選択はカラムデコーダ１４によって行われる。カラムデコーダ１４には、アドレス端子２１、アドレスバッファ回路２３及びカラム冗長アドレス判定回路２５を介してアドレス信号Ａ０〜Ａｎが供給される。カラム冗長アドレス判定回路２５は、制御回路３３より供給されるカラム信号ＣＯＬが活性化している場合に、アドレスバッファ回路２３から出力されるアドレス信号Ａ０〜Ａｎを取り込み、カラムデコーダ１４又は冗長カラムデコーダ１４Ｒを制御する。

図１に示すように、冗長メモリセルアレイ１１Ｒに対応して冗長センス回路１３Ｒ及び冗長カラムデコーダ１４Ｒが設けられており、冗長ビット線ＲＢＬ及びこれに接続された冗長センスアンプは冗長カラムデコーダ１４Ｒによって選択される。冗長カラムデコーダ１４Ｒは、アクセスが要求されたカラムアドレスが不良ビット線に対応するカラムアドレスである場合に、カラム冗長アドレス判定回路２５によって活性化される。これにより、不良ビット線が冗長ビット線ＲＢＬに置換されることになる。

カラムデコーダ１４又は冗長カラムデコーダ１４Ｒによって選択されたセンスアンプ又は冗長センスアンプは、データ入出力部３４を介してデータ入出力端子３５に接続される。これにより、コマンド信号がリード動作を示している場合には、アドレス信号Ａ０〜Ａｎによって特定されるメモリセルＭＣから読み出されたリードデータＤＱ０〜ＤＱｍがデータ入出力端子３５から外部に出力され、コマンド信号がライト動作を示している場合には、外部からデータ入出力端子３５に入力されるライトデータＤＱ０〜ＤＱｍが、アドレス信号Ａ０〜Ａｎによって特定されるメモリセルＭＣに書き込まれる。

実際にはメモリセルアレイ１１及び冗長メモリセルアレイ１１Ｒは複数のバンクに分割されており、いずれのバンクを選択するかはアドレス端子２２を介して供給されるバンクアドレスＢＡによって指定される。

図２は、半導体装置１０のレイアウトを説明するための模式図である。

図２に示すように、本実施形態による半導体装置１０においては、メモリセルアレイ１１及び冗長メモリセルアレイ１１Ｒがバンク０〜バンク７からなる８つのバンクに分割されている。各バンクのＸ方向側には当該バンクに対応するロウデコーダ１２及び冗長ロウデコーダ１２Ｒが配置されており、各バンクのＹ方向側には当該バンクに対応するカラムデコーダ１４及び冗長カラムデコーダ１４Ｒが配置されている。また、本例ではアドレス信号Ａ０〜ＡｎがＡ０〜Ａ１４からなる１５ビット構成であり、最上位のアドレスビットＡ１４によってエリア０又はエリア１が選択される。最上位のアドレスビットＡ１４はロウアクセス時に供給されるビットであり、明細書及び図面においては「Ｘ１４」と表記する。同様に、ロウアクセス時に供給されるアドレスビットＡ０〜Ａ１３についても、「Ｘ０」〜「Ｘ１３」と表記する。

図３は、一つのバンクの構造を説明するための模式図である。

図３に示すように、本実施形態による半導体装置１０では、一つのバンクがＸ方向に２４メモリブロック、Ｙ方向に３３メモリブロックに分割されている。Ｘ方向に分割された２４メモリブロックのうち、左半分の１２メモリブロックは最上位のアドレスビットＸ１４の値が０である場合に選択され、右半分の１２メモリブロックは最上位のアドレスビットＸ１４の値が１である場合に選択される。選択された１２メモリブロックのうちいずれを選択するかは、カラムアドレスによって指定される。

Ｙ方向に分割された３３メモリブロックのいずれを選択するかは、ロウアドレスのアドレスビットＸ１３〜Ｘ９によって指定される。尚、Ｙ方向における端部に位置するメモリブロックＭＢ０，ＭＢ３２はいずれも他のメモリブロックに比べて記憶容量が半分であり、これら２個のメモリブロックＭＢ０，ＭＢ３２で他のメモリブロックの１つ分に相当する。これは、本実施形態による半導体装置１０がいわゆるオープンビット方式を採用しているためである。

本実施形態ではＹ方向に分割された３３メモリブロックが４ブロックずつ一つのグループを構成している。これにより８つのグループが構成され、いずれのグループを選択するかはロウアドレスのアドレスビットＸ１３〜Ｘ１１によって指定される。一例として、図３に示すようにアドレスビットＸ１３〜Ｘ１１の値がいずれも０である場合には、メモリブロックＭＢ０〜ＭＢ３からなるグループが選択される。尚、メモリブロックＭＢ０〜ＭＢ３からなるグループには、メモリブロックＭＢ３２も含まれる。その理由は上述の通りである。

各グループを構成する４つのメモリブロックのうち、３つは冗長ワード線を含まない通常のメモリブロックＭＢであり、残りの１つは冗長ワード線を含むメモリブロックＲＭＢである。図３においては、冗長ワード線を含むメモリブロックＲＭＢにハッチングを付してある。図３に示す例では、各グループを構成する４つのメモリブロックのうち上から２番目のメモリブロックが冗長ワード線を含むメモリブロックＲＭＢであるが、本発明がこれに限定されるものではない。

詳細については後述するが、本実施形態ではハッチングが付されたメモリブロックに１６本の冗長ワード線ＲＷＬが含まれている。このうち、８本の冗長ワード線ＲＷＬについては置換可能な不良ワード線の範囲が制限されている一方、他の８本の冗長ワード線ＲＷＬについては置換可能な不良ワード線の範囲が制限されていない。尚、置換動作時においても不良ワード線へのアクセスを停止しない仕様である場合には、不良ワード線を当該メモリブロックＲＭＢ又はＹ方向に隣接するメモリブロックＲＭＢに設けられた冗長ワード線ＲＷＬに置換することは禁止される（置換禁止条件）。これは、置換動作時においても不良ワード線へのアクセスを停止しない場合、不良ワード線を当該メモリブロックＲＭＢ又はＹ方向に隣接するメモリブロックＲＭＢに設けられた冗長ワード線ＲＷＬに置換すると、１つのメモリブロック又はセンスアンプを共有する２つのメモリブロックにおいて２本のワード線が同時に活性化してしまい、データが破壊されるためである。他方、置換動作時において不良ワード線へのアクセスを停止する仕様である場合には、それらの制限は関連しない。

図４は、メモリブロックＭＢ，ＲＭＢの構成をより詳細に示す模式図である。

図４に示すように、メモリブロックＭＢ，ＲＭＢはＸ方向及びＹ方向にマトリクス状にレイアウトされている。Ｘ方向に隣接するメモリブロック間にはサブワードドライバ列ＳＷＤＡが配置され、Ｙ方向に隣接するメモリブロック間にはセンスアンプ列ＳＡＡが配置される。サブワードドライバ列ＳＷＤＡは複数のサブワードドライバからなる回路ブロックであり、各サブワードドライバはそれぞれ対応するワード線ＷＬを駆動する。センスアンプ列ＳＡＡは複数のセンスアンプからなる回路ブロックであり、各センスアンプはＹ方向に隣接する一方のメモリブロックＭＢに設けられたビット線ＢＬと、Ｙ方向に隣接する他方のメモリブロックＭＢに設けられたビット線ＢＬとの電位差を増幅する。また、メモリブロックＲＭＢには冗長ワード線ＲＷＬが追加されている。尚、図４においては冗長ビット線の図示は省略されている。

図５は、冗長ワード線を含まないメモリブロックＭＢの構成を説明するための模式図である。図５に示すように、冗長ワード線を含まないメモリブロックＭＢはＹ方向に配列された１２８個のセグメントに分割されている。これらセグメントＳＥＧ０〜ＳＥＧ１２７は、ロウアドレスのアドレスビットＸ８〜Ｘ２によって排他的に選択される。具体的には、ロウアドレスのアドレスビットＸ８〜Ｘ２がロウデコーダ１２によってデコードされ、セグメントＳＥＧ０〜ＳＥＧ１２７にそれぞれ対応する１２８本のメインワード線ＭＷＬ０〜ＭＷＬ１２７のいずれか１本が活性化される。対応するメインワード線ＭＷＬが活性化したセグメントがアクセス対象のセグメントであり、ロウアドレスの残りのアドレスビットＸ１，Ｘ０によってワード線ＷＬが選択される。

図６は、冗長ワード線を含むメモリブロックＲＭＢの構成を説明するための模式図である。図６に示すように、冗長ワード線を含むメモリブロックＲＭＢは、図５に示したメモリブロックＭＢと同様の構成に加え、冗長セグメントＲＳＥＧ１，ＲＳＥＧ２を有している。冗長セグメントＲＳＥＧ１は置換可能な不良ワード線の範囲が制限された冗長ワード線ＲＷＬからなるセグメントであり、冗長セグメントＲＳＥＧ２は置換可能な不良ワード線の範囲が制限されていない冗長ワード線ＲＷＬからなるセグメントである。後述するように、冗長セグメントＲＳＥＧ１はヒット信号ＨＩＴ０〜ＨＩＴ７によって選択され、冗長セグメントＲＳＥＧ２はヒット信号ＨＩＴ８〜ＨＩＴ１５によって選択される。

図７は、一つのセグメントＳＥＧの構成を説明するための模式図である。

図７に示すように、一つのセグメントＳＥＧは４本のワード線ＷＬ０〜ＷＬ３を含む。これらワード線ＷＬ０〜ＷＬ３とビット線ＢＬとの交点にはメモリセルＭＣが配置される。ワード線ＷＬ０〜ＷＬ３はそれぞれ対応するサブワードドライバＳＷＤ０〜ＳＷＤ３によって駆動される。サブワードドライバＳＷＤ０〜ＳＷＤ３は当該セグメントに割り当てられたメインワード線ＭＷＬが活性化し、且つ、それぞれ対応するサブワード駆動信号ＦＸ０〜ＦＸ３が活性化した場合に、対応するワード線ＷＬ０〜ＷＬ３を選択レベルに駆動する。サブワード駆動信号ＦＸ０〜ＦＸ３は、ロウアドレスのアドレスビットＸ１，Ｘ０によって排他的に選択される。これらワード線ＷＬ０〜ＷＬ３を、サブワード線と呼ぶことがある。

図８は、冗長セグメントＲＳＥＧ１，ＲＳＥＧ２の構成を説明するための模式図である。

図８に示すように、冗長セグメントＲＳＥＧ１は８本の冗長ワード線ＲＷＬ０〜ＲＷＬ７を含み、冗長セグメントＲＳＥＧ２は８本の冗長ワード線ＲＷＬ８〜ＲＷＬ１５を含む。これら冗長ワード線ＲＷＬ０〜ＲＷＬ１５とビット線ＢＬとの交点には冗長メモリセルＲＭＣがそれぞれ配置される。冗長メモリセルＲＭＣは、第１の構造の第１の揮発性記憶素子である。冗長ワード線ＲＷＬ０〜ＲＷＬ１５はそれぞれ対応する冗長サブワードドライバＲＳＷＤ０〜ＲＳＷＤ１５によって駆動される。これら冗長ワード線ＲＷＬ０〜ＲＷＬ１５を、冗長サブワード線と呼ぶことがある。尚、冗長ワード線ＲＷＬ０〜ＲＷＬ１５には、サブワードドライバＳＷＤ０〜ＳＷＤ３に供給されるサブワード駆動信号ＦＸ０〜ＦＸ３が供給される。他方、サブワード駆動信号ＦＸ０〜ＦＸ３に代えて、冗長専用の冗長サブワード駆動信号ＦＸＪ０〜ＦＸＪ３（不図示）を供給してもよい。前者の場合、不良なワード線へのアクセス（活性化）を停止しない場合に、前述の置換禁止条件が適用される。

ここで、２本の冗長ワード線ＲＷＬ０，ＲＷＬ１はサブワード駆動信号ＦＸ０により選択可能なワード線ＷＬを置換するために設けられ、図８においては「００」と表記している。２本の冗長ワード線ＲＷＬ２，ＲＷＬ３はサブワード駆動信号ＦＸ１により選択可能なワード線ＷＬを置換するために設けられ、図８においては「０１」と表記している。２本の冗長ワード線ＲＷＬ４，ＲＷＬ５はサブワード駆動信号ＦＸ２により選択可能なワード線ＷＬを置換するために設けられ、図８においては「１０」と表記している。２本の冗長ワード線ＲＷＬ６，ＲＷＬ７はサブワード駆動信号ＦＸ３により選択可能なワード線ＷＬを置換するために設けられ、図８においては「１１」と表記している。サブワード線と冗長サブワード線がサブワード駆動信号ＦＸ０〜ＦＸ３を共用する場合は、ヒット信号ＨＩＴ０〜ＨＩＴ１５を優先する論理をロウ冗長アドレス判定回路２４に追加する。その場合でもＦＸ０〜ＦＸ３の接続による制約は受けない。これらに対し、８本の冗長ワード線ＲＷＬ８〜ＲＷＬ１５は任意のワード線ＷＬを置換するために設けられ、図８においては「Ｆｒｅｅ」と表記している。「Ｆｒｅｅ」は、「００」、「０１」、「１０」及び「１１」が任意に設定可能な意味（つまり、予め固定されていない）を示す。いずれの冗長ワード線ＲＷＬも、置換元となる不良ワード線ＷＬがどのセグメントに属しているかは問わない。但し、既に説明した置換禁止条件のとおり、置換動作時においても不良ワード線へのアクセスを停止しない仕様である場合には、不良ワード線を当該メモリブロックＲＭＢ又はＹ方向に隣接するメモリブロックＲＭＢに設けられた冗長ワード線ＲＷＬに置換することは禁止される。例えば、冗長ワード線ＲＷＬ０は第１のアドレス群が示す第１の所定の情報を記憶する第１のＲＯＭ回路に関連して置換され、冗長ワード線ＲＷＬ２は第１のアドレス群が示す第３の所定の情報を記憶する第３のＲＯＭ回路に関連して置換され、冗長ワード線ＲＷＬ８は第１のアドレス群と第２のアドレス群が示す第２の所定の情報を記憶する第２のＲＯＭ回路に関連して置換される。第１のアドレス群、第２のアドレス群の定義は、後述する。

冗長サブワードドライバＲＳＷＤ０〜ＲＳＷＤ１５は、それぞれ対応するヒット信号ＨＩＴ０〜ＨＩＴ１５によって活性化される。ヒット信号ＨＩＴ０〜ＨＩＴ１５は、図１に示したロウ冗長アドレス判定回路２４によって生成される。

図９は、冗長セグメントＲＳＥＧ２に対応するヒット信号ＨＩＴ８〜ＨＩＴ１５を生成するためのヒット信号生成回路４０の回路図である。ヒット信号生成回路４０については「第２のＲＯＭ回路」と呼ぶことがある。

ヒット信号生成回路４０は、冗長セグメントＲＳＥＧ２を構成する冗長ワード線ＲＷＬ８〜ＲＷＬ１５のそれぞれに対応して設けられる。したがって、１つの冗長セグメントＲＳＥＧ２に対して８個のヒット信号生成回路４０が設けられる。１つのヒット信号生成回路４０及びこれに関連する１本の冗長ワード線ＲＷＬについては「第２の冗長グループ」と呼ぶことがある。

図９に示すように、ヒット信号生成回路４０は、ヒューズ回路Ｆ０〜Ｆ１３及びイネーブルヒューズ回路ＦＥを備えている。ヒューズ回路Ｆ０〜Ｆ１３は、置換対象となる不良ワード線ＷＬのアドレスビットＸ０〜Ｘ１３にそれぞれ対応しており、それぞれ対応する論理値を不揮発的に記憶するヒューズ素子を含む。ヒット信号生成回路４０に含まれるヒューズ回路Ｆ０〜Ｆ１３を「第２のヒューズ回路」と呼ぶことがある。

ここで、アドレスビットＸ０〜Ｘ１３のうち上位のアドレスビットＸ２〜Ｘ１３を「第１のアドレス群」と呼び、下位のアドレスビットＸ０，Ｘ１を「第２のアドレス群」と呼ぶことがある。したがって、ヒット信号生成回路４０においては第１及び第２のアドレス群の両方（第１及び第２のアドレス群が示す第２の所定の情報）が記憶される。ヒューズ素子の種類については特に限定されないが、レーザビームを照射することによって切断可能な光学ヒューズ素子や、高電圧の印加によってゲート絶縁膜を絶縁破壊することによって接続可能な電気ヒューズ素子を用いることができる。イネーブルヒューズ回路ＦＥは、当該ヒット信号生成回路４０が使用状態であるか未使用状態であるかを示す回路である。ヒューズ回路Ｆ０〜Ｆ１３及びイネーブルヒューズ回路ＦＥは、半導体装置１０の外部から供給されるリセット信号ＲＳＴＢに応答してヒューズ素子からの読み出し動作を実行し、読み出した論理値を保持する。ヒューズ回路の回路構成については後述する。

ヒューズ回路Ｆ０〜Ｆ１３に記憶された論理値はそれぞれ相補信号ＦＴ，ＦＢの形式で出力され、それぞれ対応する比較回路Ｃ０〜Ｃ１３に入力される。信号ＦＴは正出力、信号ＦＢは負出力であり、プログラムされたヒューズ回路からは正信号ＦＴ＝ハイレベル、負信号ＦＢ＝ローレベルが出力される。これに対し、プログラムされていないヒューズ素子からは正信号ＦＴ＝ローレベル、負信号ＦＢ＝ハイレベルが出力される。ここで、「プログラムされたヒューズ素子」とは光学ヒューズ素子であればレーザビームの照射によって切断された状態のヒューズ素子を意味し、電気ヒューズ素子であれば高電圧の印加によって絶縁破壊された状態のヒューズ素子を意味する。

比較回路Ｃ０〜Ｃ１３は、アクセスが要求されたアドレスビットＸ０〜Ｘ１３と、ヒューズ回路Ｆ０〜Ｆ１３の出力とをそれぞれ比較する回路であり、両者の情報が一致すると対応する一致信号Ｈ０〜Ｈ１３をハイレベルに活性化させる。一致信号Ｈ０〜Ｈ１３は、ヒット判定回路４１に供給される。一方、イネーブルヒューズ回路ＦＥから出力される正出力ＥＮはそのままヒット判定回路４１に供給される。これにより、ヒット判定回路４１は、イネーブルヒューズ回路ＦＥがプログラム状態であり、且つ、アクセスが要求されたアドレスビットＸ０〜Ｘ１３とヒューズ素子Ｆ０〜Ｆ１３の出力が全て一致した場合に、対応するヒット信号ＨＩＴ（ＨＩＴ８〜ＨＩＴ１５）をハイレベルに活性化させる。尚、ヒット判定回路４１に供給されるテスト信号ＴＥＳＴは、通常動作時において常時ハイレベルとなる信号である。

このように、冗長セグメントＲＳＥＧ２を制御するヒット信号生成回路４０は、アクセスが要求されたアドレスビットＸ０〜Ｘ１３が、置換対象となる不良ワード線ＷＬのアドレスビットＸ０〜Ｘ１３に全て一致したことを条件として、対応するヒット信号ＨＩＴ８〜ＨＩＴ１５を活性化させる。このことは、置換対象となる不良ワード線ＷＬが任意であることを意味する。

図１０は、冗長セグメントＲＳＥＧ１に対応するヒット信号ＨＩＴ０〜ＨＩＴ７を生成するためのヒット信号生成回路５０の回路図である。ヒット信号生成回路５０については「第１のＲＯＭ回路」と呼ぶことがある。

ヒット信号生成回路５０は、冗長セグメントＲＳＥＧ１を構成する冗長ワード線ＲＷＬ０〜ＲＷＬ７のそれぞれに対応して設けられる。したがって、１つの冗長セグメントＲＳＥＧ１に対して８個のヒット信号生成回路５０が設けられる。１つのヒット信号生成回路５０及びこれに関連する１本の冗長ワード線ＲＷＬについては「第１の冗長グループ」と呼ぶことがある。

図１０に示すように、ヒット信号生成回路５０は、ヒューズ回路Ｆ２〜Ｆ１３及びイネーブルヒューズ回路ＦＥを備えている。ヒューズ回路Ｆ２〜Ｆ１３は、置換対象となる不良ワード線ＷＬのアドレスビットＸ２〜Ｘ１３にそれぞれ対応している。ヒット信号生成回路５０に含まれるヒューズ回路Ｆ２〜Ｆ１３を「第１のヒューズ回路」と呼ぶことがある。ヒット信号生成回路４０とは異なり、ヒット信号生成回路５０には置換対象となる不良ワード線ＷＬのアドレスビットＸ０，Ｘ１に対応するヒューズ回路Ｆ０，Ｆ１は設けられていない。このため、ヒット信号生成回路５０に必要なヒューズ回路数は、ヒット信号生成回路４０よりも２個少ない。このように、ヒット信号生成回路５０においては第１のアドレス群だけ（第１のアドレス群が示す第１の所定の情報）が記憶される。

比較回路Ｃ２〜Ｃ１３は、アクセスが要求されたアドレスビットＸ２〜Ｘ１３と、ヒューズ素子Ｆ２〜Ｆ１３の出力とをそれぞれ比較する回路であり、両者の情報を比較する回路である。これに対し、比較回路Ｃ０，Ｃ１はアクセスが要求されたアドレスビットＸ０，Ｘ１と予め定められた論理値とをそれぞれ比較する。比較回路Ｃ０〜Ｃ１３から出力される一致信号Ｈ０〜Ｈ１３は、ヒット判定回路５１に供給される。図１０に示す例では、比較回路Ｃ０，Ｃ１に供給される正信号ＦＴがいずれもローレベルに固定されており、これによりアクセスが要求されたアドレスビットＸ０，Ｘ１がいずれもローレベルである場合に一致が検出される。これは、図１０に示すヒット信号生成回路５０が図８において「００」と表記された冗長ワード線ＲＷＬ０，ＲＷＬ１に対応する回路であることを意味する。換言すれば、サブワード駆動信号ＦＸ０により選択可能な不良ワード線ＷＬを置換するために使用される。

尚、図８において「０１」と表記された冗長ワード線ＲＷＬ２，ＲＷＬ３に対応するヒット信号生成回路５０においては、比較回路Ｃ０に供給される正信号ＦＴがハイレベル、比較回路Ｃ１に供給される正信号ＦＴがローレベルに固定される。これによりアクセスが要求されたアドレスビットＸ０，Ｘ１の値が「０１」である場合に一致が検出される。このようなヒット信号生成回路５０は、サブワード駆動信号ＦＸ１により選択可能な不良ワード線ＷＬを置換するために使用される。

また、図８において「１０」と表記された冗長ワード線ＲＷＬ４，ＲＷＬ５に対応するヒット信号生成回路５０においては、比較回路Ｃ０に供給される正信号ＦＴがローレベル、比較回路Ｃ１に供給される正信号ＦＴがハイレベルに固定される。これによりアクセスが要求されたアドレスビットＸ０，Ｘ１の値が「１０」である場合に一致が検出される。このようなヒット信号生成回路５０は、サブワード駆動信号ＦＸ２により選択可能な不良ワード線ＷＬを置換するために使用される。

さらに、図８において「１１」と表記された冗長ワード線ＲＷＬ６，ＲＷＬ７に対応するヒット信号生成回路５０においては、比較回路Ｃ０，Ｃ１に供給される正信号ＦＴがいずれもハイレベルに固定されており、これによりアクセスが要求されたアドレスビットＸ０，Ｘ１の値が「１１」である場合に一致が検出される。このようなヒット信号生成回路５０は、サブワード駆動信号ＦＸ３により選択可能な不良ワード線ＷＬを置換するために使用される。

尚、比較回路Ｃ０，Ｃ１に供給される正信号ＦＴ及び負信号ＦＢの固定は、当該配線を電源電位又は接地電位に直接接続することにより行う。このため、プログラムによって論理レベルを変更することはできないが、ヒューズ素子を使用しないため当該信号を生成するための回路に必要な占有面積は、ヒューズ素子に比べて極めて小さい。

このように、冗長セグメントＲＳＥＧ１を制御するヒット信号生成回路５０は、アクセスが要求されたアドレスビットＸ０，Ｘ１が予め定められた値と一致し、且つ、アクセスが要求されたアドレスビットＸ２〜Ｘ１３が、置換対象となる不良ワード線ＷＬのアドレスビットＸ２〜Ｘ１３に一致したことを条件として、対応するヒット信号ＨＩＴ０〜ＨＩＴ７を活性化させる。このことは、置換対象となる不良ワード線ＷＬの範囲が限定されることを意味する。

図１１は、ヒューズ回路Ｆ０〜Ｆ１３，ＦＥの回路図である。ヒューズ回路Ｆ０〜Ｆ１３，ＦＥは互いに同じ回路構成を有していることから、これらヒューズ回路Ｆ０〜Ｆ１３，ＦＥを特に区別しないときには単に「ヒューズ回路Ｆ」と表記する。

図１１に示すように、ヒューズ回路Ｆは、一端が接地されたヒューズ素子６０と、ヒューズ素子６０に記憶された情報を読み出すヒューズ判定回路とを備える。ヒューズ判定回路は、電源電位ＶＤＤとヒューズ素子６０の他端との間に並列接続されたＰチャンネル型ＭＯＳトランジスタ６１，６２を含む。トランジスタ６１のゲート電極にはリセット信号ＲＳＴＢが供給されているため、リセット信号ＲＳＴＢがローレベルに活性化すると、ヒューズ素子６０とトランジスタ６１，６２との接続接点ＮＤには電源電位ＶＤＤが印加されることになる。接続接点ＮＤのレベルは、インバータ６３，６４を介して正信号ＦＴとして出力されるとともに、インバータ６３を介して負信号ＦＢとして出力される。また、負信号ＦＢはトランジスタ６２のゲート電極にフィードバックされ、これによりリセット信号ＲＳＴＢがハイレベルに非活性化すると、ヒューズ素子６０から読み出された論理レベルが保持される。

リセット信号ＲＳＴＢは、半導体装置１０の外部から供給されるコマンド信号の一種であり、電源投入直後において一時的にローレベルとされ、その後はハイレベルを維持する信号である。このため、電源投入直後においてリセット信号ＲＳＴＢがローレベルになると、接続接点ＮＤはトランジスタ６１を介して電源電位ＶＤＤに接続される。このとき、ヒューズ素子６０が導通状態であれば接続接点ＮＤの電位はインバータ６３のしきい値を超えて上昇することがないため、正信号ＦＴはローレベル、負信号ＦＢはハイレベルとなる。ここで、ヒューズ素子６０が導通状態であるとは、ヒューズ素子６０が光学ヒューズからなる場合は未プログラム状態を指し、ヒューズ素子６０が電気ヒューズからなる場合はプログラム状態を指す。そして、負信号ＦＢはトランジスタ６２のゲート電極にフィードバックされるため、トランジスタ６２はオフ状態となる。このため、リセット信号ＲＳＴＢがハイレベルに変化すると、接続接点ＮＤのレベルは接地レベルに固定される。

一方、ヒューズ素子６０が非導通状態である場合には、リセット信号ＲＳＴＢによってトランジスタ６１がオンすると、接続接点ＮＤの電位はインバータ６３のしきい値を超えて上昇し、正信号ＦＴはハイレベル、負信号ＦＢはローレベルとなる。ここで、ヒューズ素子６０が非導通状態であるとは、ヒューズ素子６０が光学ヒューズからなる場合はプログラム状態を指し、ヒューズ素子６０が電気ヒューズからなる場合は未プログラム状態を指す。そして、負信号ＦＢはトランジスタ６２のゲート電極にフィードバックされるため、トランジスタ６２はオン状態となる。このため、リセット信号ＲＳＴＢがハイレベルに変化すると、接続接点ＮＤのレベルは電源電位レベルに固定される。

図１２は、比較回路Ｃ０〜Ｃ１３の回路図である。比較回路Ｃ０〜Ｃ１３は互いに同じ回路構成を有していることから、これら比較回路Ｃ０〜Ｃ１３を特に区別しないときには単に「比較回路Ｃ」と表記する。

図１２に示すように、比較回路Ｃはクロックトインバータ６５とトランスファゲート６６が並列接続された構成を有しており、対応するアドレスビットＸが入力信号として用いられる。クロックトインバータ６５は正信号ＦＴがハイレベル、負信号ＦＢがローレベルである場合に活性化される。逆に、トランスファゲート６６は正信号ＦＴがローレベル、負信号ＦＢがハイレベルである場合に活性化される。これにより、対応するアドレスビットＸと正信号ＦＴの論理レベルが一致すると、対応する一致信号Ｈがハイレベルに活性化する。両者が不一致の場合には、対応する一致信号Ｈはローレベルに非活性化される。

図１３は、図９に示したヒット信号生成回路４０の動作を説明するためのタイミング図である。

図１３に示すように、電源投入直後である時刻ｔ０以前においては、リセット信号ＲＳＴＢがまだハイレベルであり、このためヒューズ回路Ｆから出力される正信号ＦＴの値は不定となる。そして、時刻ｔ０〜ｔ１の期間においてリセット信号ＲＳＴＢがローレベルに活性化されると、ヒューズ素子６０からの読み出しが実行される。これにより、ヒューズ素子６０が導通状態（光学ヒューズにおいては未切断状態）である場合には正信号ＦＴはローレベルとなり、ヒューズ素子６０が非導通状態（光学ヒューズにおいては切断状態）である場合には正信号ＦＴはハイレベルとなる。使用状態であるヒット信号生成回路４０においては、イネーブルヒューズＦＥの出力ＥＮもハイレベルとなる。

その後、時刻ｔ２，ｔ３において外部からアクティブコマンドとともにアドレス信号が供給されると、比較回路Ｃ０〜Ｃ１３による比較が行われ、比較の結果に応じて一致信号Ｈ０〜Ｈ１３の論理レベルが決まる。図１３に示す例では、時刻ｔ２に入力されたアドレス信号Ｘ０〜Ｘ１３はヒューズ回路Ｆ０〜Ｆ１３の論理レベルと一致しなかったため、ヒット信号ＨＩＴはローレベルのままである。これに対し、時刻ｔ３に入力されたアドレス信号Ｘ０〜Ｘ１３はヒューズ回路Ｆ０〜Ｆ１３の論理レベルと全て一致しており、これによりヒット信号ＨＩＴがハイレベルに活性化している。このような動作により、アクティブコマンドとともにアドレス信号が供給される度に比較動作が行われる。

図１０に示したヒット信号生成回路５０の動作は、ヒット信号生成回路４０の動作と基本的に同じである。

以上説明した構成により、アクティブコマンドとともに供給されたアドレス信号がヒューズ回路Ｆ０〜Ｆ１３に保持された値と全て一致すると、ヒット信号生成回路４０又は５０によってヒット信号ＨＩＴ０〜ＨＩＴ１５のいずれかが活性化し、不良ワード線の代わりに冗長ワード線ＲＷＬ０〜ＲＷＬ１５のいずれかが選択される。ここで、ヒット信号生成回路４０においては全てのヒューズ回路Ｆ０〜Ｆ１３がプログラマブルであることから、任意のワード線ＷＬを置換できる。これに対し、ヒット信号生成回路５０においてはヒューズ回路Ｆ２〜Ｆ１３のみがプログラマブルであり、ヒューズ回路Ｆ０，Ｆ１に対応する出力は固定的であることから、置換できるワード線ＷＬが限定される。具体的には図７及び図８を用いて説明したとおりであり、ヒット信号生成回路５０に対応する冗長ワード線ＲＷＬ０〜ＲＷＬ７は、それぞれ置換元である不良ワード線のサブワード駆動信号ＦＸ０〜ＦＸ３が固定される。

このような構成により、ヒット信号生成回路５０に必要なヒューズ回路の数は、ヒット信号生成回路４０に必要なヒューズ回路の数よりも２個少なくなることから、チップ上における占有面積を削減することができる。しかも、ヒット信号生成回路４０によって任意のワード線を置換することが可能であることから、不良ワード線がある程度偏在している場合であっても、全ての不良ワード線を冗長ワード線に置換することが可能である。

図１４は、変形例によるヒット信号生成回路５０ａの回路図である。一例として、図１４には図８において「０１」と表記された冗長ワード線ＲＷＬ２，ＲＷＬ３に対応するヒット信号生成回路５０が示されている。

図１４に示すヒット信号生成回路５０ａにおいては比較回路Ｃ０，Ｃ１が削除されており、アドレスビットＸ０と、アドレスビットＸ１の反転信号がそのままヒット判定回路５１に供給される。これにより、ヒット判定回路５１はアドレスビットＸ０がハイレベル且つアドレスビットＸ１がローレベルである場合に活性化されるため、図１０に示したヒット信号生成回路５０と同じ動作を行うことができる。しかも、比較回路Ｃ０，Ｃ１が不要となるため、チップ上における占有面積をより削減することが可能となる。

図１５は、他の変形例によるヒット信号生成回路５０ｂ，５０ｃの回路図である。

図１５に示すヒット信号生成回路５０ｂ，５０ｃは、アドレス信号の下位４ビットが固定されており、したがって、これらアドレスビットＸ０〜Ｘ３に対応するヒューズ回路が削除されている。ここで、ヒット信号生成回路５０ｂに含まれるヒット判定回路５１には、アドレスビットＸ０，Ｘ１，Ｘ３がそのまま入力されるとともに、アドレスビットＸ２の反転信号が入力される。これにより、アドレス信号の下位４ビットＸ３〜Ｘ０が「１０１１」である場合にヒット判定回路５１が活性化される。

これに対し、ヒット信号生成回路５０ｃにおいては、アドレスビットＸ０の反転信号がヒット判定回路５１に入力される一方、アドレスビットＸ１〜Ｘ３はヒット判定回路５１に直接入力されない。その代わりに、ヒット信号生成回路５０ｂにて生成される中間信号Ｓがヒット判定回路５１に入力される。中間信号Ｓは、アドレスビットＸ１、アドレスビットＸ２の反転信号、アドレスビットＸ３及びテスト信号ＴＥＳＴを論理積合成した信号である。テスト信号ＴＥＳＴは、通常動作時においてハイレベルに固定される信号である。これにより、ヒット信号生成回路５０ｃにおいてはアドレス信号の下位４ビットＸ３〜Ｘ０が「１０１０」である場合にはヒット判定回路５１が活性化される。そして、中間信号Ｓの利用によって、アドレスビットＸ１〜Ｘ３を論理合成するゲート回路が不要となることから、回路規模をさらに縮小することが可能となる。

これを実現するためには、固定するアドレスビットの値が近い２つのヒット信号生成回路を隣接配置することが有効である。固定するアドレスビットの値が近いケースとしては、固定するアドレスビットの値が１ビットのみ異なる場合が挙げられる。図１５に示した例では、ヒット信号生成回路５０ｂとヒット信号生成回路５０ｃは、アドレスビットＸ０のみが異なる。このため、これらを隣接配置すれば中間信号Ｓを伝送するための配線を短くすることが可能となる。

図１６は、さらに他の変形例によるヒット信号生成回路５０ｄの回路図である。

図１６に示すヒット信号生成回路５０ｄは、４組のヒューズ回路Ｆ２（０）〜Ｆ１３（０）、Ｆ２（１）〜Ｆ１３（１）、Ｆ２（２）〜Ｆ１３（２）及びＦ２（３）〜Ｆ１３（３）を備えている。ヒューズ回路Ｆ２（０）〜Ｆ１３（０）は、サブワード駆動信号ＦＸ０により選択されうる不良ワード線ＷＬのアドレスを記憶するために用いられ、ヒューズ回路Ｆ２（１）〜Ｆ１３（１）は、サブワード駆動信号ＦＸ１により選択されうる不良ワード線ＷＬのアドレスを記憶するために用いられ、ヒューズ回路Ｆ２（２）〜Ｆ１３（２）は、サブワード駆動信号ＦＸ２により選択されうる不良ワード線ＷＬのアドレスを記憶するために用いられ、ヒューズ回路Ｆ２（３）〜Ｆ１３（３）は、サブワード駆動信号ＦＸ３により選択されうる不良ワード線ＷＬのアドレスを記憶するために用いられる。

これらヒューズ回路の出力はセレクタ５２に供給され、アドレスビットＸ０，Ｘ１によっていずれかの組のヒューズ回路が選択される。具体的には、アドレスビットＸ１，Ｘ０の値が「００」である場合はヒューズ回路Ｆ２（０）〜Ｆ１３（０）の出力が選択され、アドレスビットＸ１，Ｘ０の値が「０１」である場合はヒューズ回路Ｆ２（１）〜Ｆ１３（１）の出力が選択され、アドレスビットＸ１，Ｘ０の値が「１０」である場合はヒューズ回路Ｆ２（２）〜Ｆ１３（２）の出力が選択され、アドレスビットＸ０，Ｘ１の値が「１１」である場合はヒューズ回路Ｆ２（３）〜Ｆ１３（３）の出力が選択される。

セレクタ５２によって選択されたヒューズ回路の出力は、比較回路Ｃ２〜Ｃ１３によってアドレスビットＸ２〜Ｘ１３とそれぞれ比較される。比較の結果を示す一致信号Ｈ２〜Ｈ１３はヒット判定回路５１に供給される。ヒット判定回路５１に入力されるイネーブルビットＥＮは、セレクタ５３によって選択される。セレクタ５３は、アドレスビットＸ１，Ｘ０に基づいてイネーブルヒューズ回路ＦＥ（０）〜ＦＥ（３）のいずれかを選択する回路であり、その選択はセレクタ５２と同様である。そして、イネーブルビットＥＮ及び一致信号Ｈ２〜Ｈ１３が全てハイレベルに活性化している場合、ヒット信号ＨＩＴが活性化される。ヒット信号ＨＩＴはセレクタ５４に供給され、アドレスビットＸ１，Ｘ０に基づいてヒット信号ＨＩＴ０，２，４，６のいずれかが活性化される。

このように、ヒット信号生成回路５０ｄにおいては比較回路Ｃ２〜Ｃ１３及びヒット判定回路５１が４組のヒューズ回路において共有されていることから、回路規模をより一層縮小することが可能となる。このような共有が可能であるのは、これら４組のヒューズ回路はアドレスビットＸ０，Ｘ１によって排他的に使用されるからである。

図１７及び図１８は、さらに他の変形例によるヒット信号生成回路４０ｅ，５０ｅの回路図である。

図１７に示すヒット信号生成回路４０ｅ及び図１８に示すヒット信号生成回路５０ｅは、いずれも相補のアドレスビットＸＴ０〜ＸＴ１３，ＸＢ０〜ＸＢ１３が使用される。ここで、ヒット信号生成回路４０ｅにおいては全アドレスビットＸＴ０〜ＸＴ１３，ＸＢ０〜ＸＢ１３がそれぞれ比較回路Ｃｅ０〜Ｃｅ１３に供給される一方、ヒット信号生成回路５０ｅにおいてはアドレスビットＸＴ４〜ＸＴ１３，ＸＢ４〜ＸＢ１３がそれぞれ比較回路Ｃｅ４〜Ｃｅ１３に供給される。ヒット信号生成回路５０ｅにおいては残りのアドレスビットＸＴ０〜ＸＴ３，ＸＢ０〜ＸＢ３が所定の組み合わせでヒット判定回路５１にそのまま入力される。これは、アドレス信号の下位４ビットが固定されているためであり、したがって、これらアドレスビットＸＴ０〜ＸＴ３，ＸＢ０〜ＸＢ３に対応するヒューズ回路が削除されている。ここで、比較回路Ｃｅ０〜Ｃｅ１３を特に区別しないときには単に「比較回路Ｃｅ」と表記する。

図１９は、比較回路Ｃｅの第１の例による回路図である。図１９に示す比較回路Ｃｅは、アドレスビットの正信号ＸＴを通過させるトランスファゲート６７と、アドレスビットの負信号ＸＢを通過させるトランスファゲート６８とを備え、これらトランスファゲート６７，６８の出力がワイヤードオア接続された構成を有している。トランスファゲート６７は対応するヒューズ回路Ｆの正信号ＦＴがハイレベルである場合に導通し、逆に、トランスファゲート６８は対応するヒューズ回路Ｆの正信号ＦＴがローレベルである場合に導通する。これにより、比較回路Ｃｅは、対応するアドレスビットＸ０〜Ｘ１３と、ヒューズ素子Ｆ０〜Ｆ１３の出力とが一致すると対応する一致信号Ｈ０〜Ｈ１３をハイレベルに活性化させる。

図２０は、比較回路Ｃｅの第２の例による回路図である。図２０に示す比較回路Ｃｅは複合ゲート回路であり、アドレスビットの正信号ＸＴとヒューズ回路Ｆの負信号ＦＢの論理積出力と、アドレスビットの負信号ＸＢとヒューズ回路Ｆの正信号ＦＴの論理積出力とを論理和合成する。これにより、図１９に示した比較回路Ｃｅと同様の動作を行う。

図２１は、さらに他の変形例によるヒット信号生成回路４０ｆの回路図である。

図２１に示すヒット信号生成回路４０ｆは、相補のアドレスビットＸＴ０〜ＸＴ１３，ＸＢ０〜ＸＢ１３及びヒューズ回路Ｆ０〜Ｆ１３の相補の出力ＦＴ，ＦＢをプリデコードし、生成されたプリデコード信号同士を比較することによりヒット信号ＨＩＴを生成する。具体的には、ヒューズ回路Ｆ０，Ｆ１の出力はデコーダＤＥＣ４Ａによってデコードし、ヒューズ回路Ｆ２〜Ｆ４の出力はデコーダＤＥＣ８Ａによってデコードし、ヒューズ回路Ｆ５〜Ｆ７の出力はデコーダＤＥＣ８Ｂによってデコードし、ヒューズ回路Ｆ８〜Ｆ１０の出力はデコーダＤＥＣ８Ｃによってデコードし、ヒューズ回路Ｆ１１〜Ｆ１３の出力はデコーダＤＥＣ８Ｄによってデコードする。対応するアドレスビットＸ０〜Ｘ１３についても同様の構成を有するデコーダＤＥＣ４Ａ，ＤＥＣ８Ａ，ＤＥＣ８Ｂ，ＤＥＣ８Ｃ，ＤＥＣ８Ｄによってデコードする。したがって、これらデコーダの出力（４ビット又は８ビット）は、そのうちの１ビットのみが活性化することになる。

図２２はデコーダＤＥＣ４Ａの回路図であり、図２３はデコーダＤＥＣ８Ａの回路図である。

図２２に示すように、デコーダＤＥＣ４Ａは４個の２入力ＮＡＮＤゲート回路によって構成され、図２３に示すように、デコーダＤＥＣ８Ａは８個の３入力ＮＡＮＤゲート回路によって構成される。デコーダＤＥＣ４Ａを構成する４個の２入力ＮＡＮＤゲート回路には、それぞれ異なる組み合わせで相補信号が入力される。同様に、デコーダＤＥＣ８Ａを構成する８個の３入力ＮＡＮＤゲート回路にも、それぞれ異なる組み合わせで相補信号が入力される。図２２においては、相補信号としてヒューズ回路Ｆ０，Ｆ１の出力であるＦＴ０，ＦＴ１，ＦＢ０，ＦＢ１が用いられている。また、図２３においては、相補信号としてヒューズ回路Ｆ２〜Ｆ４の出力であるＦＴ２〜ＦＴ４，ＦＢ２〜ＦＢ４が用いられている。他のデコーダＤＥＣ８Ｂ，ＤＥＣ８Ｃ，ＤＥＣ８Ｄについても図２３に示すデコーダＤＥＣ８Ａと同様の回路構成を有している。図２１に示すように、デコーダＤＥＣ４Ａ，ＤＥＣ８Ａ，ＤＥＣ８Ｂ，ＤＥＣ８Ｃ，ＤＥＣ８Ｄの出力は、それぞれマルチプレクサＭＵＸ４Ａ，ＭＵＸ８Ａ，ＭＵＸ８Ｂ，ＭＵＸ８Ｃ，ＭＵＸ８Ｄに供給される。

図２４はマルチプレクサＭＵＸ４Ａの回路図であり、図２５はマルチプレクサＭＵＸ８Ａの回路図である。

図２４に示すように、マルチプレクサＭＵＸ４Ａは４個のトランスファゲート７０〜７３によって構成される。各トランスファゲート７０〜７３にはアドレスビットＸ０，Ｘ１をデコードすることにより生成されたデコード信号ＸＱ０〜ＸＱ３が供給される。また、各トランスファゲート７０〜７３は、ヒューズ回路Ｆ０，Ｆ１の出力をデコードすることにより生成されたデコード信号ＦＱ０〜ＦＱ３によって排他的に導通する。トランスファゲート７０〜７３の出力ノードはワイヤードオア接続され、一致信号ＯＵＴ４Ａとして図２１に示すヒット判定回路４５に供給される。

図２５に示すように、マルチプレクサＭＵＸ８Ａは８個のトランスファゲート８０〜８７によって構成される。各トランスファゲート８０〜８７にはアドレスビットＸ２〜Ｘ４をデコードすることにより生成されたデコード信号ＸＱ０〜ＸＱ７が供給される。また、各トランスファゲート８０〜８７は、ヒューズ回路Ｆ２〜Ｆ４の出力をデコードすることにより生成されたデコード信号ＦＱ０〜ＦＱ７によって排他的に導通する。トランスファゲート８０〜８７の出力ノードはワイヤードオア接続され、一致信号ＯＵＴ８Ａとして図２１に示すヒット判定回路４５に供給される。他のマルチプレクサＭＵＸ８Ｂ，ＭＵＸ８Ｃ，ＭＵＸ８Ｄも図２５に示す回路構成を有している。

かかる構成により、５つのマルチプレクサＭＵＸ４Ａ，ＭＵＸ８Ａ，ＭＵＸ８Ｂ，ＭＵＸ８Ｃ，ＭＵＸ８Ｄの出力が全てハイレベルとなり、且つ、イネーブル信号ＥＮがハイレベルである場合にヒット信号ＨＩＴが活性化する。

図２６は、ダイナミック型であるマルチプレクサＭＵＸ４Ａの回路図である。

図２６に示すダイナミック型であるマルチプレクサＭＵＸ４Ａは、プリチャージ信号ＰＲＥＢに応答して配線ＬをプリチャージするＰチャンネル型ＭＯＳトランジスタ９０と、配線Ｌをディスチャージする直列トランジスタ９１〜９４を備えている。直列トランジスタ９１〜９４はいずれも２個のＮチャンネル型ＭＯＳトランジスタからなり、一方のゲート電極にはアドレスビットＸ０，Ｘ１をデコードすることにより生成されたデコード信号ＸＱ０〜ＸＱ３が供給され、他方のゲート電極にはヒューズ回路Ｆ０，Ｆ１の出力をデコードすることにより生成されたデコード信号ＦＱ０〜ＦＱ３が供給される。

これにより、直列トランジスタ９１〜９４をそれぞれ構成する２つのトランジスタの少なくとも一方がオフ状態であれば、配線Ｌはプリチャージ状態を維持するため一致信号ＯＵＴ４Ａはハイレベルとなる。これに対し、直列トランジスタ９１〜９４のうち、２つのトランジスタが両方ともオン状態である直列トランジスタが一つでも存在すれば、配線Ｌはディスチャージされるため一致信号ＯＵＴ４Ａはローレベルとなる。一致信号ＯＵＴ４Ａの論理レベルは、プリチャージ信号ＰＲＥＢが再び活性化されるまでフリップフロップ９５によって保持される。

他のマルチプレクサＭＵＸ８Ａ，ＭＵＸ８Ｂ，ＭＵＸ８Ｃ，ＭＵＸ８Ｄについても、図２６に示すようなダイナミック型とすることができる。

図２７は、さらに他の変形例によるヒット信号生成回路５０ｆの回路図である。

図２７に示すヒット信号生成回路５０ｆは、アドレス信号の下位４ビットが固定されており、したがって、これらアドレスビットＸ０〜Ｘ３に対応するヒューズ回路Ｆ０〜Ｆ３が削除されている。これに伴い、ヒューズ回路Ｆ０〜Ｆ３に対応するデコーダ及びマルチプレクサが削除又は変更されている。具体的には、図２１に示したデコーダＤＥＣ４Ａ及びマルチプレクサＭＵＸ４Ａが削除されるとともにヒューズ回路側のデコーダＤＥＣ８Ａが削除される。さらに、アドレスビット側のデコーダＤＥＣ８Ａが図２８に示す回路に置き換えられ、マルチプレクサＭＵＸ８Ａが図２９に示すマルチプレクサＭＵＸ２Ａに置き換えられる。

図２８に示すデコーダＤＥＣ８Ａは、図２３に示したデコーダＤＥＣ８Ａからデコード信号ＸＱ１，ＸＱ５を生成するＮＡＮＤゲート回路を抜き出したものであり、他のＮＡＮＤゲート回路は削除されている。また、図２９に示すマルチプレクサＭＵＸ２Ａは、図２５に示したマルチプレクサＭＵＸ８Ａからトランスファゲート８１，８５及びこれらを制御する回路を抜き出したものであり、他のトランスファゲート及びこれらを制御する回路は削除されている。

このようなヒット信号生成回路４０ｆ，５０ｆを用いた場合であっても、既に説明した動作と同様の動作を行うことができ、同様の効果を得ることが可能となる。

図３０は（ａ）〜（ｆ）は、冗長セグメントＲＳＥＧ１と冗長セグメントＲＳＥＧ２とのいくつかの関係を示す模式図である。

図３０（ａ）は図８に示した構成と同一であり、一つのメモリブロックＲＭＢに冗長セグメントＲＳＥＧ１と冗長セグメントＲＳＥＧ２が混在するとともに、各メモリブロックＲＭＢに割り当てられた冗長セグメントＲＳＥＧ１のアドレス割り付けが互いに同じである例を示す。また、冗長セグメントＲＳＥＧ１と冗長セグメントＲＳＥＧ２の数も同数である。例えば、各メモリブロックＲＭＢに、アドレスビットＸ０，Ｘ１の値が「００」、「０１」、「１０」、「１１」に固定される冗長ワード線ＲＷＬがそれぞれ２本ずつ設けられ、他方、アドレスビットＸ０，Ｘ１の値が固定されない冗長ワード線ＲＷＬが８本設けられるケースである。

図３０（ｂ）は、一つのメモリブロックＲＭＢに冗長セグメントＲＳＥＧ１と冗長セグメントＲＳＥＧ２が混在するとともに、一つのメモリブロックＲＭＢに割り当てられた冗長セグメントＲＳＥＧ１のアドレス割り付けが全て同じである例を示す。また、冗長セグメントＲＳＥＧ１と冗長セグメントＲＳＥＧ２の数も同数である。例えば、各メモリブロックＲＭＢに、アドレスビットＸ０，Ｘ１の値が「００」、「０１」、「１０」、「１１」のいずれかに固定される冗長ワード線ＲＷＬが８本設けられ、アドレスビットＸ０，Ｘ１の値が固定されない冗長ワード線ＲＷＬが８本設けられるケースである。このように、本発明においては、各メモリブロックＲＭＢに設けられる冗長セグメントＲＳＥＧ１のアドレス割り付けが互いに同一である必要はない。

図３０（ｃ）は、各メモリブロックＲＭＢにおいて冗長セグメントＲＳＥＧ１を構成する冗長ワード線ＲＷＬの数よりも、冗長セグメントＲＳＥＧ２を構成する冗長ワード線ＲＷＬの数の方が多い例を示す。例えば、各メモリブロックＲＭＢに、アドレスビットＸ０，Ｘ１の値が「００」、「０１」、「１０」、「１１」のいずれかに固定される冗長ワード線ＲＷＬが４本設けられ、アドレスビットＸ０，Ｘ１の値が固定されない冗長ワード線ＲＷＬが１２本設けられるケースである。

図３０（ｄ）は、各メモリブロックＲＭＢにおいて冗長セグメントＲＳＥＧ１を構成する冗長ワード線ＲＷＬの数よりも、冗長セグメントＲＳＥＧ２を構成する冗長ワード線ＲＷＬの数の方が少ない例を示す。例えば、各メモリブロックＲＭＢに、アドレスビットＸ０，Ｘ１の値が「００」、「０１」、「１０」、「１１」のいずれかに固定される冗長ワード線ＲＷＬが１２本設けられ、アドレスビットＸ０，Ｘ１の値が固定されない冗長ワード線ＲＷＬが４本設けられるケースである。このように、本発明においては、各メモリブロックＲＭＢにおいて、冗長セグメントＲＳＥＧ１を構成する冗長ワード線ＲＷＬの数と、冗長セグメントＲＳＥＧ２を構成する冗長ワード線ＲＷＬの数とが一致している必要はない。

図３０（ｅ）は、各メモリブロックＲＭＢに設けられた冗長ワード線ＲＷＬが全て冗長セグメントＲＳＥＧ１を構成するか、或いは、全て冗長セグメントＲＳＥＧ２を構成する例を示す。例えば、あるメモリブロックＲＭＢにおいては、アドレスビットＸ０，Ｘ１の値が「００」、「０１」、「１０」、「１１」に固定される冗長ワード線ＲＷＬがそれぞれ４本ずつ設けられる一方、アドレスビットＸ０，Ｘ１の値が固定されない冗長ワード線ＲＷＬは設けられず、別のメモリブロックＲＭＢにおいては、アドレスビットＸ０，Ｘ１の値が固定されない冗長ワード線ＲＷＬが１６本設けられる一方、アドレスビットＸ０，Ｘ１の値が固定される冗長ワード線ＲＷＬは設けられない。このように、本発明においては、一つのメモリブロックＲＭＢに冗長セグメントＲＳＥＧ１と冗長セグメントＲＳＥＧ２を混在させる必要はない。

図３０（ｆ）は、一つのメモリブロックＲＭＢに冗長セグメントＲＳＥＧ１と冗長セグメントＲＳＥＧ２が混在するとともに、一つのメモリブロックＲＭＢに割り当てられた冗長セグメントＲＳＥＧ１のアドレス割り付けが全て同じであり、しかも、冗長セグメントＲＳＥＧ１においてはアドレス信号の下位３ビットが固定されている例を示す。例えば、各メモリブロックＲＭＢに、アドレスビットＸ０〜Ｘ２の値が「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、「１１１」のいずれかに固定される冗長ワード線ＲＷＬが６本設けられ、アドレスビットＸ０〜Ｘ２の値が固定されない冗長ワード線ＲＷＬが２本設けられるケースである。このように、本発明においては、冗長セグメントＲＳＥＧ１において固定されるアドレス信号のビット数は限定されない。

図３１は、メモリブロックＲＭＢが図３０（ｆ）に示す構造を有するバンクの置換例を説明するための模式図である。

図３１に示す例では、図３に示した例と同様、Ｙ方向に分割された３３メモリブロックが４ブロックずつ一つのグループを構成し、これにより８つのグループが構成される。各グループにはそれぞれ１つのメモリブロックＲＭＢが含まれており、各メモリブロックＲＭＢには、冗長セグメントＲＳＥＧ１を構成する６本の冗長ワード線ＲＷＬと、冗長セグメントＲＳＥＧ２を構成する２本の冗長ワード線ＲＷＬが含まれる。冗長セグメントＲＳＥＧ１を構成する６本の冗長ワード線ＲＷＬは、グループごとに異なるアドレスビットに固定されている。これにより１バンク当たり、アドレスビットＸ０〜Ｘ２の値が「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、「１１１」に固定された冗長ワード線ＲＷＬがそれぞれ６本、アドレスビットＸ０〜Ｘ２の値が固定されていない冗長ワード線ＲＷＬが１６本存在することになる。

図３１において１６進数表記された値Ｚは、当該冗長ワード線ＲＷＬに割り当てられたロウアドレスの値である。図３１に示す例では、アドレスビットＸ０〜Ｘ２の値が「００１」（１６進数では最下位桁が１又は９）である不良ワード線が多く、アドレスビットＸ０〜Ｘ２の値が「００１」に固定された６本の冗長ワード線ＲＷＬだけでは全てを置換することができない。しかしながら、アドレスビットＸ０〜Ｘ２の値が「００１」に固定された６本の冗長ワード線ＲＷＬでは置換し切れなかった不良ワード線は、冗長セグメントＲＳＥＧ２を構成する他の冗長ワード線ＲＷＬによって置換されているため、全ての不良ワード線が正しく置換されている。

図３２は、他の例によるメモリバンクの構造を説明するための模式図である。

図３２に示す例では、一つのバンクがＸ方向に２４メモリブロック、Ｙ方向に２５メモリブロックに分割されている。本例では、Ｙ方向に分割された２５メモリブロックが３ブロックずつ一つのグループを構成している。これにより８つのグループが構成され、いずれのグループを選択するかはロウアドレスのアドレスビットＸ１３〜Ｘ１１によって指定される。尚、メモリブロックＭＢ０〜ＭＢ２からなるグループには、メモリブロックＭＢ２４も含まれる。各グループを構成する３つのメモリブロックのうち、２つは冗長ワード線を含まない通常のメモリブロックであり、残りの１つは冗長ワード線を含むメモリブロックＲＭＢである。図３２においては、冗長ワード線を含むメモリブロックＲＭＢにハッチングを付してある。このように、本発明においてはメモリバンクの構造についても上記実施形態に限定されるものではない。

８つのグループにそれぞれ含まれるメモリブロックＲＭＢは、４つのタイプＲＭＢ（１）〜ＲＭＢ（４）に分類される。

図３３（ａ）に示すように、第１のタイプであるメモリブロックＲＭＢ（１）は、冗長セグメントＲＳＥＧ１と冗長セグメントＲＳＥＧ２が混在しており、それぞれ８本の冗長ワード線ＲＷＬを含む。冗長セグメントＲＳＥＧ１を構成する８本の冗長ワード線ＲＷＬは、それぞれアドレスビットＸ０〜Ｘ３の値が１６進数で「０」〜「７」に固定されている。第１のタイプであるメモリブロックＲＭＢ（１）は、Ｙ方向に４個設けられる。

図３３（ｂ）に示すように、第２のタイプであるメモリブロックＲＭＢ（２）は、冗長セグメントＲＳＥＧ１と冗長セグメントＲＳＥＧ２が混在しており、それぞれ８本の冗長ワード線ＲＷＬを含む。冗長セグメントＲＳＥＧ１を構成する８本の冗長ワード線ＲＷＬは、それぞれアドレスビットＸ０〜Ｘ３の値が１６進数で「８」〜「Ｆ」に固定されている。第２のタイプであるメモリブロックＲＭＢ（２）は、Ｙ方向に２個設けられる。

図３３（ｃ）に示すように、第３のタイプであるメモリブロックＲＭＢ（３）は、冗長セグメントＲＳＥＧ１のみからなり、１６本の冗長ワード線ＲＷＬを含む。これら１６本の冗長ワード線ＲＷＬは、それぞれアドレスビットＸ０〜Ｘ３の値が１６進数で「０」〜「Ｆ」に固定されている。第３のタイプであるメモリブロックＲＭＢ（３）は、Ｙ方向に１個設けられる。

図３３（ｄ）に示すように、第４のタイプであるメモリブロックＲＭＢ（４）は、冗長セグメントＲＳＥＧ１のみからなり、１６本の冗長ワード線ＲＷＬを含む。これら１６本の冗長ワード線ＲＷＬは、アドレスビットＸ０〜Ｘ３の値が１６進数で「８」〜「Ｆ」にそれぞれ固定された２本の冗長ワード線ＲＷＬからなる。第４のタイプであるメモリブロックＲＭＢ（４）は、Ｙ方向に１個設けられる。

これにより、１２８本の冗長ワード線ＲＷＬのうち、８０本についてはアドレスビットＸ０〜Ｘ３の値が固定され、残りの４８本についてはアドレスビットＸ０〜Ｘ３の値が固定されない。本発明は、このような構成をも採りうる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態の説明では、下位アドレスを固定した場合であったが、固定するアドレスに制約はなく、Ｘ７，Ｘ８などの中間のアドレス、Ｘ１２，Ｘ１３などの上位アドレスを固定してもなんら問題はない。

また、上記実施形態においては、不良ワード線を冗長ワード線に置換する場合を例に説明したが、本発明がこれに限定されるものではなく、不良のある選択線を冗長選択線に置換する置換技術全般に本発明の適用が可能である。したがって、不良ビット線を冗長ビット線に置換する場合、不良ブロックを冗長ブロックに置換する場合、又は、不良なメモリセルをＳＲＡＭセルなどの第２の構造の第２の揮発性記憶素子に置換する場合においても本発明の適用が可能である。更に、メモリセル及び冗長メモリセルは、不揮発性記憶素子であってもよい。

本願の技術思想は、揮発性または不揮発性のメモリを有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。

本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。

また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々な種類のＦＥＴを用いることができる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。

更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

以下、本発明のその他の諸態様を付記としてまとめて記載する。
［付記１］
複数のアドレスビットで構成される第１のアドレス群によって排他的に活性化される複数のメインワード線と、
前記複数のメインワード線にそれぞれ割り当てられ、少なくとも１つ以上のアドレスビットで構成される第２のアドレス群によって排他的に活性化される複数のサブワード線と、
前記複数のサブワード線のうち欠陥のある少なくとも１つのサブワード線を置換する複数の冗長サブワード線と、
前記複数の冗長サブワード線のうち第１の数の冗長サブワード線にそれぞれ割り当てられた複数の第１のＲＯＭ回路と、
前記複数の冗長サブワード線のうち、残りの第２の数の冗長サブワード線に割り当てられた少なくとも１つの及び第２のＲＯＭ回路と、を備え、
前記複数の第１のＲＯＭ回路のそれぞれは、アクセスが要求された前記第２のアドレス群に基づいて排他的に選択されるとともに、且つ、対応する該第１のＲＯＭ回路に記憶された前記第１のアドレス群が示す第１の所定の情報とアクセスが要求された前記第１のアドレス群が示す情報とが一致したことに応答して、対応する前記冗長サブワード線を選択し、
前記少なくとも１つの第２のＲＯＭ回路は、対応する該第２のＲＯＭ回路に記憶された前記第１及び第２のアドレス群が示す第２の所定の情報とアクセスが要求された前記第１及び第２のアドレス群が示す情報とが一致したことに応答して、対応する前記冗長サブワード線を選択する、ことを特徴とする半導体装置。
［付記２］
前記複数の第１のＲＯＭ回路のそれぞれは、複数の第１のヒューズ素子を含み、
前記少なくとも１つの第２のＲＯＭ回路は、前記複数の第１のヒューズの数よりも多い複数の第２のヒューズ素子を含む、ことを特徴とする付記１に記載の半導体装置。
［付記３］
前記複数の第１のＲＯＭ回路及び前記少なくとも１つの第２のＲＯＭ回路のそれぞれは、対応する前記複数の第１のヒューズ素子及び前記複数の第２のヒューズ素子に記憶された情報を読み出すヒューズ判定回路をさらに含む、ことを特徴とする付記２に記載の半導体装置。
［付記４］
前記複数の第１及び第２のヒューズ素子のそれぞれは、レーザビームの照射によってプログラム可能な光学ヒューズ素子である、ことを特徴とする付記２又は３に記載の半導体装置。
［付記５］
それぞれが、複数のメモリセルに接続された複数の第１の選択線及び複数の第２の選択線と、
前記複数の第１の選択線のうち欠陥である前記第１の選択線が置換可能であり、前記複数の第２の選択線のうち欠陥である前記第２の選択線が置換不可能な、第１の冗長選択線と、
前記欠陥である前記第１及び第２の選択線のいずれをも置換可能な第２の冗長選択線と、を備え、
これにより、前記欠陥である前記第１の選択線は前記第１及び第２の冗長選択線のいずれかに置換され、前記欠陥である前記第２の選択線は前記第１の冗長選択線に置換されることなく前記第２の冗長選択線に置換される、ことを特徴とする半導体装置。
［付記６］
前記欠陥である前記第２の選択線が置換可能な第３の冗長選択線をさらに備え、
これにより、前記欠陥である前記第１の選択線は前記第３の冗長選択線に置換されることなく前記第１及び第２の冗長選択線のいずれかに置換され、前記欠陥である前記第２の選択線は前記第２及び第３の冗長選択線のいずれかに置換される、ことを特徴とする付記５に記載の半導体装置。
［付記７］
第１のアドレス群が示す第１の所定の情報を記憶する第１のＲＯＭ回路と、
前記第１のアドレス群と第２のアドレス群が示す第２の所定の情報を記憶する第２のＲＯＭ回路と、をさらに備え、
前記第１のＲＯＭ回路は、アクセスが要求されたアドレスに含まれる前記第１のアドレス群の情報と該第１のＲＯＭ回路に記憶された前記第１のアドレス群の前記第１の所定の情報とが一致したこと、に応答して、前記欠陥である前記第１の選択線を前記第１の冗長選択線に置換し、
前記第２のＲＯＭ回路は、アクセスが要求されたアドレスに含まれる前記第１及び第２のアドレス群の情報と該第２のＲＯＭ回路に記憶された前記第１及び第２のアドレス群の前記第２の所定の情報とが一致したこと、に応答して、前記欠陥である前記第１及び第２の選択線のいずれかを前記第２の冗長選択線に置換する、ことを特徴とする付記５に記載の半導体装置。
［付記８］
第１のアドレス群が示す第１及び第３の所定の情報をそれぞれ記憶する第１及び第３のＲＯＭ回路と、
前記第１のアドレス群と第２のアドレス群が示す第２の所定の情報を記憶する第２のＲＯＭ回路と、をさらに備え、
前記第１のＲＯＭ回路は、アクセスが要求されたアドレスに含まれる前記第１のアドレス群の情報と該第１のＲＯＭ回路に記憶された前記第１のアドレス群の前記第１の所定の情報とが一致したこと、に応答して、前記欠陥である前記第１の選択線を前記第１の冗長選択線に置換し、
前記第２のＲＯＭ回路は、アクセスが要求されたアドレスに含まれる前記第１及び第２のアドレス群の情報と該第２のＲＯＭ回路に記憶された前記第１及び第２のアドレス群の前記第２の所定の情報とが一致したこと、に応答して、欠陥のある前記第１及び第２の選択線のいずれかを前記第２の冗長選択線に置換し、
前記第３のＲＯＭ回路は、アクセスが要求されたアドレスに含まれる前記第１のアドレス群の情報と該第３のＲＯＭ回路に記憶された前記第１のアドレス群の前記第３の所定の情報とが一致したこと、に応答して、前記欠陥である前記第２の選択線を前記第３の冗長選択線に置換する、ことを特徴とする付記６に記載の半導体装置。
［付記９］
前記複数の第１及び第２の選択線はそれぞれワード線であり、前記第１及び第２の冗長選択線は、それぞれ冗長ワード線である、ことを特徴とする付記５または７に記載の半導体装置。
［付記１０］
前記複数の第１及び第２の選択線はそれぞれワード線であり、前記第１乃至第３の冗長選択線は、それぞれ冗長ワード線である、ことを特徴とする付記６または８に記載の半導体装置。

１０ 半導体装置
１１ メモリセルアレイ
１１Ｒ 冗長メモリセルアレイ
１２ ロウデコーダ
１２Ｒ 冗長ロウデコーダ
１３ センス回路
１３Ｒ 冗長センス回路
１４ カラムデコーダ
１４Ｒ 冗長カラムデコーダ
２１，２２ アドレス端子
２３ アドレスバッファ回路
２４ ロウ冗長アドレス判定回路
２５ カラム冗長アドレス判定回路
３１ コマンド端子
３２ コマンドデコーダ
３３ 制御回路
３４ データ入出力部
３５ データ入出力端子
４０，４０ｅ ヒット信号生成回路
４１，４５ ヒット判定回路
５０〜５０ｆ ヒット信号生成回路
５１ ヒット判定回路
５２〜５４ セレクタ
６０ ヒューズ素子
６１，６２ トランジスタ
６３，６４ インバータ
６５ クロックトインバータ
６６〜６８ トランスファゲート
７０〜７３，８０〜８７ トランスファゲート
９０ トランジスタ
９１〜９４ 直列トランジスタ
９５ フリップフロップ
Ｃ，Ｃｅ 比較回路
Ｆ ヒューズ回路
ＦＥ イネーブルヒューズ回路
ＦＸ０〜ＦＸ３ サブワード駆動信号
Ｈ 一致信号
ＨＩＴ ヒット信号
ＭＢ，ＲＭＢ メモリブロック
ＭＷＬ メインワード線
ＲＢＬ 冗長ビット線
ＲＳＥＧ１，ＲＳＥＧ２ 冗長セグメント
ＲＷＬ 冗長ワード線
ＳＥＧ セグメント
ＷＬ ワード線
Ｘ０〜Ｘ１３ アドレスビット

Claims (6)

1. 複数のアドレスビットで構成される第１のアドレス群によって排他的に選択される複数のセグメントと、
   前記複数のセグメントにそれぞれ含まれ、少なくとも１つのアドレスビットで構成される第２のアドレス群によって排他的に選択される複数のワード線と、
   前記第１のアドレス群が示す第１の所定の情報を記憶する第１のヒューズ回路をそれぞれ含み、前記第２のアドレス群によって排他的に選択される複数の第１の冗長グループと、
   前記第１及び第２のアドレス群が示す第２の所定の情報を記憶する第２のヒューズ回路を含む少なくとも１つの第２の冗長グループと、を備え、
   前記複数の第１の冗長グループは、前記第２のアドレス群によって選択され、且つアクセスが要求された前記第１のアドレス群の情報と前記第１のヒューズ回路に記憶された前記第１のアドレス群の前記第１の所定の情報とが一致したこと、に応答して選択される第１の冗長ワード線をそれぞれ含み、
   前記第２の冗長グループは、アクセスが要求された前記第１及び第２のアドレス群の情報と前記第２のヒューズ回路に記憶された前記第１及び第２のアドレス群の前記第２の所定の情報とが一致したことに応答して選択される第２の冗長ワード線を含む、ことを特徴とする半導体装置。
2. 前記第１のヒューズ回路は、前記第１のアドレス群を構成する複数のアドレスビットにそれぞれ対応する複数のヒューズ素子を含み、
   前記第１の冗長グループは、前記複数のヒューズ素子にそれぞれ記憶された前記第１の所定の情報である論理値と、アクセスが要求された前記第１のアドレス群を構成する複数のアドレスビットの論理値と、をそれぞれ比較する複数の第１の比較回路をさらに含む、ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１の冗長グループは、前記第２のアドレス群を構成する少なくとも一つのアドレスビットの論理値と、予め定められた論理値と、を比較する第２の比較回路をさらに含む、ことを特徴とする請求項２に記載の半導体装置。
4. 前記第１の比較回路と前記第２の比較回路とは互いに同じ回路構成を有している、ことを特徴とする請求項３に記載の半導体装置。
5. 前記第１の冗長グループは、前記複数の第１の比較回路が全て一致を検出し、且つ、前記第２のアドレス群を構成する少なくとも一つのアドレスビットが予め定められた論理値であることに応答して、前記第１の冗長ワード線を活性化させる判定回路をさらに含む、ことを特徴とする請求項２に記載の半導体装置。
6. 前記第２のアドレス群は複数のアドレスビットで構成され、
   前記複数の第１の冗長グループのうち隣接に配置される２つの第１の冗長グループは、互いにアドレスビットが１ビットのみ相違する前記第２のアドレス群によってそれぞれ選択される、ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。

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