JP2012033234A - 半導体装置及び欠陥メモリ置換方法 - Google Patents

Abstract

【課題】置換に用いる生死情報が記憶する記憶部を有する半導体装置を提供する。
【解決手段】本発明は、通常メモリセルにおける欠陥メモリセルを置換するために設けられた冗長メモリセルを、置換単位の冗長ブロック毎に試験し、冗長ブロック全体の冗長メモリセルが良品であるか否かをテストするテスト回路を有している。また、テスト回路にの試験結果で、冗長ブロック全体の冗長メモリセルが良品の場合、冗長ブロックを良品であることを示し、冗長ブロックのいずれかの冗長メモリセルが不良の場合、冗長ブロックが欠陥メモリセルの置換に使用できない不良であることを示す生死情報を記憶するＲＯＭ領域を有している。パッケージング後の試験で検出された欠陥メモリセルを、冗長メモリセルと置換する際、ＲＯＭ領域からいずれの冗長ブロックが置換に使用できるかを確認するため、ＲＯＭ領域から生死情報を読み出すための読出回路を有している。
【選択図】図１

Description

本発明は、半導体装置及び欠陥メモリ置換方法に関するものである。

ＤＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に代表される半導体記憶装置において、近年、メモリセルの微細化及び大容量化が進んでいる。
このため、製造されたメモリセルにおける不良発生率が高くなり、半導体記憶装置の歩留まりが低下してしまう可能性がある。
この対策として、予備のメモリセルである冗長メモリセルを設け、テストにより不良と検出されたメモリセル（欠陥メモリセル）を、冗長メモリセルと置換する（リダンダンシする）ことにより、半導体記憶装置の歩留まりを向上させている。

しかし、欠陥メモリセルの置換に用いる冗長メモリセルにおいても、不良のメモリセルが存在している可能性がある。このため、欠陥メモリセルと置換した冗長メモリセルが不良である場合、結局は欠陥メモリセルとなり、半導体記憶装置の歩留まりを向上させることができない。
このため、半導体記憶装置に、冗長メモリセルが良品か不良品かの判定を行うための試験回路を設け、欠陥メモリセルと置換する冗長メモリの良否試験を行い、不良と検出された欠陥メモリセルを、良品と判定された正常な冗長メモリセルと置換することにより、歩留まりを向上させている（例えば、特許文献１参照）。

特開平１０−１７２２９７号公報

ところで、半導体回路のチップをパッケージに封止する組立後工程においても、欠陥メモリセルを冗長メモリセルと置換し、歩留まりを向上させる半導体回路技術が一般化してきている。
上述した試験回路による冗長メモリの良否結果は、ウェハ状態で行うペレット試験（Ｐ／Ｗテスト）における欠陥メモリとの置換処理では反映される
しかしながら、半導体装置をパッケージングした後、冗長メモリの良否結果のデータを保存していないため、冗長メモリの良否判定を反映させることはできない。

すなわち、半導体記憶装置のチップをパッケージに封止した後、メモリセルの良否テストを行い、検出された欠陥メモリを置換する際、置換に用いる冗長メモリセルが良品か不良品かを知ることができず、欠陥メモリセルを不良の冗長メモリと置換してしまう可能性がある。
そのため、冗長メモリセルを有効に用いて、半導体装置の歩留まりを十分に向上させることができない。

本発明の半導体装置は、欠陥メモリセルの置換に用いる冗長メモリセルを置換単位の置換ブロック毎に試験するテスト回路と、前記テストの結果として前記置換ブロックが良品であるか否かを示す生死情報が記憶される記憶部と、前記記憶部から前記生死情報を読み出す読出回路とを備えることを特徴とする。

本発明の欠陥メモリ置換方法は、メモリセルにおける不良のメモリセルである欠陥メモリセルを冗長メモリセルと置換する欠陥メモリ置換方法であり、ウェハ状態において、前記冗長メモリセルのテストを行い、前記欠陥メモリセルと置換する置換単位の置換ブロック毎に、当該置換ブロックが置換に用いることができるか否かを示す前記生死情報を記憶部に記憶し、半導体装置のチップをパッケージに封止後、前記メモリセルのテストを行い、前記欠陥メモリセルが検出され、冗長メモリセルと置換する際、前記記憶部から前記生死情報を読み出し、置換に用いることのできる前記置換ブロックを検出することを特徴とする。

本発明によれば、パッケージング後に行うリダンダンシにおいて、予め欠陥メモリセルと置換する冗長メモリセルが記憶部に記憶されているため、再度冗長メモリセルが正常か否かの試験を行わずに、記憶部から正常な冗長メモリセルの情報を読み出すのみで、欠陥メモリセルを正常な冗長メモリセルと置換することができる。
この結果、本発明によれば、パッケージング後のリダンダンシ処理において、欠陥メモリセルと置換する冗長メモリセルを、記憶部から読み出すことにより高速、かつ簡易に検出でき、正常な冗長メモリセルと欠陥メモリセルとを置換することができる。よって、リダンダンシの信頼性を向上させることにより、半導体装置の歩留まりを向上させることができる。

この発明の技術思想を示す原理図である。 この発明の一実施形態による半導体装置の構成例を示すブロック図である。 図２における生死情報記憶回路３８の構成例を示すブロック図である。 図２における生死情報記憶回路３８の他の構成例を示すブロック図である。 半導体試験装置が欠陥メモリセルを第２冗長メモリセル領域１３２の冗長メモリと置換する処理を説明するフローチャートである

本発明の技術思想（コンセプト）の代表的な一例は、以下に示される。図１に示すように、本発明は、通常メモリセルにおける欠陥メモリセルを置換するために設けられた冗長メモリセルを、置換単位の冗長ブロック毎に試験し、冗長ブロック全体の冗長メモリセルが良品であるか否かをテストするテスト回路を有している。また、このテスト回路における試験結果において、冗長ブロック全体の冗長メモリセルが良品である場合、この冗長ブロックを良品であることを示し、冗長ブロックのいずれかの冗長メモリセルが不良である場合、この冗長ブロックが欠陥メモリセルの置換に用いることができない不良であることを示す生死情報を記憶するＲＯＭ領域２０１（例えば、後述する第３記憶部３８２）を有している。
そして、パッケージング後の試験で不良となった通常メモリセル、すなわち欠陥メモリセルを、冗長メモリセルと置換する際、いずれの冗長ブロックが置換に用いることができるかを確認するため、ＲＯＭ領域２０１から生死情報を読み出し、パッド２０３からこの生死情報を出力するための読出回路２０２（例えば、後述するヒューズ判定回路３８１、ラッチ３８５）を有している。

すなわち、本技術思想の一例において、ウェハ状態における半導体装置の試験で、冗長メモリセルのワード線である冗長ワード線を活性化し、各冗長ワード線に接続されている冗長メモリセルに不良があるか否かの試験を行う。
接続されている冗長メモリセルが全て良品の場合、この冗長ワード線が欠陥メモリセルとの置換に用いることができると判定し、この冗長ワード線に対応する光学ヒューズを、レーザーによる切断を行わない。
例えば、４本の冗長ワード線が存在する場合、試験の結果として、全てが置換に用いると判断された場合、４ビット分の光学ヒューズを全て切断せず、それぞれに生死情報として「１」を記憶させる。一方、不良の冗長メモリセルが接続された冗長ワード線は置換に用いることができないため、対応する光学ヒューズを切断し、生死情報として「０」を記憶させる。

次に、半導体装置をウェハから切り出し、パッケージに封止した後のテストにおいて、欠陥メモリセルの有無をテストし、欠陥メモリセルが検出された場合、各冗長ワード線の生死情報を、それぞれ対応する光学ヒューズから読み出す。
そして、生死情報から置換可能な冗長ワード線が検出された場合、この冗長ワード線に対応する、欠陥ワード線を冗長ワード線に置換するため、欠陥ワード線のアドレスを電気を印加することでデータを書き込める記憶素子に書き込む。
また、置換に用いる冗長ワード線が検出されない場合、欠陥メモリセルを冗長メモリセルと置換するための欠陥アドレスを書き込む処理を行わず、その半導体装置を不良品とする。

また、本願の技術思想は、揮発性、不揮発性の複数の記憶セルを有する半導体装置に関して適用できる。さらに、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施形態が開示する回路形式に限られない。
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｃｉｒｃｕｉｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。

このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。

さらに、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。
すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

以下、図面を参照しながら、本発明の実施の形態の一例について詳細に説明する。図２は、本発明の一実施形態の半導体装置の構成例であるＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）のブロック図である。
図２に示す半導体装置は、メモリバンクＡ、メモリバンクＢ、メモリバンクＣ、メモリバンクＤ、アドレスバッファ１２と、コマンドデコーダ１６と、モードレジスタ１７と、制御回路１８と、データ入出力回路１９と、クロック生成回路２１と、生死情報記憶回路３８と、テスト回路３７とを備えている。
メモリバンクＡからＤの各々は、メモリセルアレイ１１、ロウデコーダ１３と、カラムデコーダ１４と、センスアンプ１５と、第１冗長アドレス判定回路３５と、第２冗長アドレス判定回路３６と、第１冗長ロウドライバ部１３１と、第２冗長ロウドライバ部１３２とを有している。メモリセルアレイ１１は、通常メモリセル領域１１０と、第１冗長メモリセル領域１１１と、第２冗長メモリセル領域１１２とから構成されている。

メモリセルアレイ１１は、複数のワード線とこのワード線に垂直方向に設けられた複数のビット線との交点の各々にメモリセルがマトリクス状に配置されて構成されている。
カラムデコーダ１４は、アドレスバッファ１２により取り込まれたアドレスにおけるカラムアドレス（列アドレス）をデコードし、メモリセルアレイ１１内の対応するビット線を選択する。
ロウデコーダ１３は、アドレスバッファ１２により取り込まれたアドレスにおけるロウアドレス（行アドレス）をデコードし、通常メモリセル領域１１０のワード線を選択して活性化させ、行方向に配列された通常メモリセルを選択する。

センスアンプ１５は、データ読み出し時には選択されたビット線の電位を増幅出力し、データ書き込み時には外部からのデータをメモリセルに書き込む。
アドレスバッファ１２は、外部から入力されるアドレスデータ（以下、アドレスと略す）をマルチプレックス方式で内部に取り込む。
コマンドデコーダ１６は、外部から入力されるチップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、ロウアドレスイネーブル信号／ＲＡＳ、カラムアドレスイネーブル信号／ＣＡＳなどの制御信号及びアドレスなどの信号を受けて、これらのデータの示すコマンドのデコード（解釈）を行い、コマンドデータとして出力する。
クロック生成回路２１は、外部から供給されるクロック信号ＣＬＫ及び信号ＣＫＥにより、内部の各回路において用いる内部クロックを生成する。

データ入出力回路１９は、データのメモリセルからの読み出し時において、メモリセルアレイ１１から読み出されたデータを外部に出力する。また、データ入出力回路１９は、データのメモリセルへの書き込み時において、外部から入力されるデータを取り込んでセンスアンプ１５に出力する。ここでデータ入出力回路１９は、外部から供給される制御信号ＤＱＭに基づいて例えば１６ビットのデータＤＱ０〜ＤＱ１５をマスク（有効）するかしないかを決定するように構成される。

モードレジスタ１７には、コマンドデコーダ１６から供給されるコマンドデータに応じて動作モードが設定される。
制御回路１８は、コマンドデコーダ１６から供給されるコマンデータと、モードレジスタ１７に設定された動作モードとに応じて、半導体装置内部の各部の動作を制御する制御信号を生成する。

また、メモリセルアレイ１１は、通常の状態においてアクセスされる通常メモリセルが配置される通常メモリセル領域１１０と、通常メモリセルが不良である欠陥メモリセルの場合、この欠陥メモリセルと置換する冗長メモリセルが配置された冗長メモリセル領域とから構成されている。さらに、この冗長メモリセル領域は、第１冗長メモリセル領域１１１と、第２冗長メモリセル領域１１２とから構成されている。
本実施形態においては、一本のワード線に接続されたメモリセルの集合を、欠陥メモリセルの置換単位として、欠陥メモリセルが接続されたワード線を、冗長メモリセルの接続された冗長ワード線と置換する構成としている。

この第１冗長メモリセル領域１１１は、欠陥メモリセルを冗長メモリセルと置換する際、置換ブロックのワード線単位にて置換するため、冗長メモリセルが冗長ワード線と、通常メモリセルと同様のビット線との交点に配置された構成となっている。
また、同様に、第２冗長メモリセル領域１１２は、欠陥メモリセルを冗長メモリセルと置換する際、ワード線単位にて置換するため、冗長メモリセルが冗長ワード線と、通常メモリセルと同様のビット線との交点に配置された構成となっている。

第１冗長ロウドライバ部１３１は、第１冗長メモリセル領域１１１の冗長ワード線にそれぞれ対応した複数の第１冗長ロウドライバから構成され、第１冗長メモリセル領域１１１における冗長ワード線各々を、それぞれ対応する第１冗長ロウドライバにより活性化する。
第２冗長ロウドライバ部１３２は、第２冗長メモリセル領域１１２の冗長ワード線にそれぞれ対応した複数の第２冗長ロウドライバから構成され、第２冗長メモリセル領域１１２における冗長ワード線各々を、それぞれ対応する第２冗長ロウドライバにより活性化する。

第１冗長アドレス判定回路３５は、第１冗長メモリセル領域１１１の冗長メモリセルと置換する欠陥メモリセル（不良となった通常メモリセル）の属するワード線のアドレス（以下、欠陥アドレス）を記憶する第１記憶部を、第１冗長メモリセル領域１１１の冗長ワード線の数と同数有している。すなわち、第１記憶部の各々と、第１冗長メモリセル領域１１１の冗長ワード線の各々とは対応付けられて設けられている。

第１冗長アドレス判定回路３５は、第１冗長メモリセル領域１１１の冗長ワード線のそれぞれに対応して、２つのアドレスを比較する複数の第１判定部（不図示）を有している。第１判定部は、半導体装置がアクセスされた際、アドレスバッファ１２から供給されるロウアドレスと、第１記憶部に記憶されている欠陥アドレスとを比較する。また、第１判定部は、比較した結果において、ロウアドレスと欠陥アドレスとが一致すると、第１ロウドライバ部１３１におけるこの第１記憶部に対応する第１ロウドライバに対し、この第１ロウドライバが欠陥アドレスに対応する第１冗長メモリセル領域１１１の冗長ワード線を駆動させるための一致信号を出力する。

これにより、第１ロウドライバ部１３１における第１ロウドライバは、第１冗長メモリセル領域１１１において、第１記憶部に記憶されている欠陥アドレスに対応する冗長ワード線を、欠陥メモリセルに接続されたワード線と置換して活性化させる。
この第１記憶部は、不揮発性ＲＯＭ、例えば本実施形態においては光学ヒューズ（照射されたレーザー光のエネルギーにより切断されるヒューズ、所謂レーザーヒューズ；Ｏｎｅ−Ｔｉｍｅ−ＲＯＭ）で構成されている。また、第１記憶部は、複数の不揮発性ＲＯＭのセットから構成され、不揮発性ＲＯＭの１つが欠陥アドレスの１ビットを示す。すなわち、このセットにおける不揮発性ＲＯＭの数は、置換する欠陥メモリセルの接続されたワード線のアドレスである欠陥アドレスを示すビット数と同一である。

ここで、パッケージング前のウェハ状態において、欠陥メモリセルと冗長メモリセルとの置換を行うため、光学ヒューズに欠陥アドレスが書き込まれる。光学ヒューズは、後述するパッケージング後において欠陥アドレスを書き込む電気ヒューズ等のＯｎｅ−Ｔｉｍｅ−ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＰ−ＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ−ＲＯＭ）及びＥＥＰ−ＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ−ＲＯＭ）よりも回路面積が小さく実現できる。
一方、パッケージング後の工程においては、半導体チップがすでに樹脂等で封止されているため、光学ヒューズを用いることができず、欠陥アドレスの書込には、後述する電気ヒューズ等のＯｎｅ−Ｔｉｍｅ−ＲＯＭ、ＥＰ−ＲＯＭ及びＥＥＰ−ＲＯＭを用いることになる。

第２冗長アドレス判定回路３６は、第２冗長メモリセル領域１１２の冗長メモリセルと置換する欠陥メモリセルの属するワード線の欠陥アドレスを記憶する第２記憶部を、第２冗長メモリセル領域１１２の冗長ワード線の数と同数有している。
第２記憶部の各々と、第２冗長メモリセル領域１１２の冗長ワード線の各々とは対応付けられている。

したがって、第２冗長アドレス判定回路３６は、第２冗長メモリセル領域１１２の冗長ワード線のそれぞれに対応して、２つのアドレスを比較する複数の第２判定部（不図示）を有している。第２判定部は、半導体装置がアクセスされた際、アドレスバッファ１２から供給されるロウアドレスと、第２記憶部に記憶されている欠陥アドレスとを比較する。また、第２判定部は、比較した結果において、ロウアドレスと欠陥アドレスとが一致すると、第２ロウドライバ部１３２におけるこの第２記憶部に対応する第２ロウドライバに対し、この第２ロウドライバが欠陥アドレスに対応する第２冗長メモリセル領域１１２の冗長ワード線を駆動させるための一致信号を出力する。

これにより、第１ロウドライバ部１３２における第２ロウドライバは、第２冗長メモリセル領域１１２において、第２記憶部に記憶されている欠陥アドレスに対応する冗長ワード線を、欠陥メモリセルに接続されたワード線と置換して活性化させる。
この第２記憶部は、不揮発性ＲＯＭで構成されている。また、第２記憶部は、第１記憶部と同様に、複数の不揮発性ＲＯＭのセットから構成され、不揮発性ＲＯＭの１つが欠陥アドレスの１ビットを示す。すなわち、このセットにおける不揮発性ＲＯＭの数は、置換する欠陥メモリセルの接続されたワード線のアドレスである欠陥アドレスを示すビット数と同一である。

テスト回路３７は、第１冗長メモリセル領域１１１および第２冗長メモリセル領域１１２における冗長メモリセルの良否を検出するため、冗長メモリセルのテストモード（第１冗長メモリセルテストモード及び第２冗長メモリセルテストモード）において、第１冗長メモリセル領域１１１および第２冗長メモリセル領域１１２における冗長メモリセルにアクセスし、データの書き込み及び読み出しのテストを行う。

ここで、テスト回路３７は、半導体試験装置（以下、テスタという）によりモードレジスタ１７に設定されるコマンドコードが、第１冗長メモリセル領域１１１における冗長メモリセルのテスト行う第１冗長メモリセルテストモードを示す場合、以下の動作を行う。
テスト回路３７は、この第１冗長メモリセルテストモードの場合、テスタからアドレスバッファ１２を介して供給されるアドレス、すなわちカラムアドレスと、第１冗長メモリセル領域１１１の冗長ワード線の第１番号アドレス（第１冗長メモリセル領域１１１における冗長ワード線のアドレス）を示すロウアドレスとが供給されると、第１番号アドレスに対応する第１判定部から一致信号を出力させるテスト制御信号を、第１冗長アドレス判定回路３５に供給する。

第１冗長アドレス判定回路３５は、テスト制御信号が供給されると、供給されたテスト制御信号に含まれる上記第１番号アドレスに対応する第１判定部から、この第１番号アドレスに対応した、第１ロウドライバ部１３１における冗長ワード線を駆動する第１ロウドライバを選択する。また、第１冗長アドレス判定回路３５は、この選択した第１ロウドライバに対して一致信号を出力する。これにより、テスト回路３７は、第１冗長メモリセルテストモードの場合、テスタから入力されるアドレスにより、第１冗長メモリセル領域１１１における冗長ワード線を活性化し、冗長メモリセルのアクセスを行い、冗長メモリセルに対するデータの書き込み及び読み出しのテストを行うことができる。
また、テスタはアドレスにおけるバンクアドレスを変更して同様のテストを行う。これにより、テスト回路３７は、テスタから入力されるアドレスにより、バンクＡ、Ｂ、Ｃ、Ｄの各々における第１冗長アドレス判定回路３５を介し、第１冗長メモリセル領域１１１における冗長メモリセルのテストを行うことができる。

一方、テスト回路３７は、テスタによりモードレジスタ１７に設定されるコマンドコードが、第２冗長メモリセル領域１１２における冗長メモリセルのテストを行う第２冗長メモリセルテストモードを示す場合、以下の動作を行う。
テスト回路３７は、この第２冗長メモリセルテストモードの場合、テスタからアドレスバッファ１２を介して供給されるアドレス、すなわちカラムアドレスと、第２冗長メモリセル領域１１２の冗長ワード線の第２番号アドレス（第２冗長メモリセル領域１１２における冗長ワード線のアドレス）を示すロウアドレスとが供給されると、第２番号アドレスに対応する第２判定部から一致信号を出力させるテスト制御信号を、第２冗長アドレス判定回路３６に供給する。

このテスト制御信号が供給されると、第２冗長アドレス判定回路３６は、供給されたテスト制御信号に含まれる第２番号アドレスに対応する第２判定部から、この第２番号アドレスに対応した、第２ロウドライバ部１３２における冗長ワード線を駆動する第２ロウドライバを選択する。また、第２冗長アドレス判定回路３６は、この選択した第２ロウドライバに対して一致信号を出力する。これにより、テスト回路３７は、第２冗長メモリセルテストモードの場合、テスタから入力されるアドレスにより、第２冗長メモリセル領域１１２における冗長ワード線を活性化し、冗長メモリセルのアクセスを行い、冗長メモリセルに対するデータの書き込み及び読み出しのテストを行うことができる。
また、テスタはアドレスにおけるバンクアドレスを変更して同様のテストを行う。これにより、テスト回路３７は、テスタから入力されるアドレスにより、バンクＡ、Ｂ、Ｃ、Ｄの各々における第２冗長アドレス判定回路３６を介し、第２冗長メモリセル領域１１２における冗長メモリセルのテストを行うことができる。

生死情報記憶回路３８には、第２冗長メモリセル領域１１２において、不良のメモリセルがなく、通常メモリセルが不良となった欠陥メモリセルとの置換に用いることができる冗長ワード線と、また、不良のメモリセルがあり、欠陥メモリセルとの置換に用いることができない冗長ワード線とのいずれであるかを示す情報、すなわち冗長ワード線の生死情報が記憶されている。

制御回路１８は、テスタによりモードレジスタ１７に設定されるコマンドコードが冗長ワード線の生死情報を読み出すモードを示す場合、生死情報記憶回路３８に対して、冗長ワード線毎の生死情報を読み出す読出制御信号を出力する。
この読出制御信号が入力されると、生死情報記憶回路３８は、モードレジスタ１７に設定されるコマンドコードに設定された番号に対応する冗長ワード線の生死情報を、内部の後述する第３記憶部から読み出して出力する。

次に、図３は、図２における生死情報記憶回路３８の構成例を示す図である。この図３において、生死情報記憶回路３８は、ヒューズ（ＦＵＳＥ）判定回路３８１と、第３記憶部３８２と、バッファ３８３と、ラッチ３８５と、出力回路３８６と、コマンド発行回路３８７とを有している。本実施形態においては、第３記憶部３８２は、第１記憶部と同様に光学ヒューズにより構成されている。
また、第３記憶部３８２は、冗長ワード線に接続された冗長メモリセルのいずれかに不良が存在するか否か、すなわち冗長ワード線が置換に用いることができるか否かを示す生死情報を記憶するのみであるため、１ビットで構成されている。
第１冗長メモリセル領域１１２が複数の冗長ワード線を有する場合、この冗長ワード線と同一の数の生死情報記憶回路３８を設ける必要がある。

ヒューズ判定回路３８１は、第３記憶部３８１の生死情報を読み出し、読み出した冗長ワード線の生死情報をそれぞれバッファ３８３を介して出力する。
コマンド発行回路３８７は、ラッチ３８５のクロック入力端子ＣＫに対し、データ入力端子Ｄに供給されている生死情報のデータをラッチするためのラッチ信号を出力する。
ラッチ３８５は、クロック入力端子ＣＫに供給されるラッチ信号の立ち上がりエッジに同期して、データ入力端子Ｄに入力されている生死情報のデータを記憶するとともに、出力端子Ｑから記憶した生死情報のデータを、出力回路３８６を介して外部ＰＡＤに対して出力する。この外部ＰＡＤは、例えば、ＮＣ（No Connection ）として設定されているピンに対応している。
これにより、テスタは、半導体装置がパッケージングされた後の工程において、通常メモリセルが不良となった欠陥メモリセルと置換することができる冗長ワード線を、生死情報記憶回路３８から読み出すことにより、第２冗長メモリセル領域１１２における冗長ワード線のなかから容易に検出することができる。

また、第３記憶部の各々に対する生死情報の書き込みは、以下に示す処理により行われる。第３記憶部３８２に対し、それぞれ対応する冗長ワード線それぞれの生死情報を書き込む際、テスタは、半導体装置のモードレジスタ１７に、第３記憶部に生死情報を書き込む生死情報書込モードを示すコマンドデータを設定する。この生死情報書込モードは、テスト回路３７による第２冗長メモリセル領域１３２の各冗長メモリセルの良否判定を行い、冗長ワード線生死情報の結果を得た後に行われる。

このため、まず、テスタは、半導体装置のモードレジスタ１７に、第２冗長メモリセル領域１１２における冗長メモリセルのテストを行う第２冗長メモリセルテストモードを示すコマンドデータを書き込む。
これにより、半導体装置内部の制御回路１８がモードレジスタ１７に書き込まれたコマンドデータにより、テスト回路３７を制御し、第２冗長アドレス判定回路３６を介して第２冗長メモリセル領域１１２の冗長ワード線を順次活性化する第２冗長メモリセルテストモードとなる。

この第２冗長メモリセルテストモードの状態において、テスタがアドレスを入力することにより、半導体装置の第２冗長メモリセル領域１１２の冗長メモリセルに対するアクセスを可能とする。
そして、半導体試験装置は、第２冗長メモリセル領域１１２の冗長メモリセルに対してデータの書き込み及び読み出しのテストを行い、第２冗長メモリセル領域１１２の冗長ワード線における置換可能（不良メモリセル無し）の冗長ワード線の番号と、置換不能（不良メモリセル有り）の冗長ワード線の番号とを検出して内部のテスタ記憶部に記憶する。

テスタは、例えば、メモリリペアアナライザを備えており、所定位置の光学ヒューズに対してレーザ光を照射して、この光学ヒューズをレーザ光の熱エネルギにより切断するレーザー装置を有している。
そして、テスタはこのレーザー装置を用い、生死情報として、置換可能な冗長メモリセルに対応する第３記憶部の光学ヒューズを切断せずにこれを生死情報における生情報とし、置換不能の冗長ワード線の番号に対応する第３記憶部の光学ヒューズを切断してこれを生死情報における死情報とする。
上述した生死情報の定義に対応して、テスタは、それぞれの冗長ワード線の生死情報を、冗長ワード線毎に設けられた第３記憶部に対し、レーザーによる切断という工程を経て書き込むことで、各冗長ワード線の生死情報を生死情報記憶回路３８に記憶させる。

次に、図４は、図２における生死情報記憶回路３８の他の構成例を示す図である。この図４において、生死情報記憶回路３８は、ヒューズ判定回路３８１＿１から３８１＿ｎと、第３記憶部３８２＿１から３８２＿ｎと、バッファ３８３＿１から３８３＿ｎと、選択回路３８４と、ラッチ３８５と、出力回路３８６と、コマンド発行回路３８７とを有している。本実施形態においては、第３記憶部３８２＿１から３８２＿ｎは、第１記憶部と同様に光学ヒューズにより構成されている。この他の実施例は、複数の冗長ワード線の生死情報を、１つの外部パッドから得られる構成のため、パッドの利用の自由度を向上させることができる。

また、第３記憶部３８２＿１から３８２＿ｎの各々は、冗長ワード線に接続された冗長メモリセルのいずれかに不良が存在するか否か、すなわち冗長ワード線が置換に用いることができるか否かを示す生死情報を記憶するのみであるため、１ビットで構成されている。ここで、ｎは冗長ワード線の本数と同一の数であり、冗長ワード線毎の生死情報が対応する第３記憶部に記憶されている。例えば、第２冗長メモリセル領域１１２に冗長ワード線ＲＷ＿１からＲＷ＿ｎのｎ本が存在する場合、冗長ワード線の番号は１からｎとして示され、冗長ワード線ＲＷ＿１の生死情報は第３記憶部３８１＿１に記憶され、…、冗長ワード線ＲＷ＿ｎの生死情報は第３記憶部３８１＿ｎに記憶される。

ヒューズ判定回路３８１＿１から３８１＿ｎの各々は、対応する第３記憶部３８１＿１、…、３８１＿ｎの生死情報を読み出し、読み出した各冗長ワード線の生死情報をそれぞれバッファ３８３＿１、…、３８３＿ｎを介して出力する。
選択回路３８４は、コマンド発行回路３８７から供給される、第２冗長メモリセル領域１１２の冗長ワード線の番号を示す選択信号により、この選択信号の示す番号に対応する第３記憶部の生死情報をラッチ３８５へ出力する。
また、コマンド発行回路３８７は、選択回路３８４に対して選択信号を出力して一定時間が経過した後、ラッチ３８５のクロック入力端子ＣＫに対し、データ入力端子Ｄに供給されている生死情報のデータをラッチするためのラッチ信号を出力する。

ラッチ３８５は、クロック入力端子ＣＫに供給されるラッチ信号の立ち上がりエッジに同期して、データ入力端子Ｄに入力されている生死情報のデータを記憶するとともに、出力端子Ｑから記憶した生死情報のデータを、出力回路３８６を介して外部ＰＡＤに対して出力する。この外部ＰＡＤは、例えば、ＮＣ（No Connection ）として設定されているピンに対応している。
これにより、テスタは、半導体装置がパッケージングされた後の工程において、通常メモリセルが不良となった欠陥メモリセルと置換することができる冗長ワード線を、生死情報記憶回路３８から読み出すことにより、第２冗長メモリセル領域１１２における冗長ワード線のなかから容易に検出することができる。

また、第３記憶部の各々に対する生死情報の書き込みは、以下に示す処理により行われる。第３記憶部３８２＿１から３８２＿ｎの各々に対し、それぞれ対応する冗長ワード線ＲＷ＿１からＲＷ＿ｎそれぞれの生死情報を書き込む際、テスタは、半導体装置のモードレジスタ１７に、第３記憶部に生死情報を書き込む生死情報書込モードを示すコマンドデータを設定する。この生死情報書込モードは、テスト回路３７による第２冗長メモリセル領域１３２の各冗長メモリセルの良否判定を行い、冗長ワード線ＲＷ＿１からＲＷ＿ｎそれぞれの生死情報の結果を得た後に行われる。
以下に行われる生死情報の書込は、図３の生死情報記憶回路３８の説明と同様であるため、再度の説明を省略する。

次に、図５を用い、半導体チップをパッケージングした後において、テストにより欠陥メモリセルが検出された際に、本実施形態の半導体装置における欠陥メモリセルの置換処理を説明する。この図５は、図３の他の実施形態による半導体装置の動作を説明するフローチャートである。図５は、テスタが本実施形態の半導体装置における第２冗長アドレス判定回路３６を用いて、欠陥メモリセルを第２冗長メモリセル領域１１２の冗長メモリと置換する処理を説明するフローチャートである。
テスタは、図１に示す半導体装置の通常メモリセル各々に対し、データの書き込み及び読み出しを行い、通常メモリセルが正常にデータを蓄積できるか否か、すなわち正常なメモリセルか欠陥メモリセルかいずれであるかを判定するテストを行う（ステップＳ１）。

次に、テスタは、半導体試験装置のテスト結果において、半導体装置における通常メモリセルに不良が検出されずに半導体装置が良品である場合、処理をステップＳ５へ進め、一方、半導体装置における通常メモリセルのいずれかに不良が検出されて良品でない場合た場合、その欠陥メモリセルのアドレスを内部のテスタ記憶部に記憶し、処理をステップＳ３へ進める（ステップＳ２）。

通常メモリセル領域１１０で欠陥メモリセルが検出され、半導体装置が良品でないとされた場合、テスタは、この欠陥メモリセルに対応するワード線（欠陥ワード線）を、第１冗長メモリセル領域１１１における冗長ワード線と置換するため、第１冗長メモリセル領域１１１における冗長メモリセルに対するテストを行う。
すなわち、テスタは、半導体装置のモードレジスタ１７に対し、第１冗長メモリセル領域１１１における冗長メモリセルの良否を判定する第１冗長メモリセルテストモードとするコマンドデータを書き込む。
これにより、半導体装置において、第１冗長アドレス判定回路３５は、テスタから入力されるアドレス及び制御回路１８からの制御信号により、第１冗長メモリセル領域１１１における冗長ワード線を駆動する第１ロウドライバに対して一致信号を出力する。

次に、第１ロウドライバ部１３１における第１ロウドライバの各々は、自身に一致信号が入力されると、それぞれに接続されている冗長ワード線を活性化する。
テスタは、上述のように半導体装置における第１冗長メモリセル領域１１１の冗長メモリセルにアクセスする。
そして、テスタは、アクセスした冗長メモリセルに対するデータの書き込み及び読み出しによって、当該冗長メモリセルに対する正常であるか否かの試験を行い、第１冗長メモリセル領域１１１における冗長メモリセルの各々が正常あるいは不良のいずれであるかの判定を行う（ステップＳ３）。
そして、テスタは、第１冗長メモリセル領域１１１において、接続されている全ての冗長メモリセルが正常であり、欠陥メモリセルの置換に用いることのできる冗長ワード線の番号をテスタ記憶部に記憶する。
また同様に、テスタは、第１冗長メモリセル領域１１１において、接続されているいずれかの冗長メモリセルが不良であり、欠陥メモリセルの置換に用いることの出来ない冗長ワード線の番号をテスタ記憶部に記憶する。

次に、テスタは、内部記憶部から冗長アドレスと、置換に用いることのできる冗長ワード線の番号とを読み出し、第１冗長アドレス判定回路３５における第１記憶部に対し、欠陥メモリセルのワード線のアドレス、すなわち欠陥アドレスを、読み出した第１番号アドレスの第１記憶部に書き込む。すなわち、テスタは、第１冗長アドレス判定回路３５における正常な冗長ワード線の第１番号アドレスに対応した第１記憶部に欠陥アドレスを書き込む。
このとき、テスタは、欠陥アドレスを第１記憶部に記憶させる際、光学ヒューズのビットが欠陥アドレスを示すように、対応する光学ヒューズを切断する。
これにより、テスタは、第１記憶部に欠陥アドレスを書き込む。これにより、テスタは、欠陥メモリセルのアドレスがアクセスされると、このアドレスと一致する欠陥アドレスに対応する冗長メモリセルとが置換されることになる（ステップＳ４）。

テスタは、半導体装置のメモリセル各々に対し、データの書き込み及び読み出しを行い、通常メモリセル、あるいは置換した冗長メモリセルが正常にデータを蓄積できるか否か、すなわち正常なメモリセルと欠陥メモリセルとのいずれであるかを判定するテストを行う（ステップＳ５）。
このとき、テスタは、半導体試験装置のテスト結果において、半導体装置における通常メモリセルに不良が検出されずに半導体装置が良品である場合、処理をステップＳ６へ進め、半導体装置における通常メモリセル、あるいは冗長メモリセルのいずれかに不良が検出されて半導体装置が良品でないと判定された、この半導体装置を不良として処理を終了する。

また、このステップS５において、良品の半導体装置（半導体チップ）あるいはリダンダンシにより良品となった半導体装置をパッケージングする前に、テスタは、第２メモリセル領域１１２における冗長メモリセルの良否判定を行う。
すなわち、テスタは、半導体装置のモードレジスタ１７に対し、第２冗長メモリセル領域１１２における冗長メモリセルの良否判定を行う第２冗長メモリセルテストモードを示すコマンドデータを書き込む。
これにより、半導体装置において、第２冗長アドレス判定回路３６は、テスタから入力されるアドレス及び制御回路１８からの制御信号により、第２冗長メモリセル領域１１２における冗長ワード線を駆動する第２ロウドライバに対して一致信号を出力する。

次に、第２ロウドライバ部１３２における第２ロウドライバの各々は、自身に一致信号が入力されると、それぞれに接続されている冗長ワード線を活性化する。
テスタは、上述のように半導体装置における第２冗長メモリセル領域１１２の冗長メモリセルにアクセスし、データの書き込み及び読み出しを行い、第２冗長メモリセル領域１１２における冗長メモリセルの良否を判定する（ステップＳ６）。
そして、テスタは、第２冗長メモリセル領域１１２において、欠陥メモリセルの置換に用いる、接続されている全ての冗長メモリセルが良品の冗長ワード線の第２番号アドレスをテスタ記憶部に記憶し、処理をステップＳ７へ進める。

次に、テスタは、生死情報記憶部３８の第３記憶部において、第２冗長メモリセル領域１１２の冗長メモリセルの良否判定の結果に応じ、全ての冗長メモリセルが良品の冗長ワード線の第２番号アドレスに対応する第３記憶部に生情報を示し、いずれかの冗長メモリセルが欠陥メモリセルである冗長ワード線の第２番号アドレスに対応する第３記憶部に死情報を示す生死情報の書き込みを行う（ステップＳ７）。
例えば、冗長ワード線の生情報としては光学ヒューズを切断しないままの状態を用い、一方、冗長ワード線の死情報としては光学ヒューズを切断した状態を用いる。

そして、ステップＳ５の試験において良品となり、かつ各冗長ワード線の生死情報を生死情報記憶回路３８に書き込んだ後、半導体装置はパッケージに封止される（ステップＳ８）。

次に、半導体チップのパッケージング後において、テスタは、ステップＳ１と同様に、図１に示す半導体装置の通常メモリセル各々に対し、データの書き込み及び読み出しを行い、通常メモリセルが正常にデータを蓄積できるか否かのテストを行う（ステップＳ９）。

次に、テスタは、テスト結果において、半導体装置におけるメモリセル（通常メモリセル及び欠陥メモリセルと置換した冗長メモリセル）に不良がない場合、半導体装置がパッケージング後において、最終的に良品であると判定して処理を終了し、一方、半導体装置におけるメモリセルのいずれかに不良が検出された場合、その欠陥メモリセルの欠陥アドレスを内部記憶部に記憶し、処理をステップＳ１１へ進める（ステップＳ１０）。

そして、テスタは、欠陥メモリセルと、第２冗長メモリセル領域１３２における冗長メモリセルとの置換を行うため、生死情報記憶回路３８に記憶されている、第２冗長メモリ領１３２における各冗長ワード線の生死情報を読み出すコマンドデータを、モードレジスタ１７に対して書き込む。
半導体記憶装置のモードレジスタ１７に対し、テスタにより生死情報の読み出しを行うモードを示すコマンドデータが書き込まれ、第３記憶部のいずれの情報を出力するかの第２番号アドレスを示すアドレス（ロウアドレス）が入力されると、コマンド発行回路３８７は、制御回路１８からの冗長ワード線の第２番号アドレスを示す選択信号により、各冗長ワード線の生死情報を、それぞれの冗長ワード線に対応する第３記憶部から読み出し、外部バッドを介してテスタに出力する。そして、テスタは、生死情報記憶部３８から読み出された生死情報を、対応する冗長ワード線の第２番号アドレスとともにテスタ記憶部に記憶する（ステップＳ１１）。

すなわち、コマンド発行回路３８７は、選択回路３８４に対して、選択信号により指定された第２番号アドレスの冗長ワード線に対応する第３記憶部のデータを読み出すため、この第３記憶部のデータを出力するよう選択回路３８４の選択端子に対し、冗長ワード線の第２番号アドレスを選択信号として出力する。
選択回路３８４は、セレクタであり、入力端子各々に対し、バッファ３８３＿１から３８３＿ｎの出力のいずれかが接続されており、入力端子の番号が選択信号として選択端子に対して供給されることにより、対応する第２番号アドレスの入力端子に入力されている信号（生死情報のデータ）が次段のラッチのデータ入力端子Ｄに出力される。ここで、選択回路３８４の入力端子の番号と、冗長ワード線の第２番号アドレスとが同一となるように構成されている。そして、選択回路３８４の入力端子の各々には、その第２番号アドレスと同様の冗長ワード線の生死情報が記憶された第３記憶部が接続されている。

したがって、テスタが冗長ワード線の第２番号アドレスをアドレスとして半導体装置に与えることにより、コマンド発行回路３８７は、選択回路３８４の選択端子に冗長ワード線の第２番号アドレスを供給し、ラッチ３８５のクロック入力端子ＣＫにラッチ信号を出力する。
そして、テスタは、アドレスを変化させる毎に、生死情報を読み取り、生情報の記憶された第２番号アドレスを検出することにより、第２冗長メモリセル領域１１２における置換に利用できる冗長ワード線の第２番号アドレスを内部記憶部に記憶する。
ここで、生死情報記憶回路３８もバンク毎に設けられており、テスタがバンクアドレスを切り換えることにより、それぞれのバンクに対応した生死情報記憶回路３８が制御回路１８により選択される。これにより、テスタは、各バンクの第２冗長メモリセル領域１１２における置換に利用できる冗長ワード線の第２番号アドレスを得ることができる。

次に、テスタは、半導体装置の生死情報記憶回路３８から読み出した生死情報を用いて、欠陥メモリセルと置換することのできる冗長ワード線の第２番号アドレスを検出する（ステップＳ１２）。
このとき、テスタは、置換に用いる冗長メモリセルが無い場合（置換に用いることができる冗長ワード線の第２番号アドレスが検出されない場合）、この半導体装置を不良品と判定して処理を終了し、置換に用いる冗長メモリセルがある場合（置換に用いることができる冗長ワード線の第２番号アドレスが検出された場合）、処理をステップＳ１３へ進める。

そして、テスタは、半導体装置に対し、パッケージング工程で不良となった通常メモリセル（欠陥メモリセル）を、第２冗長メモリセル領域１１２の冗長メモリセルと置換する処理を行う（ステップＳ１３）。
すなわち、テスタは、半導体装置のモードレジスタ１７に対し、第２冗長アドレス判定回路３６に欠陥アドレスを書き込む処理を行うモードを示すコマンドデータを書き込む。
このとき、テスタは、バンク各々の第２冗長アドレス判定回路３６における、置換に用いることのできる冗長ワード線に対応する第２記憶部に対し、欠陥アドレスの書き込みを行う。例えば、テスタは、第２冗長アドレス判定回路３６に欠陥アドレスを書き込むモードとした後、バンクを示すバンクアドレスと、欠陥アドレスと、置換に用いる冗長ワード線の第２番号アドレスとを、順次、制御回路１８に与える。
これにより、制御回路１８は、テスト回路３７を制御し、第２冗長アドレス判定回路３６の冗長ワード線の第２番号アドレスに対応する第３記憶部の不揮発性ＲＯＭに対して電気的に、欠陥アドレスを書き込む。

次に、パッケージング後において、テスタは、ステップＳ１と同様に、半導体装置のメモリセル（通常メモリセル及び欠陥メモリセルと置換した冗長メモリセル）各々に対し、データの書き込み及び読み出しを行い、メモリセルが正常にデータを蓄積できるか否かのテストを行う（ステップＳ１４）。
このとき、テスタは、テスト結果において、半導体装置におけるメモリセルに不良がない場合、最終的に良品であると判定して処理を終了し、一方、メモリセルのいずれかに不良が検出された場合、その半導体装置を不良品と判定して処理を終了する。

上述した構成により、本実施形態においては、リダンダンシ後に、第２冗長メモリセル領域１１２の冗長メモリセルの試験結果に応じて、冗長ワード線毎に対応させ、第３記憶部に置換に用いることが可能か否かを示す生死情報を記憶させておくため、パッケージング後の試験において検出された欠陥メモリセルと置換する冗長メモリセルとして、正常な冗長メモリセルが接続された冗長ワード線を、容易に割り当てることが可能となる。
このように、本実施形態の半導体装置は、冗長メモリセルを置換単位のブロック、すなわちワード線毎に試験するテスト回路（テスト回路３７）と、テストの結果としてブロックが良品であるか否かを示す生死情報が記憶される記憶部（第３記憶部３８２＿１から３８２＿ｎ）と、記憶部をテストモード時に読み出す読出回路（選択回路３８４、ラッチ３８５）とを備える。

また、本実施形態においては、所謂前工程（ウェハプロセス）の最終工程であるウェハ試験工程をＡ社が実施して、このウェハ試験を行い、各半導体チップの良品と不良品とを識別したウェハを、Ｂ社に販売した場合、以下に示す効果を有する。
ウェハを購入したＢ社がウェハから、良品である半導体チップを選択し、この半導体チップを樹脂等により封止するパッケージング処理を行う。この時点においては、生死情報記憶回路３８の第３記憶部には各冗長ワード線の生死情報が記憶されている。
そして、このパッケージングを行った後、Ｂ社（もしくはさらに他の会社）がパッケージングした半導体装置の試験を行い、ウェハからパッケージング完了までの後工程で発生した欠陥メモリセルを検出する。
この検出された欠陥メモリセルの欠陥アドレスを、第２記憶部に書き込み、欠陥メモリセルと冗長メモリセルとの置換を行い、半導体装置を良品とするリダンダンシ処理を行う。

このとき、書き込んだ欠陥アドレスが示す冗長ワード線における冗長メモリセルに欠陥があると、半導体装置は不良となってしまう。
しかしながら、本実施形態によれば、正常な冗長メモリセルを示す生死情報が生死情報記憶回路３８に記憶されているため、Ｂ社（あるいはさらに他の会社）は欠陥アドレスを第２の記憶部に書き込む前に、冗長メモリセルが正常であるか否かの試験を行わずとも、第３の記憶部から正常な冗長メモリセルの冗長ワード線を容易にかつ高速に知ることができる。正常な冗長メモリセルの冗長ワード線が検出できれば、その冗長ワード線に対応する第２記憶部へ欠陥アドレスを書き込むことができる。一方、読み出した冗長ワード線が不良であれば、正常な冗長ワード線を生死情報記憶回路３８から検出する処理を行う。

また、各バンクの第２冗長メモリセル領域１１２に置換に用いる冗長ワード線の有無を示すバンク生死情報を記憶する第４記憶部を設けても良い。
この第４記憶部は、各メモリバンクのバンク生死情報のみを記憶するため１ビット構成であり、第３記憶部と同様な不揮発性ＲＯＭにより構成されている。
このバンク生死情報は、メモリバンクにおける第２冗長メモリセル領域１１２の置換に用いる冗長ワード線があるか否かを示す情報である。冗長ワード線に接続された冗長メモリセルが全て正常であり、欠陥メモリセルと置換できる冗長ワード線が１つでもある場合、バンク生死情報が生情報として第４記憶部に記憶され、欠陥メモリセルと置換できる冗長ワード線が１つもない場合、バンク生死情報が死情報として第４記憶部に記憶される。

以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

１１…メモリセルアレイ
１２…アドレスバッファ
１３…ロウデコーダ
１４…カラムデコーダ
１５…センスアンプ
１６…コマンドデコーダ
１７…モードレジスタ
１８…制御回路
１９…データ入出力回路
２１…クロック生成回路
３５…第１冗長アドレス判定回路
３６…第２冗長アドレス判定回路
３７…テスト回路
３８…生死情報記憶回路
１１０…通常メモリセル領域
１１１…第１冗長メモリセル領域
１１２…第２冗長メモリセル領域
１３１…第１冗長ロウドライバ部
１３２…第２冗長ロウドライバ部
３８１，３８１＿１，３８１＿ｎ…ヒューズ判定回路
３８２，３８２＿１，３８２＿ｎ…第３記憶部
３８３，３８３＿１，３８３＿ｎ…バッファ
３８４…選択回路
３８５…ラッチ
３８６…出力回路
３８７…コマンド発行回路

Claims (8)

1. 欠陥メモリセルの置換に用いる冗長メモリセルを置換単位の置換ブロック毎に試験するテスト回路と、
   前記テストの結果として前記置換ブロックが良品であるか否かを示す生死情報が記憶される記憶部と、
   前記記憶部から前記生死情報を読み出す読出回路と
   を備える
   ことを特徴とする半導体装置。
2. 前記記憶部が
   ヒューズと、
   前記ヒューズに記憶された前記生死情報を読み出すヒューズ判定回路と、
   前記ヒューズ判定回路の出力する前記生死情報をラッチするラッチ回路と、
   前記ラッチ回路に、前記ヒューズ判定回路から出力されるデータをラッチさせるためのラッチ信号を出力するコマンド発行回路と
   を備える
   ことを特徴とする請求項１記載の半導体装置。
3. 冗長ワード線に対応する冗長メモリセル行を前記置換ブロックとし、
   前記生死情報が前記記憶部に前記冗長ワード線毎に対応して記憶されている
   ことを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記半導体装置が複数のメモリバンクを有し、
   前記記憶部が前記メモリバンク毎に設けられ、当該記憶部に前記メモリバンクにおける前記置換ブロックが全て不良か否かを示す情報を記憶する
   ことを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
5. 前記記憶部がレーザーで切断することで情報を書き込む光学ヒューズで構成されていることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置。
6. 前記記憶部は、
   前記半導体装置がウェハ状態の場合において、前記テスト回路を用いてテストされた前記生死情報が記憶され、
   前記半導体装置がパッケージングされた後のテストにおいて、前記欠陥メモリセルを置換する際に前記読出回路により前記生死情報が読み出されることを特徴とする請求項１から請求項５のいずれか一項に記載の半導体装置。
7. 前記冗長メモリセルの置換ブロックは、
   半導体装置がウェハ状態の置換の際に用いる第１冗長メモリセル領域と、パッケージング後の置換の際に用いる第２冗長メモリセル領域とを有し、
   前記第１冗長メモリセル領域の冗長メモリセルと置換する欠陥メモリのアドレスを記憶する第１置換記憶部が前記光学ヒューズにて構成され、
   前記第２冗長メモリセル領域の冗長メモリセルと置換する欠陥メモリセルのアドレスを記憶する第２置換記憶部が電気的にデータを書き込むことのできる不揮発性の記憶素子で構成されていることを特徴とする請求項１から請求項６のいずれか一項に記載の半導体装置。
8. メモリセルにおける不良のメモリセルである欠陥メモリセルを冗長メモリセルと置換する欠陥メモリ置換方法であり、
   半導体装置がウェハ状態の場合において、前記冗長メモリセルのテストを行い、前記欠陥メモリセルと置換する置換単位の置換ブロック毎に、当該置換ブロックが置換に用いることができるか否かを示す前記生死情報を記憶部に記憶し、
   半導体装置がパッケージに封止された後、前記メモリセルのテストを行い、前記欠陥メモリセルが検出され、冗長メモリセルと置換する際、
   前記記憶部から前記生死情報を読み出し、置換に用いることのできる前記置換ブロックを検出すること
   を特徴とする欠陥メモリ置換方法。

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