JP2006268971A - 半導体記憶装置及びそのテスト方法 - Google Patents

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Abstract

【課題】 アンチヒューズを用いた不良救済工程及びそのテスト工程に要する時間を短縮できる半導体記憶装置及びそのテスト方法を提供する。
【解決手段】 不良アドレスが格納される、不揮発性の記憶素子である複数のアンチヒューズと、アンチヒューズへ格納する不良アドレスを一時的に保持する、アンチヒューズに対応してそれぞれ設けられた複数のアドレスレジスタとを有し、アドレスレジスタに不良アドレスを書き込む際に、予め備えたアンチヒューズの数を越える不良アドレスの書き込みを実行しようとする場合、または、アンチヒューズに不良アドレスを格納する際に、予め備えたアンチヒューズの数を越える不良アドレスの格納処理を実行しようとする場合に、その実行不能を示すオーバーフロー信号を出力する。
【選択図】 図５

Description

本発明は不良が検出されたメモリセルの救済に用いられるアンチヒューズを備えた半導体記憶装置及びそのテスト方法に関する。
近年の半導体記憶装置は、大容量化に伴うメモリセルや周辺回路等の微細化により、意図せずに作り込まれる欠陥部位が増大する傾向にある。そのため、半導体記憶装置に、通常使用されるメモリセルである正規メモリセルと、正規メモリセルで不良が検出された場合に使用する冗長メモリセルとを備え、不良が検出された正規メモリセル（以下、不良メモリセルと称す）を冗長メモリセルに置き換えることで製品の歩留りを向上させる不良救済技術が重要になってきている。
不良メモリセルを冗長メモリセルに置き換えるためには、不良メモリセルのアドレス（以下、不良アドレスと称す）を記憶しておく必要があり、そのための不揮発性の記憶素子として、導体をレーザや電流により溶断して絶縁するヒューズ、あるいは絶縁体を過電圧により絶縁破壊させて導通させるアンチヒューズ等が使用される。
従来の半導体記憶装置では、メモリチップの試験時にレーザ光を用いて物理的に導体を溶断することで不良アドレスを記憶させる、記憶素子としての特性が比較的安定しているヒューズが一般的に用いられてきた。しかしながら、レーザによりヒューズを溶断して不良アドレスを記憶させる構成では、メモリチップをパッケージに封入した（組立て）後で検出された不良を救済できないため、製品の歩留りを十分に向上させることができない問題がある。そこで、近年は組立て後における不良メモリセルの救済も可能なアンチヒューズを用いた構成が採用されつつある。
不良アドレスをアンチヒューズに記憶させるための方法としては、該不良アドレスを半導体記憶装置に備える内部レジスタ（以下、アドレスレジスタと称す）へ一旦格納し、その後、アドレスレジスタに格納された不良アドレスにしたがってアンチヒューズを短絡する（以下、プログラムと称する）方法が一般的に採用されている。不良アドレスをアドレスレジスタに格納する方法としては、メモリセルのテスト時、不良を検出する度に半導体記憶装置の内部で不良アドレスをアドレスレジスタに書き込む方法と、周知のメモリテスタ等を用いて予め不良アドレスを検出しておき、検出した不良アドレスを外部からアドレスレジスタに書き込む方法とがある。
また、アンチヒューズのプログラム方法としては、半導体記憶装置をプログラムモードに切り替え、アンチヒューズを絶縁破壊させるためのパルスを与える方法が一般的である。
なお、プログラム工程の効率を向上させるために、アンチヒューズのプログラム後の状態を検出するための構成が、例えば特許文献１に記載されている。
特開２０００−９０６８９号公報
上述した不良アドレスをアドレスレジスタに格納する方法のうち、不良を検出する度に半導体記憶装置内で不良アドレスをアドレスレジスタに書き込む方法では、半導体記憶装置内に備えるアンチヒューズの数を越える不良アドレスが検出されても、それを確認するための手段が無いため、アンチヒューズのプログラムが終了した後のテスト工程で不良メモリセルの救済不能が判明する。そのため、不良メモリセルを救済できない半導体記憶装置に対して無駄なテストを実施してしまう問題がある。
また、予め検出した不良アドレスを外部からアドレスレジスタに書き込む方法では、上述したように周知のメモリテスタ等を用いて予め不良アドレスを検出し、検出した不良アドレスを外部からアドレスレジスタに書き込み、アンチヒューズのプログラムを実行し、その後、テスト工程により不良メモリセルが救済されたか否かを確認するため、不良メモリセルを救済するための救済ルーチンが煩雑になってしまう問題がある。
また、メモリチップ単体で不良救済工程を実施し、さらにメモリチップをパッケージに封入した組立て後に不良救済工程を実施する場合のように、アンチヒューズを用いた不良救済工程を複数回実施する場合は、先の不良救済工程でプログラムされていない残りのアンチヒューズを確認する必要があるが、残りのアンチヒューズを確認できない場合は、既にプログラムしたアンチヒューズに対して２度目以降の不良救済工程でも同じプログラム処理を繰り返し実施することになるため、不良救済工程に要する時間が余分にかかってしまう問題がある。
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、アンチヒューズを用いた不良救済工程及びそのテスト工程に要する時間を短縮できる半導体記憶装置及びそのテスト方法を提供することを目的とする。
上記目的を達成するため本発明の半導体記憶装置は、不良を検出したメモリセルのアドレスである不良アドレスが格納される、不揮発性の記憶素子である複数のアンチヒューズと、
前記アンチヒューズへ格納する前記不良アドレスを一時的に保持する、前記アンチヒューズに対応してそれぞれ設けられた複数のアドレスレジスタと、
前記アドレスレジスタに前記不良アドレスを書き込む際に、予め備えた前記アンチヒューズの数を越える前記不良アドレスの書き込みを実行しようとすると、該書き込みの実行不能を示すオーバーフロー信号を出力するＡＦ選択回路と、
を有する構成である。
または、不良を検出したメモリセルのアドレスである不良アドレスが格納される、不揮発性の記憶素子である複数のアンチヒューズと、
前記アンチヒューズへ格納する前記不良アドレスを一時的に保持する、前記アンチヒューズに対応してそれぞれ設けられた複数のアドレスレジスタと、
前記アンチヒューズに前記不良アドレスを格納する際に、予め備えた前記アンチヒューズの数を越える前記不良アドレスの格納処理を実行しようとすると、該格納処理の実行不能を示すオーバーフロー信号を出力するＡＦ選択回路と、
を有する構成である。
一方、本発明の半導体記憶装置のテスト方法は、不良を検出したメモリセルのアドレスである不良アドレスが格納される、不揮発性の記憶素子である複数のアンチヒューズと、
前記アンチヒューズへ格納する前記不良アドレスを一時的に保持する、前記アンチヒューズに対応してそれぞれ設けられた複数のアドレスレジスタと、
を有する半導体記憶装置のテスト方法であって、
前記アドレスレジスタに前記不良アドレスを書き込む際に、予め備えた前記アンチヒューズの数を越える前記不良アドレスの書き込みを実行しようとすると、該書き込みの実行不能を示すオーバーフロー信号を出力する方法である。
または、不良を検出したメモリセルのアドレスである不良アドレスが格納される、不揮発性の記憶素子である複数のアンチヒューズと、
前記アンチヒューズへ格納する前記不良アドレスを一時的に保持する、前記アンチヒューズに対応してそれぞれ設けられた複数のアドレスレジスタと、
を有する半導体記憶装置のテスト方法であって、
前記アンチヒューズに前記不良アドレスを格納する際に、予め備えた前記アンチヒューズの数を越える前記不良アドレスの格納処理を実行しようとすると、該格納処理の実行不能を示すオーバーフロー信号を出力する方法である。
上記のような半導体記憶装置及びそのテスト方法では、アドレスレジスタに不良アドレスを書き込む際に予め備えたアンチヒューズの数を越える不良アドレスの書き込みを実行しようとする場合、またはアンチヒューズに不良アドレスを格納する際に予め備えたアンチヒューズの数を越える不良アドレスの格納処理を実行しようとする場合に、それらの実行不能を示すオーバーフロー信号を出力するため、オーバーフロー信号を監視していれば、アンチヒューズを用いた不良救済が不能になったことを外部から容易に確認できる。
本発明によれば、オーバーフロー信号を監視することで、アンチヒューズを用いた不良救済が不能になったことを外部から容易に確認することが可能になる。したがって、オーバーフロー信号を検出した時点でテストを終了することが可能であり、アンチヒューズを用いた不良救済工程及びそのテスト工程に要する時間を短縮できる。
次に本発明について図面を参照して説明する。
本発明の半導体記憶装置では、不良を検出した不良アドレスをアドレスレジスタに書き込む際に、内蔵するアンチヒューズの数を越える書き込みをしようとすると、例えばデータの外部入出力端子であるＤＱ端子からオーバーフロー信号を出力する。
または、アンチヒューズのプログラム時に、全てのアンチヒューズに対するプログラムを越えてさらにプログラムを実行しようとすると、ＤＱ端子からオーバーフロー信号を出力する。このような構成を備えることで、アンチヒューズによる不良救済が不能になったことを外部へ通知する。
図１は本発明の半導体記憶装置の一構成例を示すブロック図であり、図２は図１に示した出力バッファの一構成例を示す回路図である。
図１に示すように、本発明の半導体記憶装置は、独立してアクセスが可能なメモリセルアレイからなる複数のメモリバンク１０（図１では１０1〜１０4）と、外部から入力されるアドレス信号Ａ０〜Ａ１５及びアクセスするメモリバンク１０を選択するためのバンクセレクト信号ＢＡ０，ＢＡ１を受信し、アドレス信号Ａ０〜Ａ１５からＲｏｗアドレスＸ０〜Ｘ１２及びＣｏｌｕｍｎアドレスＹ０〜Ｙ８をそれぞれ生成するアドレスバッファ２０と、アドレスバッファ２０から出力されたＲｏｗアドレスＸ０〜Ｘ１２を一時的に保持し、各メモリバンク１０へ供給するＲｏｗアドレスバッファ３０と、アドレスバッファ２０から出力されたＣｏｌｕｍｎアドレスＹ０〜Ｙ８を一時的に保持するＣｏｌｕｍｎアドレスバッファ４０と、Ｃｏｌｕｍｎアドレスバッファから出力されたＣｏｌｕｍｎアドレスＹ０〜Ｙ８を各メモリバンク１０へ供給するＣｏｌｕｍｎアドレスカウンタ５０と、バンクセレクト信号ＢＡ０，ＢＡ１をデコードし、選択されたメモリバンク１０を活性化させるバンクセレクトバッファ６０と、周知のＣＡＳレイテンシ，バースト長，バーストタイプあるいはテストモード等の動作モード情報を保持するモードレジスタ７０と、メモリセルの不良救済に用いられるアンチヒューズブロック８０と、ＤＱ端子から出力する出力データを一時的に保持する出力バッファ９０と、ＤＱ端子からの入力データを一時的に保持する入力バッファ１００と、半導体記憶装置全体の動作を制御する制御回路１１０とを有する構成である。なお、図１では半導体記憶装置が４つのメモリバンク（Ｂａｎｋ０〜４）１０1〜１０4を有する構成例を示しているが、メモリバンク１０の数は４つに限定されるものではなく、いくつであってもよい。また、アドレス信号Ａ０〜Ａ１５が１６ビットである例を示しているが、これも１６ビットである必要はなく、いくつであってもよい。本実施形態では、半導体記憶装置としてＤＲＡＭ（Dynamic RAM）を想定して説明するが、アンチヒューズでメモリセルの不良を救済可能であれば、ＳＲＡＭ（Static RAM）やＲＯＭ等、その他の半導体記憶装置にも適用可能である。
図１に示すＲｏｗアドレスバッファ３０から出力されたＲｏｗアドレスＸ０〜Ｘ１２及びＣｏｌｕｍｎアドレスカウンタ５０から出力されたＣｏｌｕｍｎアドレスＹ０〜Ｙ８は、メモリバンク１０1〜１０4が備えるＲｏｗデコーダ及びＣｏｌｕｍｎデコーダにそれぞれ供給され、該Ｒｏｗデコーダ及びＣｏｌｕｍｎデコーダによりデコードされてアクセス先のメモリセルに対するデータの書き込み／読み出しが実行される。
各メモリバンク１０と入力バッファ１００及び出力バッファ９０とはリードライトバス（ＲＷ−ＢＵＳ）１２０を介して接続され、ＤＱ端子（例えば１６ビット分備える）より入力されたデータは入力バッファ１００及びリードライトバス１２０を介してアクセス先のメモリバンク１０に供給され、各メモリバンク１０に対応して設けられたメインアンプによりアドレス信号で指定されたメモリセルへ書き込まれる。また、アドレス信号で指定されたメモリセルに格納されたデータは、メインアンプにより読み出され、リードライトバス１２０及び出力バッファ９０を介してＤＱ端子から出力される。
なお、図１に示すリフレッシュカウンタ１３０は、半導体記憶装置がＤＲＡＭである場合に必要となる周知のリフレッシュ動作を制御するためのタイミング生成回路である。また、ＤＱＳバッファ１４０は周知のＤＱストローブ信号を保持するためのバッファ回路であり、ＤＬＬ回路１４０はデータの送受信タイミングに応じてＤＱストローブ信号を遅延させるための回路である。これらの回路は本発明と関係しないため、その詳細な説明は省略する。
また、Ｃｏｌｕｍｎアドレスカウンタ５０は、半導体記憶装置に対して複数のデータを一度に読み書きする（バースト）動作モードや複数のデータをインタリーブで読み書きする動作モードのために必要な回路であり、これについても本発明と関係しないため、その詳細な説明は省略する。
図１に示す半導体記憶装置は、連続する（隣接する）４つのアドレス単位でアクセスすることを前提とした構成であるため、アンチヒューズブロック８０へは最下位の２ビットを除いたＣｏｌｕｍｎアドレスＹ２〜Ｙ８が供給される。
モードレジスタ７０は、外部入力端子から入力される／ＲＡＳ（Row Address Strobe command），／ＣＡＳ（Column Address Strobe command），／ＷＥ（Write Enable），ＣＫＥ（Clock Enable），／ＣＳ（Chip Select），Ａ０〜Ａ１５，ＢＡ０，ＢＡ１の組合せによって制御回路１１０にて生成される各種の動作モードを示す情報を保持する。また、テストモード時に制御回路１１０から出力されるＭＲＳ（Mode Register Set）信号に基づき、アンチヒューズブロック８０を初期状態に設定するためのイニシャライズ信号ＩＮＴ＿Ｂ、出力バッファ９０によるオーバーフロー信号ＯＶＥＲＦＬＯＷの受付を可能にするためのテストモード信号ＴＯＦ、及びアンチヒューズのプログラム時であることを示すプログラムモードフラグＴＡＦ ＰＧＭ等を出力する。
テストモード時、図１に示す半導体記憶装置では、１６×４＝６４ビット単位で予め書き込まれたデータと読み出したデータとを比較することで全メモリセルの不良の有無を検出する。検出結果はメモリバンク１０毎に集約され、メモリバンク１０1〜１０4に対応するバンクエラー検出信号ＥＲＲ０〜３として出力される。アンチヒューズブロック８０へはメモリセルからのデータ読み出し時にアクセス先のアドレス信号が順次供給され、バンクエラー検出信号ＥＲＲ０〜３の論理和であるエラー検出信号ＥＲＲＯＲが検出されたとき、対応するアクセス先のアドレス信号がアドレスレジスタで保持される。また、アンチヒューズブロック８０は、バンクエラー検出信号ＥＲＲ０〜３をエンコードすることで不良を検出したメモリバンク１０を識別する。
さらに、アンチヒューズブロック８０は、不良救済時、アンチヒューズに格納された不良アドレスと外部から入力されたアドレス信号（アドレスバッファ２０から出力されたＲｏｗアドレスＸ０〜Ｘ１２、バンクセレクト信号ＢＡ０，ＢＡ１及びＣｏｌｕｍｎアドレスＹ２〜Ｙ８）とをビット単位で比較し、それらが一致するとき不良メモリセルへのアクセスであることを示すバンクヒューズヒット信号ＡＦ０ＨＩＴ〜ＡＦ３ＨＩＴを出力する。バンクヒューズヒット信号ＡＦ０ＨＩＴ〜ＡＦ３ＨＩＴは、アクセス先のメモリバンク１０に対応していずれか一つが出力される。また、アンチヒューズブロック８０は、バンクヒューズヒット信号ＡＦ０ＨＩＴ〜ＡＦ３ＨＩＴの論理和結果であるアンチヒューズヒット信号ＡＦＨＩＴ＿Ｂを各メモリバンク１０へそれぞれ供給する。
本実施形態の半導体記憶装置では、上述したように、アドレスレジスタに不良アドレスを書き込む際に、アンチヒューズブロック８０が備えるアンチヒューズの数を越える書き込みを実行しようとすると、アンチヒューズブロック８０からオーバーフロー信号ＯＶＥＲＦＬＯＷを出力する。または、アンチヒューズのプログラム時に、全てのアンチヒューズに対するプログラムを越えてさらにプログラムを実行しようとすると、アンチヒューズブロック８０からオーバーフロー信号ＯＶＥＲＦＬＯＷを出力する。
図２に示すように、出力バッファ９０は、セレクタ回路９１及びバッファ回路９２を備え、モードレジスタ７０から供給されるテストモード信号ＴＯＦにしたがって、リードライトバス（ＲＷ−ＢＵＳ）１２０から供給されるデータまたはアンチヒューズブロック８０から供給されるオーバーフロー信号ＯＶＥＲＦＬＯＷのいずれか一方を出力する。なお、図２に示す出力バッファ９０は、各ＤＱ端子に対応する全ての回路に適用する必要はなく、任意の一つの出力バッファのみ図２に示した構成を備えていればよい。オーバーフロー信号ＯＶＥＲＦＬＯＷの出力に利用しない出力バッファでは、図２に示すバッファ回路９２のみを備えていればよい。
次に、図１に示したアンチヒューズブロック８０の構成について、図３〜図７を用いて説明する。
図３は図１に示したアンチヒューズブロックの一構成例を示すブロック図であり、図４は図３に示したヒューズブロックの一構成例を示す回路図である。また、図５は図３に示したＡＦ選択回路の一構成例を示す回路図であり、図６は図３に示した比較回路の一構成例を示す回路図であり、図７は図３に示したプログラムモード用カウンタの一構成例を示す回路図である。
図３に示すように、アンチヒューズブロック８０は、複数のアンチヒューズ及びそれらに対応する複数のアドレスレジスタを備えたヒューズブロック８１と、アドレスレジスタへの書き込み時及びアンチヒューズのプログラム時に用いる、不良を検出したメモリバンク１０を特定するためのエンコード信号ＢＡ０，ＢＡ１及びバンクエラー検出信号ＥＲＲ０〜３の論理和結果であるエラー信号ＥＲＲＯＲを生成するＡＦバンクエンコーダ８２と、不良アドレスを格納するアンチヒューズを選択するためのアンチヒューズ選択信号ＡＦＮＳＥＬ，ＡＦ０ＳＥＬ〜ＡＦ３ＳＥＬ、及び全てのアンチヒューズが使用済みであることを示すオーバーフロー信号ＯＶＥＲＦＬＯＷを出力するＡＦ選択回路８３と、アンチヒューズのプログラム時に用いるタイミング信号を生成するプログラムモード用カウンタ８４と、アンチヒューズで保持された不良アドレスと外部から入力されるアドレス信号の一致／不一致を検出する比較回路８５と、アンチヒューズに格納された不良アドレスを読み出すために用いる基準電圧Ｒｅｆを生成するリファレンスレベル発生回路８６とを有する構成である。
図４に示すように、ヒューズブロック８１は、例えば各メモリバンク１０に対応する４つのアンチヒューズセット（ＡＦ０〜３）を備えた構成である。アンチヒューズセットＡＦ０〜３は、アンチヒューズ、アドレスレジスタ、２つの論理積回路及びコンパレータを備えたブロックを、ＲｏｗアドレスＸ０〜Ｘ１２、ＣｏｌｕｍｎアドレスＹ２〜Ｙ８、バンクセレクト信号ＢＡ０，ＢＡ１、及びアンチヒューズの使用済みフラグＡＦ０ＥＮ〜ＡＦ３ＥＮの生成用にそれぞれ備えた構成である。したがって、図４に示した例では、アドレスのビット数２３×セット数４＝９２個のアンチヒューズ及びアドレスレジスタを含むブロックを備えている。
図５に示すように、ＡＦ選択回路８３は、アンチヒューズ選択信号ＡＦＮＳＥＬ，ＡＦ０ＳＥＬ〜ＡＦ３ＳＥＬをそれぞれ生成する、直列に接続された複数のフリップフロップ８３１（図５では８３１1〜８３１6）と、アンチヒューズの使用済みフラグＡＦ０ＥＮＬ〜ＡＦ３ＥＮＬから各フリップフロップ８３１の値をセットする複数の論理和回路８３２（図５では８３２1〜８３２5）と、エラー検出信号ＥＲＲＯＲ、またはプログラムモード用カウンタから出力される、１つのアンチヒューズセットに対するプログラムの終了を示すカウント信号ＰＣＯＵＮＴ＿ＭＡＸから各フリップフロップ８３１をシフト動作させるための選択ヒューズシフト信号ＡＦＳＨＩＦＴを生成する論理和回路８３３とを有する構成である。
また、ＡＦ選択回路８３は、イニシャライズ信号ＩＮＴ＿Ｂのタイミングでアンチヒューズの使用済みフラグＡＦ０ＥＮ〜ＡＦ３ＥＮからその反転信号であるＡＦ０ＥＮＬ〜ＡＦ３ＥＮＬをそれぞれ生成するゲート回路８３４と、モードレジスタ７０から出力されるプログラムモードフラグＴＡＦ ＰＧＭを遅延させた第１の初期設定信号ＰＧＭＩＮＩＴ１、及び第１の初期設定信号ＰＧＭＩＮＩＴ１をさらに遅延させた第２の初期設定信号ＰＧＭＩＮＩＴ２をそれぞれ生成する遅延回路８２５とを備えている。
論理和回路８３２は、使用済みフラグＡＦ０ＥＮＬ〜ＡＦ３ＥＮＬが有意な値になると、次に選択されるアンチヒューズセットに対応するフリップフロップ８３１のセット入力端子Ｓに有意な値を出力する。各フリップフロップ８３１は、プログラムモード用カウンタ８４のカウント信号ＰＣＯＵＮＴ＿ＭＡＸ、またはエラー検出信号ＥＲＲＯＲに加えて、第１の初期設定信号ＰＧＭＩＮＩＴ１が有意な値になった場合も、次に使用するアンチヒューズセットを選択するためのアンチヒューズ選択信号ＡＦ０ＳＥＬ〜ＡＦ３ＳＥＬを順次出力する。
図６に示すように、比較回路８５は、各アンチヒューズセットＡＦ０〜３に格納された不良アドレスＡＦ０＿Ｘ０〜ＡＦ０＿Ｙ８、ＡＦ１＿Ｘ０〜ＡＦ１＿Ｙ８、ＡＦ２＿Ｘ０〜ＡＦ２＿Ｙ８、ＡＦ３＿Ｘ０〜ＡＦ３＿Ｙ８と外部から入力されるアドレス信号（アドレスバッファ２０から出力されたＲｏｗアドレスＸ０〜Ｘ１２、バンクセレクト信号ＢＡ０，ＢＡ１及びＣｏｌｕｍｎアドレスＹ２〜Ｙ８）との一致／不一致をビット単位で検出する複数の排他的論理和回路８５１と、検出結果をメモリバンク１０毎に集約し、バンクヒューズヒット信号ＡＦ０ＨＩＴ〜ＡＦ３ＨＩＴとして出力する複数の論理積回路８５２と、バンクヒューズヒット信号ＡＦ０ＨＩＴ〜ＡＦ３ＨＩＴを集約してアンチヒューズヒット信号ＡＦＨＩＴ＿Ｂとして出力する論理和回路８５３とを有する構成である。
また、図７に示すように、プログラムモード用カウンタ８４は、外部から供給されるテスト用クロックＯＤＴに同期してアンチヒューズのプログラム時に使用するパルス信号ＰＣＯＵＮＴＥＲ０〜２２、及びカウント信号ＰＣＯＵＮＴ＿ＭＡＸを生成するカウンタ回路によって構成される。
図４に示すアンチヒューズセットＡＦ０〜３が備えるアドレスレジスタは、制御端子／ＧＡ、ＧＢの入力値にしたがって入力端子Ａ、Ｂへ供給される信号のいずれか一方を出力端子Ｙから出力するセレクタとして動作すると共に、出力信号を保持するラッチ回路として動作する。具体的には、制御端子／ＧＡが“Ｌｏｗ”のとき入力端子Ａから入力された信号を出力端子Ｙから出力し、制御端子ＧＢが“Ｈｉｇｈ”のとき入力端子Ｂから入力された信号を出力端子Ｙから出力する。また、制御端子／ＧＡが“Ｈｉｇｈ”のとき入力端子Ａから入力された信号を保持して出力し、制御端子ＧＢが“Ｌｏｗ”のとき入力端子Ｂから入力された信号を保持して出力する。但し、それらの動作が重なるときは制御端子／ＧＡ、ＧＢの最後の入力値にしたがって出力値が設定される。
アドレスレジスタへの書き込み時、外部から供給されるアドレス信号によってＲｏｗアドレスＸ０〜Ｘ１２、バンクセレクト信号ＢＡ０，ＢＡ１、及びＣｏｌｕｍｎアドレスＹ２〜Ｙ８が順次設定されることで、メモリセルアレイ１０の全てのビットがスキャンされる。ここで、任意のメモリセルで不良が検出されると、ＡＦバンクエンコーダ８２からエラー信号ＥＲＲＯＲが出力され、使用済みフラグＡＦ０ＥＮＬ〜ＡＦ３ＥＮＬの設定に応じてＡＦ選択回路８３から次のアンチヒューズセットを選択するためのアンチヒューズ選択信号（ＡＦ０ＳＥＬ〜ＡＦ３ＳＥＬのいずれか一つ）が出力される。選択されたアンチヒューズセットに対応するアンチヒューズ選択信号ＡＦ０ＳＥＬ〜ＡＦ３ＳＥＬは“Ｈｉｇｈ"に設定され、各アドレスレジスタの出力端子Ｙからは、ＲｏｗアドレスＸ０〜Ｘ１２、バンクセレクト信号ＢＡ０，ＢＡ１、及びＣｏｌｕｍｎアドレスＹ２〜Ｙ８の値がそれぞれ出力される。そして、次のアンチヒューズ選択信号が“Ｈｉｇｈ"に設定されたとき”Ｌｏｗ“に切り替わり、入力されていたＲｏｗアドレスＸ０〜Ｘ１２、バンクセレクト信号ＢＡ０，ＢＡ１、及びＣｏｌｕｍｎアドレスＹ２〜Ｙ８の値がそれぞれアドレスレジスタで保持される。すなわち、アンチヒューズ選択信号ＡＦ（ｎ＋１）ＳＥＬ（ｎ＝０〜３）が“Ｈｉｇｈ”になると、アンチヒューズ選択信号ＡＦ（ｎ）ＳＥＬが“Ｌｏｗ”となり、対応するアンチヒューズセットに入力されているアドレス信号（不良アドレス）が各アドレスレジスタで保持される。また、同時に対応するアンチヒューズセットの使用済みフラグ用のアドレスレジスタにより入力されているエラー信号ＥＲＲＯＲが保持され、使用済みフラグ（ＡＦ０ＥＮ〜ＡＦ３ＥＮのいずれか一つ）として出力される。
アンチヒューズのプログラム時、プログラムモード用カウンタから出力されるパルス信号ＰＣＯＵＮＴＥＲ０〜２２が各アンチヒューズセットへ順次供給され、アドレスレジスタに格納された不良アドレスにしたがって各アンチヒューズにパルスが印加され、プログラムされる。
プログラムが完了したアンチヒューズセットでは、アンチヒューズの状態（短絡または開放）に応じてコンパレータの入力電圧が設定され、コンパレータにより基準電圧Ｒｅｆとの差が増幅されてアドレスレジスタの入力端子Ａへ供給される。そして、イニシャライズ信号ＩＮＴ＿Ｂの入力時、アドレスレジスタの入力端子Ａに対する入力信号が選択・出力され、その後、アドレスレジスタにてコンパレータの出力電圧が不良アドレスとして保持される。
比較回路８５は、各アンチヒューズセットの出力ＡＦ０＿Ｘ０〜ＡＦ０＿Ｙ８、ＡＦ１＿Ｘ０〜ＡＦ１＿Ｙ８、ＡＦ２＿Ｘ０〜ＡＦ２＿Ｙ８、ＡＦ３＿Ｘ０〜ＡＦ３＿Ｙ８と外部から入力されるアドレス信号（アドレスバッファから出力されたＲｏｗアドレスＸ０〜Ｘ１２、バンクセレクト信号ＢＡ０，ＢＡ１及びＣｏｌｕｍｎアドレスＹ２〜Ｙ８）とをそれぞれ排他的論理和回路で比較し、アンチヒューズセットの出力とアドレス信号とが一致するとき、対応するバンクヒューズヒット信号ＡＦ０ＨＩＴ〜ＡＦ３ＨＩＴを出力する。また、バンクヒューズヒット信号ＡＦ０ＨＩＴ〜ＡＦ３ＨＩＴのいずれか一つが有意な値になると、論理和回路よりアンチヒューズヒット信号ＡＦＨＩＴ＿Ｂを出力する。
次に、図８〜図１１を用いて本発明の半導体記憶装置のアドレスレジスタに対する不良アドレスの書き込み時の動作及びアンチヒューズに対するプログラム時の動作について具体的に説明する。
図８は使用済みのアンチヒューズセットが無い場合のアドレスレジスタに対する不良アドレスの書き込み時の動作を示すタイミングチャートであり、図９は使用済みのアンチヒューズセットが２セットである場合のアドレスレジスタに対する不良アドレスの書き込み時の動作を示すタイミングチャートである。また、図１０は使用済みのアンチヒューズセットが無い場合のアンチヒューズに対するプログラム時の動作を示すタイミングチャートであり、図１１は使用済みのアンチヒューズセットが２セットである場合のアンチヒューズに対するプログラム時の動作を示すタイミングチャートである。
なお、図８，９では、テストモード時におけるデータ読み出し処理によって任意のメモリセルで不良が検出されたときの動作のみを示している。実際にデータを読み出すためには、各メモリセルに対するデータの書き込み動作、各メモリセルのプリチャージ動作等がデータを読み出す前に必要となる。
まず、アドレスレジスに対する不良アドレスの書き込み動作について図８及び図９を用いて説明する。
図８、９に示すように、外部から入力される／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＣＫＥ，／ＣＳ，Ａ０〜Ａ１５，ＢＡ０，ＢＡ１等の各種制御信号により制御回路からＭＲＳ信号が出力されると、モードレジスタ７０からイニシャライズ信号ＩＮＴ＿Ｂが出力され、アンチヒューズブロック８０が初期状態に設定される。
このとき、既にプログラムされているアンチヒューズセットからは使用済みフラグが出力され、ＡＦ選択回路８３の対応するフリップフロップ８３１がセットされる。例えば図８に示すように使用済みのアンチヒューズセットが無い場合は、その状態を示すアンチヒューズ選択信号ＡＦＮＳＥＬが“Ｈｉｇｈ”となり、図９に示すように使用済みのアンチヒューズセットが２セット（ＡＦ０，ＡＦ１が使用済み）の場合は、その状態を示すアンチヒューズ選択信号ＡＦ１ＳＥＬが“Ｈｉｇｈ”となる。
次に、外部から入力される制御信号によって半導体記憶装置がテストモードに設定されると、モードレジスタ７０からテストモード信号ＴＯＦが出力され、出力バッファ９０はアンチヒューズブロック８０から出力されるオーバーフロー信号ＯＶＥＲＦＬＯＷの受付けが可能な状態となる。
続いて、外部から入力される制御信号によりデータの読み出し（ＲＥＡＤ）コマンドが発行されると、ＲＥＡＤコマンドと共に入力されるアドレス信号にしたがって各メモリバンクから順次データが読み出される。このとき、任意のメモリバンクで不良（Ｆａｉｌ）が検出されると、バンクエラー検出信号ＥＲＲ０〜３がアンチヒューズブロックへ供給され、ＡＦバンクエンコーダ８２よりエラー検出信号ＥＲＲＯＲが出力される。
エラー検出信号ＥＲＲＯＲを受信したＡＦ選択回路８３は、選択ヒューズシフト信号ＡＦＳＨＩＦＴによりフリップフロップ８３１をシフトさせ、使用済みに設定されていない次のアンチヒューズセットを選択するためのヒューズ選択信号ＡＦ（ｎ＋１）ＳＥＬ（ｎ＝０〜３）を出力する。
図８に示す例ではアンチヒューズセットＡＦ０〜ＡＦ３がいずれも使用済みではないため、任意のメモリバンクで不良（Ｆａｉｌ）が検出される度に出力される選択ヒューズシフト信号ＡＦＳＨＩＦＴにより、ヒューズ選択信号ＡＦ０ＳＥＬ、ＡＦ１ＳＥＬ、ＡＦ２ＳＥＬ、ＡＦ３ＳＥＬが順次“Ｈｉｇｈ”に切り替わり、さらに次の不良（Ｆａｉｌ）が検出された時点でオーバーフロー信号ＯＶＥＲＦＬＯＷが出力される。
このとき、アンチヒューズセットＡＦ０〜ＡＦ３の各アドレスレジスタには、ヒューズ選択信号ＡＦ０ＳＥＬ、ＡＦ１ＳＥＬ、ＡＦ２ＳＥＬ、ＡＦ３ＳＥＬが“Ｈｉｇｈ”から“Ｌｏｗ”になるタイミングで不良アドレスがそれぞれ書き込まれる。また、アンチヒューズセットＡＦ０〜ＡＦ３の使用済みフラグ用のブロックでは、ヒューズ選択信号ＡＦ０ＳＥＬ、ＡＦ１ＳＥＬ、ＡＦ２ＳＥＬ、ＡＦ３ＳＥＬが“Ｈｉｇｈ”から“Ｌｏｗ”になるタイミングで使用済みフラグがアドレスレジスタに書き込まれる。
また、図９に示す例ではアンチヒューズセットＡＦ０，ＡＦ１が使用済みであるため、任意のメモリバンクで不良（Ｆａｉｌ）が検出される度に出力される選択ヒューズシフト信号ＡＦＳＨＩＦＴにより、ヒューズ選択信号ＡＦ２ＳＥＬ、ＡＦ３ＳＥＬが順次“Ｈｉｇｈ”に切り替わり、さらに不良（Ｆａｉｌ）が検出された時点でオーバーフロー信号ＯＶＥＲＦＬＯＷが出力される。
このとき、アンチヒューズセットＡＦ２，ＡＦ３の各アドレスレジスタには、ヒューズ選択信号ＡＦ２ＳＥＬ、ＡＦ３ＳＥＬが“Ｈｉｇｈ”から“Ｌｏｗ”になるタイミングで不良アドレスがそれぞれ書き込まれる。また、アンチヒューズセットＡＦ２，ＡＦ３の使用済みフラグ用のブロックでは、ヒューズ選択信号ＡＦ２ＳＥＬ、ＡＦ３ＳＥＬが“Ｈｉｇｈ”から“Ｌｏｗ”になるタイミングで使用済みフラグが書き込まれる。
次に、アンチヒューズに対するプログラム時の動作について図１０及び図１１を用いて説明する。
図１０、１１に示すように、外部から入力される／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＣＫＥ，／ＣＳ，Ａ０〜Ａ１５，ＢＡ０，ＢＡ１等の各種制御信号により半導体記憶装置がテストモード（プログラムモード）に設定されると、モードレジスタ７０からテストモード信号ＴＯＦが出力され、出力バッファ９０はアンチヒューズブロック８０から出力されるオーバーフロー信号ＯＶＥＲＦＬＯＷの受付けが可能な状態となる。また、モードレジスタ７０からはプログラムモードレジスタＴＡＦ ＰＧＭが出力され、ＡＦ選択回路８３の遅延回路８３５から第１の初期設定信号ＰＧＭＩＮＩＴ１が出力され、ＡＦ選択回路８３の各フリップフロップ８３１が初期状態となる。このとき、既にプログラムされているアンチヒューズセットからは使用済みフラグが出力され、ＡＦ選択回路８３の対応するフリップフロップ８３１がセットされる。例えば図１０に示すように使用済みのアンチヒューズセットが無い場合は、その状態を示すアンチヒューズ選択信号ＡＦＮＳＥＬが“Ｈｉｇｈ”となり、図１１に示すように使用済みのアンチヒューズセットが２セット（ＡＦ０，ＡＦ１が使用済み）の場合は、その状態を示すアンチヒューズ選択信号ＡＦ１ＳＥＬが“Ｈｉｇｈ”となる。
続いて、ＡＦ選択回路８３の遅延回路８３５から第２の初期設定信号ＰＧＭＩＮＩＴ２が出力されると、外部から供給されるテスト用クロックＯＤＴに同期してプログラムモード用カウンタ８４によるカウント動作が開始される。このとき、プログラムモード用カウンタ８４からは、テスト用クロックＯＤＴの２３パルス毎にＰＣＯＵＮＴ＿ＭＡＸが出力され、それに同期して選択ヒューズシフト信号ＡＦＳＨＩＦＴが出力される。
ＡＦ選択回路８３は、選択ヒューズシフト信号ＡＦＳＨＩＦＴのタイミングでフリップフロップ８３１をシフトさせ、アンチヒューズセットを選択するためのヒューズ選択信号ＡＦ（ｎ＋１）ＳＥＬ（ｎ＝０〜３）を出力する。
図１０に示す例では、アンチヒューズセットＡＦ０〜ＡＦ３がいずれもプログラムされていないため、プログラムモード用カウンタ８４から出力されるＰＣＯＵＮＴ＿ＭＡＸのタイミング毎にヒューズ選択信号ＡＦ０ＳＥＬ、ＡＦ１ＳＥＬ、ＡＦ２ＳＥＬ、ＡＦ３ＳＥＬが順次“Ｈｉｇｈ”に切り替わり、さらにプログラムを実行しようとするとオーバーフロー信号ＯＶＥＲＦＬＯＷが出力される。
このとき、アンチヒューズセットＡＦ０〜ＡＦ３の各アンチヒューズには、対応するアドレスレジスタで保持された不良アドレスにしたがってプログラムモード用カウンタ８４から出力されたパルス信号ＰＣＯＵＮＴＥＲ０〜２２が印加され、不良アドレスが書き込まれる。
また、図１１に示す例では、アンチヒューズセットＡＦ０，ＡＦ１がプログラム済みであるため、プログラムモード用カウンタ８４から出力されるＰＣＯＵＮＴ＿ＭＡＸのタイミング毎にヒューズ選択信号ＡＦ２ＳＥＬ、ＡＦ３ＳＥＬが順次“Ｈｉｇｈ”に切り替わり、さらにプログラムを実行しようとするとオーバーフロー信号ＯＶＥＲＦＬＯＷが出力される。
このとき、アンチヒューズセットＡＦ２，ＡＦ３の各アンチヒューズには、対応するアドレスレジスタで保持された不良アドレスにしたがってプログラムモード用カウンタ８４から出力されたパルス信号ＰＣＯＵＮＴＥＲ０〜２２が印加され、不良アドレスが書き込まれる。
以上説明したように、本発明の半導体記憶装置によれば、アンチヒューズブロック８０が備えるアドレスレジスタに不良アドレスを書き込む際に予め備えたアンチヒューズの数を越える不良アドレスの書き込みを実行しようとする場合、またはアンチヒューズに不良アドレスを格納する際に予め備えたアンチヒューズの数を越える不良アドレスの格納処理を実行しようとする場合に、それらの実行不能を示すオーバーフロー信号を出力するため、オーバーフロー信号を監視していればアンチヒューズを用いた不良救済が不能になったことを外部から容易に確認できる。したがって、オーバーフロー信号を検出した時点でテストを終了することが可能であり、アンチヒューズを用いた不良救済工程及びそのテスト工程に要する時間を短縮できる。
本発明の半導体記憶装置の一構成例を示すブロック図である。 図１に示した出力バッファの一構成例を示す回路図である。 図１に示したアンチヒューズブロックの一構成例を示すブロック図である。 図３に示したヒューズブロックの一構成例を示す回路図である。 図３に示したＡＦ選択回路の一構成例を示す回路図である。 図３に示した比較回路の一構成例を示す回路図である。 図３に示したプログラムモード用カウンタの一構成例を示す回路図である。 使用済みのアンチヒューズセットが無い場合のアドレスレジスタに対する不良アドレスの書き込み時の動作を示すタイミングチャートである。 使用済みのアンチヒューズセットが２セットである場合のアドレスレジスタに対する不良アドレスの書き込み時の動作を示すタイミングチャートである。 使用済みのアンチヒューズセットが無い場合のアンチヒューズに対するプログラム時の動作を示すタイミングチャートである。 使用済みのアンチヒューズセットが２セットである場合のアンチヒューズに対するプログラム時の動作を示すタイミングチャートである。
符号の説明
１０ メモリバンク
２０ アドレスバッファ
３０ Ｒｏｗアドレスバッファ
４０ Ｃｏｌｕｍｎアドレスバッファ
５０ Ｃｏｌｕｍｎアドレスカウンタ
６０ バンクセレクトバッファ
７０ モードレジスタ
８０ アンチヒューズブロック
８１ ヒューズブロック
８２ ＡＦバンクエンコーダ
８３ ＡＦ選択回路
８４ プログラムモード用カウンタ
８５ 比較回路
８６ リファレンスレベル発生回路
９０ 出力バッファ
９１ セレクタ回路
９２ バッファ回路
１００ 入力バッファ
１１０ 制御回路
１２０ リードライトバス
１３０ リフレッシュカウンタ
１４０ ＤＱＳバッファ
１５０ ＤＬＬ回路
８３１ フリップフロップ
８３２、８３３、８５３ 論理和回路
８３４ ゲート回路
８３５ 遅延回路
８５１ 排他的論理和回路
８５２ 論理積回路

Claims (8)

  1. 不良が検出されたメモリセルのアドレスである不良アドレスが格納される、不揮発性の記憶素子である複数のアンチヒューズと、
    前記アンチヒューズへ格納する前記不良アドレスを一時的に保持する、前記アンチヒューズに対応してそれぞれ設けられた複数のアドレスレジスタと、
    前記アドレスレジスタに前記不良アドレスを書き込む際に、予め備えた前記アンチヒューズの数を越える前記不良アドレスの書き込みを実行しようとすると、該書き込みの実行不能を示すオーバーフロー信号を出力するＡＦ選択回路と、
    を有する半導体記憶装置。
  2. 不良が検出されたメモリセルのアドレスである不良アドレスが格納される、不揮発性の記憶素子である複数のアンチヒューズと、
    前記アンチヒューズへ格納する前記不良アドレスを一時的に保持する、前記アンチヒューズに対応してそれぞれ設けられた複数のアドレスレジスタと、
    前記アンチヒューズに前記不良アドレスを格納する際に、予め備えた前記アンチヒューズの数を越える前記不良アドレスの格納処理を実行しようとすると、該格納処理の実行不能を示すオーバーフロー信号を出力するＡＦ選択回路と、
    を有する半導体記憶装置。
  3. 前記不良アドレスが前記アンチヒューズに既に格納されたことを示す使用済みフラグが前記アンチヒューズに格納され、
    前記ＡＦ選択回路は、
    前記使用済みフラグに基づき、次に不良が検出されたメモリセルの不良アドレスの格納先として、使用済みではないアンチヒューズ及びアドレスレジスタを選択するための選択信号を生成する請求項１または２記載の半導体記憶装置。
  4. 通常動作時、前記メモリセルから読み出されたデータを前記データの入出力外部端子であるＤＱ端子から外部へ出力し、半導体記憶装置のテスト時、前記オーバーフロー信号を前記ＤＱ端子から外部へ出力するための出力バッファを有する請求項１から３のいずれか１項記載の半導体記憶装置。
  5. 不良が検出されたメモリセルのアドレスである不良アドレスが格納される、不揮発性の記憶素子である複数のアンチヒューズと、
    前記アンチヒューズへ格納する前記不良アドレスを一時的に保持する、前記アンチヒューズに対応してそれぞれ設けられた複数のアドレスレジスタと、
    を有する半導体記憶装置のテスト方法であって、
    前記アドレスレジスタに前記不良アドレスを書き込む際に、予め備えた前記アンチヒューズの数を越える前記不良アドレスの書き込みを実行しようとすると、該書き込みの実行不能を示すオーバーフロー信号を出力させ、
    前記オーバーフロー信号を検出した場合はテストを終了する半導体記憶装置のテスト方法。
  6. 不良が検出されたメモリセルのアドレスである不良アドレスが格納される、不揮発性の記憶素子である複数のアンチヒューズと、
    前記アンチヒューズへ格納する前記不良アドレスを一時的に保持する、前記アンチヒューズに対応してそれぞれ設けられた複数のアドレスレジスタと、
    を有する半導体記憶装置のテスト方法であって、
    前記アンチヒューズに前記不良アドレスを格納する際に、予め備えた前記アンチヒューズの数を越える前記不良アドレスの格納処理を実行しようとすると、該格納処理の実行不能を示すオーバーフロー信号を出力させ、
    前記オーバーフロー信号を検出した場合はテストを終了する半導体記憶装置のテスト方法。
  7. 前記不良アドレスが前記アンチヒューズに既に格納されたことを示す使用済みフラグを前記アンチヒューズに格納し、
    前記使用済みフラグに基づき、次に不良が検出されたメモリセルの不良アドレスの格納先として、使用済みではないアンチヒューズ及びアドレスレジスタを選択する請求項５または６記載の半導体記憶装置のテスト方法。
  8. 前記オーバーフロー信号を、データの入出力外部端子であるＤＱ端子から外部へ出力する請求項５から７のいずれか１項記載の半導体記憶装置のテスト方法。

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