JPH03160698A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH03160698A JPH03160698A JP1300350A JP30035089A JPH03160698A JP H03160698 A JPH03160698 A JP H03160698A JP 1300350 A JP1300350 A JP 1300350A JP 30035089 A JP30035089 A JP 30035089A JP H03160698 A JPH03160698 A JP H03160698A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000012360 testing method Methods 0.000 claims abstract description 17
- 230000002950 deficient Effects 0.000 claims description 36
- 230000005055 memory storage Effects 0.000 claims description 3
- 238000006467 substitution reaction Methods 0.000 abstract 2
- 235000021156 lunch Nutrition 0.000 description 6
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体記憶装置に関し、特にセルフテ
スト装置に関するものである。
スト装置に関するものである。
従来の不揮発性半導体記憶装置において不良ワード線を
救済する場合のフローを第４図に示す。
救済する場合のフローを第４図に示す。
試験の方法は、第４図に示す通り、まず試験する全チソ
プに或る情報（テストパターン）を書き込む（ステップ
１）。次に、試験するｌチップからデータを読み出す（
ステソプ２）。この読み出したデータと書き込んだデー
タとをテスタで比較して（ステンプ３〉、誤りがある場
合はその読み出したアドレスをテスタが記憶する（ステ
ソプ４．５）．これをすべてのアドレスに対して行なう
（ステップ６，７）。そして、全アドレスについてのエ
ラーチェソク終了時点で、全不良ロウアドレス（ワード
線）が救済可能かどうかをテスタが判断する（ステップ
８）．救済可能ならばスペアワード線に置き換え（ステ
ソブ９〉、不可能ならば不良チップとする（ステソプ１
０）。もちろん、このとき、不良アドレスがないのなら
ば何もしない。このようなテストを全チップに対して行
なう。
プに或る情報（テストパターン）を書き込む（ステップ
１）。次に、試験するｌチップからデータを読み出す（
ステソプ２）。この読み出したデータと書き込んだデー
タとをテスタで比較して（ステンプ３〉、誤りがある場
合はその読み出したアドレスをテスタが記憶する（ステ
ソプ４．５）．これをすべてのアドレスに対して行なう
（ステップ６，７）。そして、全アドレスについてのエ
ラーチェソク終了時点で、全不良ロウアドレス（ワード
線）が救済可能かどうかをテスタが判断する（ステップ
８）．救済可能ならばスペアワード線に置き換え（ステ
ソブ９〉、不可能ならば不良チップとする（ステソプ１
０）。もちろん、このとき、不良アドレスがないのなら
ば何もしない。このようなテストを全チップに対して行
なう。
また、エラーチェソクを行なうテストデータは多種のデ
ータを用いた方がよい。もし仮にデータをオール“０”
一種類とすると、不良モードが“Ｏ”固定の場合に不良
が検出されない。このようなことを避けるために、少な
くとも、オール“Ｏ“ｌ”の２種類のテストデータが必
要である。
ータを用いた方がよい。もし仮にデータをオール“０”
一種類とすると、不良モードが“Ｏ”固定の場合に不良
が検出されない。このようなことを避けるために、少な
くとも、オール“Ｏ“ｌ”の２種類のテストデータが必
要である。
従来の不揮発性半導体記憶装置におけるリダンダンシー
機能は以上のように構威されているので、他の試験用の
テスタが必要で、その試験は１チソプずつ行なわなけれ
ばならなかった。
機能は以上のように構威されているので、他の試験用の
テスタが必要で、その試験は１チソプずつ行なわなけれ
ばならなかった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、試験用のテスタを必要とせず、
かつ大量のチップを一度に試験できる不揮発性半導体記
憶装置を得ることにある。
の目的とするところは、試験用のテスタを必要とせず、
かつ大量のチップを一度に試験できる不揮発性半導体記
憶装置を得ることにある。
このような目的を達成するために本発明は、任意のアド
レスデータを設定するアドレス設定手段と、任意のデー
タを設定するデータ設定手段と、セルフテスト時のデー
タの書込み・読出しを制御する書込み・続出し制御手段
と、書き込んだデータと読み出したデータとを比較判断
する比較判断手段と、この比較判断手段からの出力デー
タが不一致を示しているとき不良メモリのアドレスを記
憶する不良アドレス記憶手段と、この不良メモリをどの
冗長メモリで救済するかを判断し、不良メモリ記憶手段
からの出力データにより冗長メモリと不良メモリとを電
気的に置き換える置換え手段と、置換えのためのアドレ
スデータを不揮発に記憶する置換え記憶手段と、通常の
アドレスデータが不良メモリのアドレスを示すデータで
あるときメモリアクセスのアドレスデータを置き換えの
ための冗長メモリのアドレスデークに切り換えるアドレ
ス切換手段とを設けるようにしたものである。
レスデータを設定するアドレス設定手段と、任意のデー
タを設定するデータ設定手段と、セルフテスト時のデー
タの書込み・読出しを制御する書込み・続出し制御手段
と、書き込んだデータと読み出したデータとを比較判断
する比較判断手段と、この比較判断手段からの出力デー
タが不一致を示しているとき不良メモリのアドレスを記
憶する不良アドレス記憶手段と、この不良メモリをどの
冗長メモリで救済するかを判断し、不良メモリ記憶手段
からの出力データにより冗長メモリと不良メモリとを電
気的に置き換える置換え手段と、置換えのためのアドレ
スデータを不揮発に記憶する置換え記憶手段と、通常の
アドレスデータが不良メモリのアドレスを示すデータで
あるときメモリアクセスのアドレスデータを置き換えの
ための冗長メモリのアドレスデークに切り換えるアドレ
ス切換手段とを設けるようにしたものである。
本発明による不揮発性半導体記憶装置は、セルフリダン
ダンシーモードに入ると、自動的に書き込み、書込みデ
ータのチェックを行ない、不良メモリを検出すると自動
的にスペアカラム、スペアロウに置き換える。
ダンシーモードに入ると、自動的に書き込み、書込みデ
ータのチェックを行ない、不良メモリを検出すると自動
的にスペアカラム、スペアロウに置き換える。
以下、本発明の一実施例を図について説明する。
第１図は本発明による不揮発性半導体記憶装置の一実施
例を示すブロソク系統図、第２図は第１図の系統の全体
動作を表わすフローチャート、第３図は第２図の不良チ
ェソクのステソプ（ステップ３１）を詳細に示すフロー
チャートである。
例を示すブロソク系統図、第２図は第１図の系統の全体
動作を表わすフローチャート、第３図は第２図の不良チ
ェソクのステソプ（ステップ３１）を詳細に示すフロー
チャートである。
第１図において、１１は書込み・読出し制御手段として
のりダンダンシ一書込み・読出しコントロール回路１１
ａとりダンダンシーアドレス設定回路１ｌｂとから成る
リダンダンシー・アドレス・コントロール回路、１２は
Ｙカウンタ、１３はＸカウンタ、１４はＤＱパソファ、
ｌ５はＥＣＣ回路、ｌ６はＸデコーダ、１７はＹデコー
ダ、１８はメモリアレイ、１９ａ，１９ｂは置換え記憶
手段としてのアドレス記憶用不揮発性ランチ、２０はデ
ータ設定手段としての書込みデータ設定回路、２１は比
較判断手段としてのコンパレータ、２２は不良アドレス
記憶手段としての不良アドレス記憶ランチ、２３はスペ
ア使用判断回路、２４はスペアカウンタ、２５はスペア
カウンタ用不揮発性ランチ、２６はコントロール回路、
２７はセンスアンプ、２８ａ，２８ｂはアドレス切換手
段としてのアドレス切換判断回路である。
のりダンダンシ一書込み・読出しコントロール回路１１
ａとりダンダンシーアドレス設定回路１ｌｂとから成る
リダンダンシー・アドレス・コントロール回路、１２は
Ｙカウンタ、１３はＸカウンタ、１４はＤＱパソファ、
ｌ５はＥＣＣ回路、ｌ６はＸデコーダ、１７はＹデコー
ダ、１８はメモリアレイ、１９ａ，１９ｂは置換え記憶
手段としてのアドレス記憶用不揮発性ランチ、２０はデ
ータ設定手段としての書込みデータ設定回路、２１は比
較判断手段としてのコンパレータ、２２は不良アドレス
記憶手段としての不良アドレス記憶ランチ、２３はスペ
ア使用判断回路、２４はスペアカウンタ、２５はスペア
カウンタ用不揮発性ランチ、２６はコントロール回路、
２７はセンスアンプ、２８ａ，２８ｂはアドレス切換手
段としてのアドレス切換判断回路である。
第１図において、リダンダンシー・アドレス設定回路１
ｌｂとＹカウンタ１２とＸカウンタｌ３とはアドレス設
定手段を構成し、スペア使用判断回路２３とスベアカウ
ンタ２４と不揮発性ラソチ２５とは置換え手段を構威す
る。
ｌｂとＹカウンタ１２とＸカウンタｌ３とはアドレス設
定手段を構成し、スペア使用判断回路２３とスベアカウ
ンタ２４と不揮発性ラソチ２５とは置換え手段を構威す
る。
第１図において、リダンダンシー書込み・読出シコント
ロール回Ｆ６ １ １ ａはセルフリダンタンシ一時の
各コントロール信号（／ＣＢ．／ＷＥ，／ＯＥ）を発生
する。セルフリダンダンシー時（セルフテスト時）に、
Ｙカウンタ１２はカラムアドレス、Ｘカウンタｌ３はロ
ウアドレスを発生する．不揮発性ランチ１９ａはアドレ
スを置き換えた場合、その情報を蓄えておく。書込みデ
ータ設定回路２０は、チフプをテストする場合の書込み
データをＤＱバッファ１４とコンパレータ２ｌへ出力す
る。コンパレータ２１は書込みデータと読出しデータと
を比較する。不良アドレス記憶ラソチ２２はコンパレー
タ２１が出力するエラーフラグをラソチする。スペア使
用判断回路２３は不良アドレスをスペアアドレスに置き
換える場合のコントロール信号を発生する。スペアカウ
ンタ２４は、使用したスペアアドレスの数をカウントし
、次に使用できるスペアアドレスを示す。不揮発性ラッ
チ２５はスペアカウンタ２４の情報を不揮発にランチす
る。リダンダンシー・アドレス・コントロール回路１１
に入力されるＳＬＦＲ信号はセルフリダンダンシーを開
始する信号である。その発生法は既存のビンに通常では
与えないような電圧を与えることをトリガとしたり、既
存の複数のピンに通常では与えないような信号の組合せ
を与えることをトリガとして発生させる。この信号が入
力されると、外部からの信号を遮断し、リダンダンシー
書込み・読出しコントロール回路１１ａは、書込み、読
出しに必要な信号（／ＣＥ．／ＷＥ，／Ｏ Ｅ）を発生
し、コントロール回路２６に出力する。不良アドレス記
憶ラソチ２２は不良アドレスを記憶しておく。スペアに
ロウ、カラムの両方を用いる場合スペアロウ，カラムを
効率よく使用することが必要となってくるが、これはス
ペア使用判断回路２３が判断する。
ロール回Ｆ６ １ １ ａはセルフリダンタンシ一時の
各コントロール信号（／ＣＢ．／ＷＥ，／ＯＥ）を発生
する。セルフリダンダンシー時（セルフテスト時）に、
Ｙカウンタ１２はカラムアドレス、Ｘカウンタｌ３はロ
ウアドレスを発生する．不揮発性ランチ１９ａはアドレ
スを置き換えた場合、その情報を蓄えておく。書込みデ
ータ設定回路２０は、チフプをテストする場合の書込み
データをＤＱバッファ１４とコンパレータ２ｌへ出力す
る。コンパレータ２１は書込みデータと読出しデータと
を比較する。不良アドレス記憶ラソチ２２はコンパレー
タ２１が出力するエラーフラグをラソチする。スペア使
用判断回路２３は不良アドレスをスペアアドレスに置き
換える場合のコントロール信号を発生する。スペアカウ
ンタ２４は、使用したスペアアドレスの数をカウントし
、次に使用できるスペアアドレスを示す。不揮発性ラッ
チ２５はスペアカウンタ２４の情報を不揮発にランチす
る。リダンダンシー・アドレス・コントロール回路１１
に入力されるＳＬＦＲ信号はセルフリダンダンシーを開
始する信号である。その発生法は既存のビンに通常では
与えないような電圧を与えることをトリガとしたり、既
存の複数のピンに通常では与えないような信号の組合せ
を与えることをトリガとして発生させる。この信号が入
力されると、外部からの信号を遮断し、リダンダンシー
書込み・読出しコントロール回路１１ａは、書込み、読
出しに必要な信号（／ＣＥ．／ＷＥ，／Ｏ Ｅ）を発生
し、コントロール回路２６に出力する。不良アドレス記
憶ラソチ２２は不良アドレスを記憶しておく。スペアに
ロウ、カラムの両方を用いる場合スペアロウ，カラムを
効率よく使用することが必要となってくるが、これはス
ペア使用判断回路２３が判断する。
はしめにアドレスカウンタ１２．１３および不良アドレ
ス記憶ラソチ２２をリセットする（第２図のステップ３
０）。次に、書込みデータ設定回路２０から、ＤＱバソ
ファ１４．コンパレータ２ｌへ書込みデータ（たとえば
オール“ｌ”）をセットする（第３図のステップ４１）
。次に、セソトしたデータをリダンダンシ一書込み・読
出しコントロール回路１１ａで発生したコントロール信
号（／ＣＥ，／ＷＥ）をもとにページ書込みする（ステ
ップ４２）。この時、コラムアドレスのインクリメント
はＹカウンタｌ２で行なう。書込み後に、Ｙカウンタｌ
２をリセソトし、Ｙカウンタ１２の指定したカラムアド
レスのデータを読み出す（ステソプ４３）。この時のコ
ントロール信号（／ＣＥ，／ＯＥ）はリダンダンシー書
込み・読出しコントロール回路１１ａで発生する。読み
出したデータと先にセソトした書込みデータとをコンパ
レータ２１で比較する（ステソプ４４）。エラーが検出
されればコンパレータ２ｌがフラグを出力し、そのとき
のカラムアドレスを不良アドレス記憶ラソチ２２がラン
チする（ステップ４５）．この動作をＹカウンタ（カラ
ム方向）をインクリメントしながら（ステップ４６．４
７）１ページ分の全バイト（１ワード線分）に対して行
なう。
ス記憶ラソチ２２をリセットする（第２図のステップ３
０）。次に、書込みデータ設定回路２０から、ＤＱバソ
ファ１４．コンパレータ２ｌへ書込みデータ（たとえば
オール“ｌ”）をセットする（第３図のステップ４１）
。次に、セソトしたデータをリダンダンシ一書込み・読
出しコントロール回路１１ａで発生したコントロール信
号（／ＣＥ，／ＷＥ）をもとにページ書込みする（ステ
ップ４２）。この時、コラムアドレスのインクリメント
はＹカウンタｌ２で行なう。書込み後に、Ｙカウンタｌ
２をリセソトし、Ｙカウンタ１２の指定したカラムアド
レスのデータを読み出す（ステソプ４３）。この時のコ
ントロール信号（／ＣＥ，／ＯＥ）はリダンダンシー書
込み・読出しコントロール回路１１ａで発生する。読み
出したデータと先にセソトした書込みデータとをコンパ
レータ２１で比較する（ステソプ４４）。エラーが検出
されればコンパレータ２ｌがフラグを出力し、そのとき
のカラムアドレスを不良アドレス記憶ラソチ２２がラン
チする（ステップ４５）．この動作をＹカウンタ（カラ
ム方向）をインクリメントしながら（ステップ４６．４
７）１ページ分の全バイト（１ワード線分）に対して行
なう。
次に、書込みデータを別のデータ（たとえばオール“０
゛）にかえて（ステップ４８）エラーチェソクする。こ
のようにして、あるページ（ワード線）に対して多種の
データパターンでエラーチェックを行なう。その結果、
もしエラーが検出されれば、その不良カラムアドレスを
不良アドレス記憶ラッチ２２に記憶する。以上述べた動
作を全ロウアドレスについて行なう（ステップ４９．５
０）つまり、一度でも不良と判定されれば、そのロウア
ドレスａｌ１カラムアドレスａ２は不良アドレスとして
不良アドレス記憶ラッチ２２に記憶される。
゛）にかえて（ステップ４８）エラーチェソクする。こ
のようにして、あるページ（ワード線）に対して多種の
データパターンでエラーチェックを行なう。その結果、
もしエラーが検出されれば、その不良カラムアドレスを
不良アドレス記憶ラッチ２２に記憶する。以上述べた動
作を全ロウアドレスについて行なう（ステップ４９．５
０）つまり、一度でも不良と判定されれば、そのロウア
ドレスａｌ１カラムアドレスａ２は不良アドレスとして
不良アドレス記憶ラッチ２２に記憶される。
次に、スペア置換えについて説明する。スペア使用判断
回路２３は、リダンダンシ一書込み・読出しコントロー
ル回路１１ａからの置換え起動信号ａの入力により、ス
ペア置換えの動作を開始する。そして、不良アドレス記
憶ラ・ノチ２２の情報がスペア使用判断回路２３に出力
され、スペア使用判断回路２３は、効率よく不良アドレ
スを救済するように判断し、不良を救済するために必要
なスペア数を求める。さらに、必要なスペア数と、使用
できるスペア数を比較、全不良が救済できる場合は、置
き換えるスペアアドレスを不揮発性ラソチ１９ａ，１９
ｂへ出力し、そのアドレスをラッチし、アドレスの置換
えを行なう （第２図のステソプ３２．３３＞。この時
、その他、アドレス置換えに必要な情報も不揮発性ラソ
チ１９ａにラソチする。また、救済できない場合はオー
バーフローフラグｂを出力し、セルフリダンダンシーを
終了する（ステップ３４）。このとき、使用できるスペ
ア数はスペアカウンタ２４が示している．通常時のチッ
プからの読出しはアクセスされたアドレスデータＣと不
揮発性ラソチ１９ａ．１９ｂに蓄えたアドレスデータと
をアドレス切換判断回路２８ａ．２８ｂが比較し、一致
すれば、Ｘデコーダｌ６へスペアロウアドレス、Ｙデコ
ーダｌ７ヘスペアカラムアドレスを出力して、スペアア
ドレスについて読出しを行なう。書込みについても同様
である。また、各機能ブロックは、その機能さえ達威す
れば、どのようにして構成してもよい。
回路２３は、リダンダンシ一書込み・読出しコントロー
ル回路１１ａからの置換え起動信号ａの入力により、ス
ペア置換えの動作を開始する。そして、不良アドレス記
憶ラ・ノチ２２の情報がスペア使用判断回路２３に出力
され、スペア使用判断回路２３は、効率よく不良アドレ
スを救済するように判断し、不良を救済するために必要
なスペア数を求める。さらに、必要なスペア数と、使用
できるスペア数を比較、全不良が救済できる場合は、置
き換えるスペアアドレスを不揮発性ラソチ１９ａ，１９
ｂへ出力し、そのアドレスをラッチし、アドレスの置換
えを行なう （第２図のステソプ３２．３３＞。この時
、その他、アドレス置換えに必要な情報も不揮発性ラソ
チ１９ａにラソチする。また、救済できない場合はオー
バーフローフラグｂを出力し、セルフリダンダンシーを
終了する（ステップ３４）。このとき、使用できるスペ
ア数はスペアカウンタ２４が示している．通常時のチッ
プからの読出しはアクセスされたアドレスデータＣと不
揮発性ラソチ１９ａ．１９ｂに蓄えたアドレスデータと
をアドレス切換判断回路２８ａ．２８ｂが比較し、一致
すれば、Ｘデコーダｌ６へスペアロウアドレス、Ｙデコ
ーダｌ７ヘスペアカラムアドレスを出力して、スペアア
ドレスについて読出しを行なう。書込みについても同様
である。また、各機能ブロックは、その機能さえ達威す
れば、どのようにして構成してもよい。
以上説明したように本発明は、ロウ方向、カラム方向の
りダンダンシーに必要な回路をチップ内蔵としたことに
より、より多くの不良を効率よく救済でき、また試験用
のテスタを必要とせず、かつ大量のチップを一度に試験
できる不揮発性半導体記憶装置が得られる効果がある。
りダンダンシーに必要な回路をチップ内蔵としたことに
より、より多くの不良を効率よく救済でき、また試験用
のテスタを必要とせず、かつ大量のチップを一度に試験
できる不揮発性半導体記憶装置が得られる効果がある。
第１図は本発明による不揮発性半導体記憶装置の一実施
例を示す系統図、第２図は第１図の装置の全体動作を説
明するためのフローチャート、第３図は第２図の不良チ
ェックのステップを詳細に示すフローチャート、第４図
は従来の不揮発性半導体記憶装置における不良ワード線
救済方法を説明するためのフローチャートである。 １１・・・リダンダンシー・アドレス・コントロール回
路、ｌｌａ・・・リダンダンシー書込み・読出しコント
ロール回路、ｌｌｂ・・・リダンダンシーアドレス設定
回路、１２・・・Ｙカウンタ、ｌ３・・・Ｘカウンタ、
１４・・・ＤＱバソファ、ｌ５・・・ＥＣＣ［［、ｌ６
・・・Ｘデコーダ、１７・・・Ｙデコーダ、１８・・・
メモリアレイ、１９ａ・・・ロウアドレス用不揮発性ラ
ンチ、１９ｂ・・・カラムアドレス用不揮発性ラッチ、
２０・・・書込みデータ設定回路、２１・・・コンパレ
ータ、２２・・・不良アドレス記憶ランチ、２３・・・
スペア使用判断回路、２４・・・スペアカウンタ、２５
・・・スペアカウンタ用不揮発性ラッチ、２６・・・コ
ントロール回路、２７・・・センスアンプ、２８ａ．２
８ｂ・・・アドレス切換判断回路。 代 理 人 大 石 増 雄 箇 ２ 図 第 ３ 図 平或 ２年 ５ 月２２ 日
例を示す系統図、第２図は第１図の装置の全体動作を説
明するためのフローチャート、第３図は第２図の不良チ
ェックのステップを詳細に示すフローチャート、第４図
は従来の不揮発性半導体記憶装置における不良ワード線
救済方法を説明するためのフローチャートである。 １１・・・リダンダンシー・アドレス・コントロール回
路、ｌｌａ・・・リダンダンシー書込み・読出しコント
ロール回路、ｌｌｂ・・・リダンダンシーアドレス設定
回路、１２・・・Ｙカウンタ、ｌ３・・・Ｘカウンタ、
１４・・・ＤＱバソファ、ｌ５・・・ＥＣＣ［［、ｌ６
・・・Ｘデコーダ、１７・・・Ｙデコーダ、１８・・・
メモリアレイ、１９ａ・・・ロウアドレス用不揮発性ラ
ンチ、１９ｂ・・・カラムアドレス用不揮発性ラッチ、
２０・・・書込みデータ設定回路、２１・・・コンパレ
ータ、２２・・・不良アドレス記憶ランチ、２３・・・
スペア使用判断回路、２４・・・スペアカウンタ、２５
・・・スペアカウンタ用不揮発性ラッチ、２６・・・コ
ントロール回路、２７・・・センスアンプ、２８ａ．２
８ｂ・・・アドレス切換判断回路。 代 理 人 大 石 増 雄 箇 ２ 図 第 ３ 図 平或 ２年 ５ 月２２ 日
Claims (1)
- 任意のアドレスデータを設定するアドレス設定手段と、
任意のデータを設定するデータ設定手段と、セルフテス
ト時のデータの書込み・読出しを制御する書込み・読出
し制御手段と、書き込んだデータと読み出したデータと
を比較判断する比較判断手段と、この比較判断手段から
の出力データが不一致を示しているとき不良メモリのア
ドレスを記憶する不良アドレス記憶手段と、この不良メ
モリをどの冗長メモリで救済するかを判断し、不良メモ
リ記憶手段からの出力データにより冗長メモリと不良メ
モリとを電気的に置き換える置換え手段と、置換えのた
めのアドレスデータを不揮発に記憶する置換え記憶手段
と、通常のアドレスデータが不良メモリのアドレスを示
すデータであるときメモリアクセスのアドレスデータを
置き換えのための冗長メモリのアドレスデータに切り換
えるアドレス切換手段とを備えたことを特徴とする不揮
発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300350A JPH03160698A (ja) | 1989-11-17 | 1989-11-17 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300350A JPH03160698A (ja) | 1989-11-17 | 1989-11-17 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03160698A true JPH03160698A (ja) | 1991-07-10 |
Family
ID=17883724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1300350A Pending JPH03160698A (ja) | 1989-11-17 | 1989-11-17 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03160698A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644699A (en) * | 1991-08-07 | 1997-07-01 | Mitsubishi Denki Kabushiki Kaisha | Memory apparatus and data processor using the same |
| JP2006268971A (ja) * | 2005-03-24 | 2006-10-05 | Elpida Memory Inc | 半導体記憶装置及びそのテスト方法 |
| JP2010231887A (ja) * | 2010-07-20 | 2010-10-14 | Toshiba Corp | 不揮発性半導体メモリ |
-
1989
- 1989-11-17 JP JP1300350A patent/JPH03160698A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644699A (en) * | 1991-08-07 | 1997-07-01 | Mitsubishi Denki Kabushiki Kaisha | Memory apparatus and data processor using the same |
| US5954435A (en) * | 1991-08-07 | 1999-09-21 | Mitsubishi Denki Kabushiki Kaisha | Memory apparatus and data processor using the same |
| US5991902A (en) * | 1991-08-07 | 1999-11-23 | Mitsubishi Denki Kabushiki Kaisha | Memory apparatus and data processor using the same |
| JP2006268971A (ja) * | 2005-03-24 | 2006-10-05 | Elpida Memory Inc | 半導体記憶装置及びそのテスト方法 |
| JP2010231887A (ja) * | 2010-07-20 | 2010-10-14 | Toshiba Corp | 不揮発性半導体メモリ |
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