JP2002093190A - 半導体記憶装置およびその検査方法 - Google Patents
半導体記憶装置およびその検査方法Info
- Publication number
- JP2002093190A JP2002093190A JP2000276209A JP2000276209A JP2002093190A JP 2002093190 A JP2002093190 A JP 2002093190A JP 2000276209 A JP2000276209 A JP 2000276209A JP 2000276209 A JP2000276209 A JP 2000276209A JP 2002093190 A JP2002093190 A JP 2002093190A
- Authority
- JP
- Japan
- Prior art keywords
- redundant
- data
- cell
- address
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
Abstract
(57)【要約】
【課題】 検査工程でのプロービングの回数を削減し、
かつ期待値”０”および”１”についての冗長置換エラ
ーを選別する。 【解決手段】 冗長置換をする前に、冗長置換アドレス
データを予備セル（３）に書き込んでおき、冗長置換ア
ドレスに従って冗長ヒューズ回路（２２）のヒューズを
切断して冗長置換をしたあとに、上記冗長ヒューズ回路
に記憶されている冗長置換アドレスデータと、上記予備
セルに書き込まれている冗長置換アドレスデータとをテ
スタに読み出し、上記冗長ヒューズ回路の上記冗長置換
アドレスデータと上記予備セルの上記冗長置換アドレス
データとを上記テスタにて比較照合することによって、
冗長置換エラーを検査する。
かつ期待値”０”および”１”についての冗長置換エラ
ーを選別する。 【解決手段】 冗長置換をする前に、冗長置換アドレス
データを予備セル（３）に書き込んでおき、冗長置換ア
ドレスに従って冗長ヒューズ回路（２２）のヒューズを
切断して冗長置換をしたあとに、上記冗長ヒューズ回路
に記憶されている冗長置換アドレスデータと、上記予備
セルに書き込まれている冗長置換アドレスデータとをテ
スタに読み出し、上記冗長ヒューズ回路の上記冗長置換
アドレスデータと上記予備セルの上記冗長置換アドレス
データとを上記テスタにて比較照合することによって、
冗長置換エラーを検査する。
Description
【０００１】
【発明の属する技術分野】本発明は、不良セルを冗長置
換するための冗長セルおよび冗長置換回路を有する、電
気的に書き込み可能な不揮発性半導体記憶装置などの半
導体記憶装置、およびこの半導体記憶装置の検査方法に
関する。
換するための冗長セルおよび冗長置換回路を有する、電
気的に書き込み可能な不揮発性半導体記憶装置などの半
導体記憶装置、およびこの半導体記憶装置の検査方法に
関する。
【０００２】
【従来の技術】電気的に書き込み可能な不揮発性半導体
記憶装置には、ワンタイムＰＲＯＭ（One Time Program
mable Read-Only Memory:ＯＴＰ）、紫外線照射によっ
てデータの消去が可能なＥＰＲＯＭ（Erasable Program
mable Read-Only Memory）、電気的にデータの書き換え
（書き込みおよび消去）が可能なＥＥＰＲＯＭ（Electr
ically Erasable Programmable Read-Only Memory）な
どがある。上記のＯＴＰは、上記のＥＰＲＯＭを、紫外
線を透過しないプラスチックパッケージに封止したもの
である。このため、ＯＴＰは、製造工程においてプラス
チックパッケージに封止される前は、紫外線照射による
データの消去が可能であるが、プラスチックパッケージ
に封止され、製品となったあとは、データを消去するこ
とができず、データの書き込み回数が１回に限定され
る。しかし、ＯＴＰは、プラスチックパッケージを使用
することにより、ＥＰＲＯＭと比較して極めて安価であ
る。
記憶装置には、ワンタイムＰＲＯＭ（One Time Program
mable Read-Only Memory:ＯＴＰ）、紫外線照射によっ
てデータの消去が可能なＥＰＲＯＭ（Erasable Program
mable Read-Only Memory）、電気的にデータの書き換え
（書き込みおよび消去）が可能なＥＥＰＲＯＭ（Electr
ically Erasable Programmable Read-Only Memory）な
どがある。上記のＯＴＰは、上記のＥＰＲＯＭを、紫外
線を透過しないプラスチックパッケージに封止したもの
である。このため、ＯＴＰは、製造工程においてプラス
チックパッケージに封止される前は、紫外線照射による
データの消去が可能であるが、プラスチックパッケージ
に封止され、製品となったあとは、データを消去するこ
とができず、データの書き込み回数が１回に限定され
る。しかし、ＯＴＰは、プラスチックパッケージを使用
することにより、ＥＰＲＯＭと比較して極めて安価であ
る。
【０００３】図８は従来の不揮発性半導体記憶装置（Ｏ
ＴＰまたはＥＰＲＯＭ）の構成図である。図８の不揮発
性半導体記憶装置は、本セルアレイ１０と、アドレスバ
ッファ１１と、アドレス入力端子１２と、ロウデコーダ
１３と、ワード線１４と、カラムデコーダ１５と、カラ
ムスイッチ回路１６と、ビット線１７と、データ入出力
回路１８と、データ入出力端子１９と、制御回路２０
と、制御信号入力端子２１と、冗長ヒューズ回路２２
と、冗長アドレスバッファ２３と、冗長デコーダ２４
と、冗長ワード線２５と、冗長セルアレイ２６と、非選
択信号線２７とを備えている。
ＴＰまたはＥＰＲＯＭ）の構成図である。図８の不揮発
性半導体記憶装置は、本セルアレイ１０と、アドレスバ
ッファ１１と、アドレス入力端子１２と、ロウデコーダ
１３と、ワード線１４と、カラムデコーダ１５と、カラ
ムスイッチ回路１６と、ビット線１７と、データ入出力
回路１８と、データ入出力端子１９と、制御回路２０
と、制御信号入力端子２１と、冗長ヒューズ回路２２
と、冗長アドレスバッファ２３と、冗長デコーダ２４
と、冗長ワード線２５と、冗長セルアレイ２６と、非選
択信号線２７とを備えている。
【０００４】本セルアレイ１０および冗長セルアレイ２
６は、複数の不揮発性メモリセルをアレイ配列したもの
である。上記の不揮発性メモリセルは、例えば、フロー
ティングゲートを有し、このフローティングゲートに電
子を注入することによってデータ”０”が書き込まれ、
上記注入された電子をフローティングゲートから抜き去
ることによってデータ”１”が書き込まれる。データ”
１”を書き込むことは「データ消去」に相当し、デー
タ”０”を書き込むことは「データ書き込み」に相当す
る。データ消去（データ”１”の書き込み）は、メモリ
セルに紫外線を照射することによってなされ、データ書
き込み（データ”０”の書き込み）は、メモリセルに所
定の電圧を印加することによって電気的になされる。
６は、複数の不揮発性メモリセルをアレイ配列したもの
である。上記の不揮発性メモリセルは、例えば、フロー
ティングゲートを有し、このフローティングゲートに電
子を注入することによってデータ”０”が書き込まれ、
上記注入された電子をフローティングゲートから抜き去
ることによってデータ”１”が書き込まれる。データ”
１”を書き込むことは「データ消去」に相当し、デー
タ”０”を書き込むことは「データ書き込み」に相当す
る。データ消去（データ”１”の書き込み）は、メモリ
セルに紫外線を照射することによってなされ、データ書
き込み（データ”０”の書き込み）は、メモリセルに所
定の電圧を印加することによって電気的になされる。
【０００５】データを書き込むまたはデータを読み出す
（アクセスする）不揮発性メモリセルの選択は、複数本
のワード線１４および１本以上の冗長ワード線２５から
そのメモリセルに接続している１本のワード線（冗長ワ
ード線）を選択し、複数本のビット線１７からそのメモ
リセルに接続している１本のビット線を選択することに
よってなされる。ただし、不揮発性半導体記憶装置で
は、１本のワード線およびｎ（ｎは１以上の整数）本の
ビット線に接続しているｎビットのメモリセルに同時に
アクセスがなされる。つまり、上記のｎビットのメモリ
セルによるデータを１ワードとし、１本のワード線とｎ
本のビット線とを同時に選択してｎビットのメモリセル
を同時に選択することによって、ワード単位でアクセス
がなされる。
（アクセスする）不揮発性メモリセルの選択は、複数本
のワード線１４および１本以上の冗長ワード線２５から
そのメモリセルに接続している１本のワード線（冗長ワ
ード線）を選択し、複数本のビット線１７からそのメモ
リセルに接続している１本のビット線を選択することに
よってなされる。ただし、不揮発性半導体記憶装置で
は、１本のワード線およびｎ（ｎは１以上の整数）本の
ビット線に接続しているｎビットのメモリセルに同時に
アクセスがなされる。つまり、上記のｎビットのメモリ
セルによるデータを１ワードとし、１本のワード線とｎ
本のビット線とを同時に選択してｎビットのメモリセル
を同時に選択することによって、ワード単位でアクセス
がなされる。
【０００６】以下の説明において、本セルアレイ１０の
上記ｎビットのメモリセルを本セルと称し、冗長セルア
レイ２６の上記ｎビットのメモリセルを冗長セルと称す
る。本セルには、ユーザデータが書き込まれる。また、
冗長セルは、本セルを冗長置換するために設けられたも
のである。本セルアレイ１０は、ｎビットのメモリセル
からなる本セルを複数個配列したものであり、冗長セル
アレイ２６は、ｎビットのメモリセルからなる冗長セル
を１個以上配列したものである。
上記ｎビットのメモリセルを本セルと称し、冗長セルア
レイ２６の上記ｎビットのメモリセルを冗長セルと称す
る。本セルには、ユーザデータが書き込まれる。また、
冗長セルは、本セルを冗長置換するために設けられたも
のである。本セルアレイ１０は、ｎビットのメモリセル
からなる本セルを複数個配列したものであり、冗長セル
アレイ２６は、ｎビットのメモリセルからなる冗長セル
を１個以上配列したものである。
【０００７】図８において、アドレスバッファ１１には
外部からアドレス入力１２を介してアドレス（ロウアド
レスおよびカラムアドレス）が入力される。アドレスバ
ッファ１１に入力されたロウアドレスは、ロウデコーダ
１３によってデコードされ、そのデコード信号に従って
ワード線１４から１本のワード線が選択される。また、
アドレスバッファ１１に入力されたカラムアドレスは、
カラムデコーダ１５によってデコードされ、そのデコー
ド信号はカラムスイッチ回路１６に入力され、カラムス
イッチ回路１６によって、ビット線１７から同じ本セル
に接続しているｎ本のビット線が選択される。１本のワ
ード線および上記ｎ本のビット線を選択することによっ
て本セル１０から１個の本セルが選択される。
外部からアドレス入力１２を介してアドレス（ロウアド
レスおよびカラムアドレス）が入力される。アドレスバ
ッファ１１に入力されたロウアドレスは、ロウデコーダ
１３によってデコードされ、そのデコード信号に従って
ワード線１４から１本のワード線が選択される。また、
アドレスバッファ１１に入力されたカラムアドレスは、
カラムデコーダ１５によってデコードされ、そのデコー
ド信号はカラムスイッチ回路１６に入力され、カラムス
イッチ回路１６によって、ビット線１７から同じ本セル
に接続しているｎ本のビット線が選択される。１本のワ
ード線および上記ｎ本のビット線を選択することによっ
て本セル１０から１個の本セルが選択される。
【０００８】本セルにデータを書き込む場合は、外部か
らデータ入出力端子１９に入力されたデータは、データ
入出力回路１８を介してカラムスイッチ回路１６の書き
込み回路に送られ、この書き込み回路によって上記選択
されたビット線を介して上記選択された本セルに上記外
部から入力されたデータが書き込みされる。
らデータ入出力端子１９に入力されたデータは、データ
入出力回路１８を介してカラムスイッチ回路１６の書き
込み回路に送られ、この書き込み回路によって上記選択
されたビット線を介して上記選択された本セルに上記外
部から入力されたデータが書き込みされる。
【０００９】また、本セルからデータを読み出す場合
は、上記選択された本セルに書き込まれているデータ
は、上記選択されたビット線およびカラムスイッチ回路
１６を介してデータ入出力回路１８のセンスアンプ１８
によって検出され、データ入出力端子１９から外部に出
力される。
は、上記選択された本セルに書き込まれているデータ
は、上記選択されたビット線およびカラムスイッチ回路
１６を介してデータ入出力回路１８のセンスアンプ１８
によって検出され、データ入出力端子１９から外部に出
力される。
【００１０】また、不良な本セルを冗長セルによって置
換する冗長置換をする場合は、冗長置換するアドレス
（冗長置換アドレス）に従って冗長ヒューズ回路２２の
ヒューズを切断することによって、上記の冗長置換アド
レスを冗長ヒューズ回路２２に記憶する。上記の冗長置
換をしたあとにおいては、アドレスバッファ１１に入力
されたアドレスが上記の冗長置換アドレスと一致してい
ない場合には、ロウデコーダ１３によってワード線１４
から１本のワード線が選択され、上記入力されたアドレ
スが上記の冗長置換アドレスアドレスと一致している場
合には、冗長デコーダ２４によって冗長ワード線２５か
ら１本の冗長ワード線が選択されるとともに、冗長デコ
ーダ２４から非選択信号線２７によってロウデコーダ１
３に非選択信号が送られる。この非選択信号によって、
ロウデコーダ１３は動作を停止し、ワード線１４は全て
非選択になる。上記１本の冗長ワード線および上記ｎ本
のビット線が選択されることによって冗長セル２６から
上記入力されたアドレスを冗長置換した１個の冗長セル
が選択される。そして、本セルにアクセスする場合と同
じようにして、上記選択された冗長セルにデータが書き
込まれ、または上記選択された冗長セルからデータが読
み出される。なお、上記の冗長置換をする前に検査工程
などにおいて冗長セルにアクセスする必要がある場合に
は、制御回路２０によって冗長デコーダ２４を制御し、
冗長ワード線を選択する。
換する冗長置換をする場合は、冗長置換するアドレス
（冗長置換アドレス）に従って冗長ヒューズ回路２２の
ヒューズを切断することによって、上記の冗長置換アド
レスを冗長ヒューズ回路２２に記憶する。上記の冗長置
換をしたあとにおいては、アドレスバッファ１１に入力
されたアドレスが上記の冗長置換アドレスと一致してい
ない場合には、ロウデコーダ１３によってワード線１４
から１本のワード線が選択され、上記入力されたアドレ
スが上記の冗長置換アドレスアドレスと一致している場
合には、冗長デコーダ２４によって冗長ワード線２５か
ら１本の冗長ワード線が選択されるとともに、冗長デコ
ーダ２４から非選択信号線２７によってロウデコーダ１
３に非選択信号が送られる。この非選択信号によって、
ロウデコーダ１３は動作を停止し、ワード線１４は全て
非選択になる。上記１本の冗長ワード線および上記ｎ本
のビット線が選択されることによって冗長セル２６から
上記入力されたアドレスを冗長置換した１個の冗長セル
が選択される。そして、本セルにアクセスする場合と同
じようにして、上記選択された冗長セルにデータが書き
込まれ、または上記選択された冗長セルからデータが読
み出される。なお、上記の冗長置換をする前に検査工程
などにおいて冗長セルにアクセスする必要がある場合に
は、制御回路２０によって冗長デコーダ２４を制御し、
冗長ワード線を選択する。
【００１１】図９は従来の不揮発性半導体記憶装置の検
査工程のフローチャートである。図９の検査工程は、ス
テップＳ１の１ｓｔプロービング工程と、ステップＳ２
の冗長ヒューズ切断工程（冗長置換工程）と、ステップ
Ｓ３の紫外線消去工程と、ステップＳ４の２ｎｄプロー
ビング工程と、ステップＳ５のウエハベーク工程と、ス
テップＳ６の３ｒｄプロービング工程と、ステップＳ７
の紫外線消去工程の７工程に大別される。上記の１ｓｔ
プロービング工程は、ステップＳ１０１〜Ｓ１０４によ
って構成され、上記の２ｎｄプロービング工程は、ステ
ップＳ４０１，Ｓ４０２によって構成され、上記の３ｒ
ｄプロービング工程は、ステップＳ６０１からなる。
査工程のフローチャートである。図９の検査工程は、ス
テップＳ１の１ｓｔプロービング工程と、ステップＳ２
の冗長ヒューズ切断工程（冗長置換工程）と、ステップ
Ｓ３の紫外線消去工程と、ステップＳ４の２ｎｄプロー
ビング工程と、ステップＳ５のウエハベーク工程と、ス
テップＳ６の３ｒｄプロービング工程と、ステップＳ７
の紫外線消去工程の７工程に大別される。上記の１ｓｔ
プロービング工程は、ステップＳ１０１〜Ｓ１０４によ
って構成され、上記の２ｎｄプロービング工程は、ステ
ップＳ４０１，Ｓ４０２によって構成され、上記の３ｒ
ｄプロービング工程は、ステップＳ６０１からなる。
【００１２】ステップＳ１の１ｓｔプロービング工程に
ついて以下に説明する。まずステップＳ１０１で、全て
の本セルについてデータ”１”の読み出しテスト（期待
値”１”テスト）をする。次にステップＳ１０２で、全
ての本セルについて、データ”０”を書き込み、デー
タ”０”の読み出しテスト（期待値”０”テスト）をす
る。ここでは、冗長セルについての期待値”１”テスト
および期待値”０”テストは実施していない。
ついて以下に説明する。まずステップＳ１０１で、全て
の本セルについてデータ”１”の読み出しテスト（期待
値”１”テスト）をする。次にステップＳ１０２で、全
ての本セルについて、データ”０”を書き込み、デー
タ”０”の読み出しテスト（期待値”０”テスト）をす
る。ここでは、冗長セルについての期待値”１”テスト
および期待値”０”テストは実施していない。
【００１３】次にステップＳ１０３で、本セルの不良ア
ドレスをテスタにストアする。そしてステップＳ１０４
において、テスタにおいて、ストアしてある本セルの不
良アドレスから冗長置換による救済が可能かどうかを判
別する。以上で１ｓｔプロービング工程を終了する。
ドレスをテスタにストアする。そしてステップＳ１０４
において、テスタにおいて、ストアしてある本セルの不
良アドレスから冗長置換による救済が可能かどうかを判
別する。以上で１ｓｔプロービング工程を終了する。
【００１４】上記のステップＳ１０４で冗長救済可能で
あれば、ステップＳ２の冗長ヒューズ切断工程（冗長置
換工程）を実施する。この工程では、冗長置換アドレス
（冗長救済するアドレス）に従って冗長ヒューズ回路２
２のヒューズを切断することによって、上記の冗長置換
置換アドレスを冗長ヒューズ回路２２に記憶させ、不良
な本セルを冗長セルによって冗長置換する。
あれば、ステップＳ２の冗長ヒューズ切断工程（冗長置
換工程）を実施する。この工程では、冗長置換アドレス
（冗長救済するアドレス）に従って冗長ヒューズ回路２
２のヒューズを切断することによって、上記の冗長置換
置換アドレスを冗長ヒューズ回路２２に記憶させ、不良
な本セルを冗長セルによって冗長置換する。
【００１５】次にステップＳ３の紫外線消去工程におい
て、ウエハに紫外線を照射し、全てのメモリセルについ
てデータを消去し（全てのメモリセルのデータを”１”
に戻し）、ステップＳ４の２ｎｄプロービング工程に進
む。
て、ウエハに紫外線を照射し、全てのメモリセルについ
てデータを消去し（全てのメモリセルのデータを”１”
に戻し）、ステップＳ４の２ｎｄプロービング工程に進
む。
【００１６】ステップＳ４の２ｎｄプロービング工程に
ついて以下に説明する。まずステップＳ１７において、
全てのアドレスのセル（冗長置換されなかった全ての本
セル、および冗長置換によってアクセスされることとな
った全ての冗長セル）について、データ”１”の読み出
しテストをする。次にステップＳ１８において、上記全
てのアドレスのセルについて、データ”０”を書き込
み、データ”０”の読み出しテストをする。以上で２ｎ
ｄプロービング工程を終了する。
ついて以下に説明する。まずステップＳ１７において、
全てのアドレスのセル（冗長置換されなかった全ての本
セル、および冗長置換によってアクセスされることとな
った全ての冗長セル）について、データ”１”の読み出
しテストをする。次にステップＳ１８において、上記全
てのアドレスのセルについて、データ”０”を書き込
み、データ”０”の読み出しテストをする。以上で２ｎ
ｄプロービング工程を終了する。
【００１７】ここで、上記ステップＳ２の冗長置換工程
での冗長置換エラーには、（１）期待値”１”不良（デ
ータ”１”を書き込めない不良）の本セルが冗長置換さ
れなかった場合、（２）期待値”０”不良（データ”
０”を書き込めない不良）の本セルが冗長置換されなか
った場合、（３）期待値”１”不良の冗長セルに冗長置
換された場合、（４）期待値”０”不良の冗長セルに冗
長置換された場合がある。上記ステップＳ１７の期待
値”１”テストおよび上記ステップＳ１８の期待値”
０”テストによって、上記（１）〜（４）の冗長置換エ
ラーを生じたチップを除去できる。従って、２ｎｄプロ
ービング終了時には、良品チップの上記全てのアドレス
のセルには、データ”０”が書き込まれている。
での冗長置換エラーには、（１）期待値”１”不良（デ
ータ”１”を書き込めない不良）の本セルが冗長置換さ
れなかった場合、（２）期待値”０”不良（データ”
０”を書き込めない不良）の本セルが冗長置換されなか
った場合、（３）期待値”１”不良の冗長セルに冗長置
換された場合、（４）期待値”０”不良の冗長セルに冗
長置換された場合がある。上記ステップＳ１７の期待
値”１”テストおよび上記ステップＳ１８の期待値”
０”テストによって、上記（１）〜（４）の冗長置換エ
ラーを生じたチップを除去できる。従って、２ｎｄプロ
ービング終了時には、良品チップの上記全てのアドレス
のセルには、データ”０”が書き込まれている。
【００１８】次にステップＳ５のウエハベーク工程を実
施し、そのあとステップＳ６の３ｒｄプロービング工程
に進む。このウエハベークは、リテンション不良の本セ
ルおよび冗長セルを検査するためのものである。先に説
明したように、データ”０”を書き込むときには、不揮
発性メモリセルのフローティングゲートに電子が注入さ
れる。リテンション不良は、上記の注入された電子がフ
ローティングゲートから抜けてしまう不良である。ベー
クをすることによって、上記の電子抜けの現象が加速さ
れ、リテンション不良を容易に判別できるようになる。
施し、そのあとステップＳ６の３ｒｄプロービング工程
に進む。このウエハベークは、リテンション不良の本セ
ルおよび冗長セルを検査するためのものである。先に説
明したように、データ”０”を書き込むときには、不揮
発性メモリセルのフローティングゲートに電子が注入さ
れる。リテンション不良は、上記の注入された電子がフ
ローティングゲートから抜けてしまう不良である。ベー
クをすることによって、上記の電子抜けの現象が加速さ
れ、リテンション不良を容易に判別できるようになる。
【００１９】次にステップＳ６の３ｒｄプロービング工
程において（ステップＳ６０１において）、上記全ての
アドレスのセルについて、データ”０”の読み出しテス
トをする。この期待値”０”テストによって、上記全て
のアドレスのセルにリテンション不良のセルが含まれて
いれば、そのチップを除去できる。
程において（ステップＳ６０１において）、上記全ての
アドレスのセルについて、データ”０”の読み出しテス
トをする。この期待値”０”テストによって、上記全て
のアドレスのセルにリテンション不良のセルが含まれて
いれば、そのチップを除去できる。
【００２０】このあとステップＳ７の紫外線消去工程に
おいて、ウエハに紫外線を照射し、全てのメモリセルに
ついてデータを消去し（全てのメモリセルのデータを”
１”に戻し）、あとの工程に進める。
おいて、ウエハに紫外線を照射し、全てのメモリセルに
ついてデータを消去し（全てのメモリセルのデータを”
１”に戻し）、あとの工程に進める。
【００２１】このように、図９の従来の検査工程では、
プロービング工程を３回実施しており、冗長ヒューズを
切断したあとの２ｎｄプロービング工程において、期待
値”１”テストおよび期待値”０”テストができるの
で、上記（１）〜（４）の冗長置換エラーを全て除去で
きる。
プロービング工程を３回実施しており、冗長ヒューズを
切断したあとの２ｎｄプロービング工程において、期待
値”１”テストおよび期待値”０”テストができるの
で、上記（１）〜（４）の冗長置換エラーを全て除去で
きる。
【００２２】
【発明が解決しようとする課題】しかし、上記従来の不
揮発性半導体記憶装置の回路構成では、検査工程におい
て、冗長置換エラーを選別するためには、３回のプロー
ビング工程が必要であった。ウエハ工程でのプロービン
グは、並列処理数が組み立て後の検査よりも少ないた
め、プロービング回数の増加は、コストアップになると
いう問題があった。特に、安価なＯＴＰにおいては、プ
ロービング回数の増加によるコストアップは大きな問題
であった。
揮発性半導体記憶装置の回路構成では、検査工程におい
て、冗長置換エラーを選別するためには、３回のプロー
ビング工程が必要であった。ウエハ工程でのプロービン
グは、並列処理数が組み立て後の検査よりも少ないた
め、プロービング回数の増加は、コストアップになると
いう問題があった。特に、安価なＯＴＰにおいては、プ
ロービング回数の増加によるコストアップは大きな問題
であった。
【００２３】図１０はプロービング工程を２回に削減し
た場合の従来の不揮発性半導体記憶装置の検査工程のフ
ローチャートの一例である。図１０の検査工程は、ステ
ップＳ１の１ｓｔプロービング工程と、ステップＳ２の
冗長ヒューズ切断工程（冗長置換工程）と、ステップＳ
３のウエハベーク工程と、ステップＳ４の２ｎｄプロー
ビング工程と、ステップＳ５の紫外線消去工程の５工程
に大別される。上記の１ｓｔプロービング工程は、ステ
ップＳ１１〜Ｓ１７によって構成され、上記の２ｎｄプ
ロービング工程は、ステップＳ４１からなる。
た場合の従来の不揮発性半導体記憶装置の検査工程のフ
ローチャートの一例である。図１０の検査工程は、ステ
ップＳ１の１ｓｔプロービング工程と、ステップＳ２の
冗長ヒューズ切断工程（冗長置換工程）と、ステップＳ
３のウエハベーク工程と、ステップＳ４の２ｎｄプロー
ビング工程と、ステップＳ５の紫外線消去工程の５工程
に大別される。上記の１ｓｔプロービング工程は、ステ
ップＳ１１〜Ｓ１７によって構成され、上記の２ｎｄプ
ロービング工程は、ステップＳ４１からなる。
【００２４】図１０のステップＳ１の１ｓｔプロービン
グ工程について以下に説明する。まずステップＳ１１
で、全ての冗長セルについてデータ”１”の読み出しテ
スト（期待値”１”テスト）をする。次にステップＳ１
２で、全ての冗長セルについて、データ”０”を書き込
み、データ”０”の読み出しテスト（期待値”０”テス
ト）をする。そしてステップＳ１３で、冗長セルの不良
アドレスをテスタにストアする。
グ工程について以下に説明する。まずステップＳ１１
で、全ての冗長セルについてデータ”１”の読み出しテ
スト（期待値”１”テスト）をする。次にステップＳ１
２で、全ての冗長セルについて、データ”０”を書き込
み、データ”０”の読み出しテスト（期待値”０”テス
ト）をする。そしてステップＳ１３で、冗長セルの不良
アドレスをテスタにストアする。
【００２５】次にステップＳ１４で、全ての本セルにつ
いてデータ”１”の読み出しテストをし、さらにステッ
プＳ１５で、全ての本セルについて、データ”０”を書
き込み、データ”０”の読み出しテストをする。そし
て、ステップＳ１６で、本セルの不良アドレスをテスタ
にストアする。
いてデータ”１”の読み出しテストをし、さらにステッ
プＳ１５で、全ての本セルについて、データ”０”を書
き込み、データ”０”の読み出しテストをする。そし
て、ステップＳ１６で、本セルの不良アドレスをテスタ
にストアする。
【００２６】次にステップ１７において、テスタにおい
て、ストアしてある冗長セルと本セルの不良アドレスか
ら冗長置換による救済が可能かどうかを判別する。以上
で１ｓｔプロービング工程を終了する。
て、ストアしてある冗長セルと本セルの不良アドレスか
ら冗長置換による救済が可能かどうかを判別する。以上
で１ｓｔプロービング工程を終了する。
【００２７】次にステップＳ２の冗長ヒューズ切断工程
（冗長置換工程）を実施する。この工程では、冗長置換
アドレス（冗長救済するアドレス）に従って冗長ヒュー
ズ回路２２のヒューズを切断することによって、上記の
冗長置換アドレスを冗長ヒューズ回路２２に記憶させ、
不良な本セルを正常な冗長セルによって冗長置換する。
上記のステップＳ１２，Ｓ１５によって、正常な全ての
本セルおよび正常な全ての冗長セルには、データ”０”
がすでに書き込まれている。従って、ヒューズが冗長置
換アドレスに従って正しく切断され、冗長置換が正しく
されていれば、全てのアドレスの読み出しデータが”
０”になる（全アドレスが期待値”０”になる）。
（冗長置換工程）を実施する。この工程では、冗長置換
アドレス（冗長救済するアドレス）に従って冗長ヒュー
ズ回路２２のヒューズを切断することによって、上記の
冗長置換アドレスを冗長ヒューズ回路２２に記憶させ、
不良な本セルを正常な冗長セルによって冗長置換する。
上記のステップＳ１２，Ｓ１５によって、正常な全ての
本セルおよび正常な全ての冗長セルには、データ”０”
がすでに書き込まれている。従って、ヒューズが冗長置
換アドレスに従って正しく切断され、冗長置換が正しく
されていれば、全てのアドレスの読み出しデータが”
０”になる（全アドレスが期待値”０”になる）。
【００２８】次にステップＳ３のウエハベーク工程を実
施し、そのあとステップＳ４の２ｎｄプロービング工程
に進む。このウエハベークは、図９のステップＳ５と同
じように、リテンション不良の本セルおよび冗長セルを
検査するためのものである。
施し、そのあとステップＳ４の２ｎｄプロービング工程
に進む。このウエハベークは、図９のステップＳ５と同
じように、リテンション不良の本セルおよび冗長セルを
検査するためのものである。
【００２９】次にステップＳ４の２ｎｄプロービング工
程において（ステップＳ４１において）、上記全てのア
ドレスのセルについて、データ”０”の読み出しテスト
をする。この期待値”０”テストによって、上記全ての
アドレスのセルにリテンション不良のセルが含まれてい
れば、そのチップを除去できる。また、期待値”０”に
ついての冗長置換エラー（上記（２）および（４）の冗
長置換エラー）を除去できる。
程において（ステップＳ４１において）、上記全てのア
ドレスのセルについて、データ”０”の読み出しテスト
をする。この期待値”０”テストによって、上記全ての
アドレスのセルにリテンション不良のセルが含まれてい
れば、そのチップを除去できる。また、期待値”０”に
ついての冗長置換エラー（上記（２）および（４）の冗
長置換エラー）を除去できる。
【００３０】このあとステップＳ５の紫外線消去工程に
おいて、ウエハに紫外線を照射し、全てのメモリセルに
ついてデータを消去し（全てのメモリセルのデータを”
１”に戻し）、あとの工程に進める。
おいて、ウエハに紫外線を照射し、全てのメモリセルに
ついてデータを消去し（全てのメモリセルのデータを”
１”に戻し）、あとの工程に進める。
【００３１】このようにプロービング工程を２回にした
図１０の検査工程では、ステップＳ４１の期待値”０”
テストによって、リテンション不良および期待値”０”
についての冗長置換エラー（上記（２）および（４）の
冗長置換エラー）を除去できる。しかし、ステップＳ２
の冗長置換工程のあとに期待値”１”テストができない
ため、期待値”１”についての冗長置換エラー（上記
（２）および（４）の冗長置換エラー）を除去できな
い。
図１０の検査工程では、ステップＳ４１の期待値”０”
テストによって、リテンション不良および期待値”０”
についての冗長置換エラー（上記（２）および（４）の
冗長置換エラー）を除去できる。しかし、ステップＳ２
の冗長置換工程のあとに期待値”１”テストができない
ため、期待値”１”についての冗長置換エラー（上記
（２）および（４）の冗長置換エラー）を除去できな
い。
【００３２】本発明は、上記従来の課題を解決するため
になされたものであり、検査工程でのプロービングの回
数を削減することができ、かつ期待値”０”および”
１”についての冗長置換エラーを選別することができる
半導体記憶装置およびその検査方法を提供することを目
的とするものである。
になされたものであり、検査工程でのプロービングの回
数を削減することができ、かつ期待値”０”および”
１”についての冗長置換エラーを選別することができる
半導体記憶装置およびその検査方法を提供することを目
的とするものである。
【００３３】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の請求項１の半導体記憶装置は、データを記
憶する本セルが配置された本セルアレイと、上記本セル
を冗長置換するための冗長セルが配置された冗長セルア
レイと、外部から入力されたアドレスに対応する本セル
を選択する本セル選択手段と、冗長置換アドレスを記憶
する冗長記憶回路を有し、外部から入力されたアドレス
が上記冗長置換アドレスと一致するときに、上記冗長置
換アドレスに対応する冗長セルを選択するとともに、上
記本セル選択手段による本セルの選択を禁止する冗長セ
ル選択手段と、冗長置換アドレスを記憶する予備セルが
配置された予備セルアレイと、上記予備セルを選択する
予備セル選択手段と、選択された本セルおよび冗長セル
に記憶されたデータ、上記冗長記憶回路および上記予備
セルアレイに記憶された冗長置換アドレスを受信し、外
部に出力するデータ出力手段と、上記冗長記憶回路に記
憶されている上記冗長置換アドレスを読み出して上記デ
ータ出力手段に転送する冗長記憶データ出力手段とを設
けたことを特徴とする。
めに本発明の請求項１の半導体記憶装置は、データを記
憶する本セルが配置された本セルアレイと、上記本セル
を冗長置換するための冗長セルが配置された冗長セルア
レイと、外部から入力されたアドレスに対応する本セル
を選択する本セル選択手段と、冗長置換アドレスを記憶
する冗長記憶回路を有し、外部から入力されたアドレス
が上記冗長置換アドレスと一致するときに、上記冗長置
換アドレスに対応する冗長セルを選択するとともに、上
記本セル選択手段による本セルの選択を禁止する冗長セ
ル選択手段と、冗長置換アドレスを記憶する予備セルが
配置された予備セルアレイと、上記予備セルを選択する
予備セル選択手段と、選択された本セルおよび冗長セル
に記憶されたデータ、上記冗長記憶回路および上記予備
セルアレイに記憶された冗長置換アドレスを受信し、外
部に出力するデータ出力手段と、上記冗長記憶回路に記
憶されている上記冗長置換アドレスを読み出して上記デ
ータ出力手段に転送する冗長記憶データ出力手段とを設
けたことを特徴とする。
【００３４】また、請求項２の半導体記憶装置は、請求
項１の半導体記憶装置おいて、上記記憶回路から読み出
された上記冗長置換アドレスと、上記予備セルから読み
出された上記冗長置換アドレスとを比較照合し、この比
較照合結果を上記データ出力手段に転送する比較照合手
段をさらに設けたことを特徴とする。
項１の半導体記憶装置おいて、上記記憶回路から読み出
された上記冗長置換アドレスと、上記予備セルから読み
出された上記冗長置換アドレスとを比較照合し、この比
較照合結果を上記データ出力手段に転送する比較照合手
段をさらに設けたことを特徴とする。
【００３５】請求項３の半導体記憶装置の検査方法は、
請求項２の半導体記憶装置の検査方法であって、上記冗
長置換アドレスを上記予備セルに記憶するステップと、
上記冗長記憶回路に記憶されている上記冗長置換アドレ
スデータと、上記予備セルに記憶されている冗長置換ア
ドレスとを上記比較照合手段にて比較照合するステップ
と、上記比較照合結果をもとに冗長置換エラーを検査す
るステップとを含むことを特徴とする。
請求項２の半導体記憶装置の検査方法であって、上記冗
長置換アドレスを上記予備セルに記憶するステップと、
上記冗長記憶回路に記憶されている上記冗長置換アドレ
スデータと、上記予備セルに記憶されている冗長置換ア
ドレスとを上記比較照合手段にて比較照合するステップ
と、上記比較照合結果をもとに冗長置換エラーを検査す
るステップとを含むことを特徴とする。
【００３６】請求項４の半導体記憶装置の検査方法は、
請求項１の半導体記憶装置の検査方法であって、上記冗
長置換アドレスを上記予備セルに記憶するステップと、
上記冗長記憶回路に記憶されている上記冗長置換アドレ
スデータと、上記予備セルに記憶されている冗長置換ア
ドレスとを読み出すステップと、上記冗長記憶回路から
読み出された上記冗長置換アドレスデータと、上記予備
セルから読み出された冗長置換アドレスとを比較照合す
るステップとを含むことを特徴とする。
請求項１の半導体記憶装置の検査方法であって、上記冗
長置換アドレスを上記予備セルに記憶するステップと、
上記冗長記憶回路に記憶されている上記冗長置換アドレ
スデータと、上記予備セルに記憶されている冗長置換ア
ドレスとを読み出すステップと、上記冗長記憶回路から
読み出された上記冗長置換アドレスデータと、上記予備
セルから読み出された冗長置換アドレスとを比較照合す
るステップとを含むことを特徴とする。
【００３７】請求項５の半導体記憶装置の検査方法は、
請求項４の半導体記憶装置の検査方法において、上記冗
長記憶回路から読み出された上記冗長置換アドレスデー
タと上記予備セルから読み出された冗長置換アドレスと
を上記半導体記憶装置の内部で比較照合することを特徴
とする。
請求項４の半導体記憶装置の検査方法において、上記冗
長記憶回路から読み出された上記冗長置換アドレスデー
タと上記予備セルから読み出された冗長置換アドレスと
を上記半導体記憶装置の内部で比較照合することを特徴
とする。
【００３８】
【発明の実施の形態】実施の形態１ 図１は本発明の実施の形態１の不揮発性半導体記憶装置
（ＯＴＰまたはＥＰＲＯＭ）の構成図である。図１の不
揮発性半導体記憶装置は、予備セル選択回路１と、予備
セルワード線２と、予備セルアレイ３と、ヒューズデー
タ読み出し回路４と、本セルアレイ１０と、アドレスバ
ッファ１１と、アドレス入力端子１２と、ロウデコーダ
１３と、ワード線１４と、カラムデコーダ１５と、カラ
ムスイッチ回路１６と、ビット線１７と、データ入出力
回路５と、データ入出力端子１９と、制御回路６と、制
御信号入力端子２１と、冗長ヒューズ回路２２と、冗長
アドレスバッファ２３と、冗長デコーダ２４と、冗長ワ
ード線２５と、冗長セルアレイ２６と、非選択信号線２
７とを備えている。つまり、図１の実施の形態１の不揮
発性半導体記憶装置は、図４の従来の不揮発性半導体記
憶装置において、予備セル選択回路１と、予備セルワー
ド線２と、予備セルアレイ３と、ヒューズデータ読み出
し回路４とを設け、入出力回路１８および制御回路２０
を、それぞれ入出力回路５および制御回路６に変更した
ものである。
（ＯＴＰまたはＥＰＲＯＭ）の構成図である。図１の不
揮発性半導体記憶装置は、予備セル選択回路１と、予備
セルワード線２と、予備セルアレイ３と、ヒューズデー
タ読み出し回路４と、本セルアレイ１０と、アドレスバ
ッファ１１と、アドレス入力端子１２と、ロウデコーダ
１３と、ワード線１４と、カラムデコーダ１５と、カラ
ムスイッチ回路１６と、ビット線１７と、データ入出力
回路５と、データ入出力端子１９と、制御回路６と、制
御信号入力端子２１と、冗長ヒューズ回路２２と、冗長
アドレスバッファ２３と、冗長デコーダ２４と、冗長ワ
ード線２５と、冗長セルアレイ２６と、非選択信号線２
７とを備えている。つまり、図１の実施の形態１の不揮
発性半導体記憶装置は、図４の従来の不揮発性半導体記
憶装置において、予備セル選択回路１と、予備セルワー
ド線２と、予備セルアレイ３と、ヒューズデータ読み出
し回路４とを設け、入出力回路１８および制御回路２０
を、それぞれ入出力回路５および制御回路６に変更した
ものである。
【００３９】本セルアレイ１０、冗長セルアレイ２６、
および予備セルアレイ３は、複数の不揮発性メモリセル
をアレイ配列したものである。上記の不揮発性メモリセ
ルは、例えば、フローティングゲートを有し、このフロ
ーティングゲートに電子を注入することによってデー
タ”０”が書き込まれ、上記注入された電子をフローテ
ィングゲートから抜き去ることによってデータ”１”が
書き込まれる。データ”１”を書き込むことは「データ
消去」に相当し、データ”０”を書き込むことは「デー
タ書き込み」に相当する。データ消去（データ”１”の
書き込み）は、メモリセルに紫外線を照射することによ
ってなされ、データ書き込み（データ”０”の書き込
み）は、メモリセルに所定の電圧を印加することによっ
て電気的になされる。
および予備セルアレイ３は、複数の不揮発性メモリセル
をアレイ配列したものである。上記の不揮発性メモリセ
ルは、例えば、フローティングゲートを有し、このフロ
ーティングゲートに電子を注入することによってデー
タ”０”が書き込まれ、上記注入された電子をフローテ
ィングゲートから抜き去ることによってデータ”１”が
書き込まれる。データ”１”を書き込むことは「データ
消去」に相当し、データ”０”を書き込むことは「デー
タ書き込み」に相当する。データ消去（データ”１”の
書き込み）は、メモリセルに紫外線を照射することによ
ってなされ、データ書き込み（データ”０”の書き込
み）は、メモリセルに所定の電圧を印加することによっ
て電気的になされる。
【００４０】データを書き込むまたはデータを読み出す
（アクセスする）不揮発性メモリセルの選択は、複数本
のワード線１４、１本以上の冗長ワード線２５、および
１本以上の予備セルワード線２からそのメモリセルに接
続している１本のワード線（冗長ワード線、予備セルワ
ード線）を選択し、複数本のビット線１７からそのメモ
リセルに接続している１本のビット線を選択することに
よってなされる。ただし、不揮発性半導体記憶装置で
は、１本のワード線およびｎ（ｎは１以上の整数）本の
ビット線に接続しているｎビットのメモリセルに同時に
アクセスがなされる。つまり、上記のｎビットのメモリ
セルによるデータを１ワードとし、１本のワード線とｎ
本のビット線とを同時に選択してｎビットのメモリセル
を同時に選択することによって、ワード単位でアクセス
がなされる。
（アクセスする）不揮発性メモリセルの選択は、複数本
のワード線１４、１本以上の冗長ワード線２５、および
１本以上の予備セルワード線２からそのメモリセルに接
続している１本のワード線（冗長ワード線、予備セルワ
ード線）を選択し、複数本のビット線１７からそのメモ
リセルに接続している１本のビット線を選択することに
よってなされる。ただし、不揮発性半導体記憶装置で
は、１本のワード線およびｎ（ｎは１以上の整数）本の
ビット線に接続しているｎビットのメモリセルに同時に
アクセスがなされる。つまり、上記のｎビットのメモリ
セルによるデータを１ワードとし、１本のワード線とｎ
本のビット線とを同時に選択してｎビットのメモリセル
を同時に選択することによって、ワード単位でアクセス
がなされる。
【００４１】以下の説明において、本セルアレイ１０の
上記ｎビットのメモリセルを本セルと称し、冗長セルア
レイ２６の上記ｎビットのメモリセルを冗長セルと称
し、予備セルアレイ３の上記ｎビットのメモリセルを予
備セルと称する。本セルには、ユーザデータが書き込ま
れる。また、冗長セルは、本セルを冗長置換するために
設けられたものである。また、予備セルには、冗長置換
されたアドレスのデータ（冗長置換アドレスデータ）が
書き込まれる。本セルアレイ１０は、ｎビットのメモリ
セルからなる本セルを複数個配列したものであり、冗長
セルアレイ２６は、ｎビットのメモリセルからなる冗長
セルを１個以上配列したものであり、予備セルアレイ３
は、ｎビットのメモリセルからなる予備セルを１個以上
配列したものである。
上記ｎビットのメモリセルを本セルと称し、冗長セルア
レイ２６の上記ｎビットのメモリセルを冗長セルと称
し、予備セルアレイ３の上記ｎビットのメモリセルを予
備セルと称する。本セルには、ユーザデータが書き込ま
れる。また、冗長セルは、本セルを冗長置換するために
設けられたものである。また、予備セルには、冗長置換
されたアドレスのデータ（冗長置換アドレスデータ）が
書き込まれる。本セルアレイ１０は、ｎビットのメモリ
セルからなる本セルを複数個配列したものであり、冗長
セルアレイ２６は、ｎビットのメモリセルからなる冗長
セルを１個以上配列したものであり、予備セルアレイ３
は、ｎビットのメモリセルからなる予備セルを１個以上
配列したものである。
【００４２】アドレス入力端子１２は、外部から入力さ
れた本セルのアドレス（冗長置換されたアドレスを含
む）をアドレスバッファ１１に送る。上記のアドレス
は、ロウアドレスとカラムアドレスによって構成されて
いる。また、データ入出力端子１９は、外部から入力さ
れたデータ（本セルまたは冗長セルに書き込まれるデー
タ、あるいは予備セルに書き込まれる冗長置換アドレス
データ）をデータ入出力回路５に送り、データ入出力回
路５から入力されたデータ（本セルまたは冗長セルから
読み出されたデータ、あるいは予備セルから読み出され
た冗長置換アドレスデータ、あるいは冗長ヒューズ回路
２２から読み出された冗長置換アドレスデータ）を外部
に出力する。また、制御信号入力端子２１は、外部から
入力された制御信号（不揮発性半導体記憶装置の動作を
制御するための信号）を制御回路６に送る。
れた本セルのアドレス（冗長置換されたアドレスを含
む）をアドレスバッファ１１に送る。上記のアドレス
は、ロウアドレスとカラムアドレスによって構成されて
いる。また、データ入出力端子１９は、外部から入力さ
れたデータ（本セルまたは冗長セルに書き込まれるデー
タ、あるいは予備セルに書き込まれる冗長置換アドレス
データ）をデータ入出力回路５に送り、データ入出力回
路５から入力されたデータ（本セルまたは冗長セルから
読み出されたデータ、あるいは予備セルから読み出され
た冗長置換アドレスデータ、あるいは冗長ヒューズ回路
２２から読み出された冗長置換アドレスデータ）を外部
に出力する。また、制御信号入力端子２１は、外部から
入力された制御信号（不揮発性半導体記憶装置の動作を
制御するための信号）を制御回路６に送る。
【００４３】制御回路６は、制御入力端子２１から入力
される制御信号に従って、ヒューズデータ読み出し回路
４、アドレスバッファ１１、ロウデコーダ１３、カラム
スイッチ回路１６、データ入出力回路５、および冗長デ
コーダ２４を制御することにより、本セルにデータを書
き込む動作、本セルからデータを読み出す動作、冗長セ
ルにデータを書き込む動作（冗長置換がなされる前およ
びなされたあと）、冗長セルからデータを読み出す動作
（冗長置換がなされる前およびなされたあと）、予備セ
ルに冗長置換アドレスデータを書き込む動作、予備セル
から冗長置換アドレスデータを読み出す動作、および冗
長ヒューズ回路２２から冗長置換アドレスデータを読み
出す動作（以下、このヒューズデータの読み出し機能を
ロールコールと称する）を制御する。
される制御信号に従って、ヒューズデータ読み出し回路
４、アドレスバッファ１１、ロウデコーダ１３、カラム
スイッチ回路１６、データ入出力回路５、および冗長デ
コーダ２４を制御することにより、本セルにデータを書
き込む動作、本セルからデータを読み出す動作、冗長セ
ルにデータを書き込む動作（冗長置換がなされる前およ
びなされたあと）、冗長セルからデータを読み出す動作
（冗長置換がなされる前およびなされたあと）、予備セ
ルに冗長置換アドレスデータを書き込む動作、予備セル
から冗長置換アドレスデータを読み出す動作、および冗
長ヒューズ回路２２から冗長置換アドレスデータを読み
出す動作（以下、このヒューズデータの読み出し機能を
ロールコールと称する）を制御する。
【００４４】アドレスバッファ１１は、アドレス入力端
子１２から入力されたアドレスの内のロウアドレスから
内部ロウアドレスを生成し、この内部ロウアドレスをロ
ウデコーダ１３および冗長ヒューズ回路２２に送る。ま
た、アドレスバッファ１１は、入力されたアドレスの内
のカラムアドレスから内部カラムアドレスを生成し、こ
の内部カラムアドレスをカラムデコーダ１５に送る。
子１２から入力されたアドレスの内のロウアドレスから
内部ロウアドレスを生成し、この内部ロウアドレスをロ
ウデコーダ１３および冗長ヒューズ回路２２に送る。ま
た、アドレスバッファ１１は、入力されたアドレスの内
のカラムアドレスから内部カラムアドレスを生成し、こ
の内部カラムアドレスをカラムデコーダ１５に送る。
【００４５】ロウデコーダ１３は、アドレスバッファ１
１から入力された内部ロウアドレスをデコードし、その
デコード信号によってワード線１４から１本のワード線
を選択する。また、カラムデコーダ１５は、アドレスバ
ッファ１１から入力された内部カラムアドレスをデコー
ドし、そのデコード信号をカラムスイッチ回路１６に送
り、カラムスイッチ回路１６によってビット線１７から
ｎ本のビット線を選択する。
１から入力された内部ロウアドレスをデコードし、その
デコード信号によってワード線１４から１本のワード線
を選択する。また、カラムデコーダ１５は、アドレスバ
ッファ１１から入力された内部カラムアドレスをデコー
ドし、そのデコード信号をカラムスイッチ回路１６に送
り、カラムスイッチ回路１６によってビット線１７から
ｎ本のビット線を選択する。
【００４６】データ入出力回路５は、データ入出力端子
１９から入力されたデータ（本セルまたは冗長セルに書
き込まれるデータ、あるいは予備セルに書き込まれる冗
長置換アドレスデータ）をカラムスイッチ回路１６に送
る。また、データ入出力回路５は、カラムスイッチ回路
１６から入力されたデータ（本セルまたは冗長セルから
読み出されたデータ、あるいは予備セルから読み出され
た冗長置換アドレスデータ）を、センスアンプによって
検出し、データ入出力端子１９に出力する。また、デー
タ入出力回路５は、ヒューズデータ読み出し回路４から
入力されたデータ（冗長ヒューズ回路２２から読み出さ
れた冗長置換アドレスデータ）を、データ入出力端子１
９に出力する。
１９から入力されたデータ（本セルまたは冗長セルに書
き込まれるデータ、あるいは予備セルに書き込まれる冗
長置換アドレスデータ）をカラムスイッチ回路１６に送
る。また、データ入出力回路５は、カラムスイッチ回路
１６から入力されたデータ（本セルまたは冗長セルから
読み出されたデータ、あるいは予備セルから読み出され
た冗長置換アドレスデータ）を、センスアンプによって
検出し、データ入出力端子１９に出力する。また、デー
タ入出力回路５は、ヒューズデータ読み出し回路４から
入力されたデータ（冗長ヒューズ回路２２から読み出さ
れた冗長置換アドレスデータ）を、データ入出力端子１
９に出力する。
【００４７】カラムスイッチ回路１６は、本セル、冗長
セル、または予備セルにデータを書き込むとき、および
本セル、冗長セル、または予備セルからデータを読み出
すときに、カラムデコーダ１５から入力されたデコード
信号に従って、カラムスイッチによってビット線１７か
らｎ本のビット線を選択する。また、カラムスイッチ回
路１６は、データ書き込みのときに、データ入出力回路
５から入力されたデータを、選択したビット線を介して
書き込み回路によって、本セル、冗長セル、または予備
セルにデータを書き込む。また、カラムスイッチ回路１
６は、データ読み出しのときに、選択したビット線をデ
ータ入出力回路５のセンスアンプに接続することによっ
て、本セル、冗長セル、または予備セルからデータを読
み出し、データ入出力回路５に送る。
セル、または予備セルにデータを書き込むとき、および
本セル、冗長セル、または予備セルからデータを読み出
すときに、カラムデコーダ１５から入力されたデコード
信号に従って、カラムスイッチによってビット線１７か
らｎ本のビット線を選択する。また、カラムスイッチ回
路１６は、データ書き込みのときに、データ入出力回路
５から入力されたデータを、選択したビット線を介して
書き込み回路によって、本セル、冗長セル、または予備
セルにデータを書き込む。また、カラムスイッチ回路１
６は、データ読み出しのときに、選択したビット線をデ
ータ入出力回路５のセンスアンプに接続することによっ
て、本セル、冗長セル、または予備セルからデータを読
み出し、データ入出力回路５に送る。
【００４８】アドレスバッファ１１、ロウデコーダ１
３、カラムデコーダ１５、およびカラムスイッチ回路１
６は、外部から入力されたアドレスの本セルを選択する
本セル選択手段を構成している。ロウデコーダ１３によ
ってワード線１４から１本のワード線を選択し、カラム
デコーダ１５およびカラムスイッチ回路１６によってビ
ット線１７からｎ本のビット線を選択することにより、
本セルアレイ１０から１個の本セルが選択される。ま
た、データ入出力回路５，カラムスイッチ１６、および
データ入出力端子１９は、外部から入力されたデータを
選択された本セルまたは冗長セルに書き込み、あるいは
上記選択された本セルまたは冗長セルからデータを読み
出して外部に出力するデータ入出力手段を構成してい
る。
３、カラムデコーダ１５、およびカラムスイッチ回路１
６は、外部から入力されたアドレスの本セルを選択する
本セル選択手段を構成している。ロウデコーダ１３によ
ってワード線１４から１本のワード線を選択し、カラム
デコーダ１５およびカラムスイッチ回路１６によってビ
ット線１７からｎ本のビット線を選択することにより、
本セルアレイ１０から１個の本セルが選択される。ま
た、データ入出力回路５，カラムスイッチ１６、および
データ入出力端子１９は、外部から入力されたデータを
選択された本セルまたは冗長セルに書き込み、あるいは
上記選択された本セルまたは冗長セルからデータを読み
出して外部に出力するデータ入出力手段を構成してい
る。
【００４９】冗長ヒューズ回路２２は、内部ロウアドレ
スのビット数に応じた複数のヒューズからなるヒューズ
ユニットを１個以上有する。冗長置換することができる
本セルの個数の最大値は、ヒューズユニットの個数に等
しい。冗長置換アドレス（冗長置換する本セルの内部ロ
ウアドレス）に従って、ヒューズユニットの複数のヒュ
ーズの内の所定のヒューズを切断することによって、上
記の冗長置換アドレスがそのヒューズユニットに記憶さ
れる。冗長置換がなされたあと（ヒューズの切断がなさ
れたあと）において、ヒューズユニットは、アドレスバ
ッファ１１から入力された内部ロウアドレスのビットの
内、切断されていないヒューズに入力された内部ロウア
ドレスのビットを冗長アドレスバッファ２３に送る。ま
た、冗長置換がなされる前（ヒューズの切断がなされる
前）において、ヒューズユニットは、入力された内部ロ
ウアドレスの全てのビットを、切断されていないヒュー
ズを介して冗長アドレスバッファ２３に送る。
スのビット数に応じた複数のヒューズからなるヒューズ
ユニットを１個以上有する。冗長置換することができる
本セルの個数の最大値は、ヒューズユニットの個数に等
しい。冗長置換アドレス（冗長置換する本セルの内部ロ
ウアドレス）に従って、ヒューズユニットの複数のヒュ
ーズの内の所定のヒューズを切断することによって、上
記の冗長置換アドレスがそのヒューズユニットに記憶さ
れる。冗長置換がなされたあと（ヒューズの切断がなさ
れたあと）において、ヒューズユニットは、アドレスバ
ッファ１１から入力された内部ロウアドレスのビットの
内、切断されていないヒューズに入力された内部ロウア
ドレスのビットを冗長アドレスバッファ２３に送る。ま
た、冗長置換がなされる前（ヒューズの切断がなされる
前）において、ヒューズユニットは、入力された内部ロ
ウアドレスの全てのビットを、切断されていないヒュー
ズを介して冗長アドレスバッファ２３に送る。
【００５０】冗長アドレスバッファ２３は、冗長ヒュー
ズ回路２２のヒューズユニットから入力された内部ロウ
アドレスのビットをもとに冗長アドレスを生成し、この
冗長アドレスを冗長デコーダ２４に送る。
ズ回路２２のヒューズユニットから入力された内部ロウ
アドレスのビットをもとに冗長アドレスを生成し、この
冗長アドレスを冗長デコーダ２４に送る。
【００５１】冗長置換がなされたあとにおいて、冗長デ
コーダ２４は、冗長アドレスバッファ２３から入力され
た冗長アドレスをもとに、外部からアドレス入力端子１
２に入力されたアドレス（ロウアドレス）が冗長置換ア
ドレスに一致するか否かを判別し、上記入力されたアド
レスが冗長置換アドレスに一致していなければ、冗長ワ
ード線２５のいずれの冗長ワード線も選択せず（全ての
冗長ワード線２５は非選択となる）、上記入力されたア
ドレスが冗長置換アドレスに一致していれば、その冗長
置換アドレスに従って冗長ワード線２５から１本の冗長
ワード線を選択するとともに、非選択信号線２７によっ
てロウデコーダ１３に非選択信号を送り、ロウデコーダ
１３の動作を停止させる。ロウデコーダ１３は、上記の
非選択信号が入力されると、ワード線１４のいずれも選
択しない（全てのワード線１４は非選択となる）。
コーダ２４は、冗長アドレスバッファ２３から入力され
た冗長アドレスをもとに、外部からアドレス入力端子１
２に入力されたアドレス（ロウアドレス）が冗長置換ア
ドレスに一致するか否かを判別し、上記入力されたアド
レスが冗長置換アドレスに一致していなければ、冗長ワ
ード線２５のいずれの冗長ワード線も選択せず（全ての
冗長ワード線２５は非選択となる）、上記入力されたア
ドレスが冗長置換アドレスに一致していれば、その冗長
置換アドレスに従って冗長ワード線２５から１本の冗長
ワード線を選択するとともに、非選択信号線２７によっ
てロウデコーダ１３に非選択信号を送り、ロウデコーダ
１３の動作を停止させる。ロウデコーダ１３は、上記の
非選択信号が入力されると、ワード線１４のいずれも選
択しない（全てのワード線１４は非選択となる）。
【００５２】アドレスバッファ１１、カラムデコーダ１
５、カラムスイッチ回路１６、冗長ヒューズ回路２２、
冗長アドレスバッファ２３、および冗長デコーダ２４
は、冗長置換するアドレスのデータを記憶する冗長ヒュ
ーズ回路を有し、外部から入力されたアドレスが上記冗
長置換アドレスであるときに、その冗長置換アドレスの
冗長セルを選択するとともに、上記本セル選択手段によ
る本セルの選択を禁止する冗長セル選択手段を構成して
いる。冗長デコーダ２４によって冗長ワード線２５から
１本の冗長ワード線を選択し、カラムデコーダ１５およ
びカラムスイッチ回路１６によってビット線１７からｎ
本のビット線を選択することにより、冗長セルアレイ２
６から不良な本セルを冗長置換した１個の冗長セルが選
択される。
５、カラムスイッチ回路１６、冗長ヒューズ回路２２、
冗長アドレスバッファ２３、および冗長デコーダ２４
は、冗長置換するアドレスのデータを記憶する冗長ヒュ
ーズ回路を有し、外部から入力されたアドレスが上記冗
長置換アドレスであるときに、その冗長置換アドレスの
冗長セルを選択するとともに、上記本セル選択手段によ
る本セルの選択を禁止する冗長セル選択手段を構成して
いる。冗長デコーダ２４によって冗長ワード線２５から
１本の冗長ワード線を選択し、カラムデコーダ１５およ
びカラムスイッチ回路１６によってビット線１７からｎ
本のビット線を選択することにより、冗長セルアレイ２
６から不良な本セルを冗長置換した１個の冗長セルが選
択される。
【００５３】また、冗長置換がなされる前に冗長セルに
アクセスする動作において、制御回路６は、外部から制
御信号入力端子２１を介して入力された冗長アクセス許
可の制御信号に従って、冗長ワード線を選択するための
冗長ワード選択制御信号を生成し、この冗長ワード選択
制御信号を冗長デコーダ２４に送る。冗長デコーダ２４
は、制御回路６から入力された冗長ワード選択制御信号
に従って冗長ワード線２５から１本の冗長ワード線を選
択するとともに、非選択信号線２７によってロウデコー
ダ１３に非選択信号を送り、ロウデコーダ１３の動作を
停止させる。この冗長置換がなされる前に冗長セルにア
クセスする動作においては、外部から入力された上記冗
長アクセス許可の制御信号に従って制御回路６が生成し
た冗長ワード選択制御信号、および外部からアドレス入
力端子１２に入力されたカラムアドレスに従って、冗長
セルが選択される。
アクセスする動作において、制御回路６は、外部から制
御信号入力端子２１を介して入力された冗長アクセス許
可の制御信号に従って、冗長ワード線を選択するための
冗長ワード選択制御信号を生成し、この冗長ワード選択
制御信号を冗長デコーダ２４に送る。冗長デコーダ２４
は、制御回路６から入力された冗長ワード選択制御信号
に従って冗長ワード線２５から１本の冗長ワード線を選
択するとともに、非選択信号線２７によってロウデコー
ダ１３に非選択信号を送り、ロウデコーダ１３の動作を
停止させる。この冗長置換がなされる前に冗長セルにア
クセスする動作においては、外部から入力された上記冗
長アクセス許可の制御信号に従って制御回路６が生成し
た冗長ワード選択制御信号、および外部からアドレス入
力端子１２に入力されたカラムアドレスに従って、冗長
セルが選択される。
【００５４】予備セルにアクセスする動作において、制
御回路６は、ロウデコーダ１３および冗長デコーダ２４
の動作を停止させるとともに、外部から制御信号入力端
子２１を介して入力された予備セルアクセス許可の制御
信号に従って、予備セル選択回路１を動作させて予備セ
ルにアクセスするための予備セルアクセス制御信号、お
よび予備セルワード線を選択するための予備セルロウア
ドレスを生成し、これらを予備セル選択回路１に送る。
予備セル選択回路１は、制御回路６から入力された予備
セルロウアドレスに従って予備セルワード線２から１本
の予備セルワード線を選択する。この予備セルにアクセ
スする動作においては、外部から入力された上記予備セ
ルアクセス許可の制御信号に従って制御回路６が生成し
た冗長ワード選択制御信号、および外部からアドレス入
力端子１２に入力されたカラムアドレスに従って、予備
セルが選択される。
御回路６は、ロウデコーダ１３および冗長デコーダ２４
の動作を停止させるとともに、外部から制御信号入力端
子２１を介して入力された予備セルアクセス許可の制御
信号に従って、予備セル選択回路１を動作させて予備セ
ルにアクセスするための予備セルアクセス制御信号、お
よび予備セルワード線を選択するための予備セルロウア
ドレスを生成し、これらを予備セル選択回路１に送る。
予備セル選択回路１は、制御回路６から入力された予備
セルロウアドレスに従って予備セルワード線２から１本
の予備セルワード線を選択する。この予備セルにアクセ
スする動作においては、外部から入力された上記予備セ
ルアクセス許可の制御信号に従って制御回路６が生成し
た冗長ワード選択制御信号、および外部からアドレス入
力端子１２に入力されたカラムアドレスに従って、予備
セルが選択される。
【００５５】予備セル選択回路１、アドレスバッファ１
１、カラムデコーダ１５、およびカラムスイッチ回路１
６は、予備セルを選択する予備セル選択手段を構成して
いる。また、データ入出力回路５，カラムスイッチ１
６、およびデータ入出力端子１９は、外部から入力され
た冗長置換アドレスデータを選択された予備セルに書き
込み、または選択された予備セルに書き込まれている冗
長置換アドレスデータを読み出して外部に出力する予備
セルデータ入出力手段を構成している。
１、カラムデコーダ１５、およびカラムスイッチ回路１
６は、予備セルを選択する予備セル選択手段を構成して
いる。また、データ入出力回路５，カラムスイッチ１
６、およびデータ入出力端子１９は、外部から入力され
た冗長置換アドレスデータを選択された予備セルに書き
込み、または選択された予備セルに書き込まれている冗
長置換アドレスデータを読み出して外部に出力する予備
セルデータ入出力手段を構成している。
【００５６】冗長ヒューズ回路２２のヒューズユニット
に記憶されている冗長置換アドレスデータを読み出す動
作（ロールコールの動作）において、制御回路６は、外
部から制御信号入力端子２１を介して入力されたロール
コール許可の制御信号に従って、ヒューズデータ読み出
し回路４を動作させるためのヒューズデータ読み出し制
御信号、および冗長置換アドレスデータを読み出すヒュ
ーズユニットを選択するためのヒューズユニット選択制
御信号を生成し、これらをヒューズ読み出し回路４に送
る。ヒューズ読み出し回路４は、制御回路６から入力さ
れたヒューズユニット選択制御信号に従って、ヒューズ
ユニットに記憶されている冗長置換アドレスデータを読
み出し、この冗長置換アドレスデータをデータ入出力回
路５に送る。データ入出力回路５は、ヒューズ読み出し
回路４から入力された上記の冗長置換アドレスデータを
データ入出力端子１９に送り、データ入出力端子１９か
ら外部に出力する。
に記憶されている冗長置換アドレスデータを読み出す動
作（ロールコールの動作）において、制御回路６は、外
部から制御信号入力端子２１を介して入力されたロール
コール許可の制御信号に従って、ヒューズデータ読み出
し回路４を動作させるためのヒューズデータ読み出し制
御信号、および冗長置換アドレスデータを読み出すヒュ
ーズユニットを選択するためのヒューズユニット選択制
御信号を生成し、これらをヒューズ読み出し回路４に送
る。ヒューズ読み出し回路４は、制御回路６から入力さ
れたヒューズユニット選択制御信号に従って、ヒューズ
ユニットに記憶されている冗長置換アドレスデータを読
み出し、この冗長置換アドレスデータをデータ入出力回
路５に送る。データ入出力回路５は、ヒューズ読み出し
回路４から入力された上記の冗長置換アドレスデータを
データ入出力端子１９に送り、データ入出力端子１９か
ら外部に出力する。
【００５７】ヒューズ読み出し回路４およびデータ入出
力回路５は、冗長ヒューズ回路に記憶されている冗長置
換アドレスデータを読み出して外部に出力するヒューズ
データ出力手段を構成している。
力回路５は、冗長ヒューズ回路に記憶されている冗長置
換アドレスデータを読み出して外部に出力するヒューズ
データ出力手段を構成している。
【００５８】制御回路６は、外部から入力される制御信
号に従って、上記予備セル選択手段および上記予備セル
データ入出力手段を制御して冗長置換アドレスのデータ
を予備セルに書き込ませまたは予備セルから読み出して
出力させ、あるいは上記ヒューズデータ出力手段を制御
して上記ヒューズ回路に記憶されている冗長置換アドレ
スを出力させる制御手段に相当する。
号に従って、上記予備セル選択手段および上記予備セル
データ入出力手段を制御して冗長置換アドレスのデータ
を予備セルに書き込ませまたは予備セルから読み出して
出力させ、あるいは上記ヒューズデータ出力手段を制御
して上記ヒューズ回路に記憶されている冗長置換アドレ
スを出力させる制御手段に相当する。
【００５９】図１の不揮発性半導体記憶装置の動作は、
本セルにデータを書き込む動作と、本セルからデータを
読み出す動作と、冗長セルにデータを書き込む動作（冗
長置換がなされる前およびなされたあと）と、冗長セル
からデータを読み出す動作（冗長置換がなされる前およ
びなされたあと）と、予備セルに冗長置換アドレスデー
タを書き込む動作と、予備セルから冗長置換アドレスデ
ータを読み出す動作と、冗長ヒューズ回路２２から冗長
置換アドレスデータを読み出す動作（ロールコールの動
作）とに大別される。図１の不揮発性半導体記憶装置の
動作、および冗長ヒューズ回路２２に冗長置換アドレス
を記憶させる冗長置換手順について、図２〜図５を参照
しながら以下に説明する。
本セルにデータを書き込む動作と、本セルからデータを
読み出す動作と、冗長セルにデータを書き込む動作（冗
長置換がなされる前およびなされたあと）と、冗長セル
からデータを読み出す動作（冗長置換がなされる前およ
びなされたあと）と、予備セルに冗長置換アドレスデー
タを書き込む動作と、予備セルから冗長置換アドレスデ
ータを読み出す動作と、冗長ヒューズ回路２２から冗長
置換アドレスデータを読み出す動作（ロールコールの動
作）とに大別される。図１の不揮発性半導体記憶装置の
動作、および冗長ヒューズ回路２２に冗長置換アドレス
を記憶させる冗長置換手順について、図２〜図５を参照
しながら以下に説明する。
【００６０】図２はロウデコーダ１３、冗長ヒューズ回
路２２、冗長アドレスバッファ２３、および冗長デコー
ダ２４の構成例を示す図である。また、図３はカラムデ
コーダ１５、カラムスイッチ回路１６、およびデータ入
出力回路５の構成例を示す図である。また、図４は予備
セル選択回路１の構成例を示す図である。また、図５は
ヒューズデータ読み出し回路４およびデータ入出力回路
５の構成例を示す図である。
路２２、冗長アドレスバッファ２３、および冗長デコー
ダ２４の構成例を示す図である。また、図３はカラムデ
コーダ１５、カラムスイッチ回路１６、およびデータ入
出力回路５の構成例を示す図である。また、図４は予備
セル選択回路１の構成例を示す図である。また、図５は
ヒューズデータ読み出し回路４およびデータ入出力回路
５の構成例を示す図である。
【００６１】図２において、ロウデコーダ１３は、アン
ドゲートＡＮＤ０，ＡＮＤ１，ＡＮＤ２，ＡＮＤ３を有
する。また、冗長アドレスバッファ２３は、バッファユ
ニットＢＵ１，ＢＵ２を有する。また、冗長デコーダ２
４は、アンドゲートＡＮＤ８，ＡＮＤ９を有する。ま
た、ワード線１４は、４本のワード線ｗ0，ｗ1，ｗ2，
ｗ3を有する。また、冗長ワード線２５は、２本の冗長
ワード線ｕ0，ｕ1を有する。図２および図５において、
冗長ヒューズ回路２２は、ヒューズユニットＨＵ１，Ｈ
Ｕ２を有する。図３において、カラムデコーダ１５は、
アンドゲートＡＮＤ４，ＡＮＤ５，ＡＮＤ６，ＡＮＤ７
を有する。また、カラムスイッチ回路１６は、カラムス
イッチＣＳＷ0，ＣＳＷ1，ＣＳＷ2，ＣＳＷ3と、書き込
み回路ＷＴと、スイッチＳＷＡとを有する。また、ビッ
ト線１７は、ビット線ｂ0，ｂ1，ｂ 2，ｂ3を有する。図
３および図５において、データ入出力回路５は、センス
アンプＳＡと、入出力バッファＩＯＢと、スイッチＳＷ
Ｂとを有する。図４において、予備セル選択回路１は、
予備セルアドレスバッファＢＵＦと、アンドゲートＡＮ
Ｄ１０，ＡＮＤ１１とを有する。また、予備セルワード
線２は、２本の予備セルワード線ｖ0，ｖ1を有する。図
５において、ヒューズデータ読み出し回路４は、プルア
ップ抵抗Ｒ0，Ｒ1，Ｒ2，Ｒ3，Ｒ4，Ｒ5，Ｒ6，Ｒ7と、
スイッチＰＳＷ 0，ＰＳＷ1と、ヒューズデータデコーダ
ＨＤＤとを有する。
ドゲートＡＮＤ０，ＡＮＤ１，ＡＮＤ２，ＡＮＤ３を有
する。また、冗長アドレスバッファ２３は、バッファユ
ニットＢＵ１，ＢＵ２を有する。また、冗長デコーダ２
４は、アンドゲートＡＮＤ８，ＡＮＤ９を有する。ま
た、ワード線１４は、４本のワード線ｗ0，ｗ1，ｗ2，
ｗ3を有する。また、冗長ワード線２５は、２本の冗長
ワード線ｕ0，ｕ1を有する。図２および図５において、
冗長ヒューズ回路２２は、ヒューズユニットＨＵ１，Ｈ
Ｕ２を有する。図３において、カラムデコーダ１５は、
アンドゲートＡＮＤ４，ＡＮＤ５，ＡＮＤ６，ＡＮＤ７
を有する。また、カラムスイッチ回路１６は、カラムス
イッチＣＳＷ0，ＣＳＷ1，ＣＳＷ2，ＣＳＷ3と、書き込
み回路ＷＴと、スイッチＳＷＡとを有する。また、ビッ
ト線１７は、ビット線ｂ0，ｂ1，ｂ 2，ｂ3を有する。図
３および図５において、データ入出力回路５は、センス
アンプＳＡと、入出力バッファＩＯＢと、スイッチＳＷ
Ｂとを有する。図４において、予備セル選択回路１は、
予備セルアドレスバッファＢＵＦと、アンドゲートＡＮ
Ｄ１０，ＡＮＤ１１とを有する。また、予備セルワード
線２は、２本の予備セルワード線ｖ0，ｖ1を有する。図
５において、ヒューズデータ読み出し回路４は、プルア
ップ抵抗Ｒ0，Ｒ1，Ｒ2，Ｒ3，Ｒ4，Ｒ5，Ｒ6，Ｒ7と、
スイッチＰＳＷ 0，ＰＳＷ1と、ヒューズデータデコーダ
ＨＤＤとを有する。
【００６２】図２〜図５においては、アドレス入力端子
に入力されるアドレスをＡ0，Ａ1，Ａ2，Ａ3の４ビット
データとする。Ａ0，Ａ1はロウアドレス、Ａ2，Ａ3はカ
ラムアドレスである。また、図３および図５において
は、ワード単位（ｎビット単位）でデータが転送される
データ伝送線やスイッチなどは、１本のデータ伝送線や
１個のスイッチとして省略してある。従って、上記ワー
ド単位のデータをパラレル転送する場合には、ビット線
ｂ0はｎ本のビット線からなり、スイッチＣＳＷ0やＳＷ
Ａはそれぞれｎ個のスイッチからなり、センスアンプＳ
Ａはｎ個のアンプからなり、データ入出力バッファＩＯ
Ｂはｎ個のバッファからなり、データ入出力端子１９は
ｎ個の端子からなる。ビット線ｂ1〜ｂ3、スイッチＣＳ
Ｗ1〜ＣＳＷ3，ＳＷＢについても同様である。また、ス
イッチＣＳＷ0〜ＣＳＷ3とスイッチＳＷＡ間のデータ伝
送線、スイッチＳＷＡとセンスアンプＳＡ間のデータ伝
送線、スイッチＳＷＢとヒューズデータデコーダＨＤＤ
間のデータ伝送線、書き込み回路ＷＴとデータ入出力バ
ッファＩＯＢ間のデータ伝送線、データ入出力バッファ
ＩＯＢとデータ入出力端子１９間のデータ伝送線など
も、ビット線ｂ0〜ｂ3と同じように、それぞれｎ本のデ
ータ伝送線からなる。
に入力されるアドレスをＡ0，Ａ1，Ａ2，Ａ3の４ビット
データとする。Ａ0，Ａ1はロウアドレス、Ａ2，Ａ3はカ
ラムアドレスである。また、図３および図５において
は、ワード単位（ｎビット単位）でデータが転送される
データ伝送線やスイッチなどは、１本のデータ伝送線や
１個のスイッチとして省略してある。従って、上記ワー
ド単位のデータをパラレル転送する場合には、ビット線
ｂ0はｎ本のビット線からなり、スイッチＣＳＷ0やＳＷ
Ａはそれぞれｎ個のスイッチからなり、センスアンプＳ
Ａはｎ個のアンプからなり、データ入出力バッファＩＯ
Ｂはｎ個のバッファからなり、データ入出力端子１９は
ｎ個の端子からなる。ビット線ｂ1〜ｂ3、スイッチＣＳ
Ｗ1〜ＣＳＷ3，ＳＷＢについても同様である。また、ス
イッチＣＳＷ0〜ＣＳＷ3とスイッチＳＷＡ間のデータ伝
送線、スイッチＳＷＡとセンスアンプＳＡ間のデータ伝
送線、スイッチＳＷＢとヒューズデータデコーダＨＤＤ
間のデータ伝送線、書き込み回路ＷＴとデータ入出力バ
ッファＩＯＢ間のデータ伝送線、データ入出力バッファ
ＩＯＢとデータ入出力端子１９間のデータ伝送線など
も、ビット線ｂ0〜ｂ3と同じように、それぞれｎ本のデ
ータ伝送線からなる。
【００６３】［本セルアクセス動作］本セルアレイ１０
から本セルを選択し、選択した本セルにデータを書き込
む動作、または選択した本セルからデータを読み出す動
作について以下に説明する。まず、入力されたアドレス
Ａ0，Ａ1，Ａ2，Ａ3に従って、以下のようにして本セル
を選択する。つまり、アドレスバッファ１１およびロウ
デコーダ１３によって、ロウアドレスＡ0，Ａ1に従って
ワード線ｗ0〜ｗ3の内のいずれかを選択する。また、ア
ドレスバッファ１１、カラムデコーダ１５、およびカラ
ムスイッチ回路１６によって、カラムアドレスＡ2，Ａ3
に従って、ビット線ｂ0〜ｂ3の内のいずれかを選択す
る。
から本セルを選択し、選択した本セルにデータを書き込
む動作、または選択した本セルからデータを読み出す動
作について以下に説明する。まず、入力されたアドレス
Ａ0，Ａ1，Ａ2，Ａ3に従って、以下のようにして本セル
を選択する。つまり、アドレスバッファ１１およびロウ
デコーダ１３によって、ロウアドレスＡ0，Ａ1に従って
ワード線ｗ0〜ｗ3の内のいずれかを選択する。また、ア
ドレスバッファ１１、カラムデコーダ１５、およびカラ
ムスイッチ回路１６によって、カラムアドレスＡ2，Ａ3
に従って、ビット線ｂ0〜ｂ3の内のいずれかを選択す
る。
【００６４】アドレスバッファ１１は、入力されたロウ
アドレスビットＡ0から内部ロウアドレスビットＡ0，ｒ
Ａ0を生成し、入力されたロウアドレスのＡ1からロウア
ドレスビットＡ1，ｒＡ1を生成し、これらの内部ロウア
ドレスビットＡ0，ｒＡ0，Ａ1，ｒＡ1をロウデコーダ１
３および冗長ヒューズ回路２２に送る。ロウアドレスビ
ットＡ0＝”０”のときには、内部ロウアドレスビット
Ａ0＝”０”，ｒＡ0＝”１”であり、ロウアドレスビッ
トＡ0＝”１”のときには、内部ロウアドレスビットＡ0
＝”１”，ｒＡ0＝”０”である。また、ロウアドレス
ビットＡ1＝”０”のときには、内部ロウアドレスビッ
トＡ1＝”０”，ｒＡ1＝”１”であり、ロウアドレスビ
ットＡ1＝”１”のときには、内部ロウアドレスビット
Ａ1＝”１”，ｒＡ1＝”０”である。
アドレスビットＡ0から内部ロウアドレスビットＡ0，ｒ
Ａ0を生成し、入力されたロウアドレスのＡ1からロウア
ドレスビットＡ1，ｒＡ1を生成し、これらの内部ロウア
ドレスビットＡ0，ｒＡ0，Ａ1，ｒＡ1をロウデコーダ１
３および冗長ヒューズ回路２２に送る。ロウアドレスビ
ットＡ0＝”０”のときには、内部ロウアドレスビット
Ａ0＝”０”，ｒＡ0＝”１”であり、ロウアドレスビッ
トＡ0＝”１”のときには、内部ロウアドレスビットＡ0
＝”１”，ｒＡ0＝”０”である。また、ロウアドレス
ビットＡ1＝”０”のときには、内部ロウアドレスビッ
トＡ1＝”０”，ｒＡ1＝”１”であり、ロウアドレスビ
ットＡ1＝”１”のときには、内部ロウアドレスビット
Ａ1＝”１”，ｒＡ1＝”０”である。
【００６５】ロウデコーダ１３において、アンドゲート
ＡＮＤ０には、内部ロウアドレスビットＡ0およびＡ1が
入力され、アンドゲートＡＮＤ１には、内部ロウアドレ
スビットｒＡ0およびＡ1が入力され、アンドゲートＡＮ
Ｄ２には内部ロウアドレスビットＡ0およびｒＡ1が入力
され、アンドゲートＡＮＤ３には内部ロウアドレスビッ
トｒＡ0およびｒＡ1が入力される。
ＡＮＤ０には、内部ロウアドレスビットＡ0およびＡ1が
入力され、アンドゲートＡＮＤ１には、内部ロウアドレ
スビットｒＡ0およびＡ1が入力され、アンドゲートＡＮ
Ｄ２には内部ロウアドレスビットＡ0およびｒＡ1が入力
され、アンドゲートＡＮＤ３には内部ロウアドレスビッ
トｒＡ0およびｒＡ1が入力される。
【００６６】例えば、ロウアドレスＡ0＝”１”，Ａ
1＝”１”が入力されたときは、内部ロウアドレスは、
Ａ0＝Ａ1＝”１”，ｒＡ0＝ｒＡ1＝”０”であるので、
アンドゲートＡＮＤ０の出力のみが”１”となり、ワー
ド線ｗ0が選択される。同じように、ロウアドレスＡ
0＝”０”，Ａ1＝”１”が入力されたときには、アンド
ゲートＡＮＤ１によってワード線ｗ1が選択され、ロウ
アドレスＡ0＝”１”，Ａ1＝”０”が入力されたときに
は、アンドゲートＡＮＤ２によってワード線ｗ2が選択
され、ロウアドレスＡ0＝”０”，Ａ1＝”０”が入力さ
れたときには、アンドゲートＡＮＤ３によってワード線
ｗ3が選択される。
1＝”１”が入力されたときは、内部ロウアドレスは、
Ａ0＝Ａ1＝”１”，ｒＡ0＝ｒＡ1＝”０”であるので、
アンドゲートＡＮＤ０の出力のみが”１”となり、ワー
ド線ｗ0が選択される。同じように、ロウアドレスＡ
0＝”０”，Ａ1＝”１”が入力されたときには、アンド
ゲートＡＮＤ１によってワード線ｗ1が選択され、ロウ
アドレスＡ0＝”１”，Ａ1＝”０”が入力されたときに
は、アンドゲートＡＮＤ２によってワード線ｗ2が選択
され、ロウアドレスＡ0＝”０”，Ａ1＝”０”が入力さ
れたときには、アンドゲートＡＮＤ３によってワード線
ｗ3が選択される。
【００６７】また、アドレスバッファ１１は、入力され
たカラムアドレスビットＡ2から内部カラムアドレスビ
ットＡ2，ｒＡ2を生成し、入力されたカラムアドレスビ
ットＡ3から内部カラムアドレスビットＡ3，ｒＡ3を生
成し、これらの内部カラムアドレスビットＡ2，ｒＡ2，
Ａ3，ｒＡ3をカラムデコーダ１５に送る。カラムアドレ
スビットＡ2＝”０”のときには、内部カラムアドレス
ビットＡ2＝”０”，ｒＡ2＝”１”であり、カラムアド
レスビットＡ2＝”１”のときには、内部カラムアドレ
スビットＡ2＝”１”，ｒＡ2＝”０”である。また、ロ
ウアドレスビットＡ3＝”０”のときには、内部ロウア
ドレスビットＡ3＝”０”，ｒＡ3＝”１”であり、ロウ
アドレスビットＡ3＝”１”のときには、内部ロウアド
レスビットＡ3＝”１”，ｒＡ3＝”０”である。
たカラムアドレスビットＡ2から内部カラムアドレスビ
ットＡ2，ｒＡ2を生成し、入力されたカラムアドレスビ
ットＡ3から内部カラムアドレスビットＡ3，ｒＡ3を生
成し、これらの内部カラムアドレスビットＡ2，ｒＡ2，
Ａ3，ｒＡ3をカラムデコーダ１５に送る。カラムアドレ
スビットＡ2＝”０”のときには、内部カラムアドレス
ビットＡ2＝”０”，ｒＡ2＝”１”であり、カラムアド
レスビットＡ2＝”１”のときには、内部カラムアドレ
スビットＡ2＝”１”，ｒＡ2＝”０”である。また、ロ
ウアドレスビットＡ3＝”０”のときには、内部ロウア
ドレスビットＡ3＝”０”，ｒＡ3＝”１”であり、ロウ
アドレスビットＡ3＝”１”のときには、内部ロウアド
レスビットＡ3＝”１”，ｒＡ3＝”０”である。
【００６８】カラムデコーダ１５において、アンドゲー
トＡＮＤ４には、内部カラムアドレスビットＡ2および
Ａ3が入力され、アンドゲートＡＮＤ５には、内部カラ
ムアドレスビットｒＡ2およびＡ3が入力され、アンドゲ
ートＡＮＤ６には、内部カラムアドレスビットＡ2およ
びｒＡ3が入力され、アンドゲートＡＮＤ７には、内部
カラムアドレスビットｒＡ2およびｒＡ3が入力される。
トＡＮＤ４には、内部カラムアドレスビットＡ2および
Ａ3が入力され、アンドゲートＡＮＤ５には、内部カラ
ムアドレスビットｒＡ2およびＡ3が入力され、アンドゲ
ートＡＮＤ６には、内部カラムアドレスビットＡ2およ
びｒＡ3が入力され、アンドゲートＡＮＤ７には、内部
カラムアドレスビットｒＡ2およびｒＡ3が入力される。
【００６９】カラムスイッチ回路１６において、カラム
スイッチＣＳＷ0は、アンドゲートＡＮＤ４の出力が”
１”のときＯＮしてビット線ｂ0を選択し、カラムスイ
ッチＣＳＷ1は、アンドゲートＡＮＤ５の出力が”１”
のときＯＮしてビット線ｂ1を選択し、カラムスイッチ
ＣＳＷ2は、アンドゲートＡＮＤ６の出力が”１”のと
きＯＮしてビット線ｂ2を選択し、カラムスイッチＣＳ
Ｗ3は、アンドゲートＡＮＤ７の出力が”１”のときＯ
Ｎしてビット線ｂ3を選択する。
スイッチＣＳＷ0は、アンドゲートＡＮＤ４の出力が”
１”のときＯＮしてビット線ｂ0を選択し、カラムスイ
ッチＣＳＷ1は、アンドゲートＡＮＤ５の出力が”１”
のときＯＮしてビット線ｂ1を選択し、カラムスイッチ
ＣＳＷ2は、アンドゲートＡＮＤ６の出力が”１”のと
きＯＮしてビット線ｂ2を選択し、カラムスイッチＣＳ
Ｗ3は、アンドゲートＡＮＤ７の出力が”１”のときＯ
Ｎしてビット線ｂ3を選択する。
【００７０】例えば、カラムアドレスＡ2＝”１”，Ａ3
＝”１”が入力されたときは、内部カラムアドレスは、
Ａ2＝Ａ3＝”１”，ｒＡ2＝ｒＡ3＝”０”であるので、
アンドゲートＡＮＤ４の出力のみが”１”となり、カラ
ムスイッチＣＳＷ0のみがＯＮし、ビット線ｂ0が選択さ
れる。同じように、カラムアドレスＡ2＝”０”，Ａ
3＝”１”が入力されたときには、アンドゲートＡＮＤ
５およびカラムスイッチＣＳＷ1によってビット線ｂ1が
選択され、カラムアドレスＡ2＝”１”，Ａ3＝”０”が
入力されたときには、アンドゲートＡＮＤ６およびカラ
ムスイッチＣＳＷ 2によってビット線ｂ2が選択され、カ
ラムアドレスＡ0＝”０”，Ａ1＝”０”が入力されたと
きには、アンドゲートＡＮＤ７およびカラムスイッチＣ
ＳＷ3によってビット線ｂ3が選択される。
＝”１”が入力されたときは、内部カラムアドレスは、
Ａ2＝Ａ3＝”１”，ｒＡ2＝ｒＡ3＝”０”であるので、
アンドゲートＡＮＤ４の出力のみが”１”となり、カラ
ムスイッチＣＳＷ0のみがＯＮし、ビット線ｂ0が選択さ
れる。同じように、カラムアドレスＡ2＝”０”，Ａ
3＝”１”が入力されたときには、アンドゲートＡＮＤ
５およびカラムスイッチＣＳＷ1によってビット線ｂ1が
選択され、カラムアドレスＡ2＝”１”，Ａ3＝”０”が
入力されたときには、アンドゲートＡＮＤ６およびカラ
ムスイッチＣＳＷ 2によってビット線ｂ2が選択され、カ
ラムアドレスＡ0＝”０”，Ａ1＝”０”が入力されたと
きには、アンドゲートＡＮＤ７およびカラムスイッチＣ
ＳＷ3によってビット線ｂ3が選択される。
【００７１】以上のようにして、本セルアレイ１０から
入力されたアドレスに従って１個の本セルが選択され
る。そして、以下にようにして、上記の選択された本セ
ルにデータが書き込まれ、または上記選択された本セル
からデータが読み出される。
入力されたアドレスに従って１個の本セルが選択され
る。そして、以下にようにして、上記の選択された本セ
ルにデータが書き込まれ、または上記選択された本セル
からデータが読み出される。
【００７２】データ書き込みのときには、データ入出力
回路５は、スイッチＳＷＢの端子ａが端子ｂ，ｃのいず
れにも接続しないようにスイッチＳＷＢを制御する。外
部からデータ入出力端子１９を介してデータ入出力回路
５に入力された書き込みデータは、入出力バッファＩＯ
Ｂを介して書き込み回路ＷＴに送られる。また、カラム
スイッチ回路１６は、スイッチＳＷＡの端子ａが端子ｂ
に接続するように制御する。これによって、上記選択さ
れた本セルは、ビット線、カラムスイッチ、およびスイ
ッチＳＷＡを介して書き込み回路ＷＴに接続されること
になる。書き込み回路ＷＴは、入力された書き込みデー
タに従って、上記選択された本セルを構成するｎビット
のメモリセルの内の所定のメモリセルに所定の電圧を印
加し、そのメモリセルにデータ”０”を書き込む。な
お、データ”０”が書き込まれなかったメモリセルのデ
ータは”１”のままである。このようにして、上記選択
された本セルにデータが書き込まれる。
回路５は、スイッチＳＷＢの端子ａが端子ｂ，ｃのいず
れにも接続しないようにスイッチＳＷＢを制御する。外
部からデータ入出力端子１９を介してデータ入出力回路
５に入力された書き込みデータは、入出力バッファＩＯ
Ｂを介して書き込み回路ＷＴに送られる。また、カラム
スイッチ回路１６は、スイッチＳＷＡの端子ａが端子ｂ
に接続するように制御する。これによって、上記選択さ
れた本セルは、ビット線、カラムスイッチ、およびスイ
ッチＳＷＡを介して書き込み回路ＷＴに接続されること
になる。書き込み回路ＷＴは、入力された書き込みデー
タに従って、上記選択された本セルを構成するｎビット
のメモリセルの内の所定のメモリセルに所定の電圧を印
加し、そのメモリセルにデータ”０”を書き込む。な
お、データ”０”が書き込まれなかったメモリセルのデ
ータは”１”のままである。このようにして、上記選択
された本セルにデータが書き込まれる。
【００７３】データ読み出しのときには、カラムスイッ
チ回路１６は、スイッチＳＷＡの端子ａが端子ｃに接続
されるようにスイッチＳＷＡを制御する。これによっ
て、上記選択された本セルは、ビット線、カラムスイッ
チ、およびスイッチＳＷＡを介してセンスアンプＳＡの
入力に接続される。また、データ入出力回路５は、スイ
ッチＳＷＢの端子ａが端子ｂに接続されるようにスイッ
チＳＷＢを制御する。これによって、センスアンプＳＡ
の出力は、入出力バッファＩＯＢを介してデータ入出力
端子１９に接続される。従って、上記選択された本セル
に書き込まれているデータは、センスアンプＳＡによっ
て検出され、入出力バッファＩＯＢを介してデータ入出
力端子１９から外部に出力される。
チ回路１６は、スイッチＳＷＡの端子ａが端子ｃに接続
されるようにスイッチＳＷＡを制御する。これによっ
て、上記選択された本セルは、ビット線、カラムスイッ
チ、およびスイッチＳＷＡを介してセンスアンプＳＡの
入力に接続される。また、データ入出力回路５は、スイ
ッチＳＷＢの端子ａが端子ｂに接続されるようにスイッ
チＳＷＢを制御する。これによって、センスアンプＳＡ
の出力は、入出力バッファＩＯＢを介してデータ入出力
端子１９に接続される。従って、上記選択された本セル
に書き込まれているデータは、センスアンプＳＡによっ
て検出され、入出力バッファＩＯＢを介してデータ入出
力端子１９から外部に出力される。
【００７４】［冗長置換の手順］次に、冗長ヒューズ回
路２２に冗長置換アドレスを記憶させる手順について説
明する。冗長ヒューズ回路２２のヒューズユニットＨＵ
１，ＨＵ２には、それぞれ冗長置換アドレス（冗長置換
するロウアドレス）を記憶させることができる。従っ
て、最大２個の不良アドレス（不良な本セルを含むロウ
アドレス）を冗長置換することが可能である。ヒューズ
ユニットＨＵ１，ＨＵ２は、それぞれ４個のヒューズＨ
0，ｒＨ0，Ｈ1，ｒＨ1によって構成されている。これら
のヒューズＨ 0，ｒＨ0，Ｈ1，ｒＨ1は、例えばポリシリ
コンからなり、レーザ光照射などによって切断が可能で
ある。
路２２に冗長置換アドレスを記憶させる手順について説
明する。冗長ヒューズ回路２２のヒューズユニットＨＵ
１，ＨＵ２には、それぞれ冗長置換アドレス（冗長置換
するロウアドレス）を記憶させることができる。従っ
て、最大２個の不良アドレス（不良な本セルを含むロウ
アドレス）を冗長置換することが可能である。ヒューズ
ユニットＨＵ１，ＨＵ２は、それぞれ４個のヒューズＨ
0，ｒＨ0，Ｈ1，ｒＨ1によって構成されている。これら
のヒューズＨ 0，ｒＨ0，Ｈ1，ｒＨ1は、例えばポリシリ
コンからなり、レーザ光照射などによって切断が可能で
ある。
【００７５】ヒューズユニットＨＵ１において、ヒュー
ズＨ0は、アドレスバッファ１１から出力された内部ロ
ウアドレスビットＡ0を冗長アドレスバッファ２３のバ
ッファユニットＢＵ１に送るデータ伝送線の途中に設け
られており、ヒューズｒＨ0は、内部ロウアドレスビッ
トｒＡ0をバッファユニットＢＵ１に送るデータ伝送線
の途中に設けられており、ヒューズＨ1は、内部ロウア
ドレスビットＡ1をバッファユニットＢＵ１に入力する
データ伝送線の途中に設けられており、ヒューズｒＨ1
は、内部ロウアドレスビットｒＡ1をバッファユニット
ＢＵ１に送るデータ伝送線の途中に設けられている。ま
た、ヒューズユニットＨＵ２において、ヒューズＨ
0は、アドレスバッファ１１から出力された内部ロウア
ドレスビットＡ0を冗長アドレスバッファ２３のバッフ
ァユニットＢＵ２に送るデータ伝送線の途中に設けられ
ており、ヒューズｒＨ0は、内部ロウアドレスビットｒ
Ａ0をバッファユニットＢＵ２に送るデータ伝送線の途
中に設けられており、ヒューズＨ1は、内部ロウアドレ
スビットＡ1をバッファユニットＢＵ２に入力するデー
タ伝送線の途中に設けられており、ヒューズｒＨ1は、
内部ロウアドレスビットｒＡ1をバッファユニットＢＵ
２に送るデータ伝送線の途中に設けられている。
ズＨ0は、アドレスバッファ１１から出力された内部ロ
ウアドレスビットＡ0を冗長アドレスバッファ２３のバ
ッファユニットＢＵ１に送るデータ伝送線の途中に設け
られており、ヒューズｒＨ0は、内部ロウアドレスビッ
トｒＡ0をバッファユニットＢＵ１に送るデータ伝送線
の途中に設けられており、ヒューズＨ1は、内部ロウア
ドレスビットＡ1をバッファユニットＢＵ１に入力する
データ伝送線の途中に設けられており、ヒューズｒＨ1
は、内部ロウアドレスビットｒＡ1をバッファユニット
ＢＵ１に送るデータ伝送線の途中に設けられている。ま
た、ヒューズユニットＨＵ２において、ヒューズＨ
0は、アドレスバッファ１１から出力された内部ロウア
ドレスビットＡ0を冗長アドレスバッファ２３のバッフ
ァユニットＢＵ２に送るデータ伝送線の途中に設けられ
ており、ヒューズｒＨ0は、内部ロウアドレスビットｒ
Ａ0をバッファユニットＢＵ２に送るデータ伝送線の途
中に設けられており、ヒューズＨ1は、内部ロウアドレ
スビットＡ1をバッファユニットＢＵ２に入力するデー
タ伝送線の途中に設けられており、ヒューズｒＨ1は、
内部ロウアドレスビットｒＡ1をバッファユニットＢＵ
２に送るデータ伝送線の途中に設けられている。
【００７６】例えば、ロウアドレスＡ0＝”１”，Ａ
1＝”０”の本セルが不良であり、このロウアドレスＡ0
＝”１”，Ａ1＝”０”をヒューズユニットＨＵ１およ
び冗長セルアレイ２６によって冗長置換したいときに
は、ヒューズユニットＨＵ１のヒューズｒＨ0およびＨ1
を切断することによって、冗長置換アドレスＡ0＝”
１”，Ａ1＝”０”をヒューズユニットＨＵ１に記憶さ
せる。また、ロウアドレスＡ0＝”１”，Ａ1＝”１”を
ヒューズユニットＨＵ２および冗長セルアレイ２６によ
って冗長置換したいときには、ヒューズユニットＨＵ２
のヒューズｒＨ0およびｒＨ1を切断することによって、
冗長置換アドレスＡ0＝”１”，Ａ1＝”１”をヒューズ
ユニットＨＵ２に記憶させる。
1＝”０”の本セルが不良であり、このロウアドレスＡ0
＝”１”，Ａ1＝”０”をヒューズユニットＨＵ１およ
び冗長セルアレイ２６によって冗長置換したいときに
は、ヒューズユニットＨＵ１のヒューズｒＨ0およびＨ1
を切断することによって、冗長置換アドレスＡ0＝”
１”，Ａ1＝”０”をヒューズユニットＨＵ１に記憶さ
せる。また、ロウアドレスＡ0＝”１”，Ａ1＝”１”を
ヒューズユニットＨＵ２および冗長セルアレイ２６によ
って冗長置換したいときには、ヒューズユニットＨＵ２
のヒューズｒＨ0およびｒＨ1を切断することによって、
冗長置換アドレスＡ0＝”１”，Ａ1＝”１”をヒューズ
ユニットＨＵ２に記憶させる。
【００７７】［冗長セルアクセス動作（冗長置換された
あとの動作）］次に、冗長置換されたあとにおいて、入
力されたアドレスが冗長置換アドレスと一致したとき
に、冗長セルを選択し、選択した冗長セルにデータを書
き込む動作、または選択した冗長セルからデータを読み
出す動作について説明する。まず、上記のアドレスを冗
長置換した冗長セルを、以下のようにして選択する。つ
まり、アドレスバッファ１１、冗長ヒューズ回路２２、
冗長アドレスバッファ２３、および冗長デコーダ２４に
よって、ロウアドレスＡ0，Ａ1に従って２本の冗長ワー
ド線ｕ0，ｕ1の内のいずれかを選択する。また、アドレ
スバッファ１１、カラムデコーダ１５、およびカラムス
イッチ回路１６によって、カラムアドレスＡ 2，Ａ3に従
って、ビット線ｂ0〜ｂ3の内のいずれかを選択する。
あとの動作）］次に、冗長置換されたあとにおいて、入
力されたアドレスが冗長置換アドレスと一致したとき
に、冗長セルを選択し、選択した冗長セルにデータを書
き込む動作、または選択した冗長セルからデータを読み
出す動作について説明する。まず、上記のアドレスを冗
長置換した冗長セルを、以下のようにして選択する。つ
まり、アドレスバッファ１１、冗長ヒューズ回路２２、
冗長アドレスバッファ２３、および冗長デコーダ２４に
よって、ロウアドレスＡ0，Ａ1に従って２本の冗長ワー
ド線ｕ0，ｕ1の内のいずれかを選択する。また、アドレ
スバッファ１１、カラムデコーダ１５、およびカラムス
イッチ回路１６によって、カラムアドレスＡ 2，Ａ3に従
って、ビット線ｂ0〜ｂ3の内のいずれかを選択する。
【００７８】ここでは、上記のように、ヒューズユニッ
トＨＵ１のヒューズｒＨ0およびＨ1を切断することによ
って冗長置換アドレスＡ0＝”１”，Ａ1＝”０”をヒュ
ーズユニットＨＵ１に記憶させ、ヒューズユニットＨＵ
２のヒューズｒＨ0およびｒＨ1を切断することによって
冗長置換アドレスＡ0＝”１”，Ａ1＝”１”をヒューズ
ユニットＨＵ２に記憶させた場合について説明する。ま
た、冗長置換されたあとの冗長セルアクセス動作におい
ては、制御回路６は、冗長ワード選択制御信号ＣＮＤ0
＝ＣＮＤ1＝”１”とする。このため、冗長デコーダ２
４は、冗長アドレスバッファ２３から入力される冗長ア
ドレスに従って冗長ワード線を選択する。
トＨＵ１のヒューズｒＨ0およびＨ1を切断することによ
って冗長置換アドレスＡ0＝”１”，Ａ1＝”０”をヒュ
ーズユニットＨＵ１に記憶させ、ヒューズユニットＨＵ
２のヒューズｒＨ0およびｒＨ1を切断することによって
冗長置換アドレスＡ0＝”１”，Ａ1＝”１”をヒューズ
ユニットＨＵ２に記憶させた場合について説明する。ま
た、冗長置換されたあとの冗長セルアクセス動作におい
ては、制御回路６は、冗長ワード選択制御信号ＣＮＤ0
＝ＣＮＤ1＝”１”とする。このため、冗長デコーダ２
４は、冗長アドレスバッファ２３から入力される冗長ア
ドレスに従って冗長ワード線を選択する。
【００７９】ヒューズユニットＨＵ１のヒューズＨ0お
よびｒＨ1は切断されていないため、内部ロウアドレス
ビットＡ0，ｒＡ1は、それぞれヒューズユニットＨＵ１
のヒューズＨ0，ｒＨ1を介してバッファユニットＢＵ１
に入力される。しかし、ヒューズユニットＨＵ１のヒュ
ーズｒＨ0およびＨ1は切断されているため、内部ロウア
ドレスビットｒＡ0およびＡ1は、バッファユニットＢＵ
１には入力されない。
よびｒＨ1は切断されていないため、内部ロウアドレス
ビットＡ0，ｒＡ1は、それぞれヒューズユニットＨＵ１
のヒューズＨ0，ｒＨ1を介してバッファユニットＢＵ１
に入力される。しかし、ヒューズユニットＨＵ１のヒュ
ーズｒＨ0およびＨ1は切断されているため、内部ロウア
ドレスビットｒＡ0およびＡ1は、バッファユニットＢＵ
１には入力されない。
【００８０】バッファユニットＢＵ１は、ヒューズユニ
ットＨＵ１から入力される内部ロウアドレスビットをも
とに、冗長アドレスビットＢ0，ｒＢ0，Ｂ1，ｒＢ1を生
成し、これらの冗長アドレスビットをアンドゲートＡＮ
Ｄ８に入力する。つまり、バッファユニットＢＵ１に入
力される内部ロウアドレスビットＡ0，ｒＡ1について
は、Ｂ0＝Ａ0，ｒＢ1＝ｒＡ1とする。また、内部ロウア
ドレスビットｒＡ0，Ａ1は入力されないので、ｒＢ0＝
Ｂ1＝”１”とする。従って、バッファユニットＢＵ１
からアンドゲートＡＮＤ８には、冗長アドレスＢ0＝
Ａ0，ｒＢ0＝”１”，Ｂ1＝”１”，ｒＢ1＝ｒＡ1が入
力される。
ットＨＵ１から入力される内部ロウアドレスビットをも
とに、冗長アドレスビットＢ0，ｒＢ0，Ｂ1，ｒＢ1を生
成し、これらの冗長アドレスビットをアンドゲートＡＮ
Ｄ８に入力する。つまり、バッファユニットＢＵ１に入
力される内部ロウアドレスビットＡ0，ｒＡ1について
は、Ｂ0＝Ａ0，ｒＢ1＝ｒＡ1とする。また、内部ロウア
ドレスビットｒＡ0，Ａ1は入力されないので、ｒＢ0＝
Ｂ1＝”１”とする。従って、バッファユニットＢＵ１
からアンドゲートＡＮＤ８には、冗長アドレスＢ0＝
Ａ0，ｒＢ0＝”１”，Ｂ1＝”１”，ｒＢ1＝ｒＡ1が入
力される。
【００８１】ヒューズユニットＨＵ１による冗長置換ア
ドレスに一致するロウアドレスＡ0＝”１”，Ａ1＝”
０”がアドレスバッファ１１に入力されると、バッファ
ユニットＢＵ１から出力される冗長アドレスＢ0＝ｒＢ0
＝Ｂ1＝ｒＢ1＝”１”となるので、アンドゲートＡＮＤ
８の出力が”１”となり、冗長ワード線ｕ0が選択され
る。冗長デコーダ２４は、アンドゲートＡＮＤ８の出力
が”１”となると、非選択信号線２７を介してロウデコ
ーダ１３のアンドゲートＡＮＤ０〜ＡＮＤ３の入力する
非選択信号ＮＳＬを”１”から”０”に変化させ、ロウ
デコーダ１３の動作を停止させる。従って、ロウデコー
ダ１３のアンドゲートＡＮＤ０〜ＡＮＤ３、および冗長
デコーダ２４のアンドゲートＡＮＤ８，ＡＮＤ９の内、
アンドゲートＡＮＤ８の出力のみが”１”となり、ワー
ド線ｗ0〜ｗ3および冗長ワード線ｕ0，ｕ1の内から冗長
ワード線ｕ0が選択される。
ドレスに一致するロウアドレスＡ0＝”１”，Ａ1＝”
０”がアドレスバッファ１１に入力されると、バッファ
ユニットＢＵ１から出力される冗長アドレスＢ0＝ｒＢ0
＝Ｂ1＝ｒＢ1＝”１”となるので、アンドゲートＡＮＤ
８の出力が”１”となり、冗長ワード線ｕ0が選択され
る。冗長デコーダ２４は、アンドゲートＡＮＤ８の出力
が”１”となると、非選択信号線２７を介してロウデコ
ーダ１３のアンドゲートＡＮＤ０〜ＡＮＤ３の入力する
非選択信号ＮＳＬを”１”から”０”に変化させ、ロウ
デコーダ１３の動作を停止させる。従って、ロウデコー
ダ１３のアンドゲートＡＮＤ０〜ＡＮＤ３、および冗長
デコーダ２４のアンドゲートＡＮＤ８，ＡＮＤ９の内、
アンドゲートＡＮＤ８の出力のみが”１”となり、ワー
ド線ｗ0〜ｗ3および冗長ワード線ｕ0，ｕ1の内から冗長
ワード線ｕ0が選択される。
【００８２】また、ヒューズユニットＨＵ２のヒューズ
Ｈ0およびＨ1は切断されていないため、内部ロウアドレ
スビットＡ0，Ａ1は、それぞれヒューズユニットＨＵ２
のヒューズＨ0，Ｈ1を介してバッファユニットＢＵ２に
入力される。しかし、ヒューズユニットＨＵ２のヒュー
ズｒＨ0およびｒＨ1は切断されているため、内部ロウア
ドレスビットｒＡ0およびｒＡ1は、バッファユニットＢ
Ｕ２には入力されない。
Ｈ0およびＨ1は切断されていないため、内部ロウアドレ
スビットＡ0，Ａ1は、それぞれヒューズユニットＨＵ２
のヒューズＨ0，Ｈ1を介してバッファユニットＢＵ２に
入力される。しかし、ヒューズユニットＨＵ２のヒュー
ズｒＨ0およびｒＨ1は切断されているため、内部ロウア
ドレスビットｒＡ0およびｒＡ1は、バッファユニットＢ
Ｕ２には入力されない。
【００８３】バッファユニットＢＵ２は、ヒューズユニ
ットＨＵ２から入力される内部ロウアドレスビットをも
とに、冗長アドレスビットＢ0，ｒＢ0，Ｂ1，ｒＢ1を生
成し、これらの冗長アドレスビットをアンドゲートＡＮ
Ｄ９に入力する。つまり、バッファユニットＢＵ２に入
力される内部ロウアドレスビットＡ0，Ａ1については、
Ｂ0＝Ａ0，Ｂ1＝Ａ1とする。また、内部ロウアドレスビ
ットｒＡ0，ｒＡ1は入力されないので、ｒＢ0＝ｒＢ
1＝”１”とする。従って、バッファユニットＢＵ２か
らアンドゲートＡＮＤ９には、冗長アドレスＢ0＝Ａ0，
ｒＢ0＝”１”，Ｂ1＝Ａ1，ｒＢ1＝”１”が入力され
る。
ットＨＵ２から入力される内部ロウアドレスビットをも
とに、冗長アドレスビットＢ0，ｒＢ0，Ｂ1，ｒＢ1を生
成し、これらの冗長アドレスビットをアンドゲートＡＮ
Ｄ９に入力する。つまり、バッファユニットＢＵ２に入
力される内部ロウアドレスビットＡ0，Ａ1については、
Ｂ0＝Ａ0，Ｂ1＝Ａ1とする。また、内部ロウアドレスビ
ットｒＡ0，ｒＡ1は入力されないので、ｒＢ0＝ｒＢ
1＝”１”とする。従って、バッファユニットＢＵ２か
らアンドゲートＡＮＤ９には、冗長アドレスＢ0＝Ａ0，
ｒＢ0＝”１”，Ｂ1＝Ａ1，ｒＢ1＝”１”が入力され
る。
【００８４】ヒューズユニットＨＵ２による冗長置換ア
ドレスに一致するロウアドレスＡ0＝”１”，Ａ1＝”
１”がアドレスバッファ１１に入力されると、バッファ
ユニットＢＵ２から出力される冗長アドレスＢ0＝ｒＢ0
＝Ｂ1＝ｒＢ1＝”１”となるので、アンドゲートＡＮＤ
９の出力が”１”となり、冗長ワード線ｕ1が選択され
る。冗長デコーダ２４は、アンドゲートＡＮＤ９の出力
が”１”となると、非選択信号ＮＳＬを”１”から”
０”に変化させ、ロウデコーダ１３の動作を停止させ
る。従って、ロウデコーダ１３のアンドゲートＡＮＤ０
〜ＡＮＤ３、および冗長デコーダ２４のアンドゲートＡ
ＮＤ８，ＡＮＤ９の内、アンドゲートＡＮＤ９の出力の
みが”１”となり、ワード線ｗ0〜ｗ3および冗長ワード
線ｕ0，ｕ1の内から冗長ワード線ｕ1が選択される。
ドレスに一致するロウアドレスＡ0＝”１”，Ａ1＝”
１”がアドレスバッファ１１に入力されると、バッファ
ユニットＢＵ２から出力される冗長アドレスＢ0＝ｒＢ0
＝Ｂ1＝ｒＢ1＝”１”となるので、アンドゲートＡＮＤ
９の出力が”１”となり、冗長ワード線ｕ1が選択され
る。冗長デコーダ２４は、アンドゲートＡＮＤ９の出力
が”１”となると、非選択信号ＮＳＬを”１”から”
０”に変化させ、ロウデコーダ１３の動作を停止させ
る。従って、ロウデコーダ１３のアンドゲートＡＮＤ０
〜ＡＮＤ３、および冗長デコーダ２４のアンドゲートＡ
ＮＤ８，ＡＮＤ９の内、アンドゲートＡＮＤ９の出力の
みが”１”となり、ワード線ｗ0〜ｗ3および冗長ワード
線ｕ0，ｕ1の内から冗長ワード線ｕ1が選択される。
【００８５】また、上記の本セルアクセス動作と同じよ
うにして、カラムアドレスＡ2，Ａ3に従って、ビット線
ｂ0〜ｂ3の内のいずれかを選択する。以上によって、入
力されたアドレスを冗長置換した冗長セルが選択され
る。そして、上記本セルアクセス動作と同じようにし
て、上記選択された冗長セルにデータが書き込まれ、ま
たは上記選択された冗長セルからデータが読み出され
る。
うにして、カラムアドレスＡ2，Ａ3に従って、ビット線
ｂ0〜ｂ3の内のいずれかを選択する。以上によって、入
力されたアドレスを冗長置換した冗長セルが選択され
る。そして、上記本セルアクセス動作と同じようにし
て、上記選択された冗長セルにデータが書き込まれ、ま
たは上記選択された冗長セルからデータが読み出され
る。
【００８６】［冗長セルアクセス動作（冗長置換する前
の動作）］検査工程において、冗長置換する前に、冗長
セルを選択し、選択した冗長セルにデータを書き込む動
作、または選択した冗長セルからデータを読み出す動作
について以下に説明する。このときには、外部から制御
信号入力端子２１に冗長セルアクセス許可の制御信号が
入力される。この制御信号には、冗長ワード線を選択す
るためのデータが含まれている。また、アドレス入力端
子１２には、ビット線を選択するためのカラムアドレス
が入力される。また、データの書き込みのときには、外
部からデータ入出力端子１９に書き込みデータが入力さ
れる。
の動作）］検査工程において、冗長置換する前に、冗長
セルを選択し、選択した冗長セルにデータを書き込む動
作、または選択した冗長セルからデータを読み出す動作
について以下に説明する。このときには、外部から制御
信号入力端子２１に冗長セルアクセス許可の制御信号が
入力される。この制御信号には、冗長ワード線を選択す
るためのデータが含まれている。また、アドレス入力端
子１２には、ビット線を選択するためのカラムアドレス
が入力される。また、データの書き込みのときには、外
部からデータ入出力端子１９に書き込みデータが入力さ
れる。
【００８７】制御回路６は、上記冗長セルアクセス許可
の制御信号が入力されると、アドレスバッファ１１を制
御して内部ロウアドレスＡ0，ｒＡ0，Ａ1，ｒＡ1を全
て”１”にするとともに、ロウデコーダ１３のアンドゲ
ートＡＮＤ０〜ＡＮＤ３に入力する本セルアクセス制御
信号ＣＮＣを”１”から”０”に変化させ、ロウデコー
ダ１３の動作を停止させる。冗長ヒューズ回路２２のヒ
ューズユニットＨＵ１，ＨＵ２のヒューズはいずれも切
断されていないので、内部ロウアドレスＡ0，ｒＡ0，Ａ
1，ｒＡ1を全て”１”にすることにより、冗長アドレス
バッファ２３のバッファユニットＢＵ１，ＢＵ２から出
力される冗長アドレスビットＢ0，ｒＢ0，Ｂ1，ｒＢ1は
全て”１”になる。これにより、冗長デコーダ２４は、
制御回路６から入力される冗長ワード選択制御信号ＣＮ
Ｄ0，ＣＮＤ1に従って冗長ワード線を選択することにな
る。
の制御信号が入力されると、アドレスバッファ１１を制
御して内部ロウアドレスＡ0，ｒＡ0，Ａ1，ｒＡ1を全
て”１”にするとともに、ロウデコーダ１３のアンドゲ
ートＡＮＤ０〜ＡＮＤ３に入力する本セルアクセス制御
信号ＣＮＣを”１”から”０”に変化させ、ロウデコー
ダ１３の動作を停止させる。冗長ヒューズ回路２２のヒ
ューズユニットＨＵ１，ＨＵ２のヒューズはいずれも切
断されていないので、内部ロウアドレスＡ0，ｒＡ0，Ａ
1，ｒＡ1を全て”１”にすることにより、冗長アドレス
バッファ２３のバッファユニットＢＵ１，ＢＵ２から出
力される冗長アドレスビットＢ0，ｒＢ0，Ｂ1，ｒＢ1は
全て”１”になる。これにより、冗長デコーダ２４は、
制御回路６から入力される冗長ワード選択制御信号ＣＮ
Ｄ0，ＣＮＤ1に従って冗長ワード線を選択することにな
る。
【００８８】制御回路６は、上記冗長セルアクセス許可
の制御信号に従って、冗長ワード選択制御信号ＣＮＤ0
＝”１”，ＣＮＤ1＝”０”とするか、あるいはＣＮＤ0
＝”０”，ＣＮＤ1＝”１”とする。冗長ワード選択制
御信号ＣＮＤ0＝”１”，ＣＮＤ1＝”０”であれば、冗
長デコーダ２４のアンドゲートＡＮＤ８の出力のみが”
１”となり、冗長ワード線ｕ0が選択される。また、冗
長ワード選択制御信号ＣＮＤ0＝”０”，ＣＮＤ1＝”
１”であれば、アンドゲートＡＮＤ９の出力のみが”
１”となり、冗長ワード線ｕ1が選択される。
の制御信号に従って、冗長ワード選択制御信号ＣＮＤ0
＝”１”，ＣＮＤ1＝”０”とするか、あるいはＣＮＤ0
＝”０”，ＣＮＤ1＝”１”とする。冗長ワード選択制
御信号ＣＮＤ0＝”１”，ＣＮＤ1＝”０”であれば、冗
長デコーダ２４のアンドゲートＡＮＤ８の出力のみが”
１”となり、冗長ワード線ｕ0が選択される。また、冗
長ワード選択制御信号ＣＮＤ0＝”０”，ＣＮＤ1＝”
１”であれば、アンドゲートＡＮＤ９の出力のみが”
１”となり、冗長ワード線ｕ1が選択される。
【００８９】また、上記の本セルアクセス動作と同じよ
うにして、カラムアドレスＡ2，Ａ3に従って、ビット線
ｂ0〜ｂ3の内のいずれかを選択する。以上によって、冗
長置換をする前の冗長セルアレイ２６から冗長セルが選
択される。そして、上記の本セルアクセス動作と同じよ
うにして、上記選択された冗長セルにデータが書き込ま
れ、または上記選択された冗長セルからデータが読み出
される。
うにして、カラムアドレスＡ2，Ａ3に従って、ビット線
ｂ0〜ｂ3の内のいずれかを選択する。以上によって、冗
長置換をする前の冗長セルアレイ２６から冗長セルが選
択される。そして、上記の本セルアクセス動作と同じよ
うにして、上記選択された冗長セルにデータが書き込ま
れ、または上記選択された冗長セルからデータが読み出
される。
【００９０】［予備セルアクセス動作］予備セルを選択
し、選択した予備セルに冗長置換アドレスデータを書き
込む動作、または選択した予備セルから冗長置換アドレ
スデータを読み出す動作について以下に説明する。予備
セルにアクセスするときには、外部から制御信号入力端
子２１に予備セルアクセス許可の制御信号が入力され
る。この制御信号には、予備セルワード線を選択するた
めのデータが含まれている。また、アドレス入力端子１
２には、ビット線を選択するためのカラムアドレスが入
力される。また、冗長置換アドレスデータの書き込みの
ときには、データ入出力端子１９には、冗長置換アドレ
スＡ0，Ａ1のデータ（以下、予備セルに書き込む冗長置
換アドレスデータをＭＡ0，ＭＡ1と表記する）が外部か
ら入力される。
し、選択した予備セルに冗長置換アドレスデータを書き
込む動作、または選択した予備セルから冗長置換アドレ
スデータを読み出す動作について以下に説明する。予備
セルにアクセスするときには、外部から制御信号入力端
子２１に予備セルアクセス許可の制御信号が入力され
る。この制御信号には、予備セルワード線を選択するた
めのデータが含まれている。また、アドレス入力端子１
２には、ビット線を選択するためのカラムアドレスが入
力される。また、冗長置換アドレスデータの書き込みの
ときには、データ入出力端子１９には、冗長置換アドレ
スＡ0，Ａ1のデータ（以下、予備セルに書き込む冗長置
換アドレスデータをＭＡ0，ＭＡ1と表記する）が外部か
ら入力される。
【００９１】制御回路６は、上記予備セルアクセス許可
の制御信号が入力されると、予備セル選択回路１のアン
ドゲートＡＮＤ１０，ＡＮＤ１１に入力する予備セルア
クセス制御信号ＣＮＡを”０”から”１”に変化させて
予備セル選択回路１を動作可能にするとともに、本セル
アクセス制御信号ＣＮＣ、および冗長ワード選択制御信
号ＣＮＤ0，ＣＮＤ1を”１”から”０に変化させてロウ
デコーダ１３および冗長デコーダ２４の動作を停止させ
る。また、制御回路６は、上記予備セルアクセス許可の
制御信号に従って、予備セルワード線を選択するための
予備セルロウアドレスＣ0を生成し、この予備セルロウ
アドレスＣ0を予備セル選択回路１の予備セルアドレス
バッファＢＵＦに送る。
の制御信号が入力されると、予備セル選択回路１のアン
ドゲートＡＮＤ１０，ＡＮＤ１１に入力する予備セルア
クセス制御信号ＣＮＡを”０”から”１”に変化させて
予備セル選択回路１を動作可能にするとともに、本セル
アクセス制御信号ＣＮＣ、および冗長ワード選択制御信
号ＣＮＤ0，ＣＮＤ1を”１”から”０に変化させてロウ
デコーダ１３および冗長デコーダ２４の動作を停止させ
る。また、制御回路６は、上記予備セルアクセス許可の
制御信号に従って、予備セルワード線を選択するための
予備セルロウアドレスＣ0を生成し、この予備セルロウ
アドレスＣ0を予備セル選択回路１の予備セルアドレス
バッファＢＵＦに送る。
【００９２】予備セル選択回路１において、予備セルア
ドレスバッファＢＵＦは、制御回路６から入力された予
備セルロウアドレスＣ0から、予備セル内部ロウアドレ
スビットＣ0，ｒＣ0を生成する。予備セルロウアドレス
Ｃ0＝”０”のときには、予備セル内部ロウアドレスビ
ットＣ0＝”０”，ｒＣ0＝”１”であり、予備セルロウ
アドレスＣ0＝”１”のときには、予備セル内部ロウア
ドレスビットＣ0＝”１”，ｒＣ0＝”０”である。
ドレスバッファＢＵＦは、制御回路６から入力された予
備セルロウアドレスＣ0から、予備セル内部ロウアドレ
スビットＣ0，ｒＣ0を生成する。予備セルロウアドレス
Ｃ0＝”０”のときには、予備セル内部ロウアドレスビ
ットＣ0＝”０”，ｒＣ0＝”１”であり、予備セルロウ
アドレスＣ0＝”１”のときには、予備セル内部ロウア
ドレスビットＣ0＝”１”，ｒＣ0＝”０”である。
【００９３】アンドゲートＡＮＤ１０には、予備セルア
クセス制御信号ＣＮＡおよび予備セル内部ロウアドレス
ビットＣ0が入力される。また、アンドゲートＡＮＤ１
１には、予備セルアクセス制御信号ＣＮＡおよび予備セ
ル内部ロウアドレスビットｒＣ0が入力される。予備セ
ルアクセス制御信号ＣＮＡ＝”１”なので、予備セルロ
ウアドレスＣ0＝”１”のときには、アンドゲートＡＮ
Ｄ１０の出力が”１”となり、予備セルワード線ｖ0が
選択される。また、予備セルロウアドレスＣ0＝”０”
のときには、アンドゲートＡＮＤ１１の出力が”１”と
なり、予備セルワード線ｖ1が選択される。
クセス制御信号ＣＮＡおよび予備セル内部ロウアドレス
ビットＣ0が入力される。また、アンドゲートＡＮＤ１
１には、予備セルアクセス制御信号ＣＮＡおよび予備セ
ル内部ロウアドレスビットｒＣ0が入力される。予備セ
ルアクセス制御信号ＣＮＡ＝”１”なので、予備セルロ
ウアドレスＣ0＝”１”のときには、アンドゲートＡＮ
Ｄ１０の出力が”１”となり、予備セルワード線ｖ0が
選択される。また、予備セルロウアドレスＣ0＝”０”
のときには、アンドゲートＡＮＤ１１の出力が”１”と
なり、予備セルワード線ｖ1が選択される。
【００９４】また、上記の本セルアクセス動作と同じよ
うにして、カラムアドレスＡ2，Ａ3に従って、ビット線
ｂ0〜ｂ3の内のいずれかを選択する。以上によって、予
備セルアレイ３から予備セルが選択される。そして、上
記の本セルアクセス動作と同じようにして、上記選択さ
れた予備セルに冗長置換アドレスデータＭＡ0，ＭＡ1が
書き込まれ、または上記選択された予備セルから冗長置
換アドレスデータＭＡ 0，ＭＡ1が読み出される。
うにして、カラムアドレスＡ2，Ａ3に従って、ビット線
ｂ0〜ｂ3の内のいずれかを選択する。以上によって、予
備セルアレイ３から予備セルが選択される。そして、上
記の本セルアクセス動作と同じようにして、上記選択さ
れた予備セルに冗長置換アドレスデータＭＡ0，ＭＡ1が
書き込まれ、または上記選択された予備セルから冗長置
換アドレスデータＭＡ 0，ＭＡ1が読み出される。
【００９５】例えば、予備セルワード線ｖ0およびビッ
ト線ｂ0を選択してヒューズユニットＨＵ１による冗長
置換アドレスデータＭＡ0，ＭＡ1を書き込み、予備セル
ワード線ｖ1およびビット線ｂ0を選択してヒューズユニ
ットＨＵ２による冗長置換アドレスデータＭＡ0，ＭＡ1
を書き込む。あるいは、予備セルワード線ｖ0およびビ
ット線ｂ0を選択してヒューズユニットＨＵ１による冗
長置換アドレスデータＭＡ0，ＭＡ1を書き込み、予備セ
ルワード線ｖ0およびビット線ｂ1を選択してヒューズユ
ニットＨＵ２による冗長置換アドレスデータＭＡ0，Ｍ
Ａ1を書き込む。ただし、ここでは冗長置換アドレスは
２ビットなので、予備セル（ｎビットのメモリセル）は
２ビット以上であるものとする。この場合、予備セルは
２個あれば足りる。さらに、予備セルが４ビット以上で
あれば、同じ予備セルにヒューズユニットＨＵ１および
ＨＵ２による冗長置換アドレスデータを同時に書き込
み、この予備セルからヒューズユニットＨＵ１およびＨ
Ｕ２による冗長置換アドレスデータを同時に読み出すこ
とも可能である。この場合には、予備セルは１個あれば
足りる。
ト線ｂ0を選択してヒューズユニットＨＵ１による冗長
置換アドレスデータＭＡ0，ＭＡ1を書き込み、予備セル
ワード線ｖ1およびビット線ｂ0を選択してヒューズユニ
ットＨＵ２による冗長置換アドレスデータＭＡ0，ＭＡ1
を書き込む。あるいは、予備セルワード線ｖ0およびビ
ット線ｂ0を選択してヒューズユニットＨＵ１による冗
長置換アドレスデータＭＡ0，ＭＡ1を書き込み、予備セ
ルワード線ｖ0およびビット線ｂ1を選択してヒューズユ
ニットＨＵ２による冗長置換アドレスデータＭＡ0，Ｍ
Ａ1を書き込む。ただし、ここでは冗長置換アドレスは
２ビットなので、予備セル（ｎビットのメモリセル）は
２ビット以上であるものとする。この場合、予備セルは
２個あれば足りる。さらに、予備セルが４ビット以上で
あれば、同じ予備セルにヒューズユニットＨＵ１および
ＨＵ２による冗長置換アドレスデータを同時に書き込
み、この予備セルからヒューズユニットＨＵ１およびＨ
Ｕ２による冗長置換アドレスデータを同時に読み出すこ
とも可能である。この場合には、予備セルは１個あれば
足りる。
【００９６】［ヒューズデータの読み出し動作］ヒュー
ズの切断によって冗長ヒューズ回路２２に記憶されてい
る冗長置換アドレスデータ（以下、冗長ヒューズ回路２
２に記憶されている冗長置換アドレスデータをＨＡ0，
ＨＡ1と表記する）を読み出す動作（ロールコールの動
作）について以下に説明する。ロールコールをするとき
には、外部から制御信号入力端子２１にロールコール許
可の制御信号が入力される。
ズの切断によって冗長ヒューズ回路２２に記憶されてい
る冗長置換アドレスデータ（以下、冗長ヒューズ回路２
２に記憶されている冗長置換アドレスデータをＨＡ0，
ＨＡ1と表記する）を読み出す動作（ロールコールの動
作）について以下に説明する。ロールコールをするとき
には、外部から制御信号入力端子２１にロールコール許
可の制御信号が入力される。
【００９７】制御回路６は、上記ロールコール許可の制
御信号が入力されると、ヒューズデータ読み出し制御信
号ＣＮＢを”０”から”１”に変化させてヒューズデー
タ読み出し回路４を動作可能にするとともに、冗長置換
アドレスデータＨＡ0，ＨＡ1を読み出すヒューズユニッ
トを選択するためのヒューズユニット選択制御制御信号
ＳＬＴを生成し、このヒューズユニット選択制御制御信
号ＳＬＴをヒューズデータ読み出し回路４に送る。ま
た、制御回路６は、アドレスバッファ１１を制御し、内
部ロウアドレスＡ0，ｒＡ0，Ａ1，ｒＡ1を全て”０”に
する。
御信号が入力されると、ヒューズデータ読み出し制御信
号ＣＮＢを”０”から”１”に変化させてヒューズデー
タ読み出し回路４を動作可能にするとともに、冗長置換
アドレスデータＨＡ0，ＨＡ1を読み出すヒューズユニッ
トを選択するためのヒューズユニット選択制御制御信号
ＳＬＴを生成し、このヒューズユニット選択制御制御信
号ＳＬＴをヒューズデータ読み出し回路４に送る。ま
た、制御回路６は、アドレスバッファ１１を制御し、内
部ロウアドレスＡ0，ｒＡ0，Ａ1，ｒＡ1を全て”０”に
する。
【００９８】ヒューズデータ読み出し回路４において、
ヒューズユニットＨＵ１のヒューズデータＤＨ0，ｒＤ
Ｈ0，ＤＨ1，ｒＤＨ1をヒューズデータデコーダＨＤＤ
に送るデータ伝送線には、それぞれ十分大きなプルアッ
プ抵抗Ｒ0〜Ｒ3がスイッチＰＳＷ0を介して接続されて
いる。また、ヒューズユニットＨＵ２のヒューズデータ
ＤＨ0，ｒＤＨ0，ＤＨ1，ｒＤＨ1をヒューズデータデコ
ーダＨＤＤに送るデータ伝送線には、それぞれ十分大き
なプルアップ抵抗Ｒ4〜Ｒ7がスイッチＰＳＷ1を介して
接続されている。
ヒューズユニットＨＵ１のヒューズデータＤＨ0，ｒＤ
Ｈ0，ＤＨ1，ｒＤＨ1をヒューズデータデコーダＨＤＤ
に送るデータ伝送線には、それぞれ十分大きなプルアッ
プ抵抗Ｒ0〜Ｒ3がスイッチＰＳＷ0を介して接続されて
いる。また、ヒューズユニットＨＵ２のヒューズデータ
ＤＨ0，ｒＤＨ0，ＤＨ1，ｒＤＨ1をヒューズデータデコ
ーダＨＤＤに送るデータ伝送線には、それぞれ十分大き
なプルアップ抵抗Ｒ4〜Ｒ7がスイッチＰＳＷ1を介して
接続されている。
【００９９】ヒューズユニットＨＵ１に記憶されている
置換アドレスデータを読み出すときには、ヒューズデー
タ読み出し回路４は、スイッチＰＳＷ0をＯＮし、ヒュ
ーズユニットＨＵ１のヒューズデータ伝送線を抵抗Ｒ0
〜Ｒ3によってプルアップする。ヒューズデータデコー
ダＨＤＤは、ヒューズユニットＨＵ１のヒューズデータ
ＤＨ0，ｒＤＨ0，ＤＨ1，ｒＤＨ1をデコードし、ヒュー
ズユニットＨＵ１に記憶されている冗長置換アドレスＨ
Ａ0，ＨＡ1を生成し、データ入出力回路５に送る。つま
り、ＤＨ0＝”０”，ｒＤＨ0＝”１”であればＨＡ
0＝”１”とし、ＤＨ0＝”１”，ｒＤＨ0＝”０”であ
ればＨＡ0＝”０”とする。また、ＤＨ1＝”０”，ｒＤ
Ｈ1＝”１”であればＨＡ1＝”１”とし、ＤＨ1＝”
１”，ｒＤＨ1＝”０”であればＨＡ1＝”０”とする。
ヒューズユニットＨＵ１では、ヒューズｒＨ0およびＨ1
が切断されているので、内部ロウアドレスＡ0，ｒＡ0，
Ａ1，ｒＡ1を全て”０”とし、ヒューズユニットＨＵ１
のヒューズデータ伝送線をプルアップしたときには、ヒ
ューズデータＤＨ0＝ｒＤＨ1＝”０”，ｒＤＨ0＝ＤＨ1
＝”１”となる。従って、デコードされた冗長置換アド
レスは、ＨＡ0＝”１”，ＨＡ1＝”０”となる。
置換アドレスデータを読み出すときには、ヒューズデー
タ読み出し回路４は、スイッチＰＳＷ0をＯＮし、ヒュ
ーズユニットＨＵ１のヒューズデータ伝送線を抵抗Ｒ0
〜Ｒ3によってプルアップする。ヒューズデータデコー
ダＨＤＤは、ヒューズユニットＨＵ１のヒューズデータ
ＤＨ0，ｒＤＨ0，ＤＨ1，ｒＤＨ1をデコードし、ヒュー
ズユニットＨＵ１に記憶されている冗長置換アドレスＨ
Ａ0，ＨＡ1を生成し、データ入出力回路５に送る。つま
り、ＤＨ0＝”０”，ｒＤＨ0＝”１”であればＨＡ
0＝”１”とし、ＤＨ0＝”１”，ｒＤＨ0＝”０”であ
ればＨＡ0＝”０”とする。また、ＤＨ1＝”０”，ｒＤ
Ｈ1＝”１”であればＨＡ1＝”１”とし、ＤＨ1＝”
１”，ｒＤＨ1＝”０”であればＨＡ1＝”０”とする。
ヒューズユニットＨＵ１では、ヒューズｒＨ0およびＨ1
が切断されているので、内部ロウアドレスＡ0，ｒＡ0，
Ａ1，ｒＡ1を全て”０”とし、ヒューズユニットＨＵ１
のヒューズデータ伝送線をプルアップしたときには、ヒ
ューズデータＤＨ0＝ｒＤＨ1＝”０”，ｒＤＨ0＝ＤＨ1
＝”１”となる。従って、デコードされた冗長置換アド
レスは、ＨＡ0＝”１”，ＨＡ1＝”０”となる。
【０１００】また、ヒューズユニットＨＵ２に記憶され
ている置換アドレスデータを読み出すときには、ヒュー
ズデータ読み出し回路４は、スイッチＰＳＷ1をＯＮ
し、ヒューズユニットＨＵ２のヒューズデータ伝送線を
抵抗Ｒ4〜Ｒ7によってプルアップする。ヒューズデータ
デコーダＨＤＤは、ヒューズユニットＨＵ２のヒューズ
データＤＨ0，ｒＤＨ0，ＤＨ1，ｒＤＨ1をデコードし、
ヒューズユニットＨＵ２に記憶されている冗長置換アド
レスＨＡ0，ＨＡ1を生成し、データ入出力回路５に送
る。ヒューズユニットＨＵ２では、ヒューズｒＨ0およ
びｒＨ1が切断されているので、内部ロウアドレスＡ0，
ｒＡ0，Ａ1，ｒＡ1を全て”０”とし、ヒューズユニッ
トＨＵ２のヒューズデータ伝送線をプルアップしたとき
には、ヒューズデータＤＨ0＝ＤＨ1＝”０”，ｒＤＨ0
＝ｒＤＨ1＝”１”となる。従って、デコードされた冗
長置換アドレスは、ＨＡ0＝ＨＡ1＝”１”となる。
ている置換アドレスデータを読み出すときには、ヒュー
ズデータ読み出し回路４は、スイッチＰＳＷ1をＯＮ
し、ヒューズユニットＨＵ２のヒューズデータ伝送線を
抵抗Ｒ4〜Ｒ7によってプルアップする。ヒューズデータ
デコーダＨＤＤは、ヒューズユニットＨＵ２のヒューズ
データＤＨ0，ｒＤＨ0，ＤＨ1，ｒＤＨ1をデコードし、
ヒューズユニットＨＵ２に記憶されている冗長置換アド
レスＨＡ0，ＨＡ1を生成し、データ入出力回路５に送
る。ヒューズユニットＨＵ２では、ヒューズｒＨ0およ
びｒＨ1が切断されているので、内部ロウアドレスＡ0，
ｒＡ0，Ａ1，ｒＡ1を全て”０”とし、ヒューズユニッ
トＨＵ２のヒューズデータ伝送線をプルアップしたとき
には、ヒューズデータＤＨ0＝ＤＨ1＝”０”，ｒＤＨ0
＝ｒＤＨ1＝”１”となる。従って、デコードされた冗
長置換アドレスは、ＨＡ0＝ＨＡ1＝”１”となる。
【０１０１】データ入出力回路５は、冗長ヒューズ回路
２２から置換アドレスデータＨＡ0，ＨＡ1を読み出すと
きには、スイッチＳＷＢの端子ａが端子ｃに接続される
ようにスイッチＳＷＢを制御する。これによって、ヒュ
ーズデータデコーダＨＤＤの出力は、スイッチＳＷＢお
よび入出力バッファＩＯＢを介してデータ入出力端子１
９に接続される。従って、ヒューズデータ読み出し回路
４によってヒューズユニットＨＵ１，ＨＵ２から読み出
された冗長置換アドレスデータＨＡ0，ＨＡ1は、データ
入出力回路５によってデータ入出力端子１９から外部に
出力される。
２２から置換アドレスデータＨＡ0，ＨＡ1を読み出すと
きには、スイッチＳＷＢの端子ａが端子ｃに接続される
ようにスイッチＳＷＢを制御する。これによって、ヒュ
ーズデータデコーダＨＤＤの出力は、スイッチＳＷＢお
よび入出力バッファＩＯＢを介してデータ入出力端子１
９に接続される。従って、ヒューズデータ読み出し回路
４によってヒューズユニットＨＵ１，ＨＵ２から読み出
された冗長置換アドレスデータＨＡ0，ＨＡ1は、データ
入出力回路５によってデータ入出力端子１９から外部に
出力される。
【０１０２】［検査工程］図６は本発明の実施の形態１
の不揮発性半導体記憶装置の検査工程のフローチャート
である。図６の検査工程は、プロービングを２回に削減
した図１０の従来の検査工程において、ステップＳ１
８，Ｓ４２を付加したものである。この図６の検査工程
は、ステップＳ１の１ｓｔプロービング工程と、ステッ
プＳ２の冗長ヒューズ切断工程（冗長置換工程）と、ス
テップＳ３のウエハベーク工程と、ステップＳ４の２ｎ
ｄプロービング工程と、ステップＳ５の紫外線消去工程
の５工程に大別される。上記の１ｓｔプロービング工程
は、ステップＳ１１〜Ｓ１８によって構成され、上記の
２ｎｄプロービング工程は、ステップＳ４１，Ｓ４２に
よって構成されている。
の不揮発性半導体記憶装置の検査工程のフローチャート
である。図６の検査工程は、プロービングを２回に削減
した図１０の従来の検査工程において、ステップＳ１
８，Ｓ４２を付加したものである。この図６の検査工程
は、ステップＳ１の１ｓｔプロービング工程と、ステッ
プＳ２の冗長ヒューズ切断工程（冗長置換工程）と、ス
テップＳ３のウエハベーク工程と、ステップＳ４の２ｎ
ｄプロービング工程と、ステップＳ５の紫外線消去工程
の５工程に大別される。上記の１ｓｔプロービング工程
は、ステップＳ１１〜Ｓ１８によって構成され、上記の
２ｎｄプロービング工程は、ステップＳ４１，Ｓ４２に
よって構成されている。
【０１０３】ステップＳ１の１ｓｔプロービング工程に
ついて以下に説明する。まずステップＳ１１で、全ての
冗長セルについてデータ”１”の読み出しテスト（期待
値”１”テスト）をする。次にステップＳ１２で、全て
の冗長セルについて、データ”０”を書き込み、デー
タ”０”の読み出しテスト（期待値”０”テスト）をす
る。そしてステップＳ１３で、冗長セルの不良アドレス
をテスタにストアする。
ついて以下に説明する。まずステップＳ１１で、全ての
冗長セルについてデータ”１”の読み出しテスト（期待
値”１”テスト）をする。次にステップＳ１２で、全て
の冗長セルについて、データ”０”を書き込み、デー
タ”０”の読み出しテスト（期待値”０”テスト）をす
る。そしてステップＳ１３で、冗長セルの不良アドレス
をテスタにストアする。
【０１０４】次にステップＳ１４で、全ての本セルにつ
いてデータ”１”の読み出しテストをし、さらにステッ
プＳ１５で、全ての本セルについて、データ”０”を書
き込み、データ”０”の読み出しテストをする。そし
て、ステップＳ１６で、本セルの不良アドレスをテスタ
にストアする。
いてデータ”１”の読み出しテストをし、さらにステッ
プＳ１５で、全ての本セルについて、データ”０”を書
き込み、データ”０”の読み出しテストをする。そし
て、ステップＳ１６で、本セルの不良アドレスをテスタ
にストアする。
【０１０５】次にステップ１７において、テスタにおい
て、ストアしてある冗長セルと本セルの不良アドレスか
ら冗長置換による救済が可能かどうかを判別する。そし
て、冗長救済可能であれば、ステップＳ１８で、冗長置
換アドレス（冗長救済するアドレス）Ａ0，Ａ1のデータ
ＭＡ0，ＭＡ1を予備セルに書き込む。さらに必要に応じ
て（例えば、不良な予備セルに冗長置換アドレスデータ
を書き込まないようにするために）、書き込んだ冗長置
換アドレスデータＭＡ0，ＭＡ1を予備セルから読み出し
て、正しく書き込まれていることを確認することも可能
である。以上で１ｓｔプロービング工程を終了する。
て、ストアしてある冗長セルと本セルの不良アドレスか
ら冗長置換による救済が可能かどうかを判別する。そし
て、冗長救済可能であれば、ステップＳ１８で、冗長置
換アドレス（冗長救済するアドレス）Ａ0，Ａ1のデータ
ＭＡ0，ＭＡ1を予備セルに書き込む。さらに必要に応じ
て（例えば、不良な予備セルに冗長置換アドレスデータ
を書き込まないようにするために）、書き込んだ冗長置
換アドレスデータＭＡ0，ＭＡ1を予備セルから読み出し
て、正しく書き込まれていることを確認することも可能
である。以上で１ｓｔプロービング工程を終了する。
【０１０６】次にステップＳ２の冗長ヒューズ切断工程
（冗長置換工程）を実施する。この工程では、冗長置換
アドレスに従って冗長ヒューズ回路２２のヒューズ
Ｈ0，ｒＨ0，Ｈ1，ｒＨ1を切断することによって、上記
の冗長置換アドレスを冗長ヒューズ回路２２に記憶さ
せ、不良な本セルを正常な冗長セルによって冗長置換す
る。上記のステップＳ１２，Ｓ１５によって、正常な全
ての本セルおよび正常な全ての冗長セルには、データ”
０”がすでに書き込まれている。従って、ヒューズが冗
長置換アドレスに従って正しく切断され、冗長置換が正
しくされていれば、全てのアドレスの読み出しデータ
が”０”になる（全アドレスが期待値”０”になる）。
（冗長置換工程）を実施する。この工程では、冗長置換
アドレスに従って冗長ヒューズ回路２２のヒューズ
Ｈ0，ｒＨ0，Ｈ1，ｒＨ1を切断することによって、上記
の冗長置換アドレスを冗長ヒューズ回路２２に記憶さ
せ、不良な本セルを正常な冗長セルによって冗長置換す
る。上記のステップＳ１２，Ｓ１５によって、正常な全
ての本セルおよび正常な全ての冗長セルには、データ”
０”がすでに書き込まれている。従って、ヒューズが冗
長置換アドレスに従って正しく切断され、冗長置換が正
しくされていれば、全てのアドレスの読み出しデータ
が”０”になる（全アドレスが期待値”０”になる）。
【０１０７】次にステップＳ３のウエハベーク工程を実
施し、そのあとステップＳ４の２ｎｄプロービング工程
に進む。このウエハベークは、リテンション不良の本セ
ルおよび冗長セルを検査するためのものである。先に説
明したように、データ”０”を書き込むときには、不揮
発性メモリセルのフローティングゲートに電子が注入さ
れる。リテンション不良は、上記の注入された電子がフ
ローティングゲートから抜けてしまう不良である。ベー
クをすることによって、上記の電子抜けの現象が加速さ
れ、リテンション不良を容易に判別できるようになる。
施し、そのあとステップＳ４の２ｎｄプロービング工程
に進む。このウエハベークは、リテンション不良の本セ
ルおよび冗長セルを検査するためのものである。先に説
明したように、データ”０”を書き込むときには、不揮
発性メモリセルのフローティングゲートに電子が注入さ
れる。リテンション不良は、上記の注入された電子がフ
ローティングゲートから抜けてしまう不良である。ベー
クをすることによって、上記の電子抜けの現象が加速さ
れ、リテンション不良を容易に判別できるようになる。
【０１０８】ステップＳ４の２ｎｄプロービング工程に
ついて以下に説明する。まずステップＳ４１において、
全てのアドレスのセル（冗長置換されなかった全ての本
セル、および冗長置換によってアクセスされることとな
った全ての冗長セル）について、データ”０”の読み出
しテストをする。この期待値”０”テストによって、上
記全てのアドレスのセルにリテンション不良のセルが含
まれていれば、そのチップを確実に除去できる。
ついて以下に説明する。まずステップＳ４１において、
全てのアドレスのセル（冗長置換されなかった全ての本
セル、および冗長置換によってアクセスされることとな
った全ての冗長セル）について、データ”０”の読み出
しテストをする。この期待値”０”テストによって、上
記全てのアドレスのセルにリテンション不良のセルが含
まれていれば、そのチップを確実に除去できる。
【０１０９】ここで、冗長置換エラーには、（１）期待
値”１”不良（データ”１”を書き込めない不良）の本
セルが冗長置換されなかった場合、（２）期待値”０”
不良（データ”０”を書き込めない不良）の本セルが冗
長置換されなかった場合、（３）期待値”１”不良の冗
長セルに冗長置換された場合、（４）期待値”０”不良
の冗長セルに冗長置換された場合がある。
値”１”不良（データ”１”を書き込めない不良）の本
セルが冗長置換されなかった場合、（２）期待値”０”
不良（データ”０”を書き込めない不良）の本セルが冗
長置換されなかった場合、（３）期待値”１”不良の冗
長セルに冗長置換された場合、（４）期待値”０”不良
の冗長セルに冗長置換された場合がある。
【０１１０】上記ステップＳ４１の期待値”０”テスト
によって、上記（２）および（４）の冗長置換エラー、
つまり期待値”０”についての冗長置換エラーを確実に
除去することができる。従って、上記ステップＳ４１の
期待値”０”テストでは、リテンション不良および期待
値”０”についての冗長置換エラーを確実に除去でき
る。
によって、上記（２）および（４）の冗長置換エラー、
つまり期待値”０”についての冗長置換エラーを確実に
除去することができる。従って、上記ステップＳ４１の
期待値”０”テストでは、リテンション不良および期待
値”０”についての冗長置換エラーを確実に除去でき
る。
【０１１１】次にステップＳ４２で、上記のステップＳ
４１までの検査をパスしたチップについて、冗長ヒュー
ズ回路２２に記憶させた冗長置換アドレスデータＨ
Ａ0，ＨＡ1を、ロールコールによってテスタに読み出
す。さらに、予備セルに書き込んだ冗長置換アドレスデ
ータＭＡ0，ＭＡ1をテスタに読み出す。そして、テスタ
において、両冗長置換アドレスデータを比較照合し、両
冗長置換アドレスデータが一致していれば良品とし、一
致していなければ不良品とする。
４１までの検査をパスしたチップについて、冗長ヒュー
ズ回路２２に記憶させた冗長置換アドレスデータＨ
Ａ0，ＨＡ1を、ロールコールによってテスタに読み出
す。さらに、予備セルに書き込んだ冗長置換アドレスデ
ータＭＡ0，ＭＡ1をテスタに読み出す。そして、テスタ
において、両冗長置換アドレスデータを比較照合し、両
冗長置換アドレスデータが一致していれば良品とし、一
致していなければ不良品とする。
【０１１２】このあとステップＳ５の紫外線消去工程に
おいて、ウエハに紫外線を照射し、全てのメモリセルに
ついてデータを消去し（全てのメモリセルのデータを”
１”に戻し）、あとの工程に進める。
おいて、ウエハに紫外線を照射し、全てのメモリセルに
ついてデータを消去し（全てのメモリセルのデータを”
１”に戻し）、あとの工程に進める。
【０１１３】上記（２），（４）の冗長置換エラー、つ
まり期待値”０”についての冗長置換エラーは、冗長置
換のあとに期待値”１”テストを実施すれば、確実に除
去することができるが、上記（１）〜（４）の冗長置換
エラーの大半は、冗長ヒューズ回路２２のヒューズが、
冗長置換アドレスＡ0，ｒＡ0，Ａ1，ｒＡ1に従って正し
く切断されなかったことが原因である。また、冗長ヒュ
ーズ回路２２から読み出した冗長置換アドレスデータＨ
Ａ0，ＨＡ1，と、予備セルから読み出した冗長置換アド
レスデータＭＡ0，ＭＡ1とが、一致しており、かつ本当
の冗長置換アドレスＡ0，Ａ1と異なることはまれであ
る。つまり、両冗長置換アドレスデータが一致していれ
ば、冗長ヒューズ回路２２のヒューズは、冗長置換アド
レスＡ0，Ａ1に従って正しく切断されていると考えられ
る。従って、上記ステップＳ４２のテストによって、上
記（１），（３）の冗長置換エラー（期待値”１”につ
いての冗長置換エラー）をほぼ確実に除去することがで
きる。
まり期待値”０”についての冗長置換エラーは、冗長置
換のあとに期待値”１”テストを実施すれば、確実に除
去することができるが、上記（１）〜（４）の冗長置換
エラーの大半は、冗長ヒューズ回路２２のヒューズが、
冗長置換アドレスＡ0，ｒＡ0，Ａ1，ｒＡ1に従って正し
く切断されなかったことが原因である。また、冗長ヒュ
ーズ回路２２から読み出した冗長置換アドレスデータＨ
Ａ0，ＨＡ1，と、予備セルから読み出した冗長置換アド
レスデータＭＡ0，ＭＡ1とが、一致しており、かつ本当
の冗長置換アドレスＡ0，Ａ1と異なることはまれであ
る。つまり、両冗長置換アドレスデータが一致していれ
ば、冗長ヒューズ回路２２のヒューズは、冗長置換アド
レスＡ0，Ａ1に従って正しく切断されていると考えられ
る。従って、上記ステップＳ４２のテストによって、上
記（１），（３）の冗長置換エラー（期待値”１”につ
いての冗長置換エラー）をほぼ確実に除去することがで
きる。
【０１１４】このように実施の形態１によれば、不揮発
性半導体記憶装置内に、冗長置換アドレスデータが書き
込まれる予備セルを配列した予備セルアレイ３と、上記
の予備セルを選択し、選択した予備セルに冗長置換アド
レスデータを書き込み、または選択した予備セルに書き
込まれている冗長置換アドレスデータを読み出すための
予備セル選択回路１と、冗長ヒューズ回路２２に記憶さ
れている冗長置換アドレスデータを読み出すヒューズデ
ータ読み出し回路４とを設け、検査工程において、冗長
置換をする前に、冗長置換アドレスデータを予備セルに
書き込んでおき、冗長置換をしたあとに、予備セルに書
き込んでおいた冗長置換アドレスデータと、冗長ヒュー
ズ回路２２に記憶されている冗長置換アドレスデータと
を、テスタに読み出し、両冗長置換アドレスデータを比
較照合することにより、２回のプロービング工程で、期
待値”０”についての冗長置換エラーだけでなく、期待
値”１”についての冗長置換エラーも選別することがで
きるので、検査工程でのプロービングの回数を従来より
も削減することができ、かつ期待値”０”および”１”
についての冗長置換エラーを選別することができる。
性半導体記憶装置内に、冗長置換アドレスデータが書き
込まれる予備セルを配列した予備セルアレイ３と、上記
の予備セルを選択し、選択した予備セルに冗長置換アド
レスデータを書き込み、または選択した予備セルに書き
込まれている冗長置換アドレスデータを読み出すための
予備セル選択回路１と、冗長ヒューズ回路２２に記憶さ
れている冗長置換アドレスデータを読み出すヒューズデ
ータ読み出し回路４とを設け、検査工程において、冗長
置換をする前に、冗長置換アドレスデータを予備セルに
書き込んでおき、冗長置換をしたあとに、予備セルに書
き込んでおいた冗長置換アドレスデータと、冗長ヒュー
ズ回路２２に記憶されている冗長置換アドレスデータと
を、テスタに読み出し、両冗長置換アドレスデータを比
較照合することにより、２回のプロービング工程で、期
待値”０”についての冗長置換エラーだけでなく、期待
値”１”についての冗長置換エラーも選別することがで
きるので、検査工程でのプロービングの回数を従来より
も削減することができ、かつ期待値”０”および”１”
についての冗長置換エラーを選別することができる。
【０１１５】実施の形態２ 図７は本発明の実施の形態２の不揮発性半導体記憶装置
（ＯＴＰまたはＥＥＰＲＯＭ）の構成図である。図７に
おいて、図１と同じものには同じ符号を付してある。図
７の不揮発性半導体記憶装置は、上記実施の形態１の不
揮発性半導体記憶装置（図１参照）において、比較照合
回路７を設け、制御回路６を制御回路８に変更したもの
である。ヒューズデータ読み出し回路４が冗長ヒューズ
回路２２から読み出した冗長置換アドレスデータＨ
Ａ0，ＨＡ1は、比較照合回路７に入力される。また、カ
ラムスイッチ回路１６が予備セルから読み出した冗長置
換アドレスデータＭＡ0，ＭＡ1も、比較照合回路７のセ
ンスアンプに入力される。また、データ入出力回路５
は、比較照合回路７の出力信号をデータ入出力端子１９
に出力する。
（ＯＴＰまたはＥＥＰＲＯＭ）の構成図である。図７に
おいて、図１と同じものには同じ符号を付してある。図
７の不揮発性半導体記憶装置は、上記実施の形態１の不
揮発性半導体記憶装置（図１参照）において、比較照合
回路７を設け、制御回路６を制御回路８に変更したもの
である。ヒューズデータ読み出し回路４が冗長ヒューズ
回路２２から読み出した冗長置換アドレスデータＨ
Ａ0，ＨＡ1は、比較照合回路７に入力される。また、カ
ラムスイッチ回路１６が予備セルから読み出した冗長置
換アドレスデータＭＡ0，ＭＡ1も、比較照合回路７のセ
ンスアンプに入力される。また、データ入出力回路５
は、比較照合回路７の出力信号をデータ入出力端子１９
に出力する。
【０１１６】この実施の形態２の不揮発性半導体記憶装
置の動作は、本セルにデータを書き込む動作と、本セル
からデータを読み出す動作と、冗長セルにデータを書き
込む動作（冗長置換がなされる前およびなされたあと）
と、冗長セルからデータを読み出す動作（冗長置換がな
される前およびなされたあと）と、予備セルに冗長置換
アドレスデータを書き込む動作と、予備セルに書き込ま
れている冗長置換アドレスのデータを比較照合回路７に
読み出すとともに、冗長ヒューズ回路２２に記憶されて
いる冗長置換アドレスデータを比較照合回路７に読み出
し（ロールコール）、両冗長置換アドレスデータを比較
照合回路７において比較照合し、その比較照合結果を外
部に出力する動作（以下、冗長置換アドレスデータの比
較照合動作と称する）とに大別される。これらの動作の
内、本セルアクセス動作（本セルにデータを書き込みま
たは本セルからデータを読み出す動作）、冗長セルアク
セス動作（冗長置換の前またはあとにおいて、冗長セル
にデータを書き込みまたは冗長セルからデータを読み出
す動作）、および予備セルに冗長置換アドレスデータを
書き込む動作は、上記実施の形態１と同じである。ま
た、冗長置換の手順も上記実施の形態１と同じである。
置の動作は、本セルにデータを書き込む動作と、本セル
からデータを読み出す動作と、冗長セルにデータを書き
込む動作（冗長置換がなされる前およびなされたあと）
と、冗長セルからデータを読み出す動作（冗長置換がな
される前およびなされたあと）と、予備セルに冗長置換
アドレスデータを書き込む動作と、予備セルに書き込ま
れている冗長置換アドレスのデータを比較照合回路７に
読み出すとともに、冗長ヒューズ回路２２に記憶されて
いる冗長置換アドレスデータを比較照合回路７に読み出
し（ロールコール）、両冗長置換アドレスデータを比較
照合回路７において比較照合し、その比較照合結果を外
部に出力する動作（以下、冗長置換アドレスデータの比
較照合動作と称する）とに大別される。これらの動作の
内、本セルアクセス動作（本セルにデータを書き込みま
たは本セルからデータを読み出す動作）、冗長セルアク
セス動作（冗長置換の前またはあとにおいて、冗長セル
にデータを書き込みまたは冗長セルからデータを読み出
す動作）、および予備セルに冗長置換アドレスデータを
書き込む動作は、上記実施の形態１と同じである。ま
た、冗長置換の手順も上記実施の形態１と同じである。
【０１１７】制御回路８は、制御入力端子２１から入力
される制御信号に従って、ヒューズデータ読み出し回路
４、比較照合回路７、アドレスバッファ１１、ロウデコ
ーダ１３、カラムスイッチ回路１６、データ入出力回路
５、および冗長デコーダ２４を制御することにより、本
セルアクセス動作、冗長セルアクセス動作、予備セルに
冗長置換アドレスデータを書き込む動作、および冗長置
換アドレスデータの比較照合動作を制御する。
される制御信号に従って、ヒューズデータ読み出し回路
４、比較照合回路７、アドレスバッファ１１、ロウデコ
ーダ１３、カラムスイッチ回路１６、データ入出力回路
５、および冗長デコーダ２４を制御することにより、本
セルアクセス動作、冗長セルアクセス動作、予備セルに
冗長置換アドレスデータを書き込む動作、および冗長置
換アドレスデータの比較照合動作を制御する。
【０１１８】冗長置換アドレスデータの比較照合動作に
おいて、制御回路８は、外部から制御信号入力端子２１
を介して入力された比較照合許可の制御信号が入力され
ると、ロウデコーダ１３および冗長デコーダ２４の動作
を停止させるとともに、予備セル選択回路１およびヒュ
ーズ読み出し回路４を動作させる。
おいて、制御回路８は、外部から制御信号入力端子２１
を介して入力された比較照合許可の制御信号が入力され
ると、ロウデコーダ１３および冗長デコーダ２４の動作
を停止させるとともに、予備セル選択回路１およびヒュ
ーズ読み出し回路４を動作させる。
【０１１９】予備セル選択回路１およびカラムスイッチ
回路１６は、予備セルを選択し、この予備セルに書き込
まれている冗長置換アドレスデータＭＡ0，ＭＡ1を読み
出し、比較照合回路７に送る。また、ヒューズ読み出し
回路４は、制御回路８から入力されたヒューズユニット
選択制御信号に従って、冗長ヒューズ回路２２のヒュー
ズユニットに記憶されている冗長置換アドレスデータＨ
Ａ0，ＨＡ1を読み出し、比較照合回路７に送る。
回路１６は、予備セルを選択し、この予備セルに書き込
まれている冗長置換アドレスデータＭＡ0，ＭＡ1を読み
出し、比較照合回路７に送る。また、ヒューズ読み出し
回路４は、制御回路８から入力されたヒューズユニット
選択制御信号に従って、冗長ヒューズ回路２２のヒュー
ズユニットに記憶されている冗長置換アドレスデータＨ
Ａ0，ＨＡ1を読み出し、比較照合回路７に送る。
【０１２０】比較照合回路７は、冗長ヒューズ回路２２
から読み出された冗長置換アドレスデータＨＡ0，ＨＡ1
と、予備セルから読み出された冗長置換アドレスデータ
ＭＡ 0，ＭＡ1とを比較照合し、この比較照合結果をデー
タ入出力回路５に送る。データ入出力回路５は、上記の
比較照合結果をデータ入出力端子１９に送り、データ入
出力端子１９から外部に出力する。
から読み出された冗長置換アドレスデータＨＡ0，ＨＡ1
と、予備セルから読み出された冗長置換アドレスデータ
ＭＡ 0，ＭＡ1とを比較照合し、この比較照合結果をデー
タ入出力回路５に送る。データ入出力回路５は、上記の
比較照合結果をデータ入出力端子１９に送り、データ入
出力端子１９から外部に出力する。
【０１２１】比較照合回路７およびデータ入出力回路５
は、予備セル選択手段および予備セルデータ入出力手段
によって予備セルから読み出された冗長置換アドレスの
データと、ヒューズデータ出力手段によってヒューズ回
路から読み出された冗長置換アドレスのデータとを比較
照合し、この比較照合結果を外部に出力する比較照合手
段を構成している。
は、予備セル選択手段および予備セルデータ入出力手段
によって予備セルから読み出された冗長置換アドレスの
データと、ヒューズデータ出力手段によってヒューズ回
路から読み出された冗長置換アドレスのデータとを比較
照合し、この比較照合結果を外部に出力する比較照合手
段を構成している。
【０１２２】この実施の形態２の不揮発性半導体記憶装
置の検査工程は、上記実施の形態１の検査工程（図６参
照）と略同じである。ただし、２ｎｄプロービング工程
のステップＳ４２の詳細が以下のように異なる。
置の検査工程は、上記実施の形態１の検査工程（図６参
照）と略同じである。ただし、２ｎｄプロービング工程
のステップＳ４２の詳細が以下のように異なる。
【０１２３】上記実施の形態１では、ステップＳ４２に
おいて、冗長ヒューズ回路２２に記憶させた冗長置換ア
ドレスデータＨＡ0，ＨＡ1と、予備セルに書き込んだ冗
長置換アドレスデータＭＡ0，ＭＡ1とを、それぞれテス
タに読み出し、テスタにおいて、両冗長置換アドレスデ
ータを比較照合する。
おいて、冗長ヒューズ回路２２に記憶させた冗長置換ア
ドレスデータＨＡ0，ＨＡ1と、予備セルに書き込んだ冗
長置換アドレスデータＭＡ0，ＭＡ1とを、それぞれテス
タに読み出し、テスタにおいて、両冗長置換アドレスデ
ータを比較照合する。
【０１２４】これに対し、この実施の形態２では、ステ
ップＳ４２において、冗長ヒューズ回路２２の冗長置換
アドレスデータＨＡ0，ＨＡ1と、予備セルの冗長置換ア
ドレスデータＭＡ0，ＭＡ1とを、それぞれ不揮発性半導
体記憶装置内に配置した比較照合回路７に読み出し、こ
の比較照合回路７において、両冗長置換アドレスデータ
を比較照合し、その比較照合結果をデータ入出力回路５
を介してデータ入出力端子１９からテスタに出力させ
る。テスタでは、不揮発性半導体記憶装置から出力され
た上記の比較照合結果に従って良否を判別する。つま
り、上記の比較照合結果が両冗長置換アドレスデータの
一致を示すものであれば良品とし、上記の比較照合結果
が両冗長置換アドレスデータの不一致を示すものであれ
ば不良品とする。
ップＳ４２において、冗長ヒューズ回路２２の冗長置換
アドレスデータＨＡ0，ＨＡ1と、予備セルの冗長置換ア
ドレスデータＭＡ0，ＭＡ1とを、それぞれ不揮発性半導
体記憶装置内に配置した比較照合回路７に読み出し、こ
の比較照合回路７において、両冗長置換アドレスデータ
を比較照合し、その比較照合結果をデータ入出力回路５
を介してデータ入出力端子１９からテスタに出力させ
る。テスタでは、不揮発性半導体記憶装置から出力され
た上記の比較照合結果に従って良否を判別する。つま
り、上記の比較照合結果が両冗長置換アドレスデータの
一致を示すものであれば良品とし、上記の比較照合結果
が両冗長置換アドレスデータの不一致を示すものであれ
ば不良品とする。
【０１２５】このように実施の形態２によれば、上記実
施の形態１と同じように、検査工程でのプロービングの
回数を従来よりも削減することができ、かつ期待値”
０”および”１”についての冗長置換エラーを選別する
ことができる。さらに、不揮発性半導体記憶装置のチッ
プ内に、予備セルに書き込まれている冗長置換アドレス
データと、冗長ヒューズ回路２２に記憶されている冗長
置換アドレスデータとを比較照合する比較照合回路７を
設け、両冗長置換アドレスデータの比較照合結果をテス
タに出力することにより、冗長置換エラーの検査におい
てチップからテスタにデータを出力する回数が１回で済
み、チップからテスタにデータを２回出力する上記実施
の形態１よりもテスト時間を短縮することができる。
施の形態１と同じように、検査工程でのプロービングの
回数を従来よりも削減することができ、かつ期待値”
０”および”１”についての冗長置換エラーを選別する
ことができる。さらに、不揮発性半導体記憶装置のチッ
プ内に、予備セルに書き込まれている冗長置換アドレス
データと、冗長ヒューズ回路２２に記憶されている冗長
置換アドレスデータとを比較照合する比較照合回路７を
設け、両冗長置換アドレスデータの比較照合結果をテス
タに出力することにより、冗長置換エラーの検査におい
てチップからテスタにデータを出力する回数が１回で済
み、チップからテスタにデータを２回出力する上記実施
の形態１よりもテスト時間を短縮することができる。
【０１２６】なお、上記実施の形態１および実施の形態
２では、本発明をＯＴＰまたはＥＥＰＲＯＭに適用した
例を説明したが、本発明は、不良セルを冗長置換するた
めの冗長セルおよびヒューズ回路を有する電気的に書き
込み可能なあらゆる不揮発性半導体記憶装置に適用する
ことが可能である。
２では、本発明をＯＴＰまたはＥＥＰＲＯＭに適用した
例を説明したが、本発明は、不良セルを冗長置換するた
めの冗長セルおよびヒューズ回路を有する電気的に書き
込み可能なあらゆる不揮発性半導体記憶装置に適用する
ことが可能である。
【０１２７】
【発明の効果】以上説明したように本発明によれば、検
査工程でのプロービングの回数を従来よりも削減するこ
とができ、かつ期待値”０”および”１”についての冗
長置換エラーを選別することができるという効果があ
る。
査工程でのプロービングの回数を従来よりも削減するこ
とができ、かつ期待値”０”および”１”についての冗
長置換エラーを選別することができるという効果があ
る。
【図１】本発明の実施の形態１の不揮発性半導体記憶装
置の構成図である。
置の構成図である。
【図２】図１のロウデコーダ、ヒューズ回路、冗長アド
レスバッファ、および冗長デコーダの構成例を示す図で
ある。
レスバッファ、および冗長デコーダの構成例を示す図で
ある。
【図３】図１のカラムデコーダ、カラムスイッチ回路、
および入出力バッファの構成例を示す図である。
および入出力バッファの構成例を示す図である。
【図４】図１の予備セル選択回路の構成例を示す図であ
る。
る。
【図５】図１のヒューズデータ読み出し回路およびデー
タ入出力回路５の構成例を示す図である。
タ入出力回路５の構成例を示す図である。
【図６】図１の不揮発性半導体記憶装置の検査工程のフ
ローチャートである。
ローチャートである。
【図７】本発明の実施の形態２の不揮発性半導体記憶装
置の構成図である。
置の構成図である。
【図８】従来の不揮発性半導体記憶装置の構成図であ
る。
る。
【図９】従来の不揮発性半導体記憶装置の検査工程のフ
ローチャートである（プロービング工程が３回の場
合）。
ローチャートである（プロービング工程が３回の場
合）。
【図１０】従来の不揮発性半導体記憶装置の検査工程の
フローチャートである（プロービング工程を２回にした
場合）。
フローチャートである（プロービング工程を２回にした
場合）。
１ 予備セル選択回路、 ２ 予備セルワード線、 ３
予備セルアレイ、４ ヒューズデータ読み出し回路、
５ データ入出力回路、 ７ 比較照合回路、 ６，
８ 制御回路、 １０ 本セルアレイ、 １１ アドレ
スバッファ、１２ アドレス入力端子、 １３ ロウデ
コーダ、 １４ ワード線、 １５カラムデコーダ、
１６ カラムスイッチ回路、 １７ ビット線、 １９
データ入出力端子、 ２１ 制御信号入力端子、 ２２
ヒューズ回路、 ２３冗長アドレスバッファ、 ２４
冗長デコーダ、 ２５ 冗長ワード線、 ２６ 冗長
セルアレイ。
予備セルアレイ、４ ヒューズデータ読み出し回路、
５ データ入出力回路、 ７ 比較照合回路、 ６，
８ 制御回路、 １０ 本セルアレイ、 １１ アドレ
スバッファ、１２ アドレス入力端子、 １３ ロウデ
コーダ、 １４ ワード線、 １５カラムデコーダ、
１６ カラムスイッチ回路、 １７ ビット線、 １９
データ入出力端子、 ２１ 制御信号入力端子、 ２２
ヒューズ回路、 ２３冗長アドレスバッファ、 ２４
冗長デコーダ、 ２５ 冗長ワード線、 ２６ 冗長
セルアレイ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/06 Ｇ０１Ｒ 31/28 Ｖ Ｇ１１Ｃ 17/00 ６３９Ｂ Ｆターム(参考） 2G032 AA08 AB01 AC03 AH03 5B003 AA05 AB05 AD08 AE01 AE04 5B018 GA02 GA03 HA21 KA30 NA05 QA13 5B025 AD04 AD05 AD13 AD16 AE08 5L106 AA09 CC04 CC09 CC17 DD00 EE07
Claims (5)
- 【請求項１】 データを記憶する本セルが配置された本
セルアレイと、 上記本セルを冗長置換するための冗長セルが配置された
冗長セルアレイと、 外部から入力されたアドレスに対応する本セルを選択す
る本セル選択手段と、 冗長置換アドレスを記憶する冗長記憶回路を有し、外部
から入力されたアドレスが上記冗長置換アドレスと一致
するときに、上記冗長置換アドレスに対応する冗長セル
を選択するとともに、上記本セル選択手段による本セル
の選択を禁止する冗長セル選択手段と、 冗長置換アドレスを記憶する予備セルが配置された予備
セルアレイと、 上記予備セルを選択する予備セル選択手段と、 選択された本セルおよび冗長セルに記憶されたデータ、
上記冗長記憶回路および上記予備セルアレイに記憶され
た冗長置換アドレスを受信し、外部に出力するデータ出
力手段と、 上記冗長記憶回路に記憶されている上記冗長置換アドレ
スを読み出して上記データ出力手段に転送する冗長記憶
データ出力手段とを設けたことを特徴とする半導体記憶
装置。 - 【請求項２】 上記記憶回路から読み出された上記冗長
置換アドレスと、上記予備セルから読み出された上記冗
長置換アドレスとを比較照合し、この比較照合結果を上
記データ出力手段に転送する比較照合手段をさらに設け
たことを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 請求項２に記載の半導体記憶装置の検査
方法であって、 上記冗長置換アドレスを上記予備セルに記憶するステッ
プと、 上記冗長記憶回路に記憶されている上記冗長置換アドレ
スデータと、上記予備セルに記憶されている冗長置換ア
ドレスとを上記比較照合手段にて比較照合するステップ
と、 上記比較照合結果をもとに冗長置換エラーを検査するス
テップとを含むことを特徴とする半導体記憶装置の検査
方法。 - 【請求項４】 請求項１に記載の半導体記憶装置の検査
方法であって、 上記冗長置換アドレスを上記予備セルに記憶するステッ
プと、 上記冗長記憶回路に記憶されている上記冗長置換アドレ
スデータと、上記予備セルに記憶されている冗長置換ア
ドレスとを読み出すステップと、 上記冗長記憶回路から読み出された上記冗長置換アドレ
スデータと、上記予備セルから読み出された冗長置換ア
ドレスとを比較照合するステップとを含むことを特徴と
する半導体記憶装置の検査方法。 - 【請求項５】 上記冗長記憶回路から読み出された上記
冗長置換アドレスデータと上記予備セルから読み出され
た冗長置換アドレスとを上記半導体記憶装置の内部で比
較照合することを特徴とする請求項４に記載の半導体記
憶装置の検査方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000276209A JP3594891B2 (ja) | 2000-09-12 | 2000-09-12 | 半導体記憶装置およびその検査方法 |
| US09/848,765 US6404683B1 (en) | 2000-09-12 | 2001-05-04 | Nonvolatile semiconductor memory device and test method with memory-assisted roll call |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000276209A JP3594891B2 (ja) | 2000-09-12 | 2000-09-12 | 半導体記憶装置およびその検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002093190A true JP2002093190A (ja) | 2002-03-29 |
| JP3594891B2 JP3594891B2 (ja) | 2004-12-02 |
Family
ID=18761716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000276209A Expired - Fee Related JP3594891B2 (ja) | 2000-09-12 | 2000-09-12 | 半導体記憶装置およびその検査方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6404683B1 (ja) |
| JP (1) | JP3594891B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220193A (ja) * | 2006-02-16 | 2007-08-30 | Toshiba Corp | 半導体集積回路及びそのテスト方法 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400307B1 (ko) * | 2001-05-09 | 2003-10-01 | 주식회사 하이닉스반도체 | 로오 리페어회로를 가진 반도체 메모리 장치 |
| EP1402365A1 (en) * | 2001-06-21 | 2004-03-31 | Koninklijke Philips Electronics N.V. | Method and circuit arrangement for memory error processing |
| KR100740938B1 (ko) * | 2001-08-30 | 2007-07-19 | 삼성전자주식회사 | 레이저 조사 표지를 가지는 박막 트랜지스터 기판 |
| JP2003077291A (ja) * | 2001-09-03 | 2003-03-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2003208359A (ja) * | 2002-01-16 | 2003-07-25 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JP4268367B2 (ja) * | 2002-03-18 | 2009-05-27 | 博幸 荻野 | 半導体メモリの検査および欠陥救済方法、並びに半導体メモリの検査および欠陥救済回路 |
| DE10224956A1 (de) * | 2002-06-05 | 2004-01-08 | Infineon Technologies Ag | Verfahren zur Einstellung der Einsatzspannung eines Feldeffekttansistors, Feldeffekttransistor sowie integrierte Schaltung |
| JP2004079138A (ja) * | 2002-08-22 | 2004-03-11 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP4080843B2 (ja) * | 2002-10-30 | 2008-04-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7472330B2 (en) * | 2003-11-26 | 2008-12-30 | Samsung Electronics Co., Ltd. | Magnetic memory which compares compressed fault maps |
| KR100609567B1 (ko) | 2004-01-09 | 2006-08-08 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 소거 검증 방법 |
| KR100582390B1 (ko) * | 2004-01-09 | 2006-05-22 | 주식회사 하이닉스반도체 | 리페어 어드레스를 고속으로 감지할 수 있는 반도체메모리 장치 |
| KR100527547B1 (ko) * | 2004-03-06 | 2005-11-09 | 주식회사 하이닉스반도체 | 소자 정보 기록 회로 |
| JP3940730B2 (ja) * | 2004-04-16 | 2007-07-04 | 株式会社東芝 | 半導体記憶装置 |
| JP4467371B2 (ja) * | 2004-07-14 | 2010-05-26 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法 |
| KR100648281B1 (ko) * | 2005-01-14 | 2006-11-23 | 삼성전자주식회사 | 보안 리던던시 블록을 구비한 낸드 플래시 메모리 장치 |
| JP2006294143A (ja) * | 2005-04-12 | 2006-10-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR100716667B1 (ko) * | 2005-04-29 | 2007-05-09 | 주식회사 하이닉스반도체 | 반도체 기억 소자의 리던던시 회로 |
| US20070081403A1 (en) * | 2005-10-11 | 2007-04-12 | Yasuhiro Nanba | Semiconductor memory device |
| KR100675015B1 (ko) * | 2006-02-24 | 2007-01-29 | 삼성전자주식회사 | 스캔 기능 및 컬럼 리던던시를 포함하는 내장형 메모리장치, 리던던시 리페어 및 스캔 방법 |
| JP4976764B2 (ja) * | 2006-07-05 | 2012-07-18 | 株式会社東芝 | 半導体記憶装置 |
| KR100865824B1 (ko) * | 2006-10-31 | 2008-10-28 | 주식회사 하이닉스반도체 | 메모리 소자 및 리페어 방법 |
| JP4957800B2 (ja) * | 2007-07-11 | 2012-06-20 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びシステム |
| KR100923818B1 (ko) * | 2007-08-22 | 2009-10-27 | 주식회사 하이닉스반도체 | 퓨즈 회로와 이를 구비한 플래시 메모리 소자 |
| JP5206278B2 (ja) * | 2008-09-26 | 2013-06-12 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| KR20150001133A (ko) * | 2013-06-26 | 2015-01-06 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 리페어 방법 |
| KR20160004585A (ko) * | 2014-07-03 | 2016-01-13 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
| JP6727830B2 (ja) * | 2016-02-09 | 2020-07-22 | キヤノン株式会社 | 撮像装置 |
| KR102398205B1 (ko) * | 2017-06-12 | 2022-05-16 | 삼성전자주식회사 | 오티피 메모리 셀을 포함하는 메모리 장치 및 그것의 프로그램 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2914171B2 (ja) * | 1994-04-25 | 1999-06-28 | 松下電器産業株式会社 | 半導体メモリ装置およびその駆動方法 |
| JPH0817197A (ja) * | 1994-06-30 | 1996-01-19 | Fujitsu Ltd | 半導体記憶装置 |
| JP3425811B2 (ja) * | 1994-09-28 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体メモリ |
-
2000
- 2000-09-12 JP JP2000276209A patent/JP3594891B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-04 US US09/848,765 patent/US6404683B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220193A (ja) * | 2006-02-16 | 2007-08-30 | Toshiba Corp | 半導体集積回路及びそのテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020031017A1 (en) | 2002-03-14 |
| US6404683B1 (en) | 2002-06-11 |
| JP3594891B2 (ja) | 2004-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3594891B2 (ja) | 半導体記憶装置およびその検査方法 | |
| US7933159B2 (en) | Semiconductor memory device and system with redundant element | |
| US6667918B2 (en) | Self-repair of embedded memory arrays | |
| US6704223B2 (en) | Non-volatile semiconductor memory | |
| TWI483257B (zh) | 快閃記憶體裝置以及控制快閃記憶體裝置的方法 | |
| CN111312321A (zh) | 一种存储器装置及其故障修复方法 | |
| US7336537B2 (en) | Handling defective memory blocks of NAND memory devices | |
| US6163489A (en) | Semiconductor memory having multiple redundant columns with offset segmentation boundaries | |
| US10726937B2 (en) | Semiconductor device and operating method thereof | |
| JP2000163988A (ja) | 半導体記憶装置 | |
| KR20190107861A (ko) | 리던던시 영역을 리페어 하는 반도체 장치 | |
| JPH0935493A (ja) | 半導体メモリ装置、マイクロコントローラ及び半導体メモリ装置の製造方法 | |
| US6634003B1 (en) | Decoding circuit for memories with redundancy | |
| KR100633595B1 (ko) | 반도체 메모리 장치 및 그 구동 방법 | |
| US6366508B1 (en) | Integrated circuit memory having column redundancy with no timing penalty | |
| US7551498B2 (en) | Implementation of column redundancy for a flash memory with a high write parallelism | |
| US7823046B2 (en) | Semiconductor device | |
| US7339843B2 (en) | Methods and circuits for programming addresses of failed memory cells in a memory device | |
| JP2001023397A (ja) | 半導体メモリのテスト方法及び半導体メモリ | |
| JPH10334692A (ja) | 集積回路メモリのための、冗長ヒューズを備えたマトリクス装置 | |
| JPH09231781A (ja) | 半導体記憶装置 | |
| KR100924579B1 (ko) | 리던던시 메모리 셀 억세스 회로, 이를 포함하는 반도체메모리 장치, 및 반도체 메모리 장치의 테스트 방법 | |
| KR20030058256A (ko) | 플래시 메모리 소자 및 그의 리페어 방법 | |
| JPH0831190A (ja) | 不揮発性半導体メモリ装置 | |
| JP2001052496A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040329 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040831 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040901 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070910 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100910 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100910 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100910 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110910 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120910 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120910 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120910 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130910 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |