JPH09231781A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09231781A JPH09231781A JP3407896A JP3407896A JPH09231781A JP H09231781 A JPH09231781 A JP H09231781A JP 3407896 A JP3407896 A JP 3407896A JP 3407896 A JP3407896 A JP 3407896A JP H09231781 A JPH09231781 A JP H09231781A
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Abstract
(57)【要約】
【課題】 効率的な冗長を行うことができる半導体記憶
装置を実現する。 【解決手段】 列状に配線された主ビット線Ｂ1 〜Ｂm
が複数の副ビット線ブロックＳ11〜Ｓnmに接続される半
導体記憶装置であって、複数の冗長副ビット線ブロック
ｓ11〜ｓnkに接続される冗長主ビット線ｂ1 〜ｂk と、
不良副ビット線ブロックのアドレスを記録する不良アド
レス記録部７、７ａを有し、前記副ビット線ブロックが
存在する場合に、当該不良副ビット線ブロックを同一ワ
ード線が延在する方向にある前記冗長副ビット線に置き
換える。
装置を実現する。 【解決手段】 列状に配線された主ビット線Ｂ1 〜Ｂm
が複数の副ビット線ブロックＳ11〜Ｓnmに接続される半
導体記憶装置であって、複数の冗長副ビット線ブロック
ｓ11〜ｓnkに接続される冗長主ビット線ｂ1 〜ｂk と、
不良副ビット線ブロックのアドレスを記録する不良アド
レス記録部７、７ａを有し、前記副ビット線ブロックが
存在する場合に、当該不良副ビット線ブロックを同一ワ
ード線が延在する方向にある前記冗長副ビット線に置き
換える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に不良箇所を救済するための冗長系回路の改善
に関するものである。
係り、特に不良箇所を救済するための冗長系回路の改善
に関するものである。
【０００２】
【従来の技術】従来、ＥＰＲＯＭ、フラッシュメモリ等
の半導体不揮発性記憶装置においては、メモリチップ内
に少数の不良ビット（メモリトランジスタ）が存在する
場合、当該メモリチップの救済は、ビット線を単位とし
て行うのが一般的である。つまり、不良メモリトランジ
スタの存在する不良ビット線を冗長ビット線に置き換え
ることにより、不良チップの救済を行う。
の半導体不揮発性記憶装置においては、メモリチップ内
に少数の不良ビット（メモリトランジスタ）が存在する
場合、当該メモリチップの救済は、ビット線を単位とし
て行うのが一般的である。つまり、不良メモリトランジ
スタの存在する不良ビット線を冗長ビット線に置き換え
ることにより、不良チップの救済を行う。
【０００３】しかし、主ビット線に複数の副ビット線が
接続する構造の半導体不揮発性記憶装置（たとえばＤＩ
ＮＯＲ型、ＡＮＤ型）、またはビット線に複数のＮＡＮ
Ｄ列が接続する構造の半導体不揮発性記憶装置（たとえ
ばＮＡＮＤ型）においては、従来のビット線を単位とし
て冗長を行う方法は効率的ではなく、より効率的な冗長
方式が可能である。
接続する構造の半導体不揮発性記憶装置（たとえばＤＩ
ＮＯＲ型、ＡＮＤ型）、またはビット線に複数のＮＡＮ
Ｄ列が接続する構造の半導体不揮発性記憶装置（たとえ
ばＮＡＮＤ型）においては、従来のビット線を単位とし
て冗長を行う方法は効率的ではなく、より効率的な冗長
方式が可能である。
【０００４】図４（ａ）、図４（ｂ）、図４（ｃ）は、
それぞれＤＩＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型フラッシ
ュメモリにおける、メモリアレイ構造を示す図である。
それぞれＤＩＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型フラッシ
ュメモリにおける、メモリアレイ構造を示す図である。
【０００５】図４（ａ）のＤＩＮＯＲ型フラッシュメモ
リは、便宜上、１本の主ビット線に接続された副ビット
線１本に４個のメモリトランジスタが接続された場合の
メモリアレイを示す図である。図４（ａ）において、Ｍ
ＢＬは主ビット線、ＳＢＬは副ビット線であり、主ビッ
ト線ＭＢＬおよび副ビット線ＳＢＬは、選択ゲート線Ｓ
Ｌにより制御される選択トランジスタＳＴ1 を介して作
動的に接続される。副ビット線ＳＢＬは、４本のワード
線ＷＬ1 〜ＷＬ4 と交差し、各交差位置には４個のメモ
リトランジスタＭＴ1 〜ＭＴ4 が配置されている。
リは、便宜上、１本の主ビット線に接続された副ビット
線１本に４個のメモリトランジスタが接続された場合の
メモリアレイを示す図である。図４（ａ）において、Ｍ
ＢＬは主ビット線、ＳＢＬは副ビット線であり、主ビッ
ト線ＭＢＬおよび副ビット線ＳＢＬは、選択ゲート線Ｓ
Ｌにより制御される選択トランジスタＳＴ1 を介して作
動的に接続される。副ビット線ＳＢＬは、４本のワード
線ＷＬ1 〜ＷＬ4 と交差し、各交差位置には４個のメモ
リトランジスタＭＴ1 〜ＭＴ4 が配置されている。
【０００６】図４（ｂ）のＮＡＮＤ型フラッシュメモリ
は、便宜上、１本のビット線に接続されたＮＡＮＤ型１
本に４個のメモリトランジスタが接続された場合のメモ
リアレイを示す図である。図４（ｂ）において、ＢＬは
ビット線であり、ビット線ＢＬに２個の選択トランジス
タＳＴ1 ，ＳＴ2 、および４個のメモリトランジスタＭ
Ｔ1 〜ＭＴ4 が直列接続されたＮＡＮＤ列が接続され
る。選択トランジスタＳＴ1 ，ＳＴ2 はそれぞれ選択ゲ
ート線ＳＬ1 ，ＳＬ2 により制御され、またメモリトラ
ンジスタＭＴ1 〜ＭＴ4 はワード線ＷＬ1 〜ＷＬ4によ
り制御される。
は、便宜上、１本のビット線に接続されたＮＡＮＤ型１
本に４個のメモリトランジスタが接続された場合のメモ
リアレイを示す図である。図４（ｂ）において、ＢＬは
ビット線であり、ビット線ＢＬに２個の選択トランジス
タＳＴ1 ，ＳＴ2 、および４個のメモリトランジスタＭ
Ｔ1 〜ＭＴ4 が直列接続されたＮＡＮＤ列が接続され
る。選択トランジスタＳＴ1 ，ＳＴ2 はそれぞれ選択ゲ
ート線ＳＬ1 ，ＳＬ2 により制御され、またメモリトラ
ンジスタＭＴ1 〜ＭＴ4 はワード線ＷＬ1 〜ＷＬ4によ
り制御される。
【０００７】図４（ｃ）のＡＮＤ型フラッシュメモリ
は、便宜上、１本の主ビット線に接続された副ビット線
１本に４個のメモリトランジスタが接続された場合のメ
モリアレイを示す図である。図４（ｃ）において、ＭＢ
Ｌは主ビット線、ＳＢＬは副ビット線であり、ＳＳＬは
副ソース線であり、主ビット線ＭＢＬおよび副ビット線
ＳＢＬは選択ゲート線ＳＬ1 により制御される選択トラ
ンジスタＳＴ1 を介して作動的に接続され、また副ソー
ス線ＳＳＬは選択ゲート線ＳＬ2 により制御される選択
トランジスタＳＴ2 を介して接地電位ＶＳＳに作動的に
接続される。副ビット線ＳＢＬと副ソース線ＳＳＬに挟
まれて、４個のメモリトランジスタＭＴ1 〜ＭＴ4 が配
置され、それぞれワード線ＷＬ1 〜ＷＬ4 により制御さ
れる。
は、便宜上、１本の主ビット線に接続された副ビット線
１本に４個のメモリトランジスタが接続された場合のメ
モリアレイを示す図である。図４（ｃ）において、ＭＢ
Ｌは主ビット線、ＳＢＬは副ビット線であり、ＳＳＬは
副ソース線であり、主ビット線ＭＢＬおよび副ビット線
ＳＢＬは選択ゲート線ＳＬ1 により制御される選択トラ
ンジスタＳＴ1 を介して作動的に接続され、また副ソー
ス線ＳＳＬは選択ゲート線ＳＬ2 により制御される選択
トランジスタＳＴ2 を介して接地電位ＶＳＳに作動的に
接続される。副ビット線ＳＢＬと副ソース線ＳＳＬに挟
まれて、４個のメモリトランジスタＭＴ1 〜ＭＴ4 が配
置され、それぞれワード線ＷＬ1 〜ＷＬ4 により制御さ
れる。
【０００８】図４に示すような、主ビット線に複数の副
ビット線が接続する構造の半導体不揮発性記憶装置（た
とえばＤＩＮＯＲ型、ＡＮＤ型）、またはビット線に複
数のＮＡＮＤ列が接続する構造の半導体不揮発性記憶装
置（たとえばＮＡＮＤ型）においては、従来のビット線
（主ビット線）を単位として冗長を行う方法は効率的で
はない。
ビット線が接続する構造の半導体不揮発性記憶装置（た
とえばＤＩＮＯＲ型、ＡＮＤ型）、またはビット線に複
数のＮＡＮＤ列が接続する構造の半導体不揮発性記憶装
置（たとえばＮＡＮＤ型）においては、従来のビット線
（主ビット線）を単位として冗長を行う方法は効率的で
はない。
【０００９】図５は、たとえばＤＩＮＯＲ型構造の半導
体不揮発性記憶装置において、従来の主ビット線を単位
として冗長を行う場合の冗長効率の例を説明するための
図である。
体不揮発性記憶装置において、従来の主ビット線を単位
として冗長を行う場合の冗長効率の例を説明するための
図である。
【００１０】図５において、１はメモリアレイで、正規
メモリアレイ１ａと冗長メモリアレイ１ｂにより構成さ
れる。なお図５においては、便宜上、正規メモリアレイ
１ａには３本の正規主ビット線Ｂ1 〜Ｂ3 が、また冗長
メモリアレイ１ｂには２本の冗長主ビット線ｂ1 〜ｂ 2
が配線されている例が図示されている。おのおの正規主
ビット線Ｂ1 〜Ｂ3 、および冗長主ビット線ｂ1 〜ｂ2
は、それぞれが３本の副ビット線に接続され、各副ビッ
ト線毎に１個の選択トランジスタ（図中□）と４個のメ
モリトランジスタ（図中〇）から構成されるメモリ列
（以下、副ビット線ブロック）が接続されている。つま
り、正規メモリアレイ１ａは正規副ビット線ブロックＳ
11〜Ｓ33から構成され、また、冗長メモリアレイ１ｂは
冗長副ビット線ブロックｓ11〜ｓ22から構成される。Ｓ
Ｌ1 〜ＳＬ3 は選択トランジスタを制御する選択ゲート
線であり、ＷＬ11〜ＷＬ34はメモリトランジスタを制御
するワード線である。
メモリアレイ１ａと冗長メモリアレイ１ｂにより構成さ
れる。なお図５においては、便宜上、正規メモリアレイ
１ａには３本の正規主ビット線Ｂ1 〜Ｂ3 が、また冗長
メモリアレイ１ｂには２本の冗長主ビット線ｂ1 〜ｂ 2
が配線されている例が図示されている。おのおの正規主
ビット線Ｂ1 〜Ｂ3 、および冗長主ビット線ｂ1 〜ｂ2
は、それぞれが３本の副ビット線に接続され、各副ビッ
ト線毎に１個の選択トランジスタ（図中□）と４個のメ
モリトランジスタ（図中〇）から構成されるメモリ列
（以下、副ビット線ブロック）が接続されている。つま
り、正規メモリアレイ１ａは正規副ビット線ブロックＳ
11〜Ｓ33から構成され、また、冗長メモリアレイ１ｂは
冗長副ビット線ブロックｓ11〜ｓ22から構成される。Ｓ
Ｌ1 〜ＳＬ3 は選択トランジスタを制御する選択ゲート
線であり、ＷＬ11〜ＷＬ34はメモリトランジスタを制御
するワード線である。
【００１１】図５の例においては、正規副ビット線ブロ
ックＳ12、Ｓ32、Ｓ23内の１個のメモリトランジスタ
（図中●）に不良が存在する。この場合、２本の正規主
ビット線Ｂ2 、Ｂ3 が不良主ビット線となり、当該不良
主ビット線を冗長主ビット線ｂ1 、ｂ2 に置き換えるこ
とにより救済する。
ックＳ12、Ｓ32、Ｓ23内の１個のメモリトランジスタ
（図中●）に不良が存在する。この場合、２本の正規主
ビット線Ｂ2 、Ｂ3 が不良主ビット線となり、当該不良
主ビット線を冗長主ビット線ｂ1 、ｂ2 に置き換えるこ
とにより救済する。
【００１２】
【発明が解決しようとする課題】ところで、従来の主ビ
ット線を単位として冗長を行う場合、以下のような問題
がある。
ット線を単位として冗長を行う場合、以下のような問題
がある。
【００１３】たとえば図５の例においては、不良主ビッ
ト線Ｂ2 に接続された正規副ビット線ブロックで、
Ｓ12、Ｓ32は不良であるがＳ22は正常である。また、不
良主ビット線Ｂ3 に接続された正規副ビット線ブロック
で、Ｓ23は不良であるがＳ13、Ｓ33は正常である。
ト線Ｂ2 に接続された正規副ビット線ブロックで、
Ｓ12、Ｓ32は不良であるがＳ22は正常である。また、不
良主ビット線Ｂ3 に接続された正規副ビット線ブロック
で、Ｓ23は不良であるがＳ13、Ｓ33は正常である。
【００１４】つまり、冗長を主ビット線を単位として行
うことにより、本来正常である副ビット線ブロックまで
置き換えてしまうことになり、その結果冗長効率が悪く
なり、特に、不良メモリトランジスタの多いメモリチッ
プにおいて、冗長効率の悪化が顕著となる。
うことにより、本来正常である副ビット線ブロックまで
置き換えてしまうことになり、その結果冗長効率が悪く
なり、特に、不良メモリトランジスタの多いメモリチッ
プにおいて、冗長効率の悪化が顕著となる。
【００１５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、効率的な冗長を行うことができ
る半導体不揮発性記憶装置を提供することにある。
のであり、その目的は、効率的な冗長を行うことができ
る半導体不揮発性記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、主ビット線が複数の副ビット線に分割さ
れたビット線階層構造を有し、行列状に配置されたメモ
リトランジスタが前記副ビット線およびワード線に接続
された半導体記憶装置であって、複数の冗長副ビット線
に選択的に接続される少なくとも１本の冗長主ビット線
と、前記副ビット線に接続されたメモリトランジスタに
不良が存在する不良副ビット線である場合に、当該不良
副ビット線を同一ワード線が延在する方向にある前記冗
長副ビット線に置き換える救済手段とを有する。
め、本発明は、主ビット線が複数の副ビット線に分割さ
れたビット線階層構造を有し、行列状に配置されたメモ
リトランジスタが前記副ビット線およびワード線に接続
された半導体記憶装置であって、複数の冗長副ビット線
に選択的に接続される少なくとも１本の冗長主ビット線
と、前記副ビット線に接続されたメモリトランジスタに
不良が存在する不良副ビット線である場合に、当該不良
副ビット線を同一ワード線が延在する方向にある前記冗
長副ビット線に置き換える救済手段とを有する。
【００１７】また、前記半導体記憶装置における前記救
済手段は、不良メモリトランジスタが存在する不良副ビ
ット線のアドレスを記録する不良アドレス記録手段と、
前記不良アドレスと同一アドレスの不良副ビット線を選
択する場合には、当該不良副ビット線が接続された不良
主ビット線を前記冗長主ビット線に置き換え、前記不良
主ビット線に接続された前記不良アドレスと異なる他の
アドレスの副ビット線を選択する場合には、前記不良主
ビット線の置き換えを行わない選択的主ビット線置き換
え手段とを有する。
済手段は、不良メモリトランジスタが存在する不良副ビ
ット線のアドレスを記録する不良アドレス記録手段と、
前記不良アドレスと同一アドレスの不良副ビット線を選
択する場合には、当該不良副ビット線が接続された不良
主ビット線を前記冗長主ビット線に置き換え、前記不良
主ビット線に接続された前記不良アドレスと異なる他の
アドレスの副ビット線を選択する場合には、前記不良主
ビット線の置き換えを行わない選択的主ビット線置き換
え手段とを有する。
【００１８】また、本発明は、列状に配線させたビット
線にＮＡＮＤ構造をなす複数のＮＡＮＤ列が接続され、
行列状に配置されたメモリトランジスタが前記ＮＡＮＤ
列とワード線に接続された半導体記憶装置であって、複
数の冗長ＮＡＮＤ列が接続される少なくとも１本の冗長
ビット線と、前記ＮＡＮＤ列に連なるメモリトランジス
タに不良が存在する不良ＮＡＮＤ列である場合に、当該
不良ＮＡＮＤ列を同一ワード線が延在する方向にある前
記冗長ＮＡＮＤ列に置き換える救済手段とを有する。
線にＮＡＮＤ構造をなす複数のＮＡＮＤ列が接続され、
行列状に配置されたメモリトランジスタが前記ＮＡＮＤ
列とワード線に接続された半導体記憶装置であって、複
数の冗長ＮＡＮＤ列が接続される少なくとも１本の冗長
ビット線と、前記ＮＡＮＤ列に連なるメモリトランジス
タに不良が存在する不良ＮＡＮＤ列である場合に、当該
不良ＮＡＮＤ列を同一ワード線が延在する方向にある前
記冗長ＮＡＮＤ列に置き換える救済手段とを有する。
【００１９】また、前記半導体記憶装置における前記救
済手段は、不良メモリトランジスタが存在する不良ＮＡ
ＮＤ列のアドレスを記録する不良アドレス記録手段と、
前記不良アドレスと同一アドレスの不良ＮＡＮＤ列を選
択する場合には、当該不良ＮＡＮＤ列が接続された不良
ビット線を前記冗長ビット線に置き換え、前記不良ビッ
ト線に接続された前記不良アドレスと異なる他のアドレ
スのＮＡＮＤ列を選択する場合には、前記不良ビット線
の置き換えを行わない選択的ビット線置き換え手段とを
有する。
済手段は、不良メモリトランジスタが存在する不良ＮＡ
ＮＤ列のアドレスを記録する不良アドレス記録手段と、
前記不良アドレスと同一アドレスの不良ＮＡＮＤ列を選
択する場合には、当該不良ＮＡＮＤ列が接続された不良
ビット線を前記冗長ビット線に置き換え、前記不良ビッ
ト線に接続された前記不良アドレスと異なる他のアドレ
スのＮＡＮＤ列を選択する場合には、前記不良ビット線
の置き換えを行わない選択的ビット線置き換え手段とを
有する。
【００２０】また、本発明の半導体記憶装置における各
前記不良アドレス記録手段は、不揮発性の記憶素子によ
り構成されている。また、メモリアレイ部と、前記不良
アドレス記録手段とが個別に集積化されている。さら
に、前記不良アドレスの記録は、出荷試験時に行われ
る。さらにまた、前記半導体記憶装置は、繰り返し書き
換え可能で、前記不良アドレスの記録は、各繰り返し書
き換え毎に行われる。
前記不良アドレス記録手段は、不揮発性の記憶素子によ
り構成されている。また、メモリアレイ部と、前記不良
アドレス記録手段とが個別に集積化されている。さら
に、前記不良アドレスの記録は、出荷試験時に行われ
る。さらにまた、前記半導体記憶装置は、繰り返し書き
換え可能で、前記不良アドレスの記録は、各繰り返し書
き換え毎に行われる。
【００２１】本発明の半導体記憶装置によれば、不良の
メモリトランジスタが存在するメモリチップの救済が、
主ビット線を単位としてではなく、副ビット線を単位と
して行われる。したがって、冗長効率が高い装置を実現
できる。
メモリトランジスタが存在するメモリチップの救済が、
主ビット線を単位としてではなく、副ビット線を単位と
して行われる。したがって、冗長効率が高い装置を実現
できる。
【００２２】具体的には、不良副ビット線のアドレスが
不良アドレス記録手段に記録され、不良アドレスの同一
アドレスの不良副ビット線が選択される場合のみ、選択
的主ビット線置き換え手段により不良主ビット線が冗長
主ビット線に置き換えられる。
不良アドレス記録手段に記録され、不良アドレスの同一
アドレスの不良副ビット線が選択される場合のみ、選択
的主ビット線置き換え手段により不良主ビット線が冗長
主ビット線に置き換えられる。
【００２３】また、本発明の半導体記憶装置によれば、
不良のメモリトランジスタが存在するメモリチップの救
済が、ビット線を単位としてではなく、ＮＡＮＤ列を単
位として行われる。したがって、冗長効率が高い装置を
実現できる。
不良のメモリトランジスタが存在するメモリチップの救
済が、ビット線を単位としてではなく、ＮＡＮＤ列を単
位として行われる。したがって、冗長効率が高い装置を
実現できる。
【００２４】具体的には、不良ＮＡＮＤ列のアドレスが
不良アドレス記録手段に記録され、不良アドレスと同一
アドレスの不良ＮＡＮＤ列が選択される場合のみ、選択
的主ビット線置き換え手段により不良ビット線が冗長ビ
ット線に置き換えられる。
不良アドレス記録手段に記録され、不良アドレスと同一
アドレスの不良ＮＡＮＤ列が選択される場合のみ、選択
的主ビット線置き換え手段により不良ビット線が冗長ビ
ット線に置き換えられる。
【００２５】また、不良アドレスの記録は、不揮発性の
記憶素子により構成されるレジスタや、本発明に係る半
導体記憶装置以外の別個に集積化された他の半導体記憶
装置に記録をすることにより可能である。
記憶素子により構成されるレジスタや、本発明に係る半
導体記憶装置以外の別個に集積化された他の半導体記憶
装置に記録をすることにより可能である。
【００２６】また、不良アドレスの記録を、前記半導体
不揮発性記憶装置の出荷試験に行うことにより、メモリ
チップの製品出荷時に不良チップの救済が可能である。
不揮発性記憶装置の出荷試験に行うことにより、メモリ
チップの製品出荷時に不良チップの救済が可能である。
【００２７】また、繰り返し書き換え可能なフラッシュ
メモリ等においては、不良アドレスの記録を各繰り返し
書き換え毎に行うことにより、繰り返し書き換え毎の不
良に対して、救済が可能である。
メモリ等においては、不良アドレスの記録を各繰り返し
書き換え毎に行うことにより、繰り返し書き換え毎の不
良に対して、救済が可能である。
【００２８】
【発明の実施の形態】図１は、本発明に係る半導体不揮
発性記憶装置、たとえば主ビット線が接続手段を介して
複数の副ビット線に接続されるＤＩＮＯＲ型フラッシュ
メモリ等の第１の実施形態を示す図である。
発性記憶装置、たとえば主ビット線が接続手段を介して
複数の副ビット線に接続されるＤＩＮＯＲ型フラッシュ
メモリ等の第１の実施形態を示す図である。
【００２９】図１において、１はメモリアレイであり、
正規メモリアレイ１ａと冗長メモリアレイ１ｂにより構
成されている。正規メモリアレイ１ａにはｍ本の正規主
ビット線Ｂ1 〜Ｂm が、冗長メモリアレイ１ｂにはｋ本
の冗長主ビット線ｂ1 〜ｂk がそれぞれ配線されてい
る。また、おのおの正規主ビット線Ｂ1 〜Ｂm 、および
冗長主ビット線ｂ1 〜ｂkは、それぞれがｎ本の副ビッ
ト線に接続され、各副ビット線毎に１個の選択トランジ
スタ（図中□）とｊ個のメモリトランジスタ（図中〇）
から構成されるメモリ列（以下、副ビット線ブロック）
が接続されている。つまり、正規メモリアレイ１ａは正
規副ビット線ブロックＳ11〜Ｓnmから構成され、また、
冗長メモリアレイ１ｂは冗長副ビット線ブロックｓ11〜
ｓnkから構成されている。ＳＬ1 〜ＳＬn は選択トラン
ジスタを制御する選択ゲート線であり、ＷＬ11〜ＷＬnj
はメモリトランジスタを制御するワード線である。
正規メモリアレイ１ａと冗長メモリアレイ１ｂにより構
成されている。正規メモリアレイ１ａにはｍ本の正規主
ビット線Ｂ1 〜Ｂm が、冗長メモリアレイ１ｂにはｋ本
の冗長主ビット線ｂ1 〜ｂk がそれぞれ配線されてい
る。また、おのおの正規主ビット線Ｂ1 〜Ｂm 、および
冗長主ビット線ｂ1 〜ｂkは、それぞれがｎ本の副ビッ
ト線に接続され、各副ビット線毎に１個の選択トランジ
スタ（図中□）とｊ個のメモリトランジスタ（図中〇）
から構成されるメモリ列（以下、副ビット線ブロック）
が接続されている。つまり、正規メモリアレイ１ａは正
規副ビット線ブロックＳ11〜Ｓnmから構成され、また、
冗長メモリアレイ１ｂは冗長副ビット線ブロックｓ11〜
ｓnkから構成されている。ＳＬ1 〜ＳＬn は選択トラン
ジスタを制御する選択ゲート線であり、ＷＬ11〜ＷＬnj
はメモリトランジスタを制御するワード線である。
【００３０】２はメインローデコーダであり、Ｘ入力の
上位Ｘ1 〜Ｘa をデコードして、選択ゲート線ＳＬ1 〜
ＳＬn の出力電圧、および副ビット線ブロック選択信号
ｘ1〜ｘn を発生する。３はサブローデコーダであり、
Ｘ入力の下位Ｘ1 〜Ｘb をデコードして、選択副ビット
線ブロックにおけるワード線電圧Ｖ1 〜Ｖj を発生す
る。４はローカルデコーダであり、各ワード線ＷＬ11〜
ＷＬnjに対応した伝達回路Ｔ11〜Ｔnjから構成され、副
ビット線ブロック選択信号ｘ1 〜ｘn によりブロック単
位で選択される。それぞれの伝達回路Ｔ11〜Ｔnjは、こ
れら伝達回路Ｔ11〜Ｔnjが副ビット線ブロック選択信号
により選択された場合には、ワード線電圧Ｖ1 〜Ｖj を
対応するワード線に出力し、また、伝達回路Ｔ11〜Ｔnj
が副ビット線ブロック選択信号により選択されない場合
には、動作に応じた適当な電圧値（たとえば接地電圧Ｇ
ＮＤ）を対応するワード線に出力する。
上位Ｘ1 〜Ｘa をデコードして、選択ゲート線ＳＬ1 〜
ＳＬn の出力電圧、および副ビット線ブロック選択信号
ｘ1〜ｘn を発生する。３はサブローデコーダであり、
Ｘ入力の下位Ｘ1 〜Ｘb をデコードして、選択副ビット
線ブロックにおけるワード線電圧Ｖ1 〜Ｖj を発生す
る。４はローカルデコーダであり、各ワード線ＷＬ11〜
ＷＬnjに対応した伝達回路Ｔ11〜Ｔnjから構成され、副
ビット線ブロック選択信号ｘ1 〜ｘn によりブロック単
位で選択される。それぞれの伝達回路Ｔ11〜Ｔnjは、こ
れら伝達回路Ｔ11〜Ｔnjが副ビット線ブロック選択信号
により選択された場合には、ワード線電圧Ｖ1 〜Ｖj を
対応するワード線に出力し、また、伝達回路Ｔ11〜Ｔnj
が副ビット線ブロック選択信号により選択されない場合
には、動作に応じた適当な電圧値（たとえば接地電圧Ｇ
ＮＤ）を対応するワード線に出力する。
【００３１】５はカラムデコーダであり、Ｙ入力Ｙ1 〜
Ｙc をデコードして、正規主ビット線Ｂ1 〜Ｂm に対応
した正規カラム選択信号Ｒ1 〜Ｒm を発生する。６はカ
ラム選択部であり、正規カラム選択部６ａと冗長カラム
選択部６ｂにより構成される。正規カラム選択部６ａは
ｍ本の正規主ビット線Ｂ1 〜Ｂm の１本を選択する。ま
た、冗長カラム選択部１ｂはｋ本の冗長主ビット線ｂ1
〜ｂk の１本を選択する。
Ｙc をデコードして、正規主ビット線Ｂ1 〜Ｂm に対応
した正規カラム選択信号Ｒ1 〜Ｒm を発生する。６はカ
ラム選択部であり、正規カラム選択部６ａと冗長カラム
選択部６ｂにより構成される。正規カラム選択部６ａは
ｍ本の正規主ビット線Ｂ1 〜Ｂm の１本を選択する。ま
た、冗長カラム選択部１ｂはｋ本の冗長主ビット線ｂ1
〜ｂk の１本を選択する。
【００３２】７は不良アドレス記録部であり、不揮発性
の記憶素子により構成されるレジスタの集合であって、
正規副ビット線ブロックＳ11〜Ｓnmにおいて、不良ビッ
ト（メモリトランジスタ）の存在するブロックのアドレ
スを記録するためのものである。不良副ビット線ブロッ
クのアドレスは、ワード線方向のアドレス毎に記録さ
れ、ｉ（ｉ≦ｎ）個のＸ（ワード線方向）アドレスのそ
れぞれに対して、ｋ個のＹ（ビット線）アドレスが記録
される。すなわち、不良副ビット線ブロックのアドレス
は、同一ワード線が延在する方向にある冗長副ビット線
ブロックに対応するレジスタに記録される。図中、Ｘ
ar-1〜Ｘar-iは前記不良Ｘアドレスレジスタを、Ｙ
ar-11 〜Ｙar-ikは前記不良Ｙアドレスレジスタを示し
ている。
の記憶素子により構成されるレジスタの集合であって、
正規副ビット線ブロックＳ11〜Ｓnmにおいて、不良ビッ
ト（メモリトランジスタ）の存在するブロックのアドレ
スを記録するためのものである。不良副ビット線ブロッ
クのアドレスは、ワード線方向のアドレス毎に記録さ
れ、ｉ（ｉ≦ｎ）個のＸ（ワード線方向）アドレスのそ
れぞれに対して、ｋ個のＹ（ビット線）アドレスが記録
される。すなわち、不良副ビット線ブロックのアドレス
は、同一ワード線が延在する方向にある冗長副ビット線
ブロックに対応するレジスタに記録される。図中、Ｘ
ar-1〜Ｘar-iは前記不良Ｘアドレスレジスタを、Ｙ
ar-11 〜Ｙar-ikは前記不良Ｙアドレスレジスタを示し
ている。
【００３３】７ａは書き込み回路で、不良アドレス記録
部７に、Ｘ（ワード線方向）アドレスＸar、およびＹ
（ビット線）アドレスＹarで表される選択アドレスを、
不良アドレスとして記録する。８1 〜８i はＸアドレス
一致判定回路であって、それぞれｉ個の不良Ｘアドレス
レジスタＸar-1〜Ｘar-iに対応して設けられており、記
録された不良Ｘアドレスが、現在選択されているＸアド
レスＸarと一致する場合に、不良Ｙアドレス読み出し信
号φ1 〜φi を出力する。不良Ｙアドレス読み出し信号
φ1 〜φi が出力されると、対応する不良Ｙアドレスレ
ジスタＹar-11 〜Ｙar-ik の内容が調査され、不良Ｙア
ドレスが記録されている場合に、当該不良Ｙアドレスを
出力する。
部７に、Ｘ（ワード線方向）アドレスＸar、およびＹ
（ビット線）アドレスＹarで表される選択アドレスを、
不良アドレスとして記録する。８1 〜８i はＸアドレス
一致判定回路であって、それぞれｉ個の不良Ｘアドレス
レジスタＸar-1〜Ｘar-iに対応して設けられており、記
録された不良Ｘアドレスが、現在選択されているＸアド
レスＸarと一致する場合に、不良Ｙアドレス読み出し信
号φ1 〜φi を出力する。不良Ｙアドレス読み出し信号
φ1 〜φi が出力されると、対応する不良Ｙアドレスレ
ジスタＹar-11 〜Ｙar-ik の内容が調査され、不良Ｙア
ドレスが記録されている場合に、当該不良Ｙアドレスを
出力する。
【００３４】９1 〜９k はＹアドレス一致判定回路であ
って、それぞれｋ個の不良ＹアドレスレジスタＹar-1〜
Ｙar-iに対応して設けられたレジスタに不良Ｙアドレス
が記録されており、現在選択されているＸアドレスＹar
と一致する場合に、冗長カラム選択信号ｒ1 〜ｒk を出
力する。
って、それぞれｋ個の不良ＹアドレスレジスタＹar-1〜
Ｙar-iに対応して設けられたレジスタに不良Ｙアドレス
が記録されており、現在選択されているＸアドレスＹar
と一致する場合に、冗長カラム選択信号ｒ1 〜ｒk を出
力する。
【００３５】ＮＯＲ１はｋ入力ノア回路で、各入力端子
がＹアドレス一致判定回路９1 〜９ k の出力端子にそれ
ぞれ接続され、ｋ個の冗長カラム選択信号ｒ1 〜ｒk の
否定的論理積をとる。ＡＮＤ１〜ＡＮＤｍは２入力アン
ド回路で、各一方の入力端子はカラムデコーダ５の正規
カラム選択信号Ｒ1 〜Ｒm の出力ラインに接続され、各
他方の入力端子はノア回路ＮＯＲ１の出力端子に共通に
接続され、両信号の論理積をとる。
がＹアドレス一致判定回路９1 〜９ k の出力端子にそれ
ぞれ接続され、ｋ個の冗長カラム選択信号ｒ1 〜ｒk の
否定的論理積をとる。ＡＮＤ１〜ＡＮＤｍは２入力アン
ド回路で、各一方の入力端子はカラムデコーダ５の正規
カラム選択信号Ｒ1 〜Ｒm の出力ラインに接続され、各
他方の入力端子はノア回路ＮＯＲ１の出力端子に共通に
接続され、両信号の論理積をとる。
【００３６】次に、上記構成による動作を説明する。ロ
ーアドレスＸ入力のうち上位Ｘ1 〜Ｘa がメインローデ
コーダ２に入力されてデコードされ、メインローデコー
ダ２で選択ゲート線ＳＬ1 〜ＳＬn の出力電圧、および
副ビット線ブロック選択信号ｘ1 〜ｘn が発生され、出
力電圧は所定の選択ゲート線に供給され、副ビット線ブ
ロック選択信号ｘ1 〜ｘn はローカルデコーダ４に出力
される。また、ローアドレスＸ入力のうち下位Ｘ1 〜Ｘ
b がサブローデコーダ３に入力されてデコードされ、選
択副ビット線ブロックにおけるワード線電圧Ｖ1 〜Ｖj
が発生される。ローカルデコーダ４では、各ワード線Ｗ
Ｌ11〜ＷＬnjに対応した伝達回路Ｔ11〜Ｔnjが、副ビッ
ト線ブロック選択信号ｘ1 〜ｘn によりブロック単位で
選択される。そして、選択された伝達回路を介してワー
ド線電圧Ｖ1 〜Ｖj が対応するワード線に出力される。
一方、伝達回路Ｔ11〜Ｔnjが副ビット線ブロック選択信
号により選択されない場合には、たとえば接地電圧ＧＮ
Ｄが対応するワード線に出力される。
ーアドレスＸ入力のうち上位Ｘ1 〜Ｘa がメインローデ
コーダ２に入力されてデコードされ、メインローデコー
ダ２で選択ゲート線ＳＬ1 〜ＳＬn の出力電圧、および
副ビット線ブロック選択信号ｘ1 〜ｘn が発生され、出
力電圧は所定の選択ゲート線に供給され、副ビット線ブ
ロック選択信号ｘ1 〜ｘn はローカルデコーダ４に出力
される。また、ローアドレスＸ入力のうち下位Ｘ1 〜Ｘ
b がサブローデコーダ３に入力されてデコードされ、選
択副ビット線ブロックにおけるワード線電圧Ｖ1 〜Ｖj
が発生される。ローカルデコーダ４では、各ワード線Ｗ
Ｌ11〜ＷＬnjに対応した伝達回路Ｔ11〜Ｔnjが、副ビッ
ト線ブロック選択信号ｘ1 〜ｘn によりブロック単位で
選択される。そして、選択された伝達回路を介してワー
ド線電圧Ｖ1 〜Ｖj が対応するワード線に出力される。
一方、伝達回路Ｔ11〜Ｔnjが副ビット線ブロック選択信
号により選択されない場合には、たとえば接地電圧ＧＮ
Ｄが対応するワード線に出力される。
【００３７】また、カラムデコーダ５において、カラム
アドレスＹ入力Ｙ1 〜Ｙc がデコードされ、正規主ビッ
ト線Ｂ1 〜Ｂm に対応した正規カラム選択信号Ｒ1 〜Ｒ
m あ発生され、アンド回路ＡＮＤ1 〜ＡＮＤm に出力さ
れる。
アドレスＹ入力Ｙ1 〜Ｙc がデコードされ、正規主ビッ
ト線Ｂ1 〜Ｂm に対応した正規カラム選択信号Ｒ1 〜Ｒ
m あ発生され、アンド回路ＡＮＤ1 〜ＡＮＤm に出力さ
れる。
【００３８】ここで、正規副ビット線ブロックＳ11〜Ｓ
nmにおいて、不良ビット（メモリトランジスタ）が存在
する場合、書き込み回路７ａにより不良アドレス記録部
７に、Ｘ（ワード線方向）アドレスＸar、およびＹ（ビ
ット線）アドレスＹarで表される選択アドレスが、不良
アドレスとして記録される。そして、記録された不良Ｘ
アドレスが、現在選択されているＸアドレスＸarと一致
する場合に、Ｘアドレス一致判定回路８1 〜８i により
不良Ｙアドレス読み出し信号φ1 〜φi が出力される。
不良Ｙアドレス読み出し信号φ1 〜φi が出力される
と、対応する不良ＹアドレスレジスタＹar-11 〜Ｙ
ar-ik の内容が調査され、不良Ｙアドレスが記録されて
いる場合に、当該不良ＹアドレスがＹアドレス一致判定
回路９1 〜９k に出力され、不良アドレスは対応するレ
ジスタに記録される。
nmにおいて、不良ビット（メモリトランジスタ）が存在
する場合、書き込み回路７ａにより不良アドレス記録部
７に、Ｘ（ワード線方向）アドレスＸar、およびＹ（ビ
ット線）アドレスＹarで表される選択アドレスが、不良
アドレスとして記録される。そして、記録された不良Ｘ
アドレスが、現在選択されているＸアドレスＸarと一致
する場合に、Ｘアドレス一致判定回路８1 〜８i により
不良Ｙアドレス読み出し信号φ1 〜φi が出力される。
不良Ｙアドレス読み出し信号φ1 〜φi が出力される
と、対応する不良ＹアドレスレジスタＹar-11 〜Ｙ
ar-ik の内容が調査され、不良Ｙアドレスが記録されて
いる場合に、当該不良ＹアドレスがＹアドレス一致判定
回路９1 〜９k に出力され、不良アドレスは対応するレ
ジスタに記録される。
【００３９】Ｙアドレス一致判定回路９1 〜９k では、
レジスタに記録された不良Ｙアドレスが、現在選択され
ているＹアドレスＹarと一致する場合に、冗長カラム選
択信号ｒ1 〜ｒk がハイレベルで出力され、一致しない
場合ローレベルで出力される。冗長カラム選択信号ｒ1
〜ｒk はノア回路ＮＯＲ１に入力され、冗長カラム選択
信号ｒ1 〜ｒk のいずれかがハイレベルの場合に、ノア
回路ＮＯＲ１の出力がローレベルとなり、冗長カラム選
択信号ｒ1 〜ｒk のすべてがローレベルの場合に、ノア
回路ＮＯＲ１の出力がハイレベルとなる。
レジスタに記録された不良Ｙアドレスが、現在選択され
ているＹアドレスＹarと一致する場合に、冗長カラム選
択信号ｒ1 〜ｒk がハイレベルで出力され、一致しない
場合ローレベルで出力される。冗長カラム選択信号ｒ1
〜ｒk はノア回路ＮＯＲ１に入力され、冗長カラム選択
信号ｒ1 〜ｒk のいずれかがハイレベルの場合に、ノア
回路ＮＯＲ１の出力がローレベルとなり、冗長カラム選
択信号ｒ1 〜ｒk のすべてがローレベルの場合に、ノア
回路ＮＯＲ１の出力がハイレベルとなる。
【００４０】ノア回路ＮＯＲ１の出力がローレベルの場
合、アンド回路ＡＮＤ1 〜ＡＮＤmは不活性化され、出
力される正規カラム選択信号Ｒ1 ’〜Ｒm ’はすべてロ
ーレベルとなる。すなわち、選択された不良副ビット線
ブロックが接続された不良主ビット線が、切り離されて
冗長主ビット線に置き換えられる。また、ノア回路ＮＯ
Ｒ１の出力がハイレベルの場合、アンド回路ＡＮＤ1 〜
ＡＮＤm は活性化され、出力される正規カラム選択信号
Ｒ1 ’〜Ｒm ’により正規の主ビット線が選択される。
合、アンド回路ＡＮＤ1 〜ＡＮＤmは不活性化され、出
力される正規カラム選択信号Ｒ1 ’〜Ｒm ’はすべてロ
ーレベルとなる。すなわち、選択された不良副ビット線
ブロックが接続された不良主ビット線が、切り離されて
冗長主ビット線に置き換えられる。また、ノア回路ＮＯ
Ｒ１の出力がハイレベルの場合、アンド回路ＡＮＤ1 〜
ＡＮＤm は活性化され、出力される正規カラム選択信号
Ｒ1 ’〜Ｒm ’により正規の主ビット線が選択される。
【００４１】図２は、図１の本発明に係る半導体不揮発
性記憶装置において、冗長効率の例を説明するための図
である。
性記憶装置において、冗長効率の例を説明するための図
である。
【００４２】図２の例におけるメモリアレイの構成、お
よび不良メモリトランジスタの個数、配置は、既に説明
した図５の従来の冗長効率の例を示す図と、全く同様で
ある。すなわち、図２の例においても、正規副ビット線
ブロックＳ12、Ｓ32、Ｓ23の内の１個のメモリトランジ
スタ（図中●）に不良が存在する。この場合、２本の正
規主ビット線Ｂ2 、Ｂ3 が不良主ビット線となるが、当
該不良主ビット線を１本の冗長主ビット線ｂ1 に置き換
えることにより、当該不良の救済が可能である。
よび不良メモリトランジスタの個数、配置は、既に説明
した図５の従来の冗長効率の例を示す図と、全く同様で
ある。すなわち、図２の例においても、正規副ビット線
ブロックＳ12、Ｓ32、Ｓ23の内の１個のメモリトランジ
スタ（図中●）に不良が存在する。この場合、２本の正
規主ビット線Ｂ2 、Ｂ3 が不良主ビット線となるが、当
該不良主ビット線を１本の冗長主ビット線ｂ1 に置き換
えることにより、当該不良の救済が可能である。
【００４３】これは、図５に示すように従来の主ビット
線を単位として冗長を行う場合、２本の不良主ビット線
Ｂ2 、Ｂ3 を２本の冗長主ビット線ｂ1 、ｂ2 に置き換
えるのと比較すると、大幅な冗長効率の向上となる。
線を単位として冗長を行う場合、２本の不良主ビット線
Ｂ2 、Ｂ3 を２本の冗長主ビット線ｂ1 、ｂ2 に置き換
えるのと比較すると、大幅な冗長効率の向上となる。
【００４４】図３は、本発明に係る半導体不揮発性記憶
装置、たとえば主ビット線が接続手段を介して複数の副
ビット線に作動的に接続されるＤＩＮＯＲ型フラッシュ
メモリ等の第２の実施形態を示す図である。
装置、たとえば主ビット線が接続手段を介して複数の副
ビット線に作動的に接続されるＤＩＮＯＲ型フラッシュ
メモリ等の第２の実施形態を示す図である。
【００４５】図３の実施形態が図１の実施形態と異なる
点は、不良アドレスの記録が、不揮発性の記憶素子によ
り構成されるレジスタではなく、本発明に係る半導体不
揮発性記憶装置以外の別個に集積化された他の半導体不
揮発性記憶装置に行われる点にある。
点は、不良アドレスの記録が、不揮発性の記憶素子によ
り構成されるレジスタではなく、本発明に係る半導体不
揮発性記憶装置以外の別個に集積化された他の半導体不
揮発性記憶装置に行われる点にある。
【００４６】不良アドレスの記録を、本実施形態に係る
半導体不揮発性記憶装置以外の他の半導体不揮発性記憶
装置に行うことにより、メモリアレイ内に多数の不良メ
モリトランジスタが存在する場合においても、不良副ビ
ット線ブロックのアドレスの記録が容易となり、好適で
ある。すなわち、多数の不良アドレスの記録が必要な場
合であっても、不良アドレス記録部の占有面積を小さく
できる利点がある。
半導体不揮発性記憶装置以外の他の半導体不揮発性記憶
装置に行うことにより、メモリアレイ内に多数の不良メ
モリトランジスタが存在する場合においても、不良副ビ
ット線ブロックのアドレスの記録が容易となり、好適で
ある。すなわち、多数の不良アドレスの記録が必要な場
合であっても、不良アドレス記録部の占有面積を小さく
できる利点がある。
【００４７】図３において、１０は不良アドレスを記録
するための、他の半導体不揮発性記憶装置のメモリアレ
イである。メモリアレイ１０は、ｎ個のワード線ブロッ
クに対応して配線されたｎ本のワード線ｗ1 〜ｗn と、
ｋ本の冗長主ビット線とｃ個のＹ入力に対応して配線さ
れた（ｋ・ｃ）本のビット線ｂ11〜ｂkcにより、メモリ
アレイが構成されている。また、おのおのワード線とビ
ット線との各格子位置には、電気的にプグラム可能なメ
モリセル（図中〇）、たとえばＥＥＰＲＯＭ等が配置さ
れる。各メモリセルは、ｃ個のＹ入力に対応して、ｃ個
のメモリセルからなるメモリ列（以下Ｙアドレス列）を
構成する。つまり、メモリアレイ１０はＹアドレス列ｓ
11〜ｓnkから構成される。したがって、不良副ビット線
ブロックのアドレスは、ワード線方向のアドレス毎に記
録され、ｎ個のＸ（ワード線方向）アドレスのそれぞれ
に対して、ｋ個のＹ（ビット線）アドレスが記録され
る。すなわち、不良副ビット線ブロックのアドレスは、
同一ワード線が延在する方向にある冗長副ビット線ブロ
ックに対応するＹアドレス列に、記録される。
するための、他の半導体不揮発性記憶装置のメモリアレ
イである。メモリアレイ１０は、ｎ個のワード線ブロッ
クに対応して配線されたｎ本のワード線ｗ1 〜ｗn と、
ｋ本の冗長主ビット線とｃ個のＹ入力に対応して配線さ
れた（ｋ・ｃ）本のビット線ｂ11〜ｂkcにより、メモリ
アレイが構成されている。また、おのおのワード線とビ
ット線との各格子位置には、電気的にプグラム可能なメ
モリセル（図中〇）、たとえばＥＥＰＲＯＭ等が配置さ
れる。各メモリセルは、ｃ個のＹ入力に対応して、ｃ個
のメモリセルからなるメモリ列（以下Ｙアドレス列）を
構成する。つまり、メモリアレイ１０はＹアドレス列ｓ
11〜ｓnkから構成される。したがって、不良副ビット線
ブロックのアドレスは、ワード線方向のアドレス毎に記
録され、ｎ個のＸ（ワード線方向）アドレスのそれぞれ
に対して、ｋ個のＹ（ビット線）アドレスが記録され
る。すなわち、不良副ビット線ブロックのアドレスは、
同一ワード線が延在する方向にある冗長副ビット線ブロ
ックに対応するＹアドレス列に、記録される。
【００４８】１０ａはローデコーダＡであり、Ｘ入力の
上位Ｘ1 〜Ｘa をデコードして、ワート線ｗ1 〜ｗ
n に、動作に応じた適当な電圧値を出力する。１０ｂは
カラムデコーダＡであり、Ｙ入力Ｙ1 〜Ｙd をデコード
して、前記ｋ個のＹ（ビット線）アドレスを選択する信
号を発生する。１０ｃはカラム選択部であり、現在選択
されているＸアドレスＸar、およびＹアドレスＹarで表
された選択アドレスを、不良アドレスとしてメモリアレ
イ１０に記録するための書き込み回路の機能の他に、当
該選択アドレスに一致する不良アドレスが当該メモリア
レイに記録されている場合に、冗長カラム選択信号ｒ1
〜ｒk をハイレベルで出力する。
上位Ｘ1 〜Ｘa をデコードして、ワート線ｗ1 〜ｗ
n に、動作に応じた適当な電圧値を出力する。１０ｂは
カラムデコーダＡであり、Ｙ入力Ｙ1 〜Ｙd をデコード
して、前記ｋ個のＹ（ビット線）アドレスを選択する信
号を発生する。１０ｃはカラム選択部であり、現在選択
されているＸアドレスＸar、およびＹアドレスＹarで表
された選択アドレスを、不良アドレスとしてメモリアレ
イ１０に記録するための書き込み回路の機能の他に、当
該選択アドレスに一致する不良アドレスが当該メモリア
レイに記録されている場合に、冗長カラム選択信号ｒ1
〜ｒk をハイレベルで出力する。
【００４９】また、冗長カラム選択信号ｒ1 〜ｒk はノ
ア回路ＮＯＲ１に入力され、冗長カラム選択信号ｒ1 〜
ｒk のいずれかがハイレベルの場合に、ノア回路ＮＯＲ
１の出力をローレベルとし、冗長カラム選択信号ｒ1 〜
ｒk のすべてがローレベルの場合に、ノア回路ＮＯＲ１
の出力をハイレベルとする。ノア回路ＮＯＲ１の出力が
ローレベルの場合、アンド回路ＡＮＤ1 〜ＡＮＤmは不
活性化され、出力される正規カラム選択信号Ｒ1 ’〜Ｒ
m ’はすべてローレベルとなる。すなわち、選択された
不良副ビット線ブロックが接続された不良主ビット線
が、切り離されて冗長主ビット線に置き換えられる。ま
た、ノア回路ＮＯＲ１の出力がハイレベルの場合、アン
ド回路ＡＮＤ1 〜ＡＮＤm は活性化され、出力される正
規カラム選択信号Ｒ1 ’〜Ｒm ’により正規の主ビット
線が選択される。
ア回路ＮＯＲ１に入力され、冗長カラム選択信号ｒ1 〜
ｒk のいずれかがハイレベルの場合に、ノア回路ＮＯＲ
１の出力をローレベルとし、冗長カラム選択信号ｒ1 〜
ｒk のすべてがローレベルの場合に、ノア回路ＮＯＲ１
の出力をハイレベルとする。ノア回路ＮＯＲ１の出力が
ローレベルの場合、アンド回路ＡＮＤ1 〜ＡＮＤmは不
活性化され、出力される正規カラム選択信号Ｒ1 ’〜Ｒ
m ’はすべてローレベルとなる。すなわち、選択された
不良副ビット線ブロックが接続された不良主ビット線
が、切り離されて冗長主ビット線に置き換えられる。ま
た、ノア回路ＮＯＲ１の出力がハイレベルの場合、アン
ド回路ＡＮＤ1 〜ＡＮＤm は活性化され、出力される正
規カラム選択信号Ｒ1 ’〜Ｒm ’により正規の主ビット
線が選択される。
【００５０】以上説明したように、本実施形態によれ
ば、主ビット線に複数の副ビット線が接続される構造の
半導体不揮発性記憶装置（たとえばＤＩＮＯＲ型フラッ
シュメモリ等）において、不良のメモリトランジスタが
存在するメモリチップの救済を、主ビット線を単位とし
て冗長を行うのではなく、副ビット線を単位として冗長
を行うことにより、冗長効率が高い冗長を行うことが可
能となる。
ば、主ビット線に複数の副ビット線が接続される構造の
半導体不揮発性記憶装置（たとえばＤＩＮＯＲ型フラッ
シュメモリ等）において、不良のメモリトランジスタが
存在するメモリチップの救済を、主ビット線を単位とし
て冗長を行うのではなく、副ビット線を単位として冗長
を行うことにより、冗長効率が高い冗長を行うことが可
能となる。
【００５１】また、本実施形態においては、ＤＩＮＯＲ
型フラッシュメモリ等を例に具体的に説明してあるが、
本発明が、ビット線に複数のＮＡＮＤ列が接続される構
造の半導体不揮発性記憶装置（たとえばＮＡＮＤ型フラ
ッシュメモリ等）において、不良のメモリトランジスタ
が存在するメモリチップの救済を、ビット線を単位とし
て冗長を行うのではなく、ＮＡＮＤ列を単位として冗長
を行う方法に適用できることは、説明するまでもないこ
とである。さらに、本発明が、メモリチップの製品出荷
時に不良チップの救済を行う場合だけでなく、繰り返し
書き換え可能なフラッシュメモリ等において、繰り返し
書き換え毎の不良に対して、不良チップの救済を行う場
合に適用できることも、説明するまでもないことであ
る。さらにまた、本実施形態では、不揮発性の半導体記
憶装置を例に説明したが、本発明は不揮発性の記憶装置
以外の半導体記憶装置に適用できることはいうまでもな
い。
型フラッシュメモリ等を例に具体的に説明してあるが、
本発明が、ビット線に複数のＮＡＮＤ列が接続される構
造の半導体不揮発性記憶装置（たとえばＮＡＮＤ型フラ
ッシュメモリ等）において、不良のメモリトランジスタ
が存在するメモリチップの救済を、ビット線を単位とし
て冗長を行うのではなく、ＮＡＮＤ列を単位として冗長
を行う方法に適用できることは、説明するまでもないこ
とである。さらに、本発明が、メモリチップの製品出荷
時に不良チップの救済を行う場合だけでなく、繰り返し
書き換え可能なフラッシュメモリ等において、繰り返し
書き換え毎の不良に対して、不良チップの救済を行う場
合に適用できることも、説明するまでもないことであ
る。さらにまた、本実施形態では、不揮発性の半導体記
憶装置を例に説明したが、本発明は不揮発性の記憶装置
以外の半導体記憶装置に適用できることはいうまでもな
い。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
効率的な冗長を行うことのできる半導体記憶装置を実現
することができる。
効率的な冗長を行うことのできる半導体記憶装置を実現
することができる。
【図１】本発明に係る半導体不揮発性記憶装置の第１の
実施形態を示す図である。
実施形態を示す図である。
【図２】図１の半導体不揮発性記憶装置において、冗長
効率の例を説明するための図である。
効率の例を説明するための図である。
【図３】本発明に係る半導体不揮発性記憶装置の第２の
実施形態を示す図である。
実施形態を示す図である。
【図４】ＤＩＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型フラッシ
ュメモリにおける、メモリアレイ構造を示す図である。
ュメモリにおける、メモリアレイ構造を示す図である。
【図５】図４のＤＩＮＯＲ型フラッシュメモリにおい
て、従来の主ビット線を単位として冗長を行う場合の、
冗長効率の例を説明するための図である。
て、従来の主ビット線を単位として冗長を行う場合の、
冗長効率の例を説明するための図である。
ＳＬ1 〜ＳＬn …選択ゲート線、Ｗ11〜Ｗnj…ワード
線、Ｂ1 〜Ｂm …正規ビット線、ｂ1 〜ｂk …冗長ビッ
ト線、Ｘ1 〜Ｘa , Ｘ1 〜Ｘb …Ｘ入力、Ｙ1 〜Ｙc ,
Ｙ1 〜Ｙd …Ｙ入力、Ｖ1 〜Ｖj …選択ブロックワード
線電圧、ｘ1 〜ｘ n …副ブット線ブロック選択信号、Ｔ
11〜Ｔnj…ワード線電圧伝達回路、Ｓ11〜Ｓnm…正規副
ブット線ブロック、ｓ11〜ｓnk…冗長副ビット線ブロッ
ク、Ｘar…選択Ｘアドレス、Ｙar…選択Ｙアドレス、Ｘ
ar-1〜Ｘar-i…不良Ｘアドレスレジスタ、Ｙar-11 〜Ｙ
ar-ik 不良Ｙアドレスレジスタ、φ1 〜φi …不良Ｙア
ドレス読み出し信号、Ｒ1 〜Ｒm …正規カラム選択信
号、ｒ1 〜ｒk …冗長カラム選択信号、ＮＯＲ１…ノア
回路、ＡＮＤ1 〜ＡＮＤm …アンド回路、ＳＴ1 〜ＳＴ
2 …選択トランジスタ、ＭＴ1 〜ＭＴ4 …メモリトラン
ジスタ、１…メモリアレイ、１ａ…正規メモリアレイ、
１ｂ…冗長メモリアレイ、２…メインローデコーダ、３
…サブローデコーダ、４…ローカルローデコーダ、５…
カラムデコーダ、６…カラム選択部、６ａ…正規カラム
選択部、６ｂ…冗長カラム選択部、７…不良アドレス記
録部（レジスタ）、７ａ…書き込み回路、８1 〜８i …
Ｘアドレス一致判定回路、９1 〜９k …Ｙアドレス一致
判定回路、１０…不良アドレス記録部（メモリアレ
イ）、１０ａ…ローデコーダＡ、１０ｂ…カラムデコー
ダＡ、１０ｃ…カラム選択部Ａ。
線、Ｂ1 〜Ｂm …正規ビット線、ｂ1 〜ｂk …冗長ビッ
ト線、Ｘ1 〜Ｘa , Ｘ1 〜Ｘb …Ｘ入力、Ｙ1 〜Ｙc ,
Ｙ1 〜Ｙd …Ｙ入力、Ｖ1 〜Ｖj …選択ブロックワード
線電圧、ｘ1 〜ｘ n …副ブット線ブロック選択信号、Ｔ
11〜Ｔnj…ワード線電圧伝達回路、Ｓ11〜Ｓnm…正規副
ブット線ブロック、ｓ11〜ｓnk…冗長副ビット線ブロッ
ク、Ｘar…選択Ｘアドレス、Ｙar…選択Ｙアドレス、Ｘ
ar-1〜Ｘar-i…不良Ｘアドレスレジスタ、Ｙar-11 〜Ｙ
ar-ik 不良Ｙアドレスレジスタ、φ1 〜φi …不良Ｙア
ドレス読み出し信号、Ｒ1 〜Ｒm …正規カラム選択信
号、ｒ1 〜ｒk …冗長カラム選択信号、ＮＯＲ１…ノア
回路、ＡＮＤ1 〜ＡＮＤm …アンド回路、ＳＴ1 〜ＳＴ
2 …選択トランジスタ、ＭＴ1 〜ＭＴ4 …メモリトラン
ジスタ、１…メモリアレイ、１ａ…正規メモリアレイ、
１ｂ…冗長メモリアレイ、２…メインローデコーダ、３
…サブローデコーダ、４…ローカルローデコーダ、５…
カラムデコーダ、６…カラム選択部、６ａ…正規カラム
選択部、６ｂ…冗長カラム選択部、７…不良アドレス記
録部（レジスタ）、７ａ…書き込み回路、８1 〜８i …
Ｘアドレス一致判定回路、９1 〜９k …Ｙアドレス一致
判定回路、１０…不良アドレス記録部（メモリアレ
イ）、１０ａ…ローデコーダＡ、１０ｂ…カラムデコー
ダＡ、１０ｃ…カラム選択部Ａ。
Claims (12)
- 【請求項１】 主ビット線が複数の副ビット線に分割さ
れたビット線階層構造を有し、行列状に配置されたメモ
リトランジスタが前記副ビット線およびワード線に接続
された半導体記憶装置であって、 複数の冗長副ビット線に選択的に接続される少なくとも
１本の冗長主ビット線と、 前記副ビット線に接続されたメモリトランジスタに不良
が存在する不良副ビット線である場合に、当該不良副ビ
ット線を同一ワード線が延在する方向にある前記冗長副
ビット線に置き換える救済手段とを有する半導体記憶装
置。 - 【請求項２】 前記救済手段は、不良メモリトランジス
タが存在する不良副ビット線のアドレスを記録する不良
アドレス記録手段と、 前記不良アドレスと同一アドレスの不良副ビット線を選
択する場合には、当該不良副ビット線が接続された不良
主ビット線を前記冗長主ビット線に置き換え、前記不良
主ビット線に接続された前記不良アドレスと異なる他の
アドレスの副ビット線を選択する場合には、前記不良主
ビット線の置き換えを行わない選択的主ビット線置き換
え手段とを有する請求項１記載の半導体記憶装置。 - 【請求項３】 前記不良アドレス記録手段は、不揮発性
の記憶素子により構成されている請求項１記載の半導体
記憶装置。 - 【請求項４】 メモリアレイ部と、前記不良アドレス記
録手段とが個別に集積化されている請求項１記載の半導
体記憶装置。 - 【請求項５】 前記不良アドレスの記録は、出荷試験時
に行われる請求項１記載の半導体記憶装置。 - 【請求項６】 前記半導体記憶装置は、繰り返し書き換
え可能で、前記不良アドレスの記録は、各繰り返し書き
換え毎に行われる請求項１記載の半導体記憶装置。 - 【請求項７】 列状に配線させたビット線にＮＡＮＤ構
造をなす複数のＮＡＮＤ列が接続され、行列状に配置さ
れたメモリトランジスタが前記ＮＡＮＤ列とワード線に
接続された半導体記憶装置であって、 複数の冗長ＮＡＮＤ列が接続される少なくとも１本の冗
長ビット線と、 前記ＮＡＮＤ列に連なるメモリトランジスタに不良が存
在する不良ＮＡＮＤ列である場合に、当該不良ＮＡＮＤ
列を同一ワード線が延在する方向にある前記冗長ＮＡＮ
Ｄ列に置き換える救済手段とを有する半導体記憶装置。 - 【請求項８】 前記救済手段は、不良メモリトランジス
タが存在する不良ＮＡＮＤ列のアドレスを記録する不良
アドレス記録手段と、 前記不良アドレスと同一アドレスの不良ＮＡＮＤ列を選
択する場合には、当該不良ＮＡＮＤ列が接続された不良
ビット線を前記冗長ビット線に置き換え、前記不良ビッ
ト線に接続された前記不良アドレスと異なる他のアドレ
スのＮＡＮＤ列を選択する場合には、前記不良ビット線
の置き換えを行わない選択的ビット線置き換え手段とを
有する請求項７記載の半導体記憶装置。 - 【請求項９】 前記不良アドレス記録手段は、不揮発性
の記憶素子により構成されている請求項７記載の半導体
記憶装置。 - 【請求項１０】 メモリアレイ部と、前記不良アドレス
記録手段とが個別に集積化されている請求項７記載の半
導体記憶装置。 - 【請求項１１】 前記不良アドレスの記録は、出荷試験
時に行われる請求項７記載の半導体記憶装置。 - 【請求項１２】 前記半導体記憶装置は、繰り返し書き
換え可能で、前記不良アドレスの記録は、各繰り返し書
き換え毎に行われる請求項７記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3407896A JP3845889B2 (ja) | 1996-02-21 | 1996-02-21 | 半導体記憶装置 |
| US08/802,610 US5808945A (en) | 1996-02-21 | 1997-02-19 | Semiconductor memory having redundant memory array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3407896A JP3845889B2 (ja) | 1996-02-21 | 1996-02-21 | 半導体記憶装置 |
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| JPH09231781A true JPH09231781A (ja) | 1997-09-05 |
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ID=12404237
Family Applications (1)
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| JP3407896A Expired - Fee Related JP3845889B2 (ja) | 1996-02-21 | 1996-02-21 | 半導体記憶装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3845889B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6421284B1 (en) | 2000-05-26 | 2002-07-16 | Hitachi, Limited | Semiconductor device |
| WO2003092012A3 (en) * | 2002-04-26 | 2004-02-05 | Infineon Technologies Ag | Flexible redundancy for memories |
| JP2005182900A (ja) * | 2003-12-18 | 2005-07-07 | Sony Corp | 半導体記憶装置 |
| JP2009515289A (ja) * | 2005-11-08 | 2009-04-09 | サンディスク コーポレイション | 再対象化可能なメモリセル冗長性を備えたメモリ |
| JP2009123250A (ja) * | 2007-11-09 | 2009-06-04 | Spansion Llc | 半導体装置及びその制御方法 |
-
1996
- 1996-02-21 JP JP3407896A patent/JP3845889B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6436725B2 (en) | 2000-05-26 | 2002-08-20 | Hitachi, Ltd. | Method of manufacturing semiconductor device using redundancy technique |
| US6538934B2 (en) | 2000-05-26 | 2003-03-25 | Hitachi, Ltd. | Semiconductor device |
| US6646934B2 (en) | 2000-05-26 | 2003-11-11 | Hitachi, Ltd. | Semiconductor device |
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| JP2009123250A (ja) * | 2007-11-09 | 2009-06-04 | Spansion Llc | 半導体装置及びその制御方法 |
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