TW201503145A - 在ｎａｎｄ陣列中儲存及讀取可靠資訊的方法及裝置 - Google Patents

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Abstract

一方法(及裝置)包含：在一記憶體的一頁區中產生第一資料，該第一資料包含一第一數目的記憶集合，該等記憶集合中之每一記憶集合有一第二數目的位元，其中該第一數目是大於一的一正數，且該第二數目是大於三的一正數。在該記憶體的該頁區中產生該第一資料之後，回應該被產生的第一資料而產生第二資料，該第二資料有該第一數目的位元，該第二資料的該等位元中之每一位元有由該等記憶集合中之一對應的記憶集合中包含的位元之多數所決定的一邏輯值。

Description

在NAND陣列中儲存及讀取可靠資訊的方法及裝置
本發明係大致有關一種用於儲存及讀取非揮發性記憶體裝置中之大量資訊之不故障方法及裝置。更具體而言，一種"反及"(NAND)快閃記憶體裝置可將其有損壞位元之頁區用於正確地儲存頁大小較小的資訊，且一種用於儲存資料的無錯裝置及方法可使用一基於最小位元集合之規則，係使用每一資料的最大故障位元數選擇該最小位元集合，且該最小位元集合是與記憶體中使用的資料大小一致的。
每一NAND快閃記憶體裝置通常需要用於儲存裝置使用者使用的正常資訊之一正常記憶體、以及用於儲存被用來存取該記憶體之諸如調整內部參數、壞區塊(bad block)位址表、及行故障位址表等的組態資訊之一額外記憶體。通常在驗證測試(validation test)結束時且在將記憶體晶片運送到市場之前，儲存該組態資訊。
用於此種組態資訊儲存的某些傳統機制可使用內容可定址記憶體(Content Addressable Memory；簡稱CAM)，或者可使用快閃裝置中之熔絲(fuse)。然而，CAM或熔絲可能在結構上與核心記憶體有所不同，且可能在寫入、讀取、及抹除操作上與核心記憶體有所不同。
用於此種正常資訊儲存的傳統機制可將電氣可抹除可程式唯讀記憶體(Electrically Erasable Programmable Read-Only Memory；簡稱EEPROM)用於儲存正常資訊。該傳統機制可使用三個EEPROM，因而一EEPROM之內容被複製三次，以便藉由儲存相同的資訊而可靠地儲存資訊，且該機制亦可使用一類比電路，該類比電路在讀取階段中執行一多數檢查(2對1)，以便在裝置的使用期間有EEPROM中之某些位元故障時區別正確資訊。然而，該傳統機制並未揭示如何重新使用損壞記憶單元的記憶體，也並未揭示NAND快閃記憶體裝置的特定實施例，尤其並未揭示如何使用NAND快閃記憶體裝置的頁區。
傳統上，當一列NAND頁(記憶體區)中有損壞的行時，無法將該列NAND頁用於儲存資訊。在傳統的裝置中，無法將有損壞記憶單元的此種列頁用於正確地儲存資料。
此外，已有諸如使用故障位址表之冗餘系統(redundancy system)等的故障位元修正機制。然而，該機制的故障修復能力是有限的。尤其只有在有小量的損壞的行時，且只有在裝置測試期間偵測到每一位元組或每一字 有少數故障位元時，才可驗證一NAND裝置。
根據本發明的一第一實施例，一方法包含下列步驟：在一記憶體的一頁區中產生第一資料，該第一資料包含一第一數目的記憶集合，該等記憶集合中之每一記憶集合有一第二數目的位元，其中該第一數目是大於一的一正數，且該第二數目是大於三的一正數；以及在該記憶體的該頁區中產生該第一資料之後，回應該被產生的第一資料而產生第二資料，該第二資料有該第一數目的位元，該第二資料的該等位元中之每一位元有由該等記憶集合中之一對應的記憶集合中包含的位元之多數所決定的一邏輯值。
根據本發明的一第二實施例，一裝置包含：一第一記憶體，該第一記憶體包含被界定為一抹除單位之一記憶區塊，該記憶單元區塊包含複數個被界定為一寫入或讀取單位之頁，該複數個頁中之每一頁包含複數個記憶單元(memory cell)；一第一終端，用以接收指定將要被存取的一頁之一位址信號；一第二終端，用以接收由n位元(n是整數)組成之一資料信號；一第三終端，用以接收至少一寫入命令；以及被配置成回應該寫入命令而將該n位元的資料信號寫到該位址信號指定之頁之一控制器，其中該頁被分為複數個集合(set)，因而該複數個集合中之每一集合包含相同數目的記憶單元，其中該複數個集合只被歸類為一第一群(group)及一第二群，其中該第一 群都是無損壞的記憶單元，其中該第二群有損壞的單元及無損壞的單元，該無損壞的單元之數目大於該損壞單元之數目，且其中該控制器將對應於該等n位元中之一位元的一資訊寫到該複數個集合中之一相關聯的集合中之該等記憶單元。
根據又一實施例，一方法包含下列步驟：決定損壞單元是否存在於一記憶體中包含的每一記憶集合，其中每一記憶集合包含複數個單元；當決定損壞單元存在於每一記憶集合中時，進一步決定每一記憶集合中之損壞單元之第一數目是否小於或等於每一記憶集合中之無損壞的單元之第二數目；以及當決定每一記憶集合中之該第一數目小於或等於該第二數目時，將第一資料寫到該記憶體，而使該第一資料之每一邏輯值被寫入該等記憶集合中之一對應的記憶集合中包含的該複數個單元。
100‧‧‧"反及"快閃記憶體
16，101，502b，606‧‧‧單元矩陣
15，102，502a‧‧‧頁緩衝器
103‧‧‧位元線
104‧‧‧輸入/輸出介面
200‧‧‧冗餘系統
201‧‧‧冗餘區
202‧‧‧位址管理系統
300‧‧‧最小位元集合表
400‧‧‧頁
401‧‧‧位元組大小
402‧‧‧損壞位元
500‧‧‧"多數檢查"機制
503a‧‧‧多數檢查電路
600，902，903‧‧‧組態
30，601‧‧‧組態暫存器
602，603‧‧‧組態資料
604，605‧‧‧頁區
700‧‧‧架構
3‧‧‧命令輸入電路
4‧‧‧命令介面
5‧‧‧微控制器單元
8‧‧‧前端邏輯
13‧‧‧靜態機存取記憶體
7‧‧‧唯讀記憶體
6‧‧‧微控制器靜態機存取記憶體
11‧‧‧列解碼器
14‧‧‧行解碼器
10‧‧‧讀取/寫入行控制系統
27‧‧‧內部電壓調整器
24，25，26‧‧‧電源組件
20，22‧‧‧輸出緩衝器
16a‧‧‧頁
9，13c‧‧‧後端介面
17‧‧‧行冗餘管理器
13b‧‧‧靜態機存取記憶體矩陣
13a‧‧‧前端介面
第1圖示出一例示NAND快閃記憶體100；第1A圖示出一例示NAND快閃記憶單元矩陣101之額外的細節110；第2圖例示了將一冗餘系統200用於修復點缺陷；第3圖示出用於示範最小位元集合(MBS)的觀念之一表300；第4圖例示了MBS觀念400如何在縱然有一或多個損壞位元的情形下亦可因預期位元的多數表示法而提供了 單一位元資訊的可靠儲存；第5圖例示了本發明的用於讀取儲存區中之資訊之一"多數檢查"機制500；第6圖示出用於實施本發明的觀念的一些電路方塊之一例示組態600；第7圖示出納入本發明的一例示NAND架構700；第7A圖提供了第7圖的微控制器(μC)5之額外細節；第7B圖提供了第7圖的電源電路之額外細節；第7C圖提供了第7圖的主要單元矩陣16之額外細節；第7D圖提供了第7圖的SRAM電路13之額外細節；第8圖示出將組態資料儲存到一組態暫存器30之一例示流程圖800；以及第9圖例示了被儲存在組態暫存器30的組態資料之一些特定例子。
本案發明人認知：可將每一記憶體裝置在製造程序或製程中之測試操作期間必須合格之測試要求用於提供一種可靠地儲存資訊之機制。該測試操作係用於諸如待測裝置(Device Under Test；簡稱DUT)。將在該測試操作中被發現的資訊是諸如需要以該裝置的一冗餘區中之單元替換 之故障位址、用於調整內部參數、壞區塊位址表、或行故障位址表之組態資訊。
本發明之一例示方法(及裝置)將故障數目限制用來作為一重要觀點，該故障數目限制提供了一種聯合用於記憶單一位元的可靠資訊的一位元集合之機制。本發明之一例示方法(及裝置)例示性地揭示了如何以一種方式聯合一集合的相鄰位元而將單一位元的資訊可靠地儲存在一列NAND頁。選擇被選擇位元的數目，以便保證可能的故障位元將少於良好的位元。
亦即，本案發明人已認知：如果測試顯示諸如三個連續的位元線測試中有不多於一個位元線是壞的(亦即，損壞的或有缺陷的)，則可將單一位元(例如，1或0)的資訊可靠地儲存在三個連續的位元線中，這是因為對該裝置的測試結果顯示該等三個位元線中之兩個位元線將正確地反映被儲存的位元值。
因此，一般而言，藉由將單一位元儲存在一預定數目的連續記憶單元，縱然位元線中之少數(例如，在該例子中，三個位元線中之一個位元線)有錯誤的位元值，這些連續記憶單元的位元線中之多數(例如，在該例子中，三個位元線中之兩個位元線)也將反映預期的位元值。
因此，當使用有一或多個損壞單元之一NAND列頁時，縱然在執行冗餘修復、壞區塊管理、及錯誤校正碼(Error Correction Code；簡稱ECC)之前，本發明亦可藉由減少頁大小及不理會錯誤位元，而正確地儲存資訊。 一種實施該機制的簡單且迅速之方式是NAND頁區上的一多數檢查系統(majority-check system)，該系統將單一值關聯到每一聯合位元集合。藉由決定是否自該被選擇的聯合位元集合內讀出了較多的1或較多的0，而計算出該值。
現在請參閱各圖式，且尤其請參閱第1-9圖，下文中將說明本發明之實施例。
第1圖示出一例示NAND快閃記憶體100。一NAND快閃裝置包含該NAND快閃記憶體100。NAND快閃記憶體100包含一單元矩陣101，該單元矩陣101包含複數個記憶單元。一些頁緩衝器102被耦合到該矩陣101之位元線103，以便進行寫入及讀取操作。IO 104被耦合到該等頁緩衝器102，以便傳送將要被寫到單元矩陣101及自單元矩陣101讀出的資料。由NAND快閃記憶單元製成NAND快閃記憶體100。
第1A圖示出一例示NAND快閃記憶單元矩陣101之額外的細節110。矩陣101被組織為複數個(n個)包含複數個串(string)之區塊。一頁緩衝器102被用來作為將要被寫入該等記憶單元的資料或將要自該等記憶單元讀出的資料之一緩衝區。每一串包含n個串聯的單元及兩個選擇器，其中一個選擇器係用於源極端，且另一選擇器係用於汲極端。複數個串被連接到沿著一第一方向而被配置之相同的位元線103，且然後沿著一第二方向重複該結構，而延伸到該完整的頁大小，其中該第一及第二方向係 相互垂直。
頁是陣列中於讀取及程式化操作時被定址的部分，且以閘極被耦合到一字線之複數個單元建構頁。因此，每一記憶體陣列被分為N個區塊，每一區塊包含每一位元線的至少一串。在一些情形中，偶數及奇數位元線可被分別定址，且屬於不同的頁，但是由被相同位元線連接的一些單元構成一頁。各區塊被選擇性地定址，且代表在每一抹除操作中被施加偏壓的最小記憶單元區。
關於儲存大小，行的數目被稱為頁大小("P")，且通常是大量的位元(例如，4K(K：千)位元組、2K字或更大(P=4K)，且資料大小("D")通常是位元組或字等的單位。(在位元組的情形中，D=8；在字的情形中，D=16；其他單位的情形依此類推)。被稱為"頁緩衝器"102(係為讀取及寫入介面電路)之一緩衝記憶體被連接到每一行。
第2圖例示了將一冗餘系統200用於修復缺陷。為了修復記憶單元的缺陷，第2圖中提供了冗餘管理。此外，在傳統的NAND快閃記憶體中，壞區塊管理及ECC(圖中未示出)是習知的。該冗餘管理機制主要意圖以冗餘的單元替換有缺陷的一般單元，且該壞區塊管理機制主要意圖禁止使用有缺陷的單元比缺陷修復能力多的區塊。該ECC機制主要意圖使用錯誤校正碼校正記憶單元的軟性錯誤(soft error)。在本發明中，在將於下文中參照第3圖所述的條件下，可以與此類冗餘管理、區塊管理、及ECC 無關之方式重新使用有某一數目的有缺陷的單元之NAND頁(記憶體區)。本發明亦可被用於有缺陷的單元的數目超過冗餘管理、區塊管理、及ECC的能力之情形。
更具體而言，有關冗餘管理，由於長且緊湊的金屬線之本質，被稱為位元線103之該等行通常有會使整個記憶體失效的點缺陷(spot defect)(例如，短路或斷裂)。如第2圖的組態200所例示的，為了修復該等點缺陷，通常提供一種位於被稱為冗餘區201的一額外小區之另一頁緩衝器及行配對取代一單一頁緩衝器及其損壞的行。位址管理系統202執行對最終使用者完全透通之該取代，該位址管理系統202在使用者資料輸入或資料輸出期間讀取處理中之位元組的位址，將該位址與已知缺陷位址列表比較，且如果出現了匹配的情形，則根據該表而使資訊位元改向成進或出該冗餘區中之該等資訊位元的新位置。
在工廠的晶片測試期間建立的該損壞位址列表被永久地儲存在該裝置的控制器202之一故障位元位址表中，且可至少包含一陣列的記錄，每一記錄儲存了資料內之損壞位址及損壞位元位置。因為修復時需要與主記憶體相同大小的冗餘區，而可能無法修復任何頁位置中之任何位元，所以作了一些假設，以便在冗餘區浪費與冗餘校正能力之間取捨。
因此，在該策略中，將選擇只校正有限數目的位址("N")及資料內之有限數目的位元("b")，這是因為如果有太多的缺陷位址，或資料內有太多的缺陷，則將拋棄 該晶片。在設計專案開始時，通常將根據技術可靠性及行銷限制而選擇且固定這些數目(例如，數值)。
例如，可將一冗餘規則選擇成：只修復4K位元組的一頁中之128個位址，且只修復每一位元組中之1個位元(P=4096，D=8，N=128，b=1)。在此種情形中，該故障位址表將是具有損壞行位址的陣列(log2(P))、每一損壞位元之位址(b*log2(D))、以及每一損壞位元之一旗標(b)之N倍，亦即，N*(log2(P)+b*log2(D)+b)，而在該例子中為128*(12+3+1)=2048位元。傳統上，當一頁有一或多個缺陷單元時，無法在未經校正的情形下使用該頁(列記憶體區)，這是因為由於該等缺陷而使某些位元是堆疊的"0"或"1"。因此，無法使用此種有缺陷的頁正確地寫入及讀取資訊。
然而，本發明提供了一種縱然在有此種有缺陷的頁(列記憶體區)之情形下仍可正確地完成寫入及讀取之機制。使用本發明的該例示無錯誤系統儲存資料時，可根據所選擇的特定冗餘規則而減少實際的頁大小，且因而不理會該等缺陷。
第3圖示出用於示範最小位元集合(Minimum Bit Set；簡稱MBS)的觀念之一表300。在本發明中新穎地提供該MBS表300，且該MBS表300可被儲存在一測試器中或NAND裝置內。表300可被用於對記憶體裝置的測試。
如果該冗餘規則修復了每一資料的最大"b"的故障位 元，且晶片是可被校正的，則此意指錯誤密度小於"b/D"。如果想要確定選擇壞位元小於好位元的一集合，則將需要大於"2*b+1"個位元的數目。但是該數目應至少也是資料大小D的較大接近除數，以便避免該頁中被選擇集合的週期性與資料週期性間之不一致。
作為來自第3圖所示表300的一例子，在b=1之情形中，可在邏輯上聯合3個位元，但是應選擇至少4個位元作為MBS，以便與基於有4位元的資料位元組之資料儲存一致，如第4圖所示之頁400的位元組大小401所示。因此，然後將確定在該集合中只能有1個位元是壞的，且在多數檢查式讀取的情形中，3個(好的)位元將勝過1個(壞的)位元，且正確地取出自該等3個好位元讀出的資訊，而不理會損壞位元402的值。
第5圖例示了本發明的用於讀取儲存區中之資訊之一"多數檢查"機制500。
在一例子中，可根據第3圖的表300所示之MBS而將一集合的4位元用於多數檢查。可使用一頁(4K位元組)的有錯誤之記憶體區，而存取4K位元組/4=1K位元組的無錯誤區，以便儲存可靠的資訊。
如第5圖的示意流程圖格式500所示，可使用以XXXXYYYY位元資料類型載入之相同的頁緩衝器區塊將此類的資料程式化，且經由多數檢查電路503a將此類的資料讀出為好的XY位元。
在步驟501中，在該裝置中(例如，在該裝置的IO 中)提供兩位元的資料"YX"。
在步驟502中，將兩位元的資料"YX"倍增，而產生八位元的另一資料"XXXXYYYY"。經由頁緩衝器502a將該等八位元寫到矩陣502b。
在步驟503中，經由頁緩衝器502a自矩陣502b讀取該等八位元。自該矩陣讀出的該資料之第三位元是損壞的，因而在輸出資料中以"？"指示。
此時，在步驟504中，對該包括該損壞位元之被讀取的資料執行多數檢查，以便得到一正確的位元。在該多數檢查的結果中，得到兩位元的資料"好資料XY"。
更具體而言，考慮該(1)資料是01且該(2)資料是00001111的一例子。當讀取資料時，該(3)資料是00？01111，其中位元"？"可錯誤地指示"1"的值。如果確係如此，則讀出00010111。第一個四位元"0001"的多數是0，因而得到0，且後四位元"0111"的多數是1，因而得到1。在此種方式下，最後得到01。
考慮到多數檢查，可使用三位元對一位元而執行該操作。然而，在使用諸如每4個位元或每4的倍數的位元中找到損壞位元等的偵測之例子中，最好是使用前文中介紹的四位元多數。這是因為在該例子中，如果使用三位元多數，則可能發生某些失敗的情形。連續位元"0"-"0"-"0"-"1"(損壞)-"1"(損壞)-"0"-"0"-"0"-"0"-"0"-"0"...在每四個位元中最多包含一個損壞單元。使用三位元多數檢查時，這些連續位元將被錯誤地讀出為010。然而，使用四 位元多數檢查時，不會發生此種錯誤，且可得到"000..."。因此，如第3圖所示，應根據損壞位元的數目而選擇用於倍增及多數檢查之最小位元集合。
此外，在資料為有相等數目的"1"及"0"之0011、0101、1001、1100、及1010之例子中，於該例示四位元多數檢查時不理會最後的位元，因而這五個資料讀取的輸出將分別是0、0、0、1、及1。
因此，可將1K位元組無錯誤的頁用於儲存重要資訊。
在一例子中，無錯誤的頁可被用於儲存組態及大小為2048位元的冗餘故障位址表本身，這是因為：執行多數檢查式讀取時，不需要冗餘資訊。該特徵尤其適用於整個裝置的開機序列，此時經由第一次多數檢查式讀取該故障位址表，且可自一標準矩陣頁讀取被程式化的自訂組態，且將該自訂組態複製到準備好被用於第一次使用者操作的一組鎖存器。
因此，本發明的一優點在於：可避免將諸如傳統架構中使用的熔絲或內容可定址記憶體(CAM)等的專用儲存系統用於此類資訊。
在另一例子中，可在區塊已被判定為壞區塊時，使用無錯誤的頁。傳統上，一旦區塊成為壞區塊之後，禁止使用該區塊，但是在本發明中，可將該壞區塊內之頁重新用於資料儲存，只要該頁之缺陷以遵循諸如前文所述的表300的條件之方式出現即可。
第6圖示出用於實施前文所述的操作的一些電路方塊之一例示組態600。組態暫存器601儲存組態資料602、603。組態資料602、603可包括分別對應於單元矩陣606的頁區604、605中之一頁區的複數個資料。該組態資料指示應將第3圖所示之哪一"最小位元集合"用於自頁區604、605中之一對應的頁區正確地讀取資料。
例如，如果頁1組態資料602指示b=2(這是每八個單元最多有兩個損壞單元之情形)，則選擇八位元作為該最小位元集合。如果頁2組態資料603指示b=1(這是每四個單元最多有一個損壞單元之情形)，則選擇四位元作為該最小位元集合。
倍增電路是一種執行第5圖所示的倍增之電路。多數檢查電路是一種執行第5圖所示的多數檢查之電路。自控制器供應的一控制信號分別控制該等電路。
請注意，自前文所述可知，本發明可將NAND快閃記憶體裝置的頁區(頁緩衝器)用於連續地將倍增資料寫入及儲存於該頁區且讀取該資料。如前文所述，頁區是NAND裝置中之一寫入單位及一讀取單位，因而係對此種相同的頁區執行本發明的倍增及多數檢查。
請注意，在本發明中，可將有損壞位元的頁區用於正確地儲存資訊，只要該等損壞位元在前文所述之條件下出現即可。
第7圖示出納入本發明的觀念的一基於NAND的快閃記憶體裝置之一例示整體架構700，而第7A-7C圖示出該 裝置的各部分之額外細節。在圖式左端，命令輸入電路方塊3示出I/O電路(輸入/輸出緩衝器)。來自命令輸入電路方塊3的信號進入方塊4(命令介面)，該命令介面負責將一命令序列(例如，讀取、程式化、抹除...)解碼，且使微控制器(μC)5及前端邏輯8能夠將要被寫到單元矩陣16的資料型樣(data pattern)載入SRAM 13，且能夠將要自單元矩陣16讀取的資料型樣自SRAM 13讀出。
如第7A圖中更詳細地例示的，微控制器(μC)5執行ROM方塊7中儲存之NAND演算法。在測試模式操作中，也可自μC SRAM6執行程式碼。請注意，μC SRAM6不同於使用者SRAM 13。
經由適當地施加偏壓到字線及位元線之列及行解碼器11、14且通過頁緩衝器15而存取核心矩陣16。
微控制器5以數位方式控制讀取/寫入行控制系統10，且讀取/寫入行控制系統10管理內部電壓調整器方塊27(請參閱第7B圖)提供的存取基於NAND的記憶體16所需之類比電壓。
第7B圖例示了用於將經過調整的電力提供給第7圖所示的電路700之額外的電源組件24-27。
在第7圖之右端，示出了輸出緩衝器20、22以及相關的電路，其中包括資料輸入/輸出端DQ[7：0]。
第7C圖以分解之方式示出矩陣16，圖中示出前文中作為一製造測試目標而述及之頁16a。
本發明尤其涉及下列的方塊：後端介面9、行解碼器14、頁緩衝器15、矩陣頁16a、組態暫存器30、行冗餘管理器17、以及標準讀取程序中使用的一些方塊。
第7D圖例示了SRAM電路13的額外細節，其中包括使用兩個SRAM矩陣方塊13b、以及前端介面13a及後端介面13c之一例示組態。
第8圖例示了將組態資料儲存到本發明的組態暫存器30之一流程。流程圖800可例如在工廠的測試中被用於量測每一頁之組態。
在初始步驟801中，測試一第一頁的缺陷數目，且在步驟802中開使時假定MBS=1。如果在步驟803中沒有發現任何缺陷，則在步驟804中將該頁的MBS值設定為1。如果在步驟803中發現了大於0的缺陷，則該流程序列進入步驟805，以便檢查是否應將MBS設定為4(發現1個缺陷)，且如有需要，則在步驟806中推進到MBS=8(亦即，發現2或3個缺陷)。在步驟807中，如有需要，則以最大的可能MBS值32探索額外的MBS值。一旦決定了該頁的MBS之後，提高頁計數器的值，而測試下一頁(步驟808、809)。
第9圖例示了如何可將組態資料儲存在組態暫存器(第7圖中之30)的一些特定例子900。表901中例示了測試關係。在例子1組態902中，組態資料是該頁的位置、以及該頁的損壞單元之數目。在例子2組態903中，組態資料是該頁的位置、以及最小位元集合。對此項技術 具有一般知識者應可了解：例子1或例子2為所列出的每一頁(例如，頁1至頁4096)提供了實施本發明所述的MBS及多數檢查機制之充分資訊。
雖然已參照一實施例而說明了本發明，但是熟悉此項技術者將可了解：可在最後的申請專利範圍之精神及範圍內，以修改實施本發明。
此外，請注意，本發明申請人意圖包含所有專利範圍的每一項元件之等效物，且縱然在未來專利審查期間修改了專利範圍的元件也將包含其等效物。
600‧‧‧組態
601‧‧‧組態暫存器
602，603‧‧‧組態資料
604，605‧‧‧頁區
606‧‧‧單元矩陣

Claims (20)

  1. 一種方法，包含：在一記憶體的一頁區中產生第一資料，該第一資料包含一第一數目的記憶集合，該等記憶集合中之每一記憶集合有一第二數目的位元，其中該第一數目是大於一的一正數，且該第二數目是大於三的一正數；以及在該記憶體的該頁區中產生該第一資料之後，回應該被產生的第一資料而產生第二資料，該第二資料有該第一數目的位元，該第二資料的該等位元中之每一位元有由該等記憶集合中之一對應的記憶集合中包含的位元之多數所決定的一邏輯值。
  2. 如申請專利範圍第1項之方法，進一步包含：在該記憶體的該頁區中產生該第一資料之前，先倍增第三資料而產生該第一資料，該第三資料有該第一數目的位元，該第三資料的該等位元中之每一位元有與該第一資料的該等記憶集合中之一對應的記憶集合相同的邏輯值。
  3. 如申請專利範圍第1項之方法，進一步包含：對該記憶體執行一冗餘操作，而以該記憶體的冗餘單元中之一冗餘單元取代單元中之一缺陷單元。
  4. 如申請專利範圍第1項之方法，進一步包含：如果一記憶集合中包含的位元之多數是偶數，則不考慮將該等記憶集合的該等位元中之一位元指示的一邏輯值決定作為該第二資料之一邏輯值。
  5. 如申請專利範圍第1項之方法，進一步包含： 回應該被產生的第一資料，而自該記憶體的該頁區讀取該第一資料以便產生該第二資料。
  6. 如申請專利範圍第5項之方法，進一步包含：將該第二資料儲存在不同於該記憶體的另一記憶體中。
  7. 如申請專利範圍第1項之方法，其中該記憶體包含一NAND型快閃記憶體。
  8. 一種裝置，包含：一第一記憶體，該第一記憶體包含被界定為一抹除單位之一記憶區塊，該記憶單元區塊包含被界定為一寫入或讀取單位之複數個頁，該複數個頁中之每一頁包含複數個記憶單元；一第一終端，接收指定將要被存取的一頁之一位址信號；一第二終端，接收由n位元(n是一整數)組成之一資料信號；一第三終端，接收至少一寫入命令；以及一控制器，被配置成回應該寫入命令而將該n位元的資料信號寫到該位址信號指定之頁，其中該頁被分為複數個集合，因而該複數個集合中之每一集合包含相同數目的記憶單元，其中該複數個集合只被歸類為一第一群及一第二群，其中該第一群都是無損壞的記憶單元，其中該第二群有損壞的單元及無損壞的單元，該無損 壞的單元之數目大於該損壞單元之數目，且其中該控制器將對應於該等n位元中之一位元的一資訊寫到該複數個集合中之一相關聯的集合中之該等記憶單元。
  9. 如申請專利範圍第8項之裝置，其中該控制器被進一步配置成回應一讀取命令而自該位址信號指定的頁讀取資料，其中該控制器在自該指定的頁讀取資料時對該指定的頁執行多數檢查。
  10. 如申請專利範圍第8項之裝置，進一步包含：一第二記憶體，用以儲存分別與該等頁中之一頁相關聯的組態資料，且係於該控制器寫入或讀取資料時使用該組態資料。
  11. 如申請專利範圍第10項之裝置，其中該組態資料包含回應該第二群中之該損壞單元的數目而決定之資料。
  12. 如申請專利範圍第10項之裝置，進一步包含一第三記憶體，用以儲存定址到該第一記憶體的該等單元中之一損壞單元之位址資訊。
  13. 如申請專利範圍第10項之裝置，進一步包含一SRAM記憶體陣列，用以儲存傳遞到該第一記憶體之資料。
  14. 一種方法，包含：決定損壞單元是否存在於一記憶體中包含的每一記憶 集合，其中每一記憶集合包含複數個單元；當決定損壞單元存在於每一記憶集合中時，進一步決定每一記憶集合中之損壞單元之第一數目是否小於或等於每一記憶集合中之無損壞的單元之第二數目；以及當決定每一記憶集合中之該第一數目小於或等於該第二數目時，將第一資料寫到該記憶體，而使該第一資料之每一邏輯值被寫入該等記憶集合中之一對應的記憶集合中包含的該複數個單元。
  15. 如申請專利範圍第14項之方法，進一步包含：自該記憶體讀取第一資料而產生第二資料，使該第二資料的該等位元中之每一位元有由該第一資料的該等記憶集合中之一對應的記憶集合中包含的位元之多數所決定的一邏輯值。
  16. 如申請專利範圍第14項之方法，進一步包含：回應該等記憶集合的每一記憶集合中包含的損壞單元的數目中之最大數目而提供控制資料。
  17. 如申請專利範圍第16項之方法，進一步包含：回應被提供之該控制資料而選擇記憶集合的大小，因而改變每一記憶集合中包含的單元之數目。
  18. 如申請專利範圍第17項之方法，其中當該記憶集合的大小是四位元，每一集合中包含的該損壞單元的數目中之該最大數目是一。
  19. 如申請專利範圍第14項之方法，其中該記憶體包含一NAND記憶體陣列，且其中該記憶體的該等記憶集 合配置該NAND記憶體陣列的一頁。
  20. 如申請專利範圍第14項之方法，進一步包含：對該記憶體執行一冗餘操作，而以該記憶體的冗餘單元中之一冗餘單元取代單元中之一缺陷單元。
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