KR20100085657A - 불휘발성 메모리 소자 및 그 동작 방법 - Google Patents

불휘발성 메모리 소자 및 그 동작 방법 Download PDF

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Abstract

본 발명은 데이터 저장을 위한 메모리 셀들을 포함하는 다수의 메모리 블록과, 페일이 발생한 컬럼 어드레스를 저장하기 위한 캠 블록을 포함하는 메모리 셀 어레이; 상기 메모리 셀 어레이의 비트라인들에 연결되는 다수의 페이지 버퍼들을 포함하는 페이지 버퍼부; 상기 캠 블록에 저장된 제 1 컬럼 어드레스들을 로딩하여 저장하고, 컬럼 테스트를 수행하여 새롭게 페일이 발생한 제 2 컬럼 어드레스들을 임시 저장하기 위한 레지스터부; 및 상기 컬럼 테스트를 수행하여 페일이 발생된 컬럼 어드레스를 확인하고, 상기 제 1 컬럼 어드레스와 중복되지 않은 컬럼 어드레스를 상기 제 2 컬럼 어드레스로서 저장하는 테스트 로직부을 포함하고, 테스트를 완료한 후 상기 레지스터부에 저장된 상기 제 1 및 제 2 컬럼 어드레스를 상기 캠 셀 블록에 저장하도록 프로그램 동작을 제어하는 제어부를 포함하는 불휘발성 메모리 소자 및 그 동작 방법을 제공한다.
캠 블록, 페일, 컬럼 어드레스, 레지스터

Description

불휘발성 메모리 소자 및 그 동작 방법{Non volatile memory device and method of operating the same}
본 발명은 불휘발성 메모리 소자에 관한 것으로, 특히 페일이 발생된 컬럼을 확인하여 리페어하고, 리페어된 컬럼 어드레스를 저장하여 동작에 사용하는 불휘발성 메모리 소자 및 그 동작 방법에 관한 것이다.
불휘발성 메모리 소자는 데이터의 기록 및 삭제가 자유로운 램(RAM; Random Access Memory)의 장점과 전원의 공급 없이도 저장된 데이터를 보존하는 롬(ROM; Read Only Memory)의 장점을 동시에 지니고 있어 최근 디지털 카메라, PDA(Personal Digital Assistant), MP3 플레이어 등 휴대용 전자기기의 저장매체로 널리 채택되고 있다.
불휘발성 메모리 소자는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신정된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.
불휘발성 메모리 소자는 수율(yield)을 향상시키기 위해 메인 메모리 셀(Main memory Cell)에 리던던시 셀(Redundancy Cell)을 부가하여 결함(Fail)이 발생한 메모리 셀이 존재하는 경우 이 결함 셀을 리던던시 셀로 대체하는 리페어(Repair) 방식을 적용하고 있다. 이때 리페어는 페일이 발생된 메모리 셀이 연결되는 컬럼 단위로 수행된다.
메모리 소자의 리던던시는 어드레스 신호가 입력되면, 이를 리던던시 검지 회로가 어드레스 신호를 검지하여 리페어 여부를 나타내는 리페어 제어신호를 출력한다. 상기 리던던시 검지 회로는 퓨즈 소자에 의해 프로그램된 리페어 어드레스 정보를 저장하고 있다.
도 1은 컬럼 테스트 동작의 순서도이다.
도 1을 참조하면, 제 1 내지 제 N 컬럼에 대해서 리페어를 해야 할지를 확인하지 위한 테스트를 수행할 때, 제 1 컬럼을 먼저 테스트하고(S101), 결함이 발생된 경우 해당 컬럼 어드레스와, IO 데이터를 외부로 출력한다(S103). 상기 출력된 컬럼 어드레스와 IO 데이터는 외부에 별도 메모리에 저장된다(S105).
그리고 제 2 내지 제 N 컬럼에 대해서도 테스트를 수행하고, 결함이 발생된 컬럼 어드레스와 IO 데이터를 외부로 출력하여 외부 메모리에 저장한다(S107 내지 S125).
제 1 내지 제 N 컬럼 테스트가 완료된 후에는 외부에 저장했던 페일이 발생된 컬럼 어드레스와 IO 데이터를 다시 메모리 소자로 입력하여 메모리 소자의 내부에 포함된 레지스터에 저장한다(S127).
상기 내부의 레지스터에 저장된 페일난 컬럼 어드레스와 IO 데이터는 리던던 시 어드레스 회로나 캠(CAM) 블록 등에 별도로 저장한다.
도 2는 리던던시를 위한 회로 구성을 나타낸다.
도 2를 참조하면, 불휘발성 메모리 소자(100)에서 리던던시를 위한 회로 구성만을 나타낸 것으로 데이터 레지스터(110), 페일 IO 레지스터(120), 컬럼 리던던시 비교기(130) 및 페일 IO 발생부(140)를 포함한다.
데이터 레지스터(110)에는 페일이 발생된 컬럼 어드레스가 저장되고, 페일 IO 레지스터(120)는 페일이 발생된 컬럼 어드레스가 연결된 IO 어드레스가 연결된다.
그리고 컬럼 리던던시 비교기(130)는 데이터 레지스터(110)에 저장된 어드레스<10:0>와 입력되는 어드레스<10:0>를 비교하여 리페어 인에이블 신호를 출력한다. 리페어 인에이블 신호에 의해서 메인 셀 또는 리던던시 셀에서 입출력되는 데이터를 선택한다. 또한 리페어 인에이블 신호는 페일 IO 발생부(140)에 입력된다.
페일 IO 발생부(140)는 리페어 인에이블 신호에 의해서 페일 IO 레지스터(120)에 저장된 페일 IO<3:0> 페일 IO 어드레스(F_IO<3:0>)로서 출력한다.
데이터 레지스터(110)와 페일 IO 레지스터(120)에 저장되는 데이터는 별도의 캠(CAM) 블록에 저장되거나, 퓨즈 등을 이용하여 저장된 페일난 컬럼 어드레스 및 페일 IO 데이터인 리페어 어드레스 정보로서 불휘발성 메모리 소자가 구동을 시작하면 로딩되어 저장된다.
상기와 같은 컬럼 테스트와 리페어 어드레스 정보를 저장하기 위해서는 컬럼 테스트를 한 후, 그 결과를 외부에 출력하여 외부에 별도로 구비된 메모리 소자에 임시 저장한 후, 테스트가 종료된 후 다시 불휘발성 메모리 소자에 입력되어야 한다. 이러한 동작은 외부 메모리가 필요하고, 데이터가 외부로 출력되었다가 다시 입력되어야 하는 시간이 필요한 등의 문제가 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 컬럼 테스트 결과를 외부로 출력하지 않고 내부에 바로 저장할 수 있도록 하는 불휘발성 메모리 소자 및 그 동작 방법을 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자는,
데이터 저장을 위한 메모리 셀들을 포함하는 다수의 메모리 블록과, 페일이 발생한 컬럼 어드레스를 저장하기 위한 캠 블록을 포함하는 메모리 셀 어레이; 상기 메모리 셀 어레이의 비트라인들에 연결되는 다수의 페이지 버퍼들을 포함하는 페이지 버퍼부; 상기 캠 블록에 저장된 제 1 컬럼 어드레스들을 로딩하여 저장하고, 컬럼 테스트를 수행하여 새롭게 페일이 발생한 제 2 컬럼 어드레스들을 임시 저장하기 위한 레지스터부; 및 상기 컬럼 테스트를 수행하여 페일이 발생된 컬럼 어드레스를 확인하고, 상기 제 1 컬럼 어드레스와 중복되지 않은 컬럼 어드레스를 상기 제 2 컬럼 어드레스로서 저장하는 테스트 로직부을 포함하고, 테스트를 완료한 후 상기 레지스터부에 저장된 상기 제 1 및 제 2 컬럼 어드레스를 상기 캠 셀 블록에 저장하도록 프로그램 동작을 제어하는 제어부를 포함한다.
상기 레지스터부는, 상기 페일 컬럼 어드레스에서 페일 IO어드레스를 별도로 저장하는 것을 특징으로 한다.
상기 테스트 로직부는, 테스트를 위해 독출 되는 제 1 데이터와, 페일이 발 생되지 않은 경우 독출 될 것으로 기대되는 제 2 데이터를 비교하고, 비교 결과에 따른 클럭신호와 페일 IO 정보를 출력하는 데이터 비교부; 상기 클럭신호에 따라 입력되는 어드레스를 상기 레지스터부로 전달하는 제어부; 상기 클럭신호에 따라 상기 레지스터부의 어드레스 카운팅 신호를 출력하는 데이터 레지스터 카운터; 및 상기 데이터 레지스터 카운터의 카운팅 신호에 따라 상기 레지스터부의 레지스터 어드레스를 디코딩하고, 해당 레지스터를 인에이블 하는 제어신호를 출력하는 어드레스 디코더를 포함한다.
상기 데이터 비교부는, 상기 제 1 및 제 2 데이터를 비트단위로 비교하여 비교 데이터를 생성하고, 상기 비교 데이터를 이용하여 제 1 비교신호를 출력하는 제 1 비교부; 상기 데이터 비교부에서 출력하는 비교 신호에 따라 페일이 발생한 페일 IO 정보를 출력하는 인코더, 상기 인코더가 출력하는 페일 IO 정보가 이미 저장되어 있는지를 판단하여 IO 비교신호를 출력하는 제 2 비교부; 상기 제 1 비교신호와 상기 IO 비교신호를 논리 연산하여 그 결과에 따른 패스/페일 제어신호를 출력하는 패스/페일 판단부; 및 상기 패스/페일 제어신호에 따라 내부 클럭신호를 상기 클럭신호로서 출력하는 버퍼를 포함한다.
상기 제 1 비교부는, 상기 제 1 데이터와 상기 제 2 데이터를 대응되는 비트끼리 익스클루시브 오아(XOR) 연산하여 그 결과를 제 1 비교 데이터로 출력하는 XOR 연산부; 및 상기 제 1 비교데이터의 모든 비트를 오아(OR) 연산하여 그 결과를 제 1 비교신호로 출력하는 OR 연산부를 포함하는 것을 특징으로 한다.
상기 제 2 비교부는, 상기 페일 IO 정보가 상기 레지스터부에 이미 저장된 페일 IO 인지를 확인하여 IO 비교신호를 출력하는 것을 특징으로 한다.
상기 데이터 레지스터 카운터는, 상기 레지스터부의 최대 저장 개수만큼 상기 페일 어드레스가 저장된 경우, 더 이상의 어드레스 카운팅을 하지 않는 것을 특징으로 한다.
본 발명의 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
컬럼 테스트를 수행하여 페일이 발생한 컬럼 어드레스들을 임시 저장부에 저장하는 테스트 및 어드레스 저장 단계; 및 상기 임시 저장부에 저장된 상기 페일난 컬럼 어드레스 정보를 메모리 셀 어레이의 캠 블록에 프로그램하는 어드레스 프로그램 단계를 포함한다.
상기 컬럼 테스트는, 테스트 데이터를 프로그램하는 단계; 상기 프로그램된 데이터를 독출 하는 단계; 상기 테스트 데이터와 상기 독출된 데이터를 비교하여 페일 여부를 판단하고, 페일이 발생된 컬럼 어드레스를 확인하는 단계; 및 상기 페일이 발생된 컬럼 어드레스를 상기 임시 저장부에 저장하는 단계를 포함한다.
상기 페일난 컬럼 어드레스를 저장하기 전에 중복 여부를 확인하는 것을 특징으로 한다.
상기 프로그램 단계는, 상기 임시 저장부에 저장된 페일난 컬럼 어드레스 정보를 상기 메모리 셀 어레이에 연결되는 페이지 버퍼부에 입력하는 단계; 및 상기 캠 블록을 인에이블 시키고 선택되는 워드라인에 상기 페이지 버퍼부에 입력된 페일난 컬럼 어드레스 정보를 프로그램하는 단계를 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자 및 그 동작 방법은 컬럼 테스트후 페일이 발생된 컬럼 어드레스와 IO 데이터를 내부에 그대로 저장할 수 있어 테스트 시간을 줄이고, 별도의 외부 메모리 소자가 필요 없다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3a는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 블록도이다.
도 3a를 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 소자(300)는 메모리 셀 어레이(310), 페이지 버퍼부(320) 및 제어부(330)를 포함한다.
메모리 셀 어레이(310)는 다수의 메모리 블록들을 포함하는데, 리페어 어드레스 정보나 옵션 정보 등이 저장되는 캠(CAM) 셀로 구성되는 캠 셀 블록(311)도 포함된다.
페이지 버퍼부(320)는 메모리 셀 어레이(310)의 비트라인에 연결되는 다수의 페이지 버퍼들을 포함하고, 페이지 버퍼들은 프로그램할 데이터를 저장하거나, 프로그램된 데이터를 독출하여 저장한다.
제어부(330)는 레지스터부(340)와 테스트 로직부(350)를 포함한다. 레지스터부(340)는 리페어 어드레스 정보가 저장된다. 리페어 어드레스 정보는 컬럼 테스트 를 통해서 페일이 난 것으로 판단되는 컬럼의 어드레스와 IO 데이터를 포함한다.
테스트 로직부(350)는 컬럼 테스트에 따라서 페일이 된 것으로 판단되는 컬럼 어드레스와 IO 데이터를 레지스터부(340)에 저장할 때 동작 제어를 한다.
상기 레지스터부(340)와 테스트 로직부(350)는 제어부(330)와 별도로 구성되는 것도 가능하다.
상기 레지스터부(340) 및 테스트 로직부(350)를 좀 더 상세히 설명하면 다음과 같다.
도 3b는 도 3a의 레지스터부와 테스트 로직부를 나타낸다.
도 3b를 참조하면, 레지스터부(340)는 어드레스 레지스터(341)와 페일 IO 레지스터(342)를 포함하고, 테스트 로직부(350)는 데이터 비교부(351), 데이터 레지스터 카운터(352), 어드레스 디코더(353), 어드레스 레지스터 저장 제어부(354) 및 IO 레지스터 저장 제어부(355)를 포함한다.
어드레스 레지스터(341)는 컬럼 테스트 결과 페일로 확인된 컬럼 어드레스가 저장되고, 페일 IO 레지스터(342)는 페일난 컬럼이 연결되는 IO 어드레스가 저장된다. 상기 어드레스 레지스터(341)와 페일 IO 레지스터(342)는 컬럼 어드레스와 IO 어드레스를 저장할 수 있는 다수의 레지스터들로 구성된다.
본 발명의 실시 예에서는 컬럼의 어드레스에 페일 IO 어드레스를 별도로 레지스터를 구비하여 저장하였으나 페일 IO 어드레스를 포함하는 전체 컬럼 어드레스를 저장하도록 레지스터를 구성할 수 있다.
어드레스 레지스터(341)와 페일 IO 레지스터(342)에 포함되는 다수의 레지스 터들은 입력 레지스터 선택 신호에 의해서 선택된다.
데이터 비교부(351)는 컬럼 테스트를 위해서 입력 데이터<15:0>와 페일이 발생되지 않았다고 기대되는 기대 데이터<15:0>를 입력받고, 두 개의 데이터를 비교하여 패스 또는 페일 결과에 따라 클럭신호(LCLOCK)의 출력을 제어한다. 또한 페일이 발생한 경우, 해당 컬럼이 연결되는 페일 IO<3:0>를 출력한다.
데이터 레지스터 카운터(352)는 클럭신호(LCLOCK)에 의해서 어드레스 레지스터(341)와 페일 IO 레지스터(342)의 어드레스를 카운팅 하는 데이터 레지스터 어드레스 신호<N:0>를 출력한다. 어드레스 카운팅 신호가 최고 값까지 카운팅 되면 더 이상 생성되지 않도록 하여 어드레스 레지스터(341)와 페일 IO 레지스터(342)의 용량에 초과되게 저장되지 않게 한다.
어드레스 디코더(353)는 데이터 레지스터 어드레스 신호<N:0>에 의해서 어드레스 레지스터(341)와 페일 IO 레지스터(342)에 포함된 다수의 레지스터들 중 페일난 컬럼 어드레스와 페일 IO 어드레스를 저장할 레지스터를 선택하는 입력 레지스터 선택 신호를 출력한다.
어드레스 레지스터 저장 제어부(354)는 데이터 비교부(351)가 출력하는 클럭신호(LCLOCK)가 있으면 입력 어드레스<10:0>를 어드레스 레지스터로 전송한다. 그리고 IO 레지스터 저장 제어부(355)는 클럭신호(LCLOCK)가 있으면 페일 IO<3:0>를 페일 IO 레지스터(342)에 입력한다.
이때, 어드레스 레지스터 저장 제어부(354)는 입력 어드레스<10:0>와 이전에 이미 저장되어 있던 페일 컬럼 어드레스를 비교하여 입력 어드레스가 이미 저장되 어 있다면 어드레스 입력이 되지 않도록 제어한다. IO 어드레스 저장 제어부(355)도 마찬가지로 페일 IO<3:0>가 이미 저장되어 있는 것이라면 중복하여 저장되지 않도록 한다.
한편 상기 데이터 비교부(351)는 다음과 같이 구성되어 클럭신호(LCLOCK)와 페일IO<3:0>를 출력한다.
도 3c는 도 3b의 데이터 비교부를 나타낸다.
도 3c를 참조하면, 데이터 비교부(351)는 XOR 연산부(351a), OR 연산부(351b), 인코더(351c), 페일 IO 비교부(351d), AND 연산부(351e) 및 버퍼(BF)를 포함한다.
XOR 연산부(351a)는 컬럼 테스트의 결과를 나타내는 입력 데이터<15:0>와, 컬럼이 모두 정상적인 경우 독출될 것으로 기대되는 기대 데이터<15:0>를 입력받아 XOR 연산하여 동일 여부를 비교한다. XOR 논리 연산은 입력되는 데이터가 동일하면 '0'을 출력하고, 입력되는 데이터가 서로 다르면 '1'을 출력한다. 따라서 XOR 연산의 결과가 '1'이 나오면 입력 데이터<15:0>와 기대 데이터<15:0>가 다르다는 것을 의미한다.
상기 입력 데이터<15:0>는 테스트를 위한 데이터를 프로그램한 후, 다시 독출한 데이터이다. 따라서 기대 데이터<15:0>와 다르다면 하나 이상의 컬럼이 페일이 난 것으로 판단할 수 있다.
이를 위해서 XOR 연산부(351a)는 16개의 XOR 게이트를 포함하여 입력 데이터<15:0>와 기대 데이터<15:0>를 비트단위로 비교하고 그 결과를 제 1 비교신 호(COMP<15:0>)로서 출력한다.
OR 연산부(351b)는 제 1 비교 신호(COMP<15:0>)를 한번에 OR 연산하여 그 결과를 제 2 비교신호(COMP2)로서 출력한다. 입력데이터<15:0>와 기대 데이터<15:0>들 중 하나의 비트라도 다르다면 제 2 비교신호(COMP2)는 '1'이 된다.
XOR 연산부(351a)와 OR 연산부(351b)는 데이터를 비교하여 결과를 출력하는 데이터 비교부의 역할을 한다.
인코더(351c)는 제 1 비교신호(COMP<15:0>)가 입력되면 해당 데이터가 출력된 IO 어드레스를 인코딩하여 페일 IO<3:0>로 출력한다. 페일 IO 비교부(351d)는 인코더(351c)가 출력하는 페일 IO<3:0>와 동일한 IO 어드레스가 등록 페일 IO(F_IO<3:0>)로서 페일 IO 레지스터(342)에 저장되어 있는지를 확인하고, 확인 결과에 따라 IO 비교신호(OMP)를 출력한다.
IO 비교신호(OMP)가 '0'이면, 페일 IO<3:0>가 이미 페일 IO 레지스터(342)에 저장되어 있는 어드레스인 것을 의미하고, IO 비교신호(OMP)가 '1'이면, 페일 IO<3:0>가 페일 IO 레지스터(342)에 저장되지 않은 상태인 것을 의미한다.
그리고 AND 연산부(351e)는 OR 연산부(351b)가 출력하는 제 2 비교신호(COMP2)와 페일 IO 비교부(F_IO<3:0>)가 출력하는 IO 비교신호(OMP)를 AND 연산하여 그 결과를 패스/페일 제어신호로서 출력한다.
AND 연산은 모든 입력이 '1'인 경우에만 '1'의 출력을 하기 때문에 제 2 비교신호(COMP2)와 IO 비교신호(OMP)가 모두 '1'경우에만 패스/페일 제어신호를 '1'로 출력한다.
다시 말해서, 패스/페일 제어신호가 '1'이 출력되는 것은, 입력 데이터<15:0>와 기대 데이터<15:0>가 달라서 페일이 발생했음을 의미하고, 이때 출력 IO도 아직 등록되어 있지 않은 것을 의미한다.
버퍼(BF)는 패스/페일 신호가 입력되면 시스템 클럭을 어드레스 레지스터(341)와 페일 IO 레지스터(342)의 어드레스를 카운팅 하기 위한 클럭신호(LCLOCK)로서 출력한다. 따라서 데이터를 비교한 결과 페일이 발생하고, 해당 IO가 아직은 등록되지 않은 경우에 클럭신호(LCLOCK)가 출력된다.
상기한 불휘발성 메모리 소자의 동작은 다음과 같다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 동작 순서도이고, 도 5는 동작 설명을 위한 타이밍도이다.
도 4 및 도 5를 설명할 때, 상기 도 3a 내지 도 3c를 참조하여 설명한다.
먼저 테스트를 위한 데이터를 페이지 버퍼부(320)의 페이지 버퍼들에 입력하고, 프로그램을 진행한다. 그리고 프로그램이 완료된 후 저장된 데이터를 독출한다.
이때, 본 발명의 실시 예에 따른 불휘발성 메모리 소자가 16개의 IO를 통해서 데이터를 입출력한다고 할 때, 16비트 단위로 데이터를 확인하여 페일 컬럼을 확인할 수 있다.
이를 위해서 16비트 단위의 컬럼 그룹 단위로 페일 테스트를 한다.
먼저 제 1 컬럼 그룹을 테스트하여(S401), 결함이 발생된 것으로 판단되는 컬럼 어드레스와 IO 어드레스를 확인한다(S403). 결함이 발생하지 않았다면 패스가 된 것으로 판단하여(S405), 다음번 컬럼 그룹 테스트를 한다(S415).
그러나 패스가 되지 않았다면, 현재 레지스터 어드레스가 최대값을 가리키고 있는지를 확인하고(S407), 레지스터에 상기 단계 S403에서 확인한 컬럼 어드레스와 IO 어드레스를 저장한다(S409).
그리고 마지막 컬럼 그룹까지 테스트가 완료되었는지를 확인하고(S411), 마지막 컬럼그룹까지 테스트가 완료되었으면 캠 셀 블록(311)에 페일 어드레스 정보를 저장한다(S413). 상기 페일 어드레스 정보를 캠 셀 블록(311)에 저장하는 것은 레지스터부(340)에 저장되어 있는 컬럼 어드레스와 IO 어드레스를 페이지 버퍼에 입력하여 불휘발성 메모리 소자의 프로그램 동작을 수행하여 저장할 수 있다.
상기의 동작을 도 3a 내지 도 3c를 참조하여 보다 상세히 설명하면 다음과 같다.
테스트 로직부(350)는 첫 번째 컬럼 그룹을 테스트하기 위해서 먼저 16비트의 독출 데이터를 입력 데이터<15:0>로 하여 데이터 비교부(351)가 기대 데이터<15:0>와 입력 데이터<15:0>를 비교한다.
비교 방식은, 먼저 XOR 연산부(351a)가 입력 데이터<15:0>와 기대 데이터<15:0>를 비트단위로 XOR 연산하여 그 결과를 제 1 비교신호(COMP<15:0>)로서 출력한다. OR 연산부(351b)는 제 1 비교신호(COMP<15:0>)를 OR 연산하여 제 2 비교신호(COMP2)로 출력한다.
그리고 제 1 비교신호(COMP<15:0>)를 이용해서 인코더(351c)는 페일일 발생한 컬럼에 연결된 페일 IO<3:0>를 확인한다. 즉 16비트의 제 1 비교신 호(COMP<15:0>)중에서 '1'을 갖는 곳의 IO 어드레스를 확인한다.
페일 IO 비교부(351d)는 상기 페일 IO<3:0>가 페일 IO 레지스터(342)에 저장되어 있는지를 판단하여 IO 비교신호(OMP)를 출력한다.
AND 연산부(351e)는 제 2 비교신호(COMP2)와 IO 비교신호(OMP)가 모두 '1'로 입력되면 패스/페일 제어신호를 '1'로 출력한다. 버퍼(BF)는 패스/페일 제어신호가 '1'로 입력되면 클럭신호(LCLOCK)를 출력한다.
결함이 발생된 컬럼이 k개라면 페일 IO<3:0>도 k 개가 출력되고 이에 따라서 클럭신호(LCLOCK)가 k번 출력되어 데이터 레지스터 카운터(352)가 k 개의 데이터 레지스터 어드레스<N:0>를 출력한다.
어드레스 디코더(353)는 k 개의 입력 레지스터 선택 신호를 출력한다.
한편, 상기 컬럼 그룹에 해당하는 컬럼 어드레스는 입력 어드레스<10:0>로서 차례로 어드레스 레지스터 저장 제어부(354)로 입력된다.
어드레스 레지스터 저장 제어부(354)는 클럭신호(LCLOCK)가 입력되는 입력 어드레스<10:0> 만을 출력한다. IO 레지스터 저장 제어부(355)도 클럭신호(LCLOCK)가 입력되는 페일 IO<3:0> 만을 출력한다.
레지스터부(340)의 어드레스 레지스터(341)와 페일 IO 레지스터(342)는 입력 레지스터 선택 신호에 의해서 선택되는 레지스터에 입력되는 입력 어드레스<10:0>와 페일 IO<3:0>를 저장한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 컬럼 테스트 동작의 순서도이다.
도 2는 리던던시를 위한 회로 구성을 나타낸다.
도 3a는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 블록도이다.
도 3b는 도 3a의 레지스터부와 테스트 로직부를 나타낸다.
도 3c는 도 3b의 데이터 비교부를 나타낸다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 동작 순서도이다.
도 5는 동작 설명을 위한 타이밍도이다.
*도면의 주요 부분의 간단한 설명*
300 : 불휘발성 메모리 소자 310 : 메모리 셀 어레이
320 : 페이지 버퍼부 330 : 제어부
340 : 레지스터부 350 : 테스트 로직부

Claims (11)

  1. 데이터 저장을 위한 메모리 셀들을 포함하는 다수의 메모리 블록과, 페일이 발생한 컬럼 어드레스를 저장하기 위한 캠 블록을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 비트라인들에 연결되는 다수의 페이지 버퍼들을 포함하는 페이지 버퍼부;
    상기 캠 블록에 저장된 제 1 컬럼 어드레스들을 로딩하여 저장하고, 컬럼 테스트를 수행하여 새롭게 페일이 발생한 제 2 컬럼 어드레스들을 임시 저장하기 위한 레지스터부; 및
    상기 컬럼 테스트를 수행하여 페일이 발생된 컬럼 어드레스를 확인하고, 상기 제 1 컬럼 어드레스와 중복되지 않은 컬럼 어드레스를 상기 제 2 컬럼 어드레스로서 저장하는 테스트 로직부을 포함하고, 테스트를 완료한 후 상기 레지스터부에 저장된 상기 제 1 및 제 2 컬럼 어드레스를 상기 캠 셀 블록에 저장하도록 프로그램 동작을 제어하는 제어부
    를 포함하는 불휘발성 메모리 소자.
  2. 제 1항에 있어서,
    상기 레지스터부는,
    상기 페일 컬럼 어드레스에서 페일 IO어드레스를 별도로 저장하는 것을 특징으로 하는 불휘발성 메모리 소자.
  3. 제 1항에 있어서,
    상기 테스트 로직부는,
    테스트를 위해 독출 되는 제 1 데이터와, 페일이 발생되지 않은 경우 독출 될 것으로 기대되는 제 2 데이터를 비교하고, 비교 결과에 따른 클럭신호와 페일 IO 정보를 출력하는 데이터 비교부;
    상기 클럭신호에 따라 입력되는 어드레스를 상기 레지스터부로 전달하는 제어부;
    상기 클럭신호에 따라 상기 레지스터부의 어드레스 카운팅 신호를 출력하는 데이터 레지스터 카운터; 및
    상기 데이터 레지스터 카운터의 카운팅 신호에 따라 상기 레지스터부의 레지스터 어드레스를 디코딩하고, 해당 레지스터를 인에이블 하는 제어신호를 출력하는 어드레스 디코더를 포함하는 불휘발성 메모리 소자.
  4. 제 3항에 있어서,
    상기 데이터 비교부는,
    상기 제 1 및 제 2 데이터를 비트단위로 비교하여 비교 데이터를 생성하고, 상기 비교 데이터를 이용하여 제 1 비교신호를 출력하는 제 1 비교부;
    상기 데이터 비교부에서 출력하는 비교 신호에 따라 페일이 발생한 페일 IO 정보를 출력하는 인코더,
    상기 인코더가 출력하는 페일 IO 정보가 이미 저장되어 있는지를 판단하여 IO 비교신호를 출력하는 제 2 비교부;
    상기 제 1 비교신호와 상기 IO 비교신호를 논리 연산하여 그 결과에 따른 패스/페일 제어신호를 출력하는 패스/페일 판단부; 및
    상기 패스/페일 제어신호에 따라 내부 클럭신호를 상기 클럭신호로서 출력하는 버퍼
    를 포함하는 불휘발성 메모리 소자.
  5. 제 4항에 있어서,
    상기 제 1 비교부는,
    상기 제 1 데이터와 상기 제 2 데이터를 대응되는 비트끼리 익스클루시브 오아(XOR) 연산하여 그 결과를 제 1 비교 데이터로 출력하는 XOR 연산부; 및
    상기 제 1 비교데이터의 모든 비트를 오아(OR) 연산하여 그 결과를 제 1 비교신호로 출력하는 OR 연산부를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  6. 제 4항에 있어서,
    상기 제 2 비교부는,
    상기 페일 IO 정보가 상기 레지스터부에 이미 저장된 페일 IO 인지를 확인하여 IO 비교신호를 출력하는 것을 특징으로 하는 불휘발성 메모리 소자.
  7. 제 3항에 있어서,
    상기 데이터 레지스터 카운터는,
    상기 레지스터부의 최대 저장 개수만큼 상기 페일 어드레스가 저장된 경우, 더 이상의 어드레스 카운팅을 하지 않는 것을 특징으로 하는 불휘발성 메모리 소자.
  8. 컬럼 테스트를 수행하여 페일이 발생한 컬럼 어드레스들을 임시 저장부에 저장하는 테스트 및 어드레스 저장 단계; 및
    상기 임시 저장부에 저장된 상기 페일난 컬럼 어드레스 정보를 메모리 셀 어레이의 캠 블록에 프로그램하는 어드레스 프로그램 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  9. 제 8항에 있어서,
    상기 컬럼 테스트는,
    테스트 데이터를 프로그램하는 단계;
    상기 프로그램된 데이터를 독출 하는 단계;
    상기 테스트 데이터와 상기 독출된 데이터를 비교하여 페일 여부를 판단하고, 페일이 발생된 컬럼 어드레스를 확인하는 단계; 및
    상기 페일이 발생된 컬럼 어드레스를 상기 임시 저장부에 저장하는 단계
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  10. 제 9항에 있어서,
    상기 페일난 컬럼 어드레스를 저장하기 전에 중복 여부를 확인하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  11. 제 8항에 있어서,
    상기 프로그램 단계는,
    상기 임시 저장부에 저장된 페일난 컬럼 어드레스 정보를 상기 메모리 셀 어레이에 연결되는 페이지 버퍼부에 입력하는 단계; 및
    상기 캠 블록을 인에이블 시키고 선택되는 워드라인에 상기 페이지 버퍼부에 입력된 페일난 컬럼 어드레스 정보를 프로그램하는 단계
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
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