KR101936354B1 - 메모리 장치 및 이의 테스트 방법 - Google Patents
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Abstract
메모리 장치의 테스트 방법은, 둘 이상의 뱅크들을 동일하게 동작시키기 위한 테스트 모드에 진입하는 단계; 상기 둘 이상의 뱅크들에서 로우 어드레스에 대응하는 로우를 액티브하는 단계; 상기 둘 이상의 뱅크들에 대응하는 뱅크 어드레스와 상기 로우 어드레스를 래치하는 단계; 상기 둘 이상의 뱅크들의 액티브된 로우에서 컬럼 어드레스에 의해 선택되는 컬럼에 동일한 데이터를 라이트하는 단계; 상기 둘 이상의 뱅크들로부터 상기 라이트하는 단계에서 라이트된 데이터를 리드하는 단계; 상기 리드하는 단계에서 상기 둘 이상의 뱅크들로부터 리드된 데이터가 서로 동일한지 확인하는 단계; 및 상기 둘 이상의 뱅크들로부터 리드된 데이터가 서로 상이한 경우에, 비휘발성 메모리에서 상기 래치하는 단계에서 래치된 뱅크 어드레스에 의해 지정되는 장소에 상기 로우 어드레스를 프로그램하는 단계를 포함한다.
Description
본 발명은 메모리 장치 및 이의 테스트 방법에 관한 것이다.
DRAM과 같은 대부분의 메모리 장치는 페일을 리페어하기 위한 리페어 스킴을 가진다.
도 1은 종래의 메모리 장치에서의 리페어 동작을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치는 다수의 메모리 셀을 포함하는 셀어레이(110)와, 로우 어드레스(R_ADD)에 의해 선택된 워드라인(word line)을 활성화하기 위한 로우 회로(120), 컬럼 어드레스에 의해 선택된 비트라인(bitline)의 데이터를 억세스(리드 또는 라이트)하기 위한 컬럼 회로를 포함한다.
로우 퓨즈 회로(140)는 셀어레이(110) 내에서 결함이 있는 메모리 셀에 대응하는 로우 어드레스를 리페어 로우 어드레스(REPAIR_R_ADD)로 저장한다. 로우 비교부(150)는 로우 퓨즈 회로(140)에 저장된 리페어 로우 어드레스(REPAIR_R_ADD)와 메모리장치 외부로부터 입력된 로우 어드레스(R_ADD)를 비교한다. 만약, 리페어 로우 어드레스(REPAIR_R_ADD)와 로우 어드레스(R_ADD)가 일치하면, 로우 비교부(150)는 로우 회로(120)가 로우 어드레스(R_ADD)에 의해 지정되는 워드라인을 대신해 리던던시(redundancy) 워드라인을 활성화하도록 제어한다. 즉, 로우 퓨즈 회로(140)에 저장된 리페어 로우 어드레스(REPAIR_R_ADD)에 대응하는 로우(워드라인)는 리던던시 로우(워드라인)으로 대체된다.
도면의 RACT 신호는 워드라인을 액티브 하라는 액티브 명령이 활성화되었음을 알려주는 신호이며, RD는 리드 명령 WT는 라이트 명령을 나타낸다.
종래의 퓨즈 회로(140)에는 주로 레이저 퓨즈(laser fuse)가 사용된다. 레이저 퓨즈는 퓨즈의 컷팅 여부에 따라 '하이' 또는 '로우'의 데이터를 저장한다. 레이저 퓨즈의 프로그래밍은 웨이퍼 상태에서는 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 또한, 레이저 퓨즈는 피치(pitch)의 한계로 인해 작은 면적으로 설계하는 것이 불가능하다.
이러한 단점을 극복하기 위하여, 미국 등록특허 US 6904751, 6777757, 6667902, 7173851, 7269047에 개시된 것과 같은 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), FRAM(Ferroelectric RAM), MRAM(Magnetoresistive RAM)와 같은 비휘발성 메모리(Non Volatile Memory) 중 하나를 메모리 장치 내부에 포함시키고, 비휘발성 메모리 내부에 리페어 정보(리페어 어드레스)를 저장시켜 사용하고 있다.
도 2는 메모리 장치에서 리페어 정보를 저장하기 위해 비휘발성 메모리가 사용되는 것을 도시한 도면이다.
도 2를 참조하면, 메모리 장치는 다수의 메모리 뱅크(BK0~BK3), 각각의 메모리 뱅크(BK0~BK3)마다 구비되어 리페어 정보를 저장하기 위한 레지스터들(210_0~210_3), 및 비휘발성 메모리(201)를 포함한다.
비휘발성 메모리(201)는 퓨즈 회로(140)를 대체한 것이다. 여기에는 모든 뱅크(BK0~BK3)에 대응하는 리페어 정보, 즉 리페어 어드레스, 가 저장된다. 비휘발성 메모리는 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, EPROM, EEPROM, FRAM, MRAM 중 어느 하나일 수 있다.
각각의 뱅크(BK0~BK3)마다 구비되는 레지스터들(210_0~210_3)은 자신에 대응하는 메모리 뱅크의 리페어 정보를 저장한다. 레지스터들(210_0)은 메모리 뱅크(BK0)의 리페어 정보를 저장하고, 레지스터들(210_2)은 메모리 뱅크(BK2)의 리페어 정보를 저장한다. 레지스터들(210_0~210_3)은 래치 회로들을 포함하여 구성되며, 전원이 공급되어 있는 동안에만 리페어 정보를 저장하는 것이 가능하다. 레지스터들(210_0~210_3)에 저장될 리페어 정보는 비휘발성 메모리(201)로부터 전달받는다.
비휘발성 메모리(201)는 어레이 형태로 구성되므로, 내부에 저장된 데이터를 호출하기 위해서는 일정 시간이 소요된다. 즉각적인 데이터의 호출이 불가능하기 때문에, 비휘발성 메모리(201)에 저장된 데이터를 바로 이용하여 리페어 동작을 수행하는 것은 불가능하다. 따라서, 비휘발성 메모리(201)에 저장된 리페어 정보는 레지스터들(210_0~210_3)로 전송되어 저장되고, 레지스터들(210_0~210_3)에 저장된 데이터가 메모리 뱅크들(BK0~BK3)의 리페어 동작에 이용된다. 비휘발성 메모리(201)에 저장된 리페어 정보가 레지스터들(210_0~210_3)로 전송되는 과정을 부트업(bootup)이라 하는데, 이러한 부트업 동작은 메모리 장치의 초기화 동작시에 이루어진다.
본 발명의 실시예는 리페어 정보(불량 어드레스)를 저장하기 위해 비휘발성 메모리를 사용하는 메모리 장치에서 테스트를 통해 비휘발성 메모리에 불량 어드레스를 프로그램하는 기술을 제공한다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 메모리 장치의 테스트 방법은, 둘 이상의 뱅크들을 동일하게 동작시키기 위한 테스트 모드에 진입하는 단계; 상기 둘 이상의 뱅크들에서 로우 어드레스에 대응하는 로우를 액티브하는 단계; 상기 둘 이상의 뱅크들에 대응하는 뱅크 어드레스와 상기 로우 어드레스를 래치하는 단계; 상기 둘 이상의 뱅크들의 액티브된 로우에서 컬럼 어드레스에 의해 선택되는 컬럼에 동일한 데이터를 라이트하는 단계; 상기 둘 이상의 뱅크들로부터 상기 라이트하는 단계에서 라이트된 데이터를 리드하는 단계; 상기 리드하는 단계에서 상기 둘 이상의 뱅크들로부터 리드된 데이터가 서로 동일한지 확인하는 단계; 및 상기 둘 이상의 뱅크들로부터 리드된 데이터가 서로 상이한 경우에, 비휘발성 메모리에서 상기 래치하는 단계에서 래치된 뱅크 어드레스에 의해 지정되는 장소에 상기 로우 어드레스를 프로그램하는 단계를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 메모리 장치는, 제1 내지 제N 뱅크 그룹(N은 2이상의 정수) -여기서 상기 제1내지 제N 뱅크 그룹 각각은 테스트 모드의 설정시에 동일한 로우 어드레스에 응답해 액티브 동작을 동시에 수행하고, 동일한 컬럼 어드레스에 응답해 리드 및 라이트 동작을 동시에 수행하는 둘 이상의 뱅크를 포함함-; 상기 테스트 모드의 설정시에 뱅크 어드레스에 응답해 상기 제1 내지 제N 뱅크 그룹 중 액티브, 리드 및 라이트 동작을 수행할 하나의 뱅크 그룹을 선택하기 위한 뱅크 선택부; 상기 테스트 모드가 설정된 액티브 동작시에 상기 뱅크 어드레스와 로우 어드레스를 래치하는 래치부; 상기 테스트 모드의 설정시에 상기 뱅크 선택부에 의해 선택된 뱅크 그룹 내부의 뱅크들로부터 리드된 데이터를 비교해 페일 플래그를 생성하는 페일 플래그 생성부; 및 상기 페일 플래그의 활성화시에 상기 래치부에 래치된 뱅크 어드레스에 의해 지정되는 장소에 상기 래치부에 래치된 로우 어드레스를 저장하는 비휘발성 메모리를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 메모리 장치는, 자신에 대응하는 뱅크 액티브 신호의 활성화시에 로우 어드레스에 대응하는 로우를 액티브하고, 자신에 대응하는 뱅크 선택 신호의 활성화시에 컬럼 어드레스에 대응하는 컬럼에 데이터를 리드/라이트 하는 다수의 뱅크; 뱅크 어드레스에 응답하여 다수의 뱅크 선택 신호를 생성하고, 테스트 모드의 설정시에는 둘 이상의 뱅크 선택 신호를 동시에 활성화하는 뱅크 선택부; 액티브 명령과 상기 다수의 뱅크 선택 신호에 응답해 다수의 뱅크 액티브 신호를 생성하는 뱅크 액티브 제어부; 상기 다수의 뱅크 각각에 구비되고 자신에 대응하는 뱅크 선택 신호에 응답해 활성화되며, 라이트 동작시에 라이트 데이터를 자신에 대응하는 뱅크로 전달하며 리드 동작시에 자신에 대응하는 뱅크로부터 리드 데이터를 출력하는 다수의 입/출력 회로; 상기 테스트 모드의 설정시에 상기 액티브 명령이 활성화되면 상기 뱅크 어드레스와 상기 로우 어드레스를 래치하는 래치부; 상기 테스트 모드의 설정시에 활성화된 뱅크 선택 신호에 대응하는 입/출력 회로들로부터 전달된 리드 데이터를 비교해 페일 플래그를 생성하는 페일 플래그 생성부; 및 상기 페일 플래그의 활성화시에 상기 래치부에 래치된 뱅크 어드레스에 의해 지정되는 장소에 상기 래치부에 래치된 로우 어드레스를 저장하는 비휘발성 메모리를 포함할 수 있다.
또한, 본 발명의 또 다른 실시예에 따른 메모리 장치는, 제1 내지 제N 뱅크 그룹(N은 2이상의 정수) -여기서, 각각의 뱅크 그룹은 적어도 둘 이상의 뱅크들을 포함하고, 각각의 뱅크들은 자신에 대응하는 뱅크 액티브 신호의 활성화시에 로우 어드레스에 대응하는 로우를 액티브하고 자신에 대응하는 뱅크 선택 신호의 활성화시에 컬럼 어드레스에 대응하는 컬럼에 데이터를 리드/라이트 함-; 뱅크 어드레스에 응답하여 다수의 뱅크 선택 신호를 생성하되, 테스트 모드의 설정시에는 상기 다수의 뱅크 선택 신호를 모두 활성화하는 뱅크 선택부; 액티브 명령과 상기 다수의 뱅크 선택 신호에 응답해 다수의 뱅크 액티브 신호를 생성하는 뱅크 액티브 제어부; 상기 다수의 뱅크 각각에 구비되고 자신에 대응하는 뱅크 선택신호에 응답해 활성화되며, 라이트 동작시에 라이트 데이터를 자신에 대응하는 뱅크로 전달하며 리드 동작시에 자신에 대응하는 뱅크로부터 리드 데이터를 출력하는 다수의 입/출력 회로; 상기 테스트 모드의 설정시에 상기 액티브 명령이 활성화되면 상기 로우 어드레스를 래치하는 래치부; 상기 제1 내지 제N 뱅크 그룹과 일대일로 대응하며, 상기 테스트 모드의 설정시에 자신에 대응하는 뱅크 그룹 내부의 뱅크들에 대응하는 입/출력 회로들로부터 전달된 리드 데이터를 비교해 제1 내지 제N 페일 플래그를 생성하는 제1 내지 제N 페일 플래그 생성부; 및 상기 제1 내지 제N 페일 플래그 중 활성화된 페일 플래그에 의해 지정되는 장소에 상기 래치부에 래치된 로우 어드레스를 저장하는 비휘발성 메모리를 포함할 수 있다.
본 발명의 실시예에 따르면 각 뱅크의 불량 로우를 손쉽게 검출하고, 불량 로우의 검출시 이를 바로 비휘발성 메모리에 프로그램하는 것에 의해 불량 메모리 셀의 리페어를 위한 테스트 시간을 단축할 수 있다.
도 1은 종래의 메모리 장치에서의 리페어 동작을 설명하기 위한 도면.
도 2는 메모리 장치에서 리페어 정보를 저장하기 위해 비휘발성 메모리가 사용되는 것을 도시한 도면.
도 3은 본 발명의 일실시예에 따른 메모리 장치의 구성도.
도 4는 도 3의 메모리 장치를 테스트하는 방법을 도시한 순서도.
도 5는 도 4의 과정을 통해 비휘발성 메모리(360)에 매칭되어 저장된 뱅크 어드레스와 로우 어드레스가 메모리 장치의 리페어 동작에 어떻게 사용되는지를 설명하기 위한 도면.
도 6은 본 발명의 다른 실시예에 따른 메모리 장치의 구성도.
도 7은 도 6의 비휘발성 메모리(660)에 로우 어드레스가 어떠한 방식으로 프로그램되고, 비휘발성 메모리(660)에 저장된 로우 어드레스가 메모리 장치의 리페어 동작에 어떻게 사용되는지를 설명하기 위한 도면.
도 8은 본 발명의 또 다른 실시예에 따른 메모리 장치의 구성도.
도 9는 도 8의 비휘발성 메모리(860)에 로우 어드레스가 어떠한 방식으로 프로그램되고, 비휘발성 메모리(860)에 저장된 로우 어드레스가 메모리 장치의 리페어 동작에 어떻게 사용되는지를 설명하기 위한 도면.
도 2는 메모리 장치에서 리페어 정보를 저장하기 위해 비휘발성 메모리가 사용되는 것을 도시한 도면.
도 3은 본 발명의 일실시예에 따른 메모리 장치의 구성도.
도 4는 도 3의 메모리 장치를 테스트하는 방법을 도시한 순서도.
도 5는 도 4의 과정을 통해 비휘발성 메모리(360)에 매칭되어 저장된 뱅크 어드레스와 로우 어드레스가 메모리 장치의 리페어 동작에 어떻게 사용되는지를 설명하기 위한 도면.
도 6은 본 발명의 다른 실시예에 따른 메모리 장치의 구성도.
도 7은 도 6의 비휘발성 메모리(660)에 로우 어드레스가 어떠한 방식으로 프로그램되고, 비휘발성 메모리(660)에 저장된 로우 어드레스가 메모리 장치의 리페어 동작에 어떻게 사용되는지를 설명하기 위한 도면.
도 8은 본 발명의 또 다른 실시예에 따른 메모리 장치의 구성도.
도 9는 도 8의 비휘발성 메모리(860)에 로우 어드레스가 어떠한 방식으로 프로그램되고, 비휘발성 메모리(860)에 저장된 로우 어드레스가 메모리 장치의 리페어 동작에 어떻게 사용되는지를 설명하기 위한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 메모리 장치의 구성도이다.
도 3을 참조하면, 메모리 장치는, 다수의 뱅크(BK0~BK3), 뱅크 선택부(310), 뱅크 액티브 제어부(320), 다수의 입/출력 회로(330_0~330_3), 래치부(340), 페일 플래그 생성부(350), 비휘발성 메모리(360) 및 다수의 입/출력 패드(DQ<0:7>)를 포함한다.
다수의 뱅크(BK0~BK3)는 대응하는 뱅크 액티브 신호(RACT0~RACT3)의 활성화시에 로우 어드레스(R_ADD<0:N>)에 대응하는 로우(row)를 액티브하고(워드라인을 활성화하고), 대응하는 뱅크 선택 신호(BS0~BS3)의 활성화시에 라이트 명령(WT)에 응답해 컬럼 어드레스(C_ADD<0:M>)에 대응하는 컬럼(column)에 데이터를 라이트하고, 리드 명령(RD)에 응답해 컬럼 어드레스(C_ADD<0:M>)에 대응하는 컬럼(column)으로부터 데이터를 리드한다. 예를 들어, 뱅크(BK1)는 뱅크 액티브 신호(RACT1)가 활성화되면 로우 어드레스(R_ADD<0:N>)에 의해 선택되는 로우를 액티브하고, 뱅크 선택 신호(BS0~BS3)의 활성화시에 라이트 명령(WT)에 응답해 컬럼 어드레스(C_ADD<0:M>)에 의해 선택되는 컬럼에 데이터를 라이트하거나 리드 명령(RD)에 응답해 컬럼 어드레스(C_ADD<0:M>)에 의해 선택되는 컬럼으로부터 데이터를 리드한다.
뱅크 선택부(310)는 뱅크 어드레스(BA<0:1>)에 응답해 다수의 뱅크 선택신호(BS0~BS3)를 생성한다. 테스트 모드 신호(TDRM)가 비활성화된 경우에(즉, 노멀 동작시에), 뱅크 선택부(310)는 뱅크 어드레스(BA<0:1>)의 전체 비트(2비트)를 디코딩해 뱅크 선택신호들(BS0~BS3) 중 하나의 뱅크 선택신호를 활성화한다. 그러나, 테스트 모드 신호(TDRM)가 활성화된 경우에, 뱅크 선택부(310)는 뱅크 어드레스(BA<0:1>)의 일부 비트(BA<1>)를 디코딩해 한번에 2개의 뱅크 선택신호를 활성화한다. 여기서, 테스트 모드 신호(TDRM)는 불량 로우를 알아내기 위해 2개 이상의 뱅크를 동시에 동작시키는 테스트 모드시에 활성화되는 신호이다. 표 1을 참고하면 테스트 모드 신호(TDRM)의 활성화시(TDRM=1)와 비활성화시(TDRM=0)에 뱅크 선택부가 어떻게 동작하는지를 알 수 있다.
| TDRM | BA<1> | BA<0> | 활성화되는 뱅크 선택신호 |
| 0 | 0 | 0 | BS0 |
| 0 | 0 | 1 | BS1 |
| 0 | 1 | 0 | BS2 |
| 0 | 1 | 1 | BS3 |
| 1 | 0 | don't care | BS0, BS1 |
| 1 | 1 | don't care | BS2, BS3 |
뱅크 액티브 제어부(320)는 액티브 명령(ACT)과 뱅크 선택 신호들(BS0~BS3)을 이용하여 뱅크들(BK0~BK3) 각각에 대응하는 뱅크 액티브 신호들(RACT0~RACT3)을 생성한다. 뱅크 액티브 제어부(320)는 액티브 명령(ACT)의 활성화시에 뱅크 선택 신호들(BS0~BS3) 중 활성화된 뱅크 선택 신호에 대응하는 뱅크 액티브 신호를 활성화한다. 그리고, 프리차지 명령(PCG)의 활성화시에 뱅크 선택 신호들(BS0~BS3) 중 활성화된 뱅크 선택신호에 대응하는 뱅크 액티브 신호를 비활성화한다. 예를 들어, 뱅크 액티브 제어부(320)는 뱅크 선택 신호(BS2)와 액티브 명령(ACT)이 활성화되면 뱅크 액티브 신호(RACT2)를 활성화시킨다. 그리고, 이후에 뱅크 선택신호(BS2)와 프리차지 신호(PCG)가 활성화되면 활성화된 뱅크 액티브 신호(RACT2)를 비활성화한다. 뱅크 액티브 신호들(RACT0~RACT3)은 한번 활성화되면 프리차지 명령(PCG)에 의해 비활성화될 때까지 계속 활성화된 상태를 유지한다.
래치부(340)는 테스트 모드 신호(TDRM)의 활성화시에 액티브 명령(ACT)이 활성화되면 뱅크 어드레스(BA<1>)와 로우 어드레스(R_ADD<0:N>)를 래치한다. 테스트 모드 신호(TDRM)의 활성화시에는 뱅크 어드레스(BA<0:1>) 중 BA<0>는 돈 케어(don't care) 상태이므로 BA<1>만을 래치한다. 즉, 래치부(340)는 액티브 동작시에 뱅크 어드레스(BA<1>)와 로우 어드레스(R_ADD<0:N>)를 래치한다.
다수의 입/출력 패드(DQ<0:7>)는 메모리 장치 외부로부터 데이터가 입력되거나, 메모리 장치로부터 외부로 데이터가 출력되는 패드이다. 그리고 데이터 버스(DATA BUS)는 다수의 입/출력 패드(DQ<0:7>)를 통해 입력 또는 출력될 데이터를 전송하기 위한 버스이다. 여기서는 입/출력 패드(DQ<0:7>)가 8개인 것으로 예시하였다.
다수의 입/출력 회로(330_0~330_3)는 뱅크들(BK0~BK3) 각각에 구비된다. 다수의 입/출력 회로(330_0~330_3) 각각은 자신에 대응하는 뱅크 선택신호(BS0~BS3)가 활성화되면 활성화된다. 다수의 입/출력 회로(330_0~330_3)에는 테스트 모드 신호(TDRM)가 입력되는데 테스트 모드 신호(TDRM)의 활성화/비활성화된 경우에 다수의 입/출력 회로(330_0~330_3)의 동작에 대해서 알아본다. (1)테스트 모드 신호(TDRM)가 비활성화된 경우에, 다수의 입/출력 회로(330_0~330_3)는 라이트 명령(WT)이 활성화되면 데이터 버스(DATA BUS)로부터 전달된 데이터를 자신에 대응하는 뱅크로 전달한다. 그리고, 다수의 입/출력 회로(330_0~330_3)는 리드 명령(RD)이 활성화되면 자신에 대응하는 뱅크로부터 출력된 데이터를 데이터 버스(DATA BUS)로 전달한다. (2)테스트 모드 신호(TDRM)가 활성화된 경우에, 다수의 입/출력 회로(330_0~330_3)는 라이트 명령(WT)이 활성화되면 데이터 버스(DATA BUS)로부터 전달된 데이터를 자신에 대응하는 뱅크로 전달한다. 그리고 다수의 입/출력 회로(330_0~330_3)는 리드 명령(RD)이 활성화되면 자신에 대응하는 뱅크로부터 출력된 데이터를 페일 플래그 생성부(350)로 전달한다.
페일 플래그 생성부(350)는 테스트 모드의 설정시에 뱅크 선택신호들(BS0~BS3) 중 활성화된 뱅크 선택 신호에 대응하는 입/출력 회로들(330_0~330_3)로부터 전달된 리드 데이터를 비교해 페일 플래그(FAIL)를 생성한다. 페일 플래그 생성부(350)는 서로 다른 입/출력 회로들로부터 전달받은 리드 데이터가 동일한 경우에는 페일 플래그(FAIL)를 비활성화하고, 그렇지 않은 경우에는 페일 플래그(FAIL)를 활성화한다. 예를 들어, 뱅크 선택 신호들(BS0,BS1)이 활성화된 경우에 리드 명령(RD)이 활성화되면 입/출력 회로들(330_0, 330_1)로부터 리드 데이터(RD)가 전달되는데, 페일 플래그 생성부(350)는 입/출력 회로(330_0)로부터 전달된 리드 데이터와 입/출력 회로(330_1)로부터 전달된 리드 데이터가 동일한 경우에 페일 플래그(FAIL)를 비활성화하고 입/출력 회로(330_0)로부터 전달된 리드 데이터와 입/출력 회로(330_1)로부터 전달된 리드 데이터가 서로 다른 경우에는 페일 플래그(FAIL)를 활성화한다.
비휘발성 메모리(360)는 페일 플래그(FAIL)가 활성화되면 래치부(340)에 저장된 뱅크 어드레스와 로우 어드레스를 매칭시켜 저장한다. 즉, 페일 플래그(FAIL)가 활성화되면 뱅크 어드레스와 로우 어드레스가 비휘발성 메모리에 프로그램된다. 비휘발성 메모리(360)에 매칭되어 저장된 뱅크 어드레스와 로우 어드레스는 메모리 장치의 리페어 동작에 사용되는데, 이들 정보가 어떻게 사용되는지에 대해서는 도면과 함께 후술하기로 한다. 비휘발성 메모리(360)는 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, EPROM, EEPROM, FRAM, MRAM 중 어느 하나일 수 있다.
도 4는 도 3의 메모리 장치를 테스트하는 방법을 도시한 순서도이다.
도 4를 참조하면, 먼저 테스트 모드 신호(TDRM)를 활성화시키는 것에 의해 테스트 모드가 설정된다(S410). 테스트 모드 신호(TDRM)의 활성화는 모드 레지스터 셋(MRS: Mode Register Set) 커맨드 같은 설정과 관련된 제어신호들을 메모리 장치에 인가하는 것에 의해 이루어질 수 있다. 테스트 모드 신호(TDRM)가 활성화된 테스트 모드에서는 둘 이상의 뱅크가 하나의 뱅크인 것처럼 동시에 동작한다. 예를 들어, 뱅크(BK0)와 뱅크(BK1)가 하나의 뱅크처럼 동시에 동작하고 뱅크(BK2)와 뱅크(BK3)가 하나의 뱅크처럼 동시에 동작한다. 여기서, 뱅크(BK0)와 뱅크(BK1)를 하나의 뱅크 그룹으로 묶을 수 있으며, 뱅크(BK2)와 뱅크(BK3)를 하나의 뱅크 그룹으로 묶을 수 있다.
이제, 둘 이상의 뱅크들에서 로우 어드레스(R_ADD<0:N>)에 대응하는 로우가 액티브된다(S420). 액티브 명령(ACT)의 활성화시에 뱅크 어드레스(BA<1>)가 '0'인 경우에는 뱅크들(BK0, BK1)에서 로우 어드레스(R_ADD<0:N>)에 대응하는 로우가 액티브되며, 뱅크 어드레스(BA<1>)가 '1'인 경우에는 뱅크들(BK2, BK3)에서 로우 어드레스(R_ADD<0:N>)에 대응하는 로우가 액티브된다. 예를 들어, 액티브 명령(ACT)의 인가시에 뱅크 어드레스(BA<1>)가 '0'이고 로우 어드레스(R_ADD<0:N>)가 230번째 로우를 나타내면, 뱅크(BK0)와 뱅크(BK1)에서 230번째 로우(워드라인)가 액티브된다. 이하에서는 뱅크(BK0)와 뱅크(BK1)에서 230번째 로우가 액티브되었다고 가정하고 설명하기로 한다.
이제, 액티브된 뱅크들(BK0, BK1)에 대응하는 뱅크 어드레스(BA<1>)와 로우 어드레스(R_ADD<0:N>)가 래치된다(S430). 뱅크(BK0)와 뱅크(BK1)에서 230번째 로우가 액티브되었으므로, 뱅크 어드레스(BA<1>)는 '0'으로 래치되고 로우 어드레스(R_ADD<0:N>)는 230번째 로우에 대응하는 값이 래치된다. 단계들(S420, S430)은 액티브 명령(ACT)의 활성화에 응답하여 수행되는데, 단계(S420)와 단계(S430)는 동시에 수행될 수도 있으며, 단계(S430)가 단계(S420)보다 먼저 수행될 수도 있다.
이제, 액티브된 뱅크들(BK0, BK1)에 동일한 데이터가 라이트된다(S440). 뱅크 어드레스(BA<1>)가 '0'으로 인가된 상태에서 라이트 명령(WT)이 활성화되면 뱅크(BK0)와 뱅크(BK1)의 230번째 로우에서 컬럼 어드레스(C_ADD<0:M>)에 대응하는 컬럼들에 데이터가 라이트된다. 결국, 뱅크(BK0)와 뱅크(BK1) 내부의 동일한 장소에 동일한 데이터가 라이트된다.
이제, 단계(S440)에서 라이트된 뱅크들(BK0, BK1)로부터 데이터를 리드한다(S450). 단계(S450)는 단계(S440)에서와 동일하게 뱅크 어드레스(BA<1>) 및 컬럼 어드레스(C_ADD<0:M>)를 인가한 상태에서 리드 명령(RD)을 활성화하는 것에 의해 수행될 수 있다. 결국, 단계(S450)에서는 단계(S440)에서 뱅크들(BK0, BK1)에 라이트되었던 데이터가 그대로 리드된다.
이제, 단계(S450)에서 뱅크들(BK0, BK1)로부터 리드된 데이터가 서로 동일한지가 확인된다(S460). 뱅크(BK0)로부터 리드된 데이터와 뱅크(BK1)로부터 리드된 데이터가 동일하다면 페일 플래그 생성부(350)는 페일 플래그(FAIL)를 비활성화한다. 이 경우에 뱅크(BK0)의 230번째 로우와 뱅크(BK1)의 230번째 로우에는 오류가 없다고 가정할 수 있다. 뱅크(BK0)로부터 리드된 데이터와 뱅크(BK1)로부터 리드된 데이터가 서로 다르다면 페일 플래그 생성부(350)는 페일 플래그(FAIL)를 활성화한다. 이 경우에는 뱅크(BK0)의 230번째 로우와 뱅크(BK1)의 230번째 로우에 오류가 있다고 가정할 수 있다.
단계(S460)에서 페일 플래그(FAIL)가 활성화된 경우에는 단계(S430)에서 래치된 뱅크 어드레스(BA<1>)와 로우 어드레스(R_ADD<0:N>)가 매칭되어 비휘발성 메모리(360)에 프로그램된다(S470). 단계(S460)에서 페일 플래그(FAIL)가 비활성화된 경우에는, (모든 컬럼이 테스트 되었다면)테스트 동작이 종료되거나, (모든 컬럼이 테스트되지 않았다면)컬럼 어드레스(C_ADD<0:M>)를 변경한 후에 단계들(S440~S470)이 다시 수행될 수 있다.
또한, 로우 어드레스(R_ADD<0:N>) 또는 뱅크 어드레스(BA<1>)를 변경한 후에 도 4의 단계들(S420~S270)이 다시 수행될 수 있다.
도 4에 도시된 테스트 방법을 통해 메모리 장치에서의 불량 로우를 빠르게 발견할 수 있으며, 불량 로우가 발견되는 즉시 이를 비휘발성 메모리(360)에 프로그램하는 것에 의해 메모리 장치가 리페어되도록 할 수 있다.
도 5는 도 4의 과정을 통해 비휘발성 메모리(360)에 매칭되어 저장된 뱅크 어드레스와 로우 어드레스가 메모리 장치의 리페어 동작에 어떻게 사용되는지를 설명하기 위한 도면이다.
도 5를 참조하면, 비휘발성 메모리(360)에는 뱅크 어드레스(BA<1>)와 로우 어드레스(R_ADD<0:N>)가 매칭되어 저장되어 있다. 이 중에 값이 '0'인 뱅크 어드레스(BA<1>)와 매칭되어 저장된 로우 어드레스들(501, 503)은 레지스터들(510_0, 510_1)로 전달되어 저장된다. 그리고 값이 '1'인 뱅크 어드레스(BA<1>)와 매칭되어 저장된 로우 어드레스들(502, 504, 505)은 레지스터들(510_2, 510_3)로 전달되어 저장한다. 즉, 비휘발성 메모리(360)에 저장된 뱅크 어드레스(BA<1>)는 매칭되어 저장된 로우 어드레스들(501~505)이 레지스터들(510_0~510_3) 중 어느 레지스터들로 전달될 것인지를 지정한다.
레지스터들(510_0, 510_1)은 로우 어드레스들(501, 503)을 전달받아 저장하는데, 이는 뱅크(BK0)와 뱅크(BK1)의 로우 리페어를 위해서 사용된다. 따라서, 뱅크(BK0)와 뱅크(BK1)에서는 123번째 로우와 201번째 로우가 리던던시(redundancy) 로우들로 대체된다. 또한, 레지스터들(510_2, 510_3)은 로우 어드레스들(502, 504, 505)을 전달받아 저장하므로, 뱅크(BK2)와 뱅크(BK3)에서는 67번째 로우, 100번째 로우 및 213번째 로우가 리던던시 로우들로 대체된다.
도 6은 본 발명의 다른 실시예에 따른 메모리 장치의 구성도이다.
도 6을 참조하면, 메모리 장치는, 다수의 뱅크(BK0~BK3), 뱅크 선택부(310), 뱅크 액티브 제어부(320), 다수의 입/출력 회로(330_0~330_3), 래치부(340), 페일 플래그 생성부(350), 비휘발성 메모리(660) 및 다수의 입/출력 패드(DQ<0:7>)를 포함한다. 도 6의 실시예에서는 비휘발성 메모리(660)의 로우 어드레스 저장 방식이 도 3의 실시예와 다르며, 도 6의 실시예에서 도 3의 실시예와 동일한 구성에는 동일한 부호로 표시했다.
도 3의 실시예에서 비휘발성 메모리(360)는 페일 플래그(FAIL)가 활성화되면 래치부(340)에 저장된 뱅크 어드레스와 로우 어드레스를 매칭해 프로그램했다. 그러나, 도 6의 실시예에서 비휘발성 메모리(660)는 페일 플래그(FAIL)가 활성화되면 래치부(340)에 래치된 로우 어드레스만을 프로그램한다. 단, 로우 어드레스가 비휘발성 메모리(660) 내부에서 로우 어드레스를 저장하는 장소는 래치부(340)에 래치된 뱅크 어드레스에 의해 결정된다.
도 7은 도 6의 비휘발성 메모리(660)에 로우 어드레스가 어떠한 방식으로 프로그램되고, 비휘발성 메모리(660)에 저장된 로우 어드레스가 메모리 장치의 리페어 동작에 어떻게 사용되는지를 설명하기 위한 도면이다.
도 7을 참조하면, 비휘발성 메모리(660)는 다수의 메모리 셋들(711~715, 721~725)을 포함하는 저장소들(710, 720)을 포함한다. 메모리 셋들(711~715, 721~725) 각각은 로우 어드레스(R_ADD<0:N>)의 비트수(N+1비트)에 대응하는 데이터를 저장한다. 페일 플래그(FAIL)가 활성화될 때에 래치부(340)에 래치된 뱅크 어드레스(BA<1>)가 '0'이면(즉, BK0, BK1을 포함하는 뱅크 그룹에 대응하면) 래치부(340)에 래치된 로우 어드레스(R_ADD<0:N>)가 비휘발성 메모리(660)의 저장소(710) 내부의 메모리 셋들(711~715) 중 하나에 저장된다. 그리고, 페일 플래그(FAIL)가 활성화될 때에 래치부(340)에 래치된 뱅크 어드레스(BA<1>)가 '1'이면(즉, BK2, BK3을 포함하는 뱅크 그룹에 대응하면) 래치부(340)에 래치된 로우 어드레스(R_ADD<0:N>)가 비휘발성 메모리(660)의 저장소(720) 내부의 메모리 셋들(721~725) 중 하나에 저장된다.
저장소(710) 내부의 메모리 셋들(711~715) 간에는 우선순위가 부여될 수 있다. 페일 플래그(FAIL)가 뱅크 어드레스(BA<1>) 값이 '0'인 상태에서 처음으로 활성화되면 메모리 셋(711)에 로우 어드레스(R_ADD<0:N>)가 저장되고, 이후에 다시 페일 플래그(FAIL)가 뱅크 어드레스 값(BA<1>)이 '0'인 상태에서 활성화되면 메모리 셋(712)에 로우 어드레스(R_ADD<0:N>)가 저장된다. 마찬가지로, 저장소(720) 내부의 메모리 셋들(721~725) 간에도 우선순위가 부여될 수 있다.
저장소들(710, 720)은 뱅크 그룹과 일대일로 대응된다. 저장소(710)는 BK0, BK1을 포함하는 뱅크 그룹과 대응되며, 저장소(720)는 BK2, BK3을 포함하는 뱅크 그룹과 대응된다. 저장소들(710, 720) 내부의 메모리 셋들(711~715, 721~725)에 저장된 로우 어드레스는 대응하는 뱅크 그룹의 리페어 동작을 위해 사용된다. 즉, 메모리 셋들(711~715)에 저장된 로우 어드레스는 레지스터들(510_0, 510_1)로 전송되어 리페어 동작에 사용되고, 메모리 셋들(721~725)에 저장된 로우 어드레스는 레지스터들(510_2, 510_3)로 전송되어 리페어 동작에 사용된다.
도 6 내지 도 7에서 설명한 실시예에 따르면, 비휘발성 메모리(660) 내부에 뱅크 어드레스(BA<1>)를 저장(프로그램)하는 것을 생략하는 대신에, 뱅크 그룹과 대응되도록 비휘발성 메모리(660) 내부의 영역(710, 720)을 나누고 대응하는 영역에 로우 어드레스(R_ADD<0:N>)를 저장하는 것에 의해 뱅크 그룹별로 리페어 동작이 수행될 수 있도록 한다.
도 8은 본 발명의 또 다른 실시예에 따른 메모리 장치의 구성도이다.
도 8을 참조하면, 메모리 장치는 다수의 뱅크(BK0~BK3), 뱅크 선택부(810), 뱅크 액티브 제어부(320), 다수의 입/출력 회로(330_0~330_3), 래치부(840), 페일 플래그 생성부들(850_0, 850_1), 비휘발성 메모리(860) 및 다수의 입/출력 패드(DQ<0:7>)를 포함한다. 도 8에서는 테스트 모드에서 모든 뱅크(BK0~BK3)가 동시에 동작하는 실시예에 대해 알아보기로 한다. 도 8의 실시예에서 도 3의 실시예와 동일한 구성에는 동일한 부호로 표시했다.
뱅크 선택부(810)는 테스트 모드 신호(TDRM)가 비활성화된 경우에(즉, 노멀 동작시에), 뱅크 어드레스(BA<0:1>)를 디코딩해 뱅크 선택신호들(BS0~BS3) 중 하나의 뱅크 선택신호를 활성화한다. 그러나, 테스트 모드 신호(TDRM)가 활성화된 경우에, 뱅크 선택부(810)는 모든 뱅크 선택신호(BS0~BS3)를 활성화한다. 표 2를 참고하면 테스트 모드의 활성화시(TDRM=1)와 비활성화시(TDRM=0)에 뱅크 선택부(810)가 어떻게 동작하는지를 알 수 있다.
| TDRM | BA<1> | BA<0> | 활성화되는 뱅크 선택신호 |
| 0 | 0 | 0 | BS0 |
| 0 | 0 | 1 | BS1 |
| 0 | 1 | 0 | BS2 |
| 0 | 1 | 1 | BS3 |
| 1 | don't care | don't care | BS0, BS1, BS2, BS3 |
테스트 모드시에 뱅크 선택부(810)가 모든 뱅크 선택신호(BK0~BK3)를 활성화하므로, 테스트 모드에서 모든 뱅크(BK0~BK3)는 하나의 뱅크인 것처럼 동일하게 동작하게 된다.
래치부(840)는 테스트 모드 신호(TDRM)의 활성화시에 액티브 명령(ACT)이 활성화되면 로우 어드레스(R_ADD<0:N>)를 래치한다. 도 3의 실시예에서 래치부(340)는 뱅크 어드레스(BA<1>)와 로우 어드레스(R_ADD<0:N>)를 래치했지만, 래치부(840)는 로우 어드레스(R_ADD<0:N>)만을 래치한다는 차이점을 갖는다.
도 8의 실시예에서는, 뱅크 그룹마다 페일 플래그 생성부(850_0, 850_1)가 구비된다. 뱅크(BK0)와 뱅크(BK1)를 포함하는 뱅크 그룹에 페일 플래그 생성부(850_0)가 구비되고, 뱅크(BK2)와 뱅크(BK3)를 포함하는 뱅크 그룹에 페일 플래그 생성부(850_1)가 구비된다. 테스트 모드 신호(TDRM)의 활성화시에 페일 플래그 생성부(850_0)는 입/출력 회로(330_0)와 입/출력 회로(330_1)로부터 전달된 뱅크(BK0)와 뱅크(BK1)의 리드 데이터를 비교해, 이들이 서로 동일하면 페일 플래그(FAIL0)를 비활성화하고, 그렇지 않으면 페일 플래그(FAIL0)를 활성화한다. 마찬가지로, 테스트 모드 신호(TDRM)의 활성화시에 페일 플래그 생성부(850_1)는 입/출력 회로(330_2)와 입/출력 회로(330_3)로부터 전달된 뱅크(BK2)와 뱅크(BK3)의 리드 데이터를 비교해, 이들이 서로 동일하면 페일 플래그(FAIL1)를 비활성화하고, 그렇지 않으면 페일 플래그(FAIL1)를 활성화한다.
비휘발성 메모리(860)는 페일 플래그(FAIL0, FAIL1)가 활성화되면 래치부(840)에 래치된 로우 어드레스(R_ADD<0:N>)를 저장한다. 비휘발성 메모리(860) 내부에서 로우 어드레스(R_ADD<0:N>)를 저장하는 장소는 페일 플래그(FAIL0, FAIL1)에 의해 결정된다.
도 8의 실시예에 의하면, 모든 뱅크들(BK0~BK3)을 동시에 테스트하면서 불량 로우 어드레스를 검출 및 저장하는 것이 가능하기에 테스트 시간을 크게 줄일 수 있다.
도 9는 도 8의 비휘발성 메모리(860)에 로우 어드레스가 어떠한 방식으로 프로그램되고, 비휘발성 메모리(860)에 저장된 로우 어드레스가 메모리 장치의 리페어 동작에 어떻게 사용되는지를 설명하기 위한 도면이다.
도 9를 참조하면, 비휘발성 메모리(860)는 다수의 메모리 셋들(911~915, 921~925)을 포함하는 저장소들(910, 920)을 포함한다. 메모리 셋들(911~915, 921~925) 각각은 로우 어드레스(R_ADD<0:N>)의 비트수(N+1)에 대응하는 데이터를 저장한다. 페일 플래그(FAIL0)가 활성화되면 래치부(840)에 래치된 로우 어드레스(R_ADD<0:N>)가 비휘발성 메모리(860)의 저장소(910) 내부의 메모리 셋들(911~915) 중 하나에 저장된다. 그리고, 페일 플래그(FAIL1)가 활성화되면 래치부(840)에 래치된 로우 어드레스(R_ADD<0:N>)가 비휘발성 메모리(860)의 저장소(920) 내부의 메모리 셋들(921~925) 중 하나에 저장된다. 만약에, 페일 플래그(FAIL0)와 페일 플래그(FAIL1)가 동시에 활성화되면, 저장소(910) 내부의 메모리 셋들(911~915) 중 하나와 저장소(920) 내부의 메모리 셋들(921~925) 중 하나에 동일한 로우 어드레스(R_ADD<0:N>)가 저장된다.
저장소(910, 920) 내부의 메모리 셋들(911~915, 921~925) 간에는 우선순위가 부여될 수 있다. 페일 플래그(FAIL0)가 첫번째로 활성화되면 메모리 셋(911)에 로우 어드레스(R_ADD<0:N>)가 저장되고, 페일 플래그(FAIL0)가 두번째로 활성화되면 메모리 셋(912)에 로우 어드레스(R_ADD<0:N>)가 저장된다. 마찬가지로, 페일 플래그(FAIL1)가 첫번째로 활성화되면 메모리 셋(921)에 로우 어드레스(R_ADD<0:N>)가 저장되고, 페일 플래그(FAIL1)가 두번째로 활성화되면 메모리 셋(922)에 로우 어드레스(R_ADD<0:N>)가 저장된다.
저장소들(910, 920)은 뱅크 그룹과 일대일로 대응된다. 저장소(910)는 BK0, BK1을 포함하는 뱅크 그룹과 대응되며, 저장소(920)는 BK2, BK3을 포함하는 뱅크 그룹과 대응된다. 저장소들(910, 920) 내부의 메모리 셋들(911~915, 921~925)에 저장된 로우 어드레스는 대응하는 뱅크 그룹의 리페어 동작을 위해 사용된다. 즉, 메모리 셋들(911~915)에 저장된 로우 어드레스는 레지스터들(510_0, 510_1)로 전송되어 리페어 동작에 사용되고, 메모리 셋들(921~925)에 저장된 로우 어드레스는 레지스터들(510_2, 510_3)로 전송되어 리페어 동작에 사용된다.
도 8 내지 도 9에서 설명한 실시예에 따르면, 각 뱅크 그룹마다 별도의 페일 플래그(FAIL0, FAIL1)를 생성한다. 그리고, 비휘발성 메모리 내부에 뱅크 어드레스(BA<1>)를 저장(프로그램)하는 것을 생략하는 대신에, 뱅크 그룹과 대응되도록 비휘발성 메모리(860) 내부의 영역(910, 920)을 나누고, 대응하는 페일 플래그(FAIL0, FAIL1)에 따라 로우 어드레스(R_ADD<0:N>)를 저장하는 것에 의해 뱅크 그룹별로 리페어 동작이 수행될 수 있도록 한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
BK0~BK3: 뱅크들 310: 뱅크 선택부
320: 뱅크 액티브 제어부 330_0~330_3: 입/출력 회로들
340: 래치부 350: 페일 플래그 생성부
660: 비휘발성 메모리
320: 뱅크 액티브 제어부 330_0~330_3: 입/출력 회로들
340: 래치부 350: 페일 플래그 생성부
660: 비휘발성 메모리
Claims (18)
- 둘 이상의 뱅크들을 동일하게 동작시키기 위한 테스트 모드에 진입하는 단계;
상기 둘 이상의 뱅크들에서 로우 어드레스에 대응하는 로우를 액티브하는 단계;
상기 둘 이상의 뱅크들에 대응하는 뱅크 어드레스와 상기 로우 어드레스를 래치하는 단계;
상기 둘 이상의 뱅크들의 액티브된 로우에서 컬럼 어드레스에 의해 선택되는 컬럼에 동일한 데이터를 라이트하는 단계;
상기 둘 이상의 뱅크들로부터 상기 라이트하는 단계에서 라이트된 데이터를 리드하는 단계;
상기 리드하는 단계에서 상기 둘 이상의 뱅크들로부터 리드된 데이터가 서로 동일한지 확인하는 단계; 및
상기 둘 이상의 뱅크들로부터 리드된 데이터가 서로 상이한 경우에, 비휘발성 메모리에서 상기 래치하는 단계에서 래치된 뱅크 어드레스에 의해 지정되는 장소에 상기 로우 어드레스를 프로그램하는 단계
를 포함하는 메모리 장치의 테스트 방법.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서,
상기 라이트하는 단계, 상기 리드하는 단계, 상기 확인하는 단계 및 상기 프로그램하는 단계는 상기 컬럼 어드레스를 변경해가며 다수회 수행되는
메모리 장치의 테스트 방법.
- 제1 내지 제N 뱅크 그룹(N은 2 이상의 정수) -여기서 상기 제1내지 제N 뱅크 그룹 각각은 테스트 모드의 설정시에 동일한 로우 어드레스에 응답해 액티브 동작을 동시에 수행하고, 동일한 컬럼 어드레스에 응답해 리드 및 라이트 동작을 동시에 수행하는 둘 이상의 뱅크를 포함함-;
상기 테스트 모드의 설정시에 뱅크 어드레스에 응답해 상기 제1 내지 제N 뱅크 그룹 중 액티브, 리드 및 라이트 동작을 수행할 하나의 뱅크 그룹을 선택하기 위한 뱅크 선택부;
상기 테스트 모드가 설정된 액티브 동작시에 상기 뱅크 어드레스와 로우 어드레스를 래치하는 래치부;
상기 테스트 모드의 설정시에 상기 뱅크 선택부에 의해 선택된 뱅크 그룹 내부의 뱅크들로부터 리드된 데이터를 비교해 페일 플래그를 생성하는 페일 플래그 생성부; 및
상기 페일 플래그의 활성화시에 상기 래치부에 래치된 뱅크 어드레스에 의해 지정되는 장소에 상기 래치부에 래치된 로우 어드레스를 저장하는 비휘발성 메모리
를 포함하는 메모리 장치.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 3항에 있어서,
상기 비휘발성 메모리는
로우 어드레스를 저장하는 다수의 메모리 셋을 포함하는 제1 내지 제N 저장소를 포함하고,
상기 제1 내지 제N 저장소는 상기 제1 내지 제N 뱅크 그룹과 일대일로 대응되는
메모리 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 4항에 있어서,
상기 제1 내지 제N 저장소에 저장된 정보는 대응하는 뱅크 그룹의 리페어 동작을 위해 사용되는
메모리 장치.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 3항에 있어서,
상기 페일 플래그 생성부는
상기 선택된 뱅크 그룹 내부의 뱅크들로부터 리드된 데이터가 동일하면 상기 페일 플래그를 비활성화하고, 그렇지 않으면 상기 페일 플래그를 활성화하는
메모리 장치.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 3항에 있어서,
상기 제1 내지 제N 뱅크 그룹 내부의 뱅크들은
상기 테스트 모드가 설정되지 않은 노멀 동작시에는 독립적으로 동작하는
메모리 장치.
- 자신에 대응하는 뱅크 액티브 신호의 활성화시에 로우 어드레스에 대응하는 로우를 액티브하고, 자신에 대응하는 뱅크 선택 신호의 활성화시에 컬럼 어드레스에 대응하는 컬럼에 데이터를 리드/라이트 하는 다수의 뱅크;
뱅크 어드레스에 응답하여 다수의 뱅크 선택 신호를 생성하고, 테스트 모드의 설정시에는 둘 이상의 뱅크 선택 신호를 동시에 활성화하는 뱅크 선택부;
액티브 명령과 상기 다수의 뱅크 선택 신호에 응답해 다수의 뱅크 액티브 신호를 생성하는 뱅크 액티브 제어부;
상기 다수의 뱅크 각각에 구비되고 자신에 대응하는 뱅크 선택 신호에 응답해 활성화되며, 라이트 동작시에 라이트 데이터를 자신에 대응하는 뱅크로 전달하며 리드 동작시에 자신에 대응하는 뱅크로부터 리드 데이터를 출력하는 다수의 입/출력 회로;
상기 테스트 모드의 설정시에 상기 액티브 명령이 활성화되면 상기 뱅크 어드레스와 상기 로우 어드레스를 래치하는 래치부;
상기 테스트 모드의 설정시에 활성화된 뱅크 선택 신호에 대응하는 입/출력 회로들로부터 전달된 리드 데이터를 비교해 페일 플래그를 생성하는 페일 플래그 생성부; 및
상기 페일 플래그의 활성화시에 상기 래치부에 래치된 뱅크 어드레스에 의해 지정되는 장소에 상기 래치부에 래치된 로우 어드레스를 저장하는 비휘발성 메모리
를 포함하는 메모리 장치.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 8항에 있어서,
상기 뱅크 선택부는
상기 테스트 모드가 설정되지 않은 노멀 동작시에는 상기 뱅크 어드레스에 응답해 하나의 뱅크 선택 신호를 활성화하는
메모리 장치.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 9항에 있어서,
상기 뱅크 선택부는
상기 테스트 모드가 설정되지 않은 노멀 동작시에는 상기 뱅크 어드레스의 모든 비트에 응답해 하나의 뱅크 선택 신호를 활성화하고, 상기 테스트 모드의 설정시에는 상기 뱅크 어드레스의 일부 비트에 응답해 둘 이상의 뱅크 선택 신호를 활성화하는
메모리 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 8항에 있어서,
상기 뱅크 액티브 제어부는
액티브 명령의 활성화시에 상기 다수의 뱅크 선택 신호 중 활성화된 뱅크 선택 신호에 대응하는 뱅크 액티브 신호를 활성화하고,
프리차지 명령의 활성화시에 활성화된 뱅크 액티브 신호를 비활성화하는
메모리 장치.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 8항에 있어서,
상기 메모리 장치는
다수의 데이터 입/출력 패드; 및
상기 다수의 데이터 입/출력 패드를 통해 입/출력되는 데이터를 전송하기 위한 데이터 버스
를 더 포함하는 메모리 장치.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 12항에 있어서,
상기 다수의 입/출력 회로는
상기 테스트 모드가 설정되지 않은 노멀 동작시에는, 라이트 동작시에 상기 데이터 버스로부터 전달된 데이터를 자신에 대응하는 뱅크로 전달하고 리드 동작시에는 자신에 대응하는 뱅크로부터 전달된 데이터를 상기 데이터 버스로 전달하고,
상기 테스트 모드가 설정시에는, 라이트 동작시에 상기 데이터 버스로부터 전달된 데이터를 자신에 대응하는 뱅크로 전달하고 리드 동작시에는 자신에 대응하는 뱅크로부터 전달된 데이터를 상기 페일 플래그 생성부로 전달하는
메모리 장치.
- 제1 내지 제N 뱅크 그룹(N은 2이상의 정수) -여기서, 각각의 뱅크 그룹은 적어도 둘 이상의 뱅크들을 포함하고, 각각의 뱅크들은 자신에 대응하는 뱅크 액티브 신호의 활성화시에 로우 어드레스에 대응하는 로우를 액티브하고 자신에 대응하는 뱅크 선택 신호의 활성화시에 컬럼 어드레스에 대응하는 컬럼에 데이터를 리드/라이트 함-;
뱅크 어드레스에 응답하여 다수의 뱅크 선택 신호를 생성하되, 테스트 모드의 설정시에는 상기 다수의 뱅크 선택 신호를 모두 활성화하는 뱅크 선택부;
액티브 명령과 상기 다수의 뱅크 선택 신호에 응답해 다수의 뱅크 액티브 신호를 생성하는 뱅크 액티브 제어부;
상기 제1 내지 제N뱅크 그룹의 다수의 뱅크 각각에 구비되고 자신에 대응하는 뱅크 선택신호에 응답해 활성화되며, 라이트 동작시에 라이트 데이터를 자신에 대응하는 뱅크로 전달하며 리드 동작시에 자신에 대응하는 뱅크로부터 리드 데이터를 출력하는 다수의 입/출력 회로;
상기 테스트 모드의 설정시에 상기 액티브 명령이 활성화되면 상기 로우 어드레스를 래치하는 래치부;
상기 제1 내지 제N 뱅크 그룹과 일대일로 대응하며, 상기 테스트 모드의 설정시에 자신에 대응하는 뱅크 그룹 내부의 뱅크들에 대응하는 입/출력 회로들로부터 전달된 리드 데이터를 비교해 제1 내지 제N 페일 플래그를 생성하는 제1 내지 제N 페일 플래그 생성부; 및
상기 제1 내지 제N 페일 플래그 중 활성화된 페일 플래그에 의해 지정되는 장소에 상기 래치부에 래치된 로우 어드레스를 저장하는 비휘발성 메모리
를 포함하는 메모리 장치.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14항에 있어서,
상기 비휘발성 메모리는
로우 어드레스를 저장하는 다수의 메모리 셋을 포함하는 제1 내지 제N 저장소를 포함하고,
상기 제1 내지 제N 저장소는 상기 제1 내지 제N 페일 플래그와 일대일로 대응되고, 상기 제1 내지 제N 저장소는 상기 제1 내지 제N 뱅크 그룹과 일대일로 대응되는
메모리 장치.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 15항에 있어서,
상기 제1 내지 제N 페일 플래그 중 둘 이상의 페일 플래그들이 동시에 활성화되면, 활성화된 페일 플래그들에 대응하는 저장소들에 상기 래치부에 래치된 로우 어드레스가 저장되는
메모리 장치.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 15항에 있어서,
상기 제1 내지 제N 저장소에 저장된 정보는 대응하는 뱅크 그룹의 리페어 동작을 위해 사용되는
메모리 장치.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 14항에 있어서,
상기 뱅크 선택부는
상기 테스트 모드가 설정되지 않은 노멀 동작시에는 상기 뱅크 어드레스에 응답해 하나의 뱅크 선택 신호를 활성화하는
메모리 장치.
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