JPWO2006090440A1 - 記憶装置の試験方法、および記憶装置 - Google Patents

Abstract

拡張セクタイネーブル信号ＲＳ＿ＳＥＬは、試験対象を通常セクタと冗長セクタとの間で切り替えるための試験対象制御信号である。冗長セクタの試験期間において、不良冗長セクタ信号ＲＳＥＣＦがハイレベルである（選択されている冗長セクタが、不良セクタである）場合に、強制信号ＦＭＡＴＣＨはハイレベルとされる。ハイレベルの強制信号ＦＭＡＴＣＨに応じて、一致信号ＭＡＴＣＨが強制的にハイレベルとされる。そして、不良セクタについては、ベリファイ動作がスキップされる。これにより、通常メモリブロックを識別するアドレス信号を冗長メモリブロックの識別用に利用することができる。

Description

本発明は、冗長構成を有する記憶装置の試験に関するものであり、特に、冗長救済に使用される前の冗長構成の試験に関するものである。

特許文献１に開示されているメモリ回路では、冗長判定回路はテスト信号に応答して、冗長メモリ内のアドレスにかかわらず、冗長判定信号を一致状態にしてスペアセクタへのアクセスを可能にする。冗長メモリに冗長アドレスを書き込む前であっても、スペアセクタへのアクセスが可能となり、スペアセクタの試験を行うことができる。

特開２００４−１０３１４３号公報（段落００８１他）

上記背景技術は、テスト信号の入力により、冗長アドレスの書き込み前にスペアセクタ（冗長セクタ）へのアクセスを可能とするものではある。

ここで、冗長セクタの試験はテスト信号を必要とするところ、上記背景技術には、テスト信号の供給に関しては何ら開示されておらず、テスト信号の供給が如何にして行なわれるかが不明である。

外部のテスタ装置により試験を行う場合には、メモリ回路（記憶装置）の外部よりテスト信号の供給が行われる。この場合には、記憶装置に、テスト信号を入力する専用の端子を備えなければならない。

近年、記憶容量が大規模化・高集積化されてくるに及んで、ビルトインセルフテスト（以下、ＢＩＳＴと略記する）なる機能を備える記憶装置が提案されてきている。記憶装置の試験を内蔵の制御回路により自立的に行う自動診断機能を備えた記憶装置である。ＢＩＳＴ機能により試験を行う際には、外部よりテスト信号を受け付けることができず問題である。

また、ＢＩＳＴ機能を内蔵する場合、内蔵の制御回路にてテスト信号を生成する必要があるところ、上記背景技術では、テスト信号を生成する条件やタイミング等について何ら開示されていない。

本発明は前記背景技術の少なくとも１つの問題点を解消するためになされたものであり、通常アクセスのメモリ空間としてアドレス信号に応じた識別情報が割り当てられていない冗長メモリブロックに対しても、内蔵された自動試験機能により試験を行なうことが可能な記憶装置の試験方法、および記憶装置を提供することを目的とする。

前記目的を達成するためになされた本発明の記憶装置の試験方法は、通常メモリブロックと冗長メモリブロックとを備え、内蔵された自動試験機能に応じて試験を行なう記憶装置の試験方法であって、通常メモリブロックおよびその内部を識別するアドレス信号を生成するステップと、冗長メモリブロックの試験の際、試験対象を冗長メモリブロックとする試験対象制御信号を出力するステップと、冗長メモリブロックを試験対象とするステップの後、アドレス信号に応じて、冗長メモリブロックおよびその内部を識別するステップとを有することを特徴とする。

本発明の記憶装置の試験方法では、通常メモリブロックと冗長メモリブロックとを備える記憶装置について、内蔵された自動試験機能に応じて試験を行なう際、通常メモリブロックおよびその内部を識別するアドレス信号を生成し、冗長メモリブロックの試験の際、試験対象を冗長メモリブロックとする試験対象制御信号を出力することにより、アドレス信号に応じて冗長メモリブロックおよびその内部を識別する。

また、本発明の記憶装置は、通常メモリブロックと冗長メモリブロックとを備え、内蔵された自動試験機能に応じて試験を行なう記憶装置であって、通常メモリブロックおよびその内部を識別するアドレス信号を生成するアドレスシーケンサと、冗長メモリブロックの試験の際、アドレス信号を、冗長メモリブロックおよびその内部の識別に割り当てる試験対象制御信号を出力する試験対象制御部とを備えることを特徴とする。

本発明の記憶装置では、通常メモリブロックと冗長メモリブロックとを備える記憶装置について、内蔵された自動試験機能に応じて試験を行なう際、アドレスシーケンサにより通常メモリブロックおよびその内部を識別するアドレス信号が生成され、冗長メモリブロックの試験の際、試験対象制御部により試験対象を冗長メモリブロックとする試験対象制御信号が出力される。

これにより、通常アクセスにおいては、メモリ空間を構成せず、通常メモリブロックを識別するアドレス信号は割り当てられない冗長メモリブロックに対して、冗長メモリブロックの試験の際には、試験対象制御信号により試験対象として冗長メモリブロックを選択することができる。通常メモリブロックを識別するアドレス信号を冗長メモリブロックの識別用に利用することができる。冗長メモリブロックを試験する際、記憶装置の外部よりテスト信号を入力する等の制御を行なう必要はなく、内蔵された自動試験機能により冗長メモリブロックの試験を実行することができる。

本発明によれば、冗長メモリブロックの試験をする際、記憶装置の外部よりテスト信号等を入力する必要がなく、専用の入力端子を備える必要がない。内蔵された自動試験機能により試験を行なうことが可能な記憶装置において、通常メモリブロックの試験に加えて冗長メモリブロックの試験を行なうことが可能となる。

実施形態の記憶装置の回路ブロック図である。 拡張セクタイネーブル信号出力部２０の回路例を示す図である。 拡張セクタイネーブル信号出力部２０の動作波形図である。 擬似正常信号出力部２１の回路図である。 一致信号出力部２２の回路図である。 データ比較回路２３の回路図である。 実施形態の通常セクタの試験方法を示す動作フロー図である。 実施形態の冗長セクタの試験方法を示す動作フロー図である。

符号の説明

１ ＢＩＳＴ制御回路
３ アドレスシーケンサ
４ メモリセルアレイ
５ ＣＡＭ
６ ベリファイ回路
８ セクタ制御回路
２０ 拡張セクタイネーブル信号出力部
２１ 擬似正常信号出力部
２２ 一致信号出力部
２３ データ比較回路
ＡＤ アドレス信号
ＢＩＳＴＨＡＮＧ 冗長不可信号
ＢＭＡＴＣＨ データ一致信号
ＢＰＡＴＴ データ期待値
ＦＭＡＴＣＨ 強制信号
ＨＡＮＧ 冗長救済不可信号
ＭＡＸＳＡ 最終拡張セクタ報知信号
ＢＩＳＴ＿ＭＯＤＥ モード信号
ＲＥＰ 置換情報
ＲＳＥＣＦ 不良冗長セクタ信号
ＬＡＳＴ＿ＳＥＣ 最終セクタフラグ信号
ＲＳ＿ＳＥＬ 拡張セクタイネーブル信号

以下、本発明の記憶装置の試験方法、および記憶装置について具体化した実施形態を図１乃至図８に基づき図面を参照しつつ詳細に説明する。

図１に示す実施形態の回路ブロックは、ＢＩＳＴ機能が内蔵された記憶装置に関し、ＢＩＳＴ機能を奏する回路部分を中心に記載されており、通常のアクセス動作に関する回路部分については記載が省略されている。

ＢＩＳＴ制御回路１は、ＢＩＳＴ機能による自動試験を制御する制御回路である。ＢＩＳＴ制御回路１は、バイアス生成回路２を制御するバイアス制御信号ＢＣＴＬを出力する。バイアス生成回路２は、バイアス制御信号ＢＣＴＬに応じて、セレクタ７に対して、所定のバイアス信号ＢＩＡＳを出力する。セレクタ７は、セレクタ制御信号ＢＳＥＬに応じて、ＣＡＭ５およびセクタ制御回路８に対して、バイアス信号ＢＩＡＳを出力する。例えば、フローティングゲートにおける電荷の蓄積・放出に応じてデータを記憶する不揮発性記憶装置においては、ＢＩＳＴ制御回路１による制御シーケンスに伴い、消去動作（データ０から１への遷移）やプログラム動作（データ１から０への遷移）に応じたバイアス信号ＢＩＡＳが出力される。ここで、ＣＡＭ５は不揮発性メモリで構成されている。ＢＩＳＴ機能においては、ＢＩＳＴ制御回路１の構成に応じて、通常、複数のデータパターン（チェッカーパタン、リバースチェッカーパタン等）の書き込み動作および書き込まれたデータの読み出し動作が行なわれる。データの書き込み動作（消去動作およびプログラム動作）や読み出し動作（ベリファイ動作）に応じて、バイアス信号ＢＩＡＳが制御されて出力される。

メモリセルアレイ４は、通常セクタ（０）乃至通常セクタ（ｍ）、および冗長セクタ（０）乃至冗長セクタ（ｎ）を備える（ｍ、ｎは自然数）。各セクタ内には複数のメモリセルが備えられている。個々のセクタ内部のメモリセルは、アドレス信号ＡＤにより特定される。アドレス信号ＡＤは、セクタアドレス、ロウアドレス、およびコラムアドレス等を備えている。また通常セクタ（０）乃至通常セクタ（ｍ）からは、データＤ（０）乃至Ｄ（ｍ）が出力され、ベリファイ回路６に入力される。また冗長セクタ（０）乃至冗長セクタ（ｎ）からは、データＲＤ（０）乃至ＲＤ（ｎ）が出力され、ベリファイ回路６に入力される。

ベリファイ回路６には、ＢＩＳＴ制御回路１から出力されたデータ期待値ＢＰＡＴＴおよび強制信号ＦＭＡＴＣＨが入力される。またベリファイ回路６からは一致信号ＭＡＴＣＨが出力され、ＢＩＳＴ制御回路１へ入力される。

ＢＩＳＴ機能による自動試験では、アドレス信号ＡＤは、ＢＩＳＴ制御回路１からのアドレス制御信号ＡＤＣに応じて、アドレスシーケンサ３により生成される。
アドレスシーケンサ３から出力されたアドレス信号ＡＤは、ＣＡＭ５およびセクタ制御回路８に入力される。

ここで、アドレスシーケンサ３が生成するアドレス信号ＡＤは、メモリセルアレイ４のうち、通常のアクセス動作により外部からアクセス可能な通常セクタ（０）乃至通常セクタ（ｍ）により構成されるメモリ空間を識別するアドレス信号である。冗長セクタ（０）乃至冗長セクタ（ｎ）については、冗長救済により置換されていればアクセスは可能ではあるが、この場合は、通常セクタ（０）乃至通常セクタ（ｍ）を特定するアドレス信号の入力に対してアクセス先が置換されるのであって、冗長セクタ（０）乃至冗長セクタ（ｎ）を直接指示するアドレス信号の入力は不可能であることが一般的である。この場合、アドレスシーケンサ３も、外部から入力可能なアドレス信号の生成を行なう回路であり、直接冗長セクタ（０）乃至冗長セクタ（ｎ）を特定するアドレス信号は生成されない。

ＢＩＳＴ制御回路１からはアドレス制御信号ＡＤＣが出力され、アドレスシーケンサ３へ入力される。またＢＩＳＴ制御回路１からは拡張セクタイネーブル信号ＲＳ＿ＳＥＬが出力され、セクタ制御回路８へ入力される。アドレスシーケンサ３からは、最終セクタフラグ信号ＬＡＳＴ＿ＳＥＣおよびセクタアドレスインクリメント信号ＩＮＣＳＡが出力され、ＢＩＳＴ制御回路１へ入力される。

ベリファイ動作時において、メモリセルアレイ４の各通常セクタから読み出されるデータＤ（０）乃至Ｄ（ｍ）、冗長セクタから読み出されるデータＲＤ（０）乃至ＲＤ（ｎ）は、ベリファイ回路６に入力される。読み出されるデータはｋビットデータであるとする。またＢＩＳＴ制御回路１から出力されるデータ期待値ＢＰＡＴＴ（０）乃至ＢＰＡＴＴ（ｋ）もベリファイ回路６に入力される。ベリファイ回路６には、データ比較回路２３（図６）が備えられる。データＤ（０）乃至Ｄ（ｍ）、データＲＤ（０）乃至ＲＤ（ｎ）のうちからの一つのデータが順次選択されて、実データの読み出し結果データＤＤとしてデータ比較回路２３に入力される。そして選択された結果データＤＤ（０）乃至ＤＤ（ｋ）（ｋはＩ／Ｏの数）は、データ期待値ＢＰＡＴＴ（０）乃至ＢＰＡＴＴ（ｋ）と比較され、両者が一致するか否かが判断される。そして両者が全て一致すると、データ一致信号ＢＭＡＴＣＨがハイレベルとされる。またデータ一致信号ＢＭＡＴＣＨがハイレベルとされることに応じて、一致信号出力部２２（図５）からは、ハイレベルの一致信号ＭＡＴＣＨが出力される。当該一致信号ＭＡＴＣＨは、ＢＩＳＴ制御回路１に入力される。

図１の回路ブロックの動作を説明する。ＢＩＳＴ制御回路１について説明する。ＢＩＳＴ制御回路１は、拡張セクタイネーブル信号出力部（図２）および擬似正常信号出力部（図４）を備える。

図２は、拡張セクタイネーブル信号ＲＳ＿ＳＥＬを出力する、拡張セクタイネーブル信号出力部２０の回路例である。拡張セクタイネーブル信号出力部２０は、拡張セクタイネーブル信号ＲＳ＿ＳＥＬを出力する。メモリ空間を構成せず、アドレス信号は割り当てられない冗長セクタは、拡張セクタイネーブル信号ＲＳ＿ＳＥＬを用いることによって、当該冗長セクタの試験の際に試験対象として選択することが可能とされる。

アンドゲートＡ１およびＡ２、ナンドゲートＮＡ１およびＮＡ２、オアゲートＯ１およびＯ２、ノアゲートＮＯ１、インバータゲートＩ１乃至Ｉ３により論理部が構成されている。シフトレジスタＤ１から出力される拡張セクタイネーブル信号ＲＳ＿ＳＥＬは、インバータゲートＩ２で反転された上で、シフトレジスタＤ１のＤ端子に入力される。

拡張セクタイネーブル信号出力部２０から出力される拡張セクタイネーブル信号ＲＳ＿ＳＥＬは、試験対象を通常セクタと冗長セクタとの間で切り替えるための試験対象制御信号である。拡張セクタイネーブル信号ＲＳ＿ＳＥＬは、試験対象を冗長セクタとするときにハイレベルに遷移し、試験対象を通常セクタとするときにローレベルに遷移する。

拡張セクタイネーブル信号出力部２０の動作を、図３の動作波形を用いて説明する。メモリセルアレイ４に、通常セクタがｍ個（通常セクタ（１）乃至（ｍ））、冗長セクタが２個（冗長セクタ（１）、（２））備えられている場合を用いて説明する。セクタアドレスインクリメント信号ＩＮＣＳＡは、選択されるセクタを切り替える信号である。セクタアドレスインクリメント信号ＩＮＣＳＡは、各セクタ内の最終アドレスのセルにアクセスされている期間においてハイレベルとされる。そして最終アドレスのセルへのアクセスが終了し、セクタアドレスインクリメント信号ＩＮＣＳＡがローレベルとされるときの立下りエッジにより、アクセス先のセクタが切り替えられる。

通常セクタは、通常セクタ（１）から（ｍ）まで順番に一つずつ選択され、試験が行われる。ナンドゲートＮＡ２（図２）は、オアゲートＯ１およびＯ２の両方の出力信号がハイレベルの場合に、ローレベルのクロック信号ＣＬＫ２が出力される。オアゲートＯ１は、アンドゲートＡ１、Ａ２の少なくとも何れか一方の出力信号がハイレベルの場合にハイレベル信号が出力される。通常セクタ最後のセクタである通常セクタ（ｍ）が選択されると、最終セクタフラグ信号ＬＡＳＴ＿ＳＥＣはハイレベルとされる。最終セクタフラグ信号ＬＡＳＴ＿ＳＥＣのハイレベルへの遷移に応じて、アンドゲートＡ１の出力がハイレベルとされ、オアゲートＯ１の出力がハイレベルとされる。またこのときオアゲートＯ２の出力はハイレベルとされる。よってナンドゲートＮＡ２の出力信号であるクロック信号ＣＬＫ２は、ローレベルへ遷移する（矢印Ｙ１）。

最終セクタである通常セクタ（ｍ）において、最終アドレスのセルアレイにアクセスされると、セクタアドレスインクリメント信号ＩＮＣＳＡがハイレベルへ遷移する。ノアゲートＮＯ１から出力されるクロック信号ＣＬＫ１は、クロック信号ＣＬＫ２がローレベルであり、セクタアドレスインクリメント信号ＩＮＣＳＡがハイレベルである場合に、ハイレベルとされる。よってセクタアドレスインクリメント信号ＩＮＣＳＡの立ち上がりに応じて、クロック信号ＣＬＫ１が立ち上がる（矢印Ｙ２）。そしてクロック信号ＣＬＫ１の立ち上がりに応じて、拡張セクタイネーブル信号ＲＳ＿ＳＥＬの反転信号（ハイレベル）が、シフトレジスタＤ１に取り込まれる。

次に、通常セクタ（ｍ）の試験の終了に応じて、最終セクタフラグ信号ＬＡＳＴ＿ＳＥＣが立ち下がり、クロック信号ＣＬＫ２が立ち上がる。そしてシフトレジスタＤ１は、ＣＬＫ２の立ち上がりに応じて、取り込んでいたハイレベルの信号を、拡張セクタイネーブル信号ＲＳ＿ＳＥＬとして出力する。（矢印Ｙ３）。これにより、通常セクタの試験期間が終わり、冗長セクタの試験期間に移行される。

期間ＴＲ１、ＴＲ２では冗長セクタ（１）、（２）の順番で試験が行われる。期間ＴＲ２においては、最後の冗長セクタである冗長セクタ（２）の試験であるため、最後の冗長セクタの試験中である旨を報知する最終拡張セクタ報知信号ＭＡＸＳＡがハイレベルとされる。なお最終拡張セクタ報知信号ＭＡＸＳＡは、ＢＩＳＴ制御回路１内において生成される。そしてクロック信号ＣＬＫ１の立ち上がりに応じて、拡張セクタイネーブル信号ＲＳ＿ＳＥＬの反転信号（ローレベル）が、シフトレジスタＤ１に取り込まれる（矢印Ｙ４）。次に冗長セクタ（２）の試験の終了に応じて、最終拡張セクタ報知信号ＭＡＸＳＡが立ち下がり、クロック信号ＣＬＫ２が立ち上がる。そしてシフトレジスタＤ１（図２）は、クロック信号ＣＬＫ２の立ち上がりに応じて、取り込んでいたローレベルの信号を、拡張セクタイネーブル信号ＲＳ＿ＳＥＬとして出力する。（矢印Ｙ５）。

拡張セクタイネーブル信号出力部２０の効果を説明する。拡張セクタイネーブル信号ＲＳ＿ＳＥＬは、ＣＡＭ５、セクタ制御回路８に入力される。そして拡張セクタイネーブル信号ＲＳ＿ＳＥＬがハイレベルの期間中は、冗長セクタの試験であることが、ＣＡＭ５およびセクタ制御回路８に報知される。よってセクタ制御回路８は、拡張セクタイネーブル信号ＲＳ＿ＳＥＬがハイレベルの期間中は、冗長セクタへのアクセスを有効とする。よって通常セクタを識別するアドレス信号ＡＤを、冗長セクタの識別用に利用することができる。すなわち通常アクセスにおいては、メモリ空間を構成せず、通常セクタを識別するアドレス信号は割り当てられない冗長セクタに対して、冗長セクタの試験の際には、拡張セクタイネーブル信号ＲＳ＿ＳＥＬにより、試験対象として冗長セクタを選択することができる。よって冗長セクタを試験する際、記憶装置の外部よりテスト信号を入力する等の制御を行なう必要はなく、内蔵された自動試験機能により冗長セクタの試験を実行することができる。そして専用の入力端子を備える必要がなくなる。冗長セクタを試験する際、記憶装置の外部よりテスト信号を入力する等の制御を行なう必要はなく、内蔵された自動試験機能により冗長セクタの試験を実行することができる。

ＢＩＳＴ制御回路１に備えられる擬似正常信号出力部２１（図４）を説明する。擬似正常信号出力部２１を構成するアンドゲートＡ３には、拡張セクタイネーブル信号ＲＳ＿ＳＥＬおよび不良冗長セクタ信号ＲＳＥＣＦが入力される。不良冗長セクタ信号ＲＳＥＣＦは、試験結果が不良である冗長セクタを識別する識別情報である。拡張セクタイネーブル信号ＲＳ＿ＳＥＬがハイレベルである期間（すなわち冗長セクタの試験期間）において、不良冗長セクタ信号ＲＳＥＣＦがハイレベルである（選択されている冗長セクタが、不良セクタである）場合に、強制信号ＦＭＡＴＣＨはハイレベルとされる。

ベリファイ回路６に備えられる、一致信号出力部２２（図５）およびデータ比較回路２３（図６）について説明する。図５は、読み出されたデータとデータ期待値とが一致したときにハイレベルとされる一致信号ＭＡＴＣＨを出力する一致信号出力部２２の回路例である。ナンドゲートＮＡ３乃至ＮＡ５、オアゲートＯ３、ノアゲートＮＯ１、インバータゲートＩ４により論理部が構成されている。通常モード一致信号ＭＡＴＣＨＵは、ＢＩＳＴモード以外の通常時の動作時において、データ比較結果を示す信号である。

一致信号出力部２２の動作を説明する。モード信号ＢＩＳＴ＿ＭＯＤＥは、ＢＩＳＴモード期間中においてはハイレベルとされ、ナンドゲートＮＡ３の出力はハイレベルに固定される。よって通常モード一致信号ＭＡＴＣＨＵは、ＢＩＳＴモード期間中においては、ナンドゲートＮＡ３によってマスクされる。データ一致信号ＢＭＡＴＣＨは、ＢＩＳＴモード期間中において、後述するように、実データの読み出し結果データＤＤとデータ期待値ＢＰＡＴＴとが一致したときに、ハイレベルとされる。強制信号ＦＭＡＴＣＨは、拡張セクタイネーブル信号ＲＳ＿ＳＥＬがハイレベルである期間（すなわち冗長セクタの試験期間）において、選択されている冗長セクタが、不良セクタである場合にハイレベルとされる。

オアゲートＯ３の出力は、データ一致信号ＢＭＡＴＣＨまたは強制信号ＦＭＡＴＣＨの少なくとも一方がハイレベルのときに、ハイレベルとされる。ＢＩＳＴモード中は、ナンドゲートＮＡ４には、常にハイレベルのモード信号ＢＩＳＴ＿ＭＯＤＥが入力されるため、ナンドゲートＮＡ４はインバータの動作を行う。よって、ナンドゲートＮＡ５の出力である一致信号ＭＡＴＣＨは、データ一致信号ＢＭＡＴＣＨまたは強制信号ＦＭＡＴＣＨの少なくとも一方がハイレベルのときに、ハイレベルとされる。

図６は、データ一致信号ＢＭＡＴＣＨを出力するデータ比較回路２３の回路例である。データ一致信号ＢＭＡＴＣＨは、ＢＩＳＴモード期間中において、データ期待値ＢＰＡＴＴと実データの読み出し結果データＤＤ（０）乃至ＤＤ（ｋ）（ｋはＩ／Ｏの数）の比較により、両者が一致することを報知する信号である。エクスクルーシブオアゲートＥＸ０乃至ＥＸｋ、インバータゲートＩ５、ノアゲートＮＯ４により論理部が構成されている。モード信号ＢＩＳＴ＿ＭＯＤＥは、インバータゲートＩ５を介してノアゲートＮＯ４へ入力される。同様に、結果データＤＤ（０）乃至ＤＤ（ｋ）、およびデータ期待値ＢＰＡＴＴ（０）乃至ＢＰＡＴＴ（ｋ）は、エクスクルーシブオアゲートＥＸ０乃至ＥＸｋを介してノアゲートＮＯ４へ入力される。データ一致信号ＢＭＡＴＣＨは、ＢＩＳＴモード中（モード信号ＢＩＳＴ＿ＭＯＤＥがハイレベル）において、結果データＤＤ（０）乃至ＤＤ（ｋ）の各々が、データ期待値ＢＰＡＴＴ（０）乃至ＢＰＡＴＴ（ｋ）に全て一致したときにハイレベルとされる。

本発明の実施形態における冗長設定方法を、図７、８のフロー図を用いて説明する。ＢＩＳＴ機能においては、通常、複数のデータパタンについて、書き込み動作（消去動作およびプログラム動作）および書き込まれたデータの読み出し動作（ベリファイ動作）が行なわれる。ここで、一つのデータパタンにつき、通常セクタの書き込み・冗長セクタの書き込み動作が行われ、その後、通常セクタの読み出し・冗長セクタの読み出し動作が行われる。そして書き込み動作および読み出し動作は、各テストパタンごとに行われる。また書き込み動作は一回では行われず、不揮発性記憶装置の種類や各種スペックに応じて、規定回数に分けて行われる。書き込み・読み出し動作において、通常セクタが選択される場合のフローを図７に、冗長セクタが選択される場合のフローを図８にそれぞれ示す。本実施形態では、通常セクタの試験に引き続き、冗長セクタの試験が行なわれる場合を説明する。

通常セクタが選択される場合のフロー（図７）を説明する。ここでは、所定のデータパターンを書き込む書き込み試験を行う場合を説明する。ＢＩＳＴモード期間中であるため、モード信号ＢＩＳＴ＿ＭＯＤＥは、ハイレベルとされている。まず、通常セクタのベリファイ動作が開始される（Ｓ２）。ベリファイ動作の結果、読み出された結果データＤＤ（０）乃至ＤＤ（ｋ）が、データ期待値ＢＰＡＴＴ（０）乃至ＢＰＡＴＴ（ｋ）に一致するか否かが、ベリファイ回路６に備えられるデータ比較回路２３で判断される（Ｓ４）。そして一致する場合には、データ一致信号ＢＭＡＴＣＨがハイレベルとされる。データ一致信号ＢＭＡＴＣＨがハイレベルとされると、一致信号出力部２２（図５）から出力される一致信号ＭＡＴＣＨは”１”（ハイレベル）とされる（Ｓ４：Ｔ）。よってＳ５へ進み、通常セクタ内の試験対象となる全てのセルアレイについて試験が終了したか否かの判断が行われる。

一方、読み出されたデータＤＤとデータ期待値ＢＰＡＴＴとが完全に一致しないと判断されれば（Ｓ４：Ｆ）、データの書き込み回数が規定値に達しているか否かが判断される（Ｓ６）。書き込み回数が規定値に達していなければ（Ｓ６：Ｆ）、書き込み動作を再度行った上で（Ｓ７）、ベリファイ動作へ戻る（Ｓ２）。書き込み回数が規定値に達していれば（Ｓ６：Ｔ）、当該セクタは書き込み不良セクタであると判断され、冗長救済を行う必要が生じる。

まず、冗長救済用にまだ使用されていない冗長セクタが残っているか否かが判断される（Ｓ８）。このとき、ＣＡＭ５からＢＩＳＴ制御回路１へ入力される冗長不可信号ＢＩＳＴＨＡＮＧがハイレベルである場合には、冗長が使い切られていることを意味し、もはや冗長救済をすることができない（Ｓ８：Ｆ）。よって、ＢＩＳＴの結果が不良となったことを、冗長救済不可信号ＨＡＮＧによって、ＢＩＳＴ制御回路１からＣＡＭ５へ報知する。そしてＢＩＳＴの結果が不良である旨の情報はＣＡＭ５へ格納され（Ｓ１１）、また、ＣＡＭ５を介して半導体装置の外部へエラー出力される（Ｓ１２）。

またＣＡＭ５からＢＩＳＴ制御回路１へ入力される冗長不可信号ＢＩＳＴＨＡＮＧがローレベルである場合には、冗長が使い切られていないことを意味し、冗長救済が可能である（Ｓ８：Ｔ）。よって置換情報ＲＥＰをＣＡＭ５へ格納することで、不良セクタと冗長セクタとの置き換えが行われる（Ｓ９）。そしてセクタ更新（Ｓ１０）が行われた上で、ベリファイ動作（Ｓ２）へ戻る。

Ｓ５では、１つの通常セクタ内の試験対象となる全てのセルアレイについて試験が終了したか否かの判断が行われる。全セルアレイについて試験が終了していない場合には、アドレスが更新（Ｓ１４）された上でベリファイ動作（Ｓ２）へ戻る。全セルアレイについて試験が終了している場合には、メモリセルアレイ４内の全セクタについて試験が終了したか否かの判断が行われる（Ｓ１５）。全セクタの試験が終了していない場合には、セクタが更新（Ｓ１６）された上でベリファイ動作（Ｓ２）へ戻る。全セクタの試験が終了している場合（Ｓ１５：Ｔ）には、通常セクタにおける試験が終了される（Ｓ１７）。そして引き続き、冗長セクタの読み出しが行われる（図８）。

冗長セクタが選択される場合のフローを図８を用いて説明する。拡張セクタイネーブル信号ＲＳ＿ＳＥＬ＝１とされ（Ｓ２０）、試験対象が通常セクタから、冗長セクタへと切り替えられる。これにより、通常アクセスにおいては、メモリ空間を構成せず、通常セクタを識別するアドレス信号は割り当てられない冗長セクタに対して、冗長セクタの試験の際には、拡張セクタイネーブル信号ＲＳ＿ＳＥＬにより、試験対象として冗長セクタを選択することができる。

まず、現在選択されている冗長セクタが不良セクタであるか否かが、ＣＡＭ５に記憶されている冗長セクタ不良情報をもとにして判断される。ベリファイは複数のテストパタンについて行われるため、以前のテストパタンのベリファイ時において、不良セクタであると１回判断されていれば、不良セクタのアドレス情報ＡＤがＣＡＭ５に記憶されている。そしてアドレスシーケンサ３からＣＡＭ５へは、現在選択されている冗長セクタのアドレス情報ＡＤが入力されている。よってＣＡＭ５において、現在選択されている冗長セクタと、記憶されている不良セクタのアドレスとが一致するか否かが判断され、一致すると、現在選択されている冗長セクタは不良セクタであることが認識される。この場合、ハイレベルの不良冗長セクタ信号ＲＳＥＣＦによって、その旨が、ＣＡＭ５からＢＩＳＴ制御回路１に備えられる擬似正常信号出力部２１（図４）に報知される。

擬似正常信号出力部２１（図４）は、ハイレベルの不良冗長セクタ信号ＲＳＥＣＦが入力されることに応じて、ハイレベルの強制信号ＦＭＡＴＣＨを出力する。強制信号ＦＭＡＴＣＨがハイレベルである場合には（Ｓ２１：Ｔ）、ベリファイ回路６に備えられる一致信号出力部２２（図５）から出力される一致信号ＭＡＴＣＨが強制的にハイレベルとされる（Ｓ２２）。よって、ベリファイ動作（Ｓ２ａ）がスキップされる。すなわち不良セクタについては、ベリファイ動作が行われないように制御される。

一方、強制信号ＦＭＡＴＣＨがローレベルである場合には（Ｓ２１：Ｆ）、選択されている冗長セクタは正常なセクタであるため、ベリファイ動作が行われる（Ｓ２ａ）。そしてベリファイ動作の結果、読み出されたデータＤＤとデータ期待値ＢＰＡＴＴとが完全に一致しないと判断されれば（Ｓ４ａ：Ｆ）、データ書き込み回数が規定値に達しているか否かが判断される（Ｓ６ａ）。書き込み回数が規定値に達していなければ（Ｓ６ａ：Ｆ）、書き込み動作を再度行った上で（Ｓ７ａ）、ベリファイ動作へ戻る（Ｓ２ａ）。書き込み回数が規定値に達していれば（Ｓ６ａ：Ｔ）、当該冗長セクタは不良セクタであると判断されることになる。

まず、今回不良セクタと判断された冗長セクタが、冗長救済用にすでに使用されているか否かが判断される（Ｓ２４）。このとき、ＣＡＭ５からＢＩＳＴ制御回路１へ入力される置換済情報ＲＳＥＣＲＥＰがハイレベルである場合には、冗長救済に既に使われていることを意味する（Ｓ２４：Ｔ）。そしてもはや冗長救済をすることができない。よって、ＢＩＳＴの結果が不良となったことを、冗長救済不可信号ＨＡＮＧによって、ＢＩＳＴ制御回路１からＣＡＭ５へ報知する。そしてＢＩＳＴの結果が不良である旨の情報はＣＡＭ５へ格納され（Ｓ１１ａ）、また、ＣＡＭ５を介して半導体装置の外部へエラー出力される（Ｓ１２ａ）。

またＣＡＭ５からＢＩＳＴ制御回路１へ入力される置換済情報ＲＳＥＣＲＥＰがローレベルである場合には、今試験中の冗長セルは、まだ冗長救済に使われていないことを意味する（Ｓ２４：Ｆ）。よって不良冗長セクタ書込み信号Ｐ＿ＲＳＥＣＦによって、冗長セクタ不良情報として不良セクタのアドレス信号ＡＤを格納することが行われる（Ｓ２５）。そしてセクタ更新（Ｓ１０ａ）が行われた上で、強制信号ＦＭＡＴＣＨの確認動作（Ｓ２１）へ戻る。

Ｓ５ａでは、１つの冗長セクタ内の試験対象となる全てのセルアレイについて試験が終了したか否かの判断が行われる。全セルアレイについて試験が終了していない場合には、アドレスが更新（Ｓ１４ａ）された上でベリファイ動作（Ｓ２１）へ戻る。全セルアレイについて試験が終了している場合には、メモリセルアレイ４内の全冗長セクタについて試験が終了したか否かの判断が行われる（Ｓ１５ａ）。全冗長セクタの試験が終了していない場合には、セクタが更新（Ｓ１６ａ）された上でベリファイ動作（Ｓ２１）へ戻る。全セクタの試験が終了している場合（Ｓ１５ａ：Ｔ）には、冗長セクタにおける試験が終了される（Ｓ２６）。

これにより、図８のフローに示すように、通常アクセスにおいては、メモリ空間を構成せず、通常セクタを識別するアドレス信号は割り当てられない冗長セクタに対して、冗長セクタの試験の際には、拡張セクタイネーブル信号ＲＳ＿ＳＥＬにより試験対象として冗長セクタを選択することができる。よって、通常セクタを識別するアドレス信号ＡＤを冗長セクタの識別用に利用することができる。そして、冗長セクタにアクセスするための特別なコマンドの発行を行うこと等が不要となる。またこれにより、冗長セクタを試験する際、記憶装置の外部よりテスト信号を入力する等の制御を行なう必要はなく、内蔵された自動試験機能により冗長セクタの試験を実行することができる。

またこれにより、複数のデータパターンについてＢＩＳＴを行う場合において、不良セクタと一度認識された冗長セクタについては、以後のデータパターンについての試験をスキップすることができ、余計なストレス印加を避けられる。よって試験時間の時短効果を得ることが可能となる。

また不良である冗長セクタのアドレス等の不良情報をＣＡＭ等に保持することにより、ベリファイ時に不良セクタを認識することができる。そしてベリファイ時に、対象セクタが不良セクタであると認識された時は、強制的にベリファイが正常である旨の報知をさせることで、ベリファイ動作をスキップさせることができる。すなわち、アドレスシーケンサの制御の変更をすることなしに、不良セクタのベリファイ動作をスキップさせることができる。そして、冗長セクタにおいて不良セクタが検出される事態を防止できる。これにより、半導体装置の良品判定に影響しない冗長セクタでの不良発生に起因して、半導体装置全体が不良とみなされる事態を回避できる。よって、良品である半導体装置が不良品であると誤判断される事態を減少させることができ、歩留まり低下を防止することが可能となる。そしてさらに、検出された不良セクタが冗長セクタのみであるか否かを判断した上で、冗長セクタのみであれば半導体装置全体が良品であると判定するような、複雑な判定が不要となる。

なお、拡張セクタイネーブル信号ＲＳ＿ＳＥＬは試験対象制御信号の一例、通常セクタは通常メモリブロックの一例、冗長セクタは冗長メモリブロックの一例、
ＣＡＭは格納部の一例、最終セクタフラグ信号ＬＡＳＴ＿ＳＥＣは最終アドレス信号のそれぞれ一例である。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本実施形態では、冗長セクタにおける不良セクタが検知された場合に、当該不良セクタについてベリファイ動作がスキップされるとしたが、これに限られない。通常セクタにおいて、不良セクタが検知された場合にも、当該不良セクタについてベリファイ動作をスキップするとしてもよい。余計なストレス印加を避けることができるため、さらに試験時間の時短効果を得ることが可能となる。

また本実施形態では、通常セクタの試験に引き続き、冗長セクタの試験が行なわれるとしたが、これに限られない。冗長セクタの試験に引き続き、通常セクタの試験が行なわれるとしてもよい。すなわち、まず図８のフローを行い、冗長セクタに不良が検出された場合には、冗長セクタ不良情報をＣＡＭに格納（Ｓ２５）した上でフローを終了する（Ｓ２６）。次に拡張セクタイネーブル信号ＲＳ＿ＳＥＬ＝０として、通常セクタの試験フロー（図７）を開始する。そして不良セクタが検出されると（Ｓ６：Ｔ）、冗長救済用にまだ使用されていない冗長セクタが残っているか否かが判断される（Ｓ８）。このとき、冗長セクタ不良情報に基づき、不良である冗長セクタを冗長救済に用いないようにすることができる。これにより、冗長セクタの不良有無の確認後に、不良のない冗長セクタを選択的に冗長救済に用いることが可能となる。よって、冗長救済の成功確率をより高めることが可能となり、半導体装置の歩留まりを向上させることが可能となる。

また本実施形態では、セクタ冗長といわれるセクタを冗長単位とする冗長救済について説明したが、これに限られない。コラム冗長といわれるビット線またはビット線群を冗長単位とするものを用いても良い。また、これらの冗長単位が適宜に組み合わされて、複数種類の冗長救済を行うことも考えられる。これにより、より少ない冗長セル数で、多くの不良ビットの救済をすることが可能とされる。

Claims (14)

1. 通常メモリブロックと冗長メモリブロックとを備え、内蔵された自動試験機能に応じて試験を行なう記憶装置の試験方法であって、
   前記通常メモリブロックおよびその内部を識別するアドレス信号を生成するステップと、
   前記冗長メモリブロックの試験の際、試験対象を前記冗長メモリブロックとする試験対象制御信号を出力するステップと、
   前記冗長メモリブロックを試験対象とするステップの後、前記アドレス信号に応じて、前記冗長メモリブロックおよびその内部を識別するステップと
   を有することを特徴とする記憶装置の試験方法。
2. 前記アドレス信号は、通常アクセスにおいて前記通常メモリブロックにより構成されるメモリ空間を識別する信号であることを特徴とする請求項１に記載の記憶装置の試験方法。
3. 前記冗長メモリブロックの試験の際、
   試験結果が不良である前記冗長メモリブロックについては、前記アドレス信号に応じて識別される該冗長メモリブロックの識別情報を格納するステップ
   を有することを特徴とする請求項１に記載の記憶装置の試験方法。
4. 前記冗長メモリブロックの試験の際、
   前記冗長メモリブロックの識別情報が格納されている前記冗長メモリブロックについては、試験動作は行なわれず、擬似的に正常の試験結果を出力するステップ
   を含むことを特徴とする請求項３に記載の記憶装置の試験方法。
5. 前記通常メモリブロックの試験の際、
   前記アドレス信号に応じて、前記通常メモリブロックおよびその内部を識別するステップ
   を有することを特徴とする請求項１に記載の記憶装置の試験方法。
6. 前記通常メモリブロックの試験の際、
   試験結果が不良である前記通常メモリブロックについては、前記アドレス信号に応じて識別される該通常メモリブロックの識別情報を格納して前記冗長メモリブロックに置換する設定を行なうステップ
   を有することを特徴とする請求項５に記載の記憶装置の試験方法。
7. 前記冗長メモリブロックの試験の際、
   試験結果が不良である前記冗長メモリブロックについては、該冗長メモリブロックの識別情報を格納するステップを有し、
   前記置換設定を行なうステップにおいて設定される前記冗長メモリブロックと、前記冗長メモリブロックの識別情報を格納するステップにおいて格納される前記識別情報の前記冗長メモリブロックとが一致する場合に、エラーを報知するステップ
   を有することを特徴とする請求項６に記載の記憶装置の試験方法。
8. 前記通常メモリブロックの試験に引き続き、前記冗長メモリブロックの試験が行なわれる場合、
   前記アドレス信号が、前記通常メモリブロックにおける最終試験対象を識別するアドレスから遷移することに応じて、前記冗長メモリブロックを試験対象とする試験対象制御信号を出力するステップ
   を有することを特徴とする請求項５に記載の記憶装置の試験方法。
9. 前記通常メモリブロックの試験に先立ち、前記冗長メモリブロックの試験が行なわれる場合、
   前記アドレス信号が、前記冗長メモリブロックにおける最終試験対象を識別するアドレスから遷移することに応じて、前記通常メモリブロックを試験対象とする試験対象制御信号を出力するステップ
   を有することを特徴とする請求項５に記載の記憶装置の試験方法。
10. 前記通常メモリブロックの試験に引き続き、前記冗長メモリブロックの試験が行なわれる場合、
    前記エラー報知のステップは、
    前記置換設定を行なうステップにおいて設定された前記冗長メモリブロックが、前記冗長メモリブロックの試験において不良の試験結果を得ることに応じてエラーを報知することを特徴とする請求項７に記載の記憶装置の試験方法。
11. 前記通常メモリブロックの試験に先立ち、前記冗長メモリブロックの試験が行なわれる場合、
    前記エラー報知のステップは、
    前記冗長メモリブロックの識別情報を格納するステップにおいて格納された前記識別情報の前記冗長メモリブロックが、前記置換設定を行なうステップにおいて設定されることに応じてエラーを報知することを特徴とする請求項７に記載の記憶装置の試験方法。
12. 通常メモリブロックと冗長メモリブロックとを備え、内蔵された自動試験機能に応じて試験を行なう記憶装置であって、
    前記通常メモリブロックおよびその内部を識別するアドレス信号を生成するアドレスシーケンサと、
    前記冗長メモリブロックの試験の際、前記アドレス信号を、前記冗長メモリブロックおよびその内部の識別に割り当てる試験対象制御信号を出力する試験対象制御部と
    を備えることを特徴とする記憶装置。
13. 試験結果が不良である前記冗長メモリブロックの識別情報を格納する格納部と、
    前記格納部に格納されている前記識別情報に応じて、該識別情報の前記冗長メモリブロックに対して、擬似的に正常の試験結果を出力する擬似正常信号出力部と
    を備えることを特徴とする請求項１２に記載の記憶装置。
14. 前記通常メモリブロックの試験に引き続き、前記冗長メモリブロックの試験が行なわれる場合、
    前記試験対象制御部は、前記アドレスシーケンサにより、前記アドレス信号が前記通常メモリブロックにおける最終アドレス信号から遷移することに応じて、前記冗長メモリブロックを試験対象とする前記試験対象制御信号を出力することを特徴とする請求項１２に記載の記憶装置。
    

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