JP2003077293A - 半導体装置 - Google Patents
半導体装置Info
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- JP2003077293A JP2003077293A JP2001262884A JP2001262884A JP2003077293A JP 2003077293 A JP2003077293 A JP 2003077293A JP 2001262884 A JP2001262884 A JP 2001262884A JP 2001262884 A JP2001262884 A JP 2001262884A JP 2003077293 A JP2003077293 A JP 2003077293A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C2029/1802—Address decoder
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 テスト時間を可及的に短縮することを可能に
する。 【解決手段】 第１モードの場合には、入力された第１
ブロックアドレスを出力し、第２モードの場合には、本
体ブロック複数個および冗長ブロックを有するメモリ部
の本体ブロック複数個に対応するブロックアドレス空間
の倍のブロックアドレス空間の中から選択した第２ブロ
ックアドレスを出力するアドレスカウンタ２２と、テス
ト時は、アドレスカウンタの出力であるブロックアドレ
スの最上位の値が第１のロジックレベルの場合にアドレ
スカウンタの出力に対応する本体ブロックを選択し、最
上位の値が第２のロジックレベルの場合に本体ブロック
を強制非選択にして冗長ブロックを代わりに選択するブ
ロック選択制御回路３０と、を有するアドレス制御回路
２０を備えている。
する。 【解決手段】 第１モードの場合には、入力された第１
ブロックアドレスを出力し、第２モードの場合には、本
体ブロック複数個および冗長ブロックを有するメモリ部
の本体ブロック複数個に対応するブロックアドレス空間
の倍のブロックアドレス空間の中から選択した第２ブロ
ックアドレスを出力するアドレスカウンタ２２と、テス
ト時は、アドレスカウンタの出力であるブロックアドレ
スの最上位の値が第１のロジックレベルの場合にアドレ
スカウンタの出力に対応する本体ブロックを選択し、最
上位の値が第２のロジックレベルの場合に本体ブロック
を強制非選択にして冗長ブロックを代わりに選択するブ
ロック選択制御回路３０と、を有するアドレス制御回路
２０を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルと冗長
メモリセルを有する半導体メモリのテストを行うことが
可能な半導体装置に関する。
メモリセルを有する半導体メモリのテストを行うことが
可能な半導体装置に関する。
【０００２】
【従来の技術】一般に半導体メモリは一般にアドレスと
Ｉ／Ｏ幅で決まるメモリ容量のメモリセル以外に冗長メ
モリセルを有し、製造工程の様々な要因により生じる不
良メモリセルを上記冗長メモリセルに置き換えることで
半導体メモリの歩留まりが確保されるように構成されて
いる。
Ｉ／Ｏ幅で決まるメモリ容量のメモリセル以外に冗長メ
モリセルを有し、製造工程の様々な要因により生じる不
良メモリセルを上記冗長メモリセルに置き換えることで
半導体メモリの歩留まりが確保されるように構成されて
いる。
【０００３】半導体メモリのテストに用いられる従来の
半導体装置の構成を、半導体メモリとしてフラッシュメ
モリを例に取って説明する。この従来の半導体装置はフ
ラッシュメモリを有している。一般にフラッシュメモリ
は、複数のメモリセルからなるブロック単位でデータの
消去を行うことが可能な構成となっている。このため、
不良メモリセルを冗長メモリセルで置き換える場合に
は、不良メモリセルを含むブロックを、複数の冗長メモ
リセルからなる冗長ブロックで置き換えることが行われ
る。フラッシュメモリは一般的に図１３に示すように、
メモリセルアレイ３およびカラムデコーダ４ならびにロ
ウデコーダ５を有するメモリ部２と、センスアンプ部７
と、アドレス制御回路１１およびデータ制御回路１３を
有する制御部１０と、コマンドインターフェース１４
と、自動動作制御回路１６と、電源制御回路１８とを備
えている。アドレス制御部１１は入力されたアドレスに
基づいてメモリ部２を制御する。データ制御回路１３は
出力イネーブル信号ＯＥＢ、チップイネーブル信号ＣＥ
Ｂ、ライトイネーブル信号ＷＥＢに基づいてメモリ部を
制御する。Ｉ／Ｏ部介して入力されたデータはデータ制
御回路１３によってメモリ部２に送られる。また、セン
スアンプ部７によって読み出されたメモリ部２のデータ
はデータ制御回路１３を介してＩ／Ｏ部に出力される。
一方、Ｉ／Ｏ部介して入力されたコマンドはコマンドイ
ンターフェース１４を介して自動動作制御回路１６や電
源制御回路１８に送られる。電源制御回路１８はメモリ
部２の電源の制御を行い、自動動作制御回路１６は、例
えば複数ブロック自動消去機能を実行する。なお、自動
消去機能とは、メモリセルが消去状態にあるかどうかを
ベリファイ（消去ベリファイ）し、全セルについての消
去ベリファイがパスするまで消去動作を制御する機能で
ある。
半導体装置の構成を、半導体メモリとしてフラッシュメ
モリを例に取って説明する。この従来の半導体装置はフ
ラッシュメモリを有している。一般にフラッシュメモリ
は、複数のメモリセルからなるブロック単位でデータの
消去を行うことが可能な構成となっている。このため、
不良メモリセルを冗長メモリセルで置き換える場合に
は、不良メモリセルを含むブロックを、複数の冗長メモ
リセルからなる冗長ブロックで置き換えることが行われ
る。フラッシュメモリは一般的に図１３に示すように、
メモリセルアレイ３およびカラムデコーダ４ならびにロ
ウデコーダ５を有するメモリ部２と、センスアンプ部７
と、アドレス制御回路１１およびデータ制御回路１３を
有する制御部１０と、コマンドインターフェース１４
と、自動動作制御回路１６と、電源制御回路１８とを備
えている。アドレス制御部１１は入力されたアドレスに
基づいてメモリ部２を制御する。データ制御回路１３は
出力イネーブル信号ＯＥＢ、チップイネーブル信号ＣＥ
Ｂ、ライトイネーブル信号ＷＥＢに基づいてメモリ部を
制御する。Ｉ／Ｏ部介して入力されたデータはデータ制
御回路１３によってメモリ部２に送られる。また、セン
スアンプ部７によって読み出されたメモリ部２のデータ
はデータ制御回路１３を介してＩ／Ｏ部に出力される。
一方、Ｉ／Ｏ部介して入力されたコマンドはコマンドイ
ンターフェース１４を介して自動動作制御回路１６や電
源制御回路１８に送られる。電源制御回路１８はメモリ
部２の電源の制御を行い、自動動作制御回路１６は、例
えば複数ブロック自動消去機能を実行する。なお、自動
消去機能とは、メモリセルが消去状態にあるかどうかを
ベリファイ（消去ベリファイ）し、全セルについての消
去ベリファイがパスするまで消去動作を制御する機能で
ある。
【０００４】図１４に、従来の半導体装置に係るアドレ
ス制御回路２００の構成を示す。このアドレス制御回路
２００は、８個のブロックＢＬ０〜ＢＬ７と、２個の冗
長ブロックＲＤ０〜ＲＤ１とを有するメモリ部に対して
適用される。アドレス制御回路２００は、アドレスカウ
ンタ２２０と、ブロックアドレスデコーダ２４と、冗長
ブロック置換判定回路２６と、置換アドレス記憶回路２
８と、ブロック選択制御部３００とを備えている。
ス制御回路２００の構成を示す。このアドレス制御回路
２００は、８個のブロックＢＬ０〜ＢＬ７と、２個の冗
長ブロックＲＤ０〜ＲＤ１とを有するメモリ部に対して
適用される。アドレス制御回路２００は、アドレスカウ
ンタ２２０と、ブロックアドレスデコーダ２４と、冗長
ブロック置換判定回路２６と、置換アドレス記憶回路２
８と、ブロック選択制御部３００とを備えている。
【０００５】アドレスカウンタ２２０は、複数のアドレ
スバッファ２３ａ、２３ｂ、２３ｃから構成されてい
る。各アドレスバッファ２３は図１５に示すように、カ
ウンタ部２３０と、マルチプレクサ部２５０とから構成
されている。マルチプレクサ部２５０はＮＡＮＤゲート
２５１、２５３、２５４と、インバータ２５２とから構
成され、通常読み出し時（ＲＥＡＤ＝Ｈ)には入力端子
ＩＮから入力されるアドレスをそのまま出力端子ＯＵＴ
から出力する。そして、アドレスをカウントする自動消
去時（ＲＥＡＤ＝Ｌ）には、カウンタ部２３０の出力
（後述のインバータ２３８の出力）を出力端子ＯＵＴか
ら出力する。
スバッファ２３ａ、２３ｂ、２３ｃから構成されてい
る。各アドレスバッファ２３は図１５に示すように、カ
ウンタ部２３０と、マルチプレクサ部２５０とから構成
されている。マルチプレクサ部２５０はＮＡＮＤゲート
２５１、２５３、２５４と、インバータ２５２とから構
成され、通常読み出し時（ＲＥＡＤ＝Ｈ)には入力端子
ＩＮから入力されるアドレスをそのまま出力端子ＯＵＴ
から出力する。そして、アドレスをカウントする自動消
去時（ＲＥＡＤ＝Ｌ）には、カウンタ部２３０の出力
（後述のインバータ２３８の出力）を出力端子ＯＵＴか
ら出力する。
【０００６】カウンタ部２３０は、ゲートにリセット信
号ＲＳＴが入力されるｎチャネルＭＯＳトランジスタ２
３１、２３７と、インバータ２３２ａ，２３２ｂからな
るラッチ回路２３２と、トランスファゲート２３４と、
インバータ２３５ａ，２３５ｂからなるラッチ回路２３
５と、インバータ２３８と、トランスファゲート２３９
と、ＮＡＮＤゲート２４０と、インバータ２４１と、Ｎ
ＡＮＤゲート２４２と、インバータ２４３とを備えてい
る。ラッチ回路２３２の入力はトランジスタ２３１によ
ってリセットされ、ラッチ回路２３５の入力はトランジ
スタ２３７によってラッチされる構成となっている。ま
たラッチ回路２３２の出力端はトランスファゲートを介
してラッチ回路２３５の入力端に接続される。ラッチ回
路２３５の出力端は、インバータ２３８の入力端に接続
されている。インバータ２３８の出力はマルチプレクサ
部２５０に送られるとともに、トランスファゲート２３
９を介してラッチ回路２３２の入力に帰還する構成とな
っている。また、２入力ＮＡＮＤゲート２４０の一方の
入力端にラッチ回路２３２の入力端が接続され、他方の
入力端に入力キャリー信号ＣＡＲＲＹＩＮが入力され
る。ＮＡＮＤゲート２４０の出力はインバータ２４１を
介してキャリー信号ＣＡＲＲＹとして外部に出力され
る。２入力ＮＡＮＤゲート２４２の一方の入力端には入
力キャリー信号ＣＡＲＲＹＩＮ信号が入力され、他方の
入力端にはパルスであるカウントアップ信号ＡＤＶが入
力される構成となっている。
号ＲＳＴが入力されるｎチャネルＭＯＳトランジスタ２
３１、２３７と、インバータ２３２ａ，２３２ｂからな
るラッチ回路２３２と、トランスファゲート２３４と、
インバータ２３５ａ，２３５ｂからなるラッチ回路２３
５と、インバータ２３８と、トランスファゲート２３９
と、ＮＡＮＤゲート２４０と、インバータ２４１と、Ｎ
ＡＮＤゲート２４２と、インバータ２４３とを備えてい
る。ラッチ回路２３２の入力はトランジスタ２３１によ
ってリセットされ、ラッチ回路２３５の入力はトランジ
スタ２３７によってラッチされる構成となっている。ま
たラッチ回路２３２の出力端はトランスファゲートを介
してラッチ回路２３５の入力端に接続される。ラッチ回
路２３５の出力端は、インバータ２３８の入力端に接続
されている。インバータ２３８の出力はマルチプレクサ
部２５０に送られるとともに、トランスファゲート２３
９を介してラッチ回路２３２の入力に帰還する構成とな
っている。また、２入力ＮＡＮＤゲート２４０の一方の
入力端にラッチ回路２３２の入力端が接続され、他方の
入力端に入力キャリー信号ＣＡＲＲＹＩＮが入力され
る。ＮＡＮＤゲート２４０の出力はインバータ２４１を
介してキャリー信号ＣＡＲＲＹとして外部に出力され
る。２入力ＮＡＮＤゲート２４２の一方の入力端には入
力キャリー信号ＣＡＲＲＹＩＮ信号が入力され、他方の
入力端にはパルスであるカウントアップ信号ＡＤＶが入
力される構成となっている。
【０００７】このカウウンタ部２３０は、次のように動
作する。
作する。
【０００８】ａ）インバータ２３８の出力が”Ｌ”レベ
ルかつ入力キャリー信号ＣＡＲＲＹＩＮが”Ｈ”レベル
のときにカウントアップ信号ＡＤＶとなるパルスが入力
され、カウントアップ信号ＡＤＶが”Ｌ”レベルから”
Ｈ”レベルに変化した場合には、インバータ２３８の出
力およびキャリー信号ＣＡＲＲＹは共に”Ｌ”レベルか
ら”Ｈ”レベルへ変化する。
ルかつ入力キャリー信号ＣＡＲＲＹＩＮが”Ｈ”レベル
のときにカウントアップ信号ＡＤＶとなるパルスが入力
され、カウントアップ信号ＡＤＶが”Ｌ”レベルから”
Ｈ”レベルに変化した場合には、インバータ２３８の出
力およびキャリー信号ＣＡＲＲＹは共に”Ｌ”レベルか
ら”Ｈ”レベルへ変化する。
【０００９】ｂ）インバータ２３８の出力が”Ｈ”レベ
ルかつキャリー信号ＣＡＲＲＹＩＮが”Ｈ”レベルのと
きにカウントアップ信号ＡＤＶとなるパルスが入力さ
れ、カウントアップ信号ＡＤＶが”Ｌ”レベルから”
Ｈ”レベルに変化した場合には、インバータ２３８の出
力およびキャリー信号ＣＡＲＲＹは共に”Ｈ”レベルか
ら”Ｌ”レベルへ変化する。
ルかつキャリー信号ＣＡＲＲＹＩＮが”Ｈ”レベルのと
きにカウントアップ信号ＡＤＶとなるパルスが入力さ
れ、カウントアップ信号ＡＤＶが”Ｌ”レベルから”
Ｈ”レベルに変化した場合には、インバータ２３８の出
力およびキャリー信号ＣＡＲＲＹは共に”Ｈ”レベルか
ら”Ｌ”レベルへ変化する。
【００１０】ｃ）入力キャリー信号ＣＡＲＲＹＩＮが”
Ｌ”レベルの場合には、インバータ２３８の出力のレベ
ルに関わらず、インバータ２３８の出力およびキャリー
信号ＣＡＲＲＹのレベルは”Ｌ”レベルのままとなる。
Ｌ”レベルの場合には、インバータ２３８の出力のレベ
ルに関わらず、インバータ２３８の出力およびキャリー
信号ＣＡＲＲＹのレベルは”Ｌ”レベルのままとなる。
【００１１】再び図１４に戻り、このように構成された
アドレスバッファ２３ａ、２３ｂ、２３ｃからなるアド
レスカウンタ２２０においては、最下段のアドレスバッ
ファ２３ａの入力キャリー信号ＣＡＲＲＹＩＮとして常
に”Ｈ”レベルの信号が入力され、アドレスバッファ２
３ａから出力されるキャリー信号ＣＡＲＲＹは次段のア
ドレスバッファ２３ｂの入力キャリー信号ＣＡＲＲＹＩ
Ｎとなり、アドレスバッファ２３ｂから出力されるキャ
リー信号ＣＡＲＲＹは次段のアドレスバッファ２３ｃの
入力キャリー信号ＣＡＲＲＹＩＮとなる。
アドレスバッファ２３ａ、２３ｂ、２３ｃからなるアド
レスカウンタ２２０においては、最下段のアドレスバッ
ファ２３ａの入力キャリー信号ＣＡＲＲＹＩＮとして常
に”Ｈ”レベルの信号が入力され、アドレスバッファ２
３ａから出力されるキャリー信号ＣＡＲＲＹは次段のア
ドレスバッファ２３ｂの入力キャリー信号ＣＡＲＲＹＩ
Ｎとなり、アドレスバッファ２３ｂから出力されるキャ
リー信号ＣＡＲＲＹは次段のアドレスバッファ２３ｃの
入力キャリー信号ＣＡＲＲＹＩＮとなる。
【００１２】従って、通常読み出し時には、アドレスカ
ウンタ２２０に３ビットのブロックアドレス信号がアド
レスパッドから入力されると、最下位のビットはアドレ
スバッファ２３ａに、中位のビットはアドレスバッファ
２３ｂに、最上位のビットはアドレスバッファ２３ｃに
それぞれ入力される構成となっている。また、自動消去
動作時には、入力されたカウウントアップ信号ＡＤＶの
パルスの総数をカウントしカウント結果に応じたブロッ
クアドレスがアドレスカウンタ２２０から出力される。
例えば、まず、カウントアップ信号ＡＤＶとして１個の
パルスが入力されると、アドレスバッファ２３ａの出力
は”Ｈ”レベルの信号となるが、他のアドレスバッファ
２３ｂ、２３ｃの出力は共に”Ｌ”となる。この状態
で、カウントアップ信号ＡＤＶとして１個のパルスが更
に入力されると、アドレスバッファ２３ａの出力は”
Ｌ”レベル、アドレスバッファ２３ｂの出力は”Ｈ”レ
ベル、アドレスバッファ２３ｃ出力は”Ｌ”レベルとな
る。この状態で、カウントアップ信号ＡＤＶとして１個
のパルスが更に入力されると、アドレスバッファ２３ａ
の出力は”Ｈ”レベル、アドレスバッファ２３ｂの出力
は”Ｈ”レベル、アドレスバッファ２３ｃの出力は”
Ｌ”レベルとなる。
ウンタ２２０に３ビットのブロックアドレス信号がアド
レスパッドから入力されると、最下位のビットはアドレ
スバッファ２３ａに、中位のビットはアドレスバッファ
２３ｂに、最上位のビットはアドレスバッファ２３ｃに
それぞれ入力される構成となっている。また、自動消去
動作時には、入力されたカウウントアップ信号ＡＤＶの
パルスの総数をカウントしカウント結果に応じたブロッ
クアドレスがアドレスカウンタ２２０から出力される。
例えば、まず、カウントアップ信号ＡＤＶとして１個の
パルスが入力されると、アドレスバッファ２３ａの出力
は”Ｈ”レベルの信号となるが、他のアドレスバッファ
２３ｂ、２３ｃの出力は共に”Ｌ”となる。この状態
で、カウントアップ信号ＡＤＶとして１個のパルスが更
に入力されると、アドレスバッファ２３ａの出力は”
Ｌ”レベル、アドレスバッファ２３ｂの出力は”Ｈ”レ
ベル、アドレスバッファ２３ｃ出力は”Ｌ”レベルとな
る。この状態で、カウントアップ信号ＡＤＶとして１個
のパルスが更に入力されると、アドレスバッファ２３ａ
の出力は”Ｈ”レベル、アドレスバッファ２３ｂの出力
は”Ｈ”レベル、アドレスバッファ２３ｃの出力は”
Ｌ”レベルとなる。
【００１３】なお、アドレスバッファ２３ｃから出力さ
れるキャリー信号ＣＡＲＲＹは、アドレス空間内の最終
アドレスに相当するブロックか否かの判定に用いられる
信号である。また、置換アドレス記憶回路２８には、不
良ブロックのアドレスおよびこの不良ブロックに対して
置き換えるべき冗長ブロックの情報が記憶されている。
ブロック選択制御部３００は、インバータ３２と、ブロ
ックＢＬＫ０〜ＢＬＫ７に対応して設けられたＡＮＤゲ
ート３４０〜３４７とを備えている。各ＡＮＤゲート３
４ｉ（ｉ＝０，・・・，７）は、冗長ブロック置換判定
回路２６からインバータ３２を介して送られてくる冗長
ブロック使用指示信号ＨＩＴと、ブロックアドレスデコ
ーダ２４から送られてくるブロック選択信号ＢＬＫ＜ｉ
＞に基づいて、対応するブロックＢＬＫｉを選択する。
れるキャリー信号ＣＡＲＲＹは、アドレス空間内の最終
アドレスに相当するブロックか否かの判定に用いられる
信号である。また、置換アドレス記憶回路２８には、不
良ブロックのアドレスおよびこの不良ブロックに対して
置き換えるべき冗長ブロックの情報が記憶されている。
ブロック選択制御部３００は、インバータ３２と、ブロ
ックＢＬＫ０〜ＢＬＫ７に対応して設けられたＡＮＤゲ
ート３４０〜３４７とを備えている。各ＡＮＤゲート３
４ｉ（ｉ＝０，・・・，７）は、冗長ブロック置換判定
回路２６からインバータ３２を介して送られてくる冗長
ブロック使用指示信号ＨＩＴと、ブロックアドレスデコ
ーダ２４から送られてくるブロック選択信号ＢＬＫ＜ｉ
＞に基づいて、対応するブロックＢＬＫｉを選択する。
【００１４】次に、図１４に示すアドレス制御回路２０
０の動作を説明する。
０の動作を説明する。
【００１５】まず、アドレス制御回路２００の通常の読
み出し時の動作について説明する。通常の読み出し時に
は、アドレスパッドから入力されたブロックアドレスは
アドレスカウンタ２２０を介してブロックアドレスデコ
ーダ２４および冗長ブロック置換判定回路２６に送られ
る。このとき、アドレスカウンタ２２０を介して送られ
てきたブロックアドレスが不良ブロックのアドレスでな
い場合には、冗長ブロック置換判定回路２６から出力さ
れる冗長ブロック使用指示信号ＨＩＴが”Ｌ”レベルと
なるので、ブロックアドレスデコーダ２４から出力され
るブロック選択信号のうち、上記ブロックアドレスに対
応するブロックを選択するブロック選択信号のみが”
Ｈ”レベルとなり、他のブロック選択信号が”Ｌ”レベ
ルとなる。例えば、上記ブロックアドレスに対応するブ
ロックがブロックＢＬＫ０であるならば、ブロック選択
信号ＢＬＫ＜０＞のみが”Ｈ”レベルとなり、他のブロ
ック選択信号ＢＬＫ＜１＞〜ＢＬＫ＜７＞が”Ｌ”レベ
ルとなる。これにより、上記ブロックアドレスに対応す
るブロックのみがブロック選択制御部３００によって選
択されように制御される。
み出し時の動作について説明する。通常の読み出し時に
は、アドレスパッドから入力されたブロックアドレスは
アドレスカウンタ２２０を介してブロックアドレスデコ
ーダ２４および冗長ブロック置換判定回路２６に送られ
る。このとき、アドレスカウンタ２２０を介して送られ
てきたブロックアドレスが不良ブロックのアドレスでな
い場合には、冗長ブロック置換判定回路２６から出力さ
れる冗長ブロック使用指示信号ＨＩＴが”Ｌ”レベルと
なるので、ブロックアドレスデコーダ２４から出力され
るブロック選択信号のうち、上記ブロックアドレスに対
応するブロックを選択するブロック選択信号のみが”
Ｈ”レベルとなり、他のブロック選択信号が”Ｌ”レベ
ルとなる。例えば、上記ブロックアドレスに対応するブ
ロックがブロックＢＬＫ０であるならば、ブロック選択
信号ＢＬＫ＜０＞のみが”Ｈ”レベルとなり、他のブロ
ック選択信号ＢＬＫ＜１＞〜ＢＬＫ＜７＞が”Ｌ”レベ
ルとなる。これにより、上記ブロックアドレスに対応す
るブロックのみがブロック選択制御部３００によって選
択されように制御される。
【００１６】一方、アドレスカウンタ２２０を介して送
られてきたブロックアドレスが不良ブロックのアドレス
である場合には、冗長ブロック置換判定回路２６から出
力される冗長ブロック使用指示信号ＨＩＴが”Ｈ”レベ
ルであるので、ブロック選択部３００によってブロック
ＢＬＫ０〜ＢＬＫ７は強制的に非選択状態にされる。そ
して、このとき、置換アドレス記憶回路２８に記憶され
た情報に基づいて冗長ブロック置換判定回路２６から出
力される冗長ブロック選択信号ＲＤＢＬＫ＜０＞，ＲＤ
ＢＬＫ＜１＞のうち、上記不良ブロックに置き換わるべ
き冗長ブロックを選択する冗長ブロック選択信号のみ
が”Ｈ”レベルで他の冗長ブロック選択信号が”Ｌ”レ
ベルとなり、上記不良ブロックに置き換わるべき冗長ブ
ロックのみが選択される。例えば、上記不良ブロックに
置き換わるべき冗長ブロックが冗長ブロックＲＤ０であ
る場合は、冗長ブロック選択信号ＲＤＢＬＫ＜０＞のみ
が”Ｈ”レベルとなり、他の冗長ブロック選択信号ＲＤ
ＢＬＫ＜１＞は”Ｌ”レベルとなる。これにより、上記
不良ブロックに置き換わるべき冗長ブロックが選択され
る。
られてきたブロックアドレスが不良ブロックのアドレス
である場合には、冗長ブロック置換判定回路２６から出
力される冗長ブロック使用指示信号ＨＩＴが”Ｈ”レベ
ルであるので、ブロック選択部３００によってブロック
ＢＬＫ０〜ＢＬＫ７は強制的に非選択状態にされる。そ
して、このとき、置換アドレス記憶回路２８に記憶され
た情報に基づいて冗長ブロック置換判定回路２６から出
力される冗長ブロック選択信号ＲＤＢＬＫ＜０＞，ＲＤ
ＢＬＫ＜１＞のうち、上記不良ブロックに置き換わるべ
き冗長ブロックを選択する冗長ブロック選択信号のみ
が”Ｈ”レベルで他の冗長ブロック選択信号が”Ｌ”レ
ベルとなり、上記不良ブロックに置き換わるべき冗長ブ
ロックのみが選択される。例えば、上記不良ブロックに
置き換わるべき冗長ブロックが冗長ブロックＲＤ０であ
る場合は、冗長ブロック選択信号ＲＤＢＬＫ＜０＞のみ
が”Ｈ”レベルとなり、他の冗長ブロック選択信号ＲＤ
ＢＬＫ＜１＞は”Ｌ”レベルとなる。これにより、上記
不良ブロックに置き換わるべき冗長ブロックが選択され
る。
【００１７】冗長ブロック置換判定回路２６の一具体例
を図１６に示す。この冗長ブロック置換判定回路２６
は、図１６に示すように、冗長ブロック選択部２６ａ、
２６ｂと、ＯＲゲート２７とを備えている。冗長ブロッ
ク選択部２６ａは、３個の排他的ＮＯＲ回路２６ａ０〜
２６ａ２と、４入力ＡＮＤゲート２６ａｘとを有し、ア
ドレスカウンタ２２０から送られてくるブロックアドレ
ス信号ＢＬＫＡＤ＜０＞〜ＢＬＫＡＤ＜２＞と、冗長ブ
ロックＲＤ０を使用するか否かを示す信号ＦＵＳＥ０Ｕ
ＳＥと、冗長ブロックＲＤ０によって置き換えるべきブ
ロックのアドレス信号ＦＵＳＥ０ＡＤ＜０＞〜ＦＵＳＥ
０ＡＤ＜２＞とに基づいて、冗長ブロックＲＤ０を選択
する冗長ブロック選択信号ＲＤＢＬＫ＜０＞を出力す
る。また、冗長ブロック選択部２６ｂは、３個の排他的
ＮＯＲ回路２６ｂ０〜２６ｂ２と、４入力ＡＮＤゲート
２６ｂｘとを有し、アドレスカウンタ２２０から送られ
てくるブロックアドレス信号ＢＬＫＡＤ＜０＞〜ＢＬＫ
ＡＤ＜２＞と、冗長ブロックＲＤ１を使用するか否かを
示す信号ＦＵＳＥ１ＵＳＥと、冗長ブロックＲＤ１によ
って置き換えるべきブロックのアドレス信号ＦＵＳＥ１
ＡＤ＜０＞〜ＦＵＳＥ１ＡＤ＜２＞とに基づいて、冗長
ブロックＲＤ１を選択する冗長ブロック選択信号ＲＤＢ
ＬＫ＜１＞を出力する。ＯＲゲート２７はＡＮＤゲート
２６ａｘ、２６ｂｘの出力に基づいて冗長ブロック使用
指示信号ＨＩＴを出力する。
を図１６に示す。この冗長ブロック置換判定回路２６
は、図１６に示すように、冗長ブロック選択部２６ａ、
２６ｂと、ＯＲゲート２７とを備えている。冗長ブロッ
ク選択部２６ａは、３個の排他的ＮＯＲ回路２６ａ０〜
２６ａ２と、４入力ＡＮＤゲート２６ａｘとを有し、ア
ドレスカウンタ２２０から送られてくるブロックアドレ
ス信号ＢＬＫＡＤ＜０＞〜ＢＬＫＡＤ＜２＞と、冗長ブ
ロックＲＤ０を使用するか否かを示す信号ＦＵＳＥ０Ｕ
ＳＥと、冗長ブロックＲＤ０によって置き換えるべきブ
ロックのアドレス信号ＦＵＳＥ０ＡＤ＜０＞〜ＦＵＳＥ
０ＡＤ＜２＞とに基づいて、冗長ブロックＲＤ０を選択
する冗長ブロック選択信号ＲＤＢＬＫ＜０＞を出力す
る。また、冗長ブロック選択部２６ｂは、３個の排他的
ＮＯＲ回路２６ｂ０〜２６ｂ２と、４入力ＡＮＤゲート
２６ｂｘとを有し、アドレスカウンタ２２０から送られ
てくるブロックアドレス信号ＢＬＫＡＤ＜０＞〜ＢＬＫ
ＡＤ＜２＞と、冗長ブロックＲＤ１を使用するか否かを
示す信号ＦＵＳＥ１ＵＳＥと、冗長ブロックＲＤ１によ
って置き換えるべきブロックのアドレス信号ＦＵＳＥ１
ＡＤ＜０＞〜ＦＵＳＥ１ＡＤ＜２＞とに基づいて、冗長
ブロックＲＤ１を選択する冗長ブロック選択信号ＲＤＢ
ＬＫ＜１＞を出力する。ＯＲゲート２７はＡＮＤゲート
２６ａｘ、２６ｂｘの出力に基づいて冗長ブロック使用
指示信号ＨＩＴを出力する。
【００１８】次に、アドレス制御回路２００の自動消去
時の動作について説明する。自動消去動作時には、アド
レスカウンタ２２０から出力されるブロックアドレス
は、アドレスカウンタ２２０に入力されたカウントアッ
プ信号ＡＤＶのパルスの総数に応じたブロックアドレス
であるから、カウントアップ信号ＡＤＶの１パルスがア
ドレスカウンタ２２０に入力される度に前のブロックア
ドレスから１だけ増加したブロックアドレスが出力され
ることになる。通常の読み出し動作の場合と同様に、ア
ドレスカウンタ２２０から出力されるブロックアドレス
に対応するブロックが不良ブロックでないときは上記ブ
ロックが選択され、上記ブロックが不良ブロックのとき
は、上記ブロックアドレスに対応するブロックと置き換
えられる冗長ブロックが選択され、それぞれ自動消去動
作が行われる。この自動消去動作は前述したように、図
１３に示す自動動作制御回路１６によって行われる。
時の動作について説明する。自動消去動作時には、アド
レスカウンタ２２０から出力されるブロックアドレス
は、アドレスカウンタ２２０に入力されたカウントアッ
プ信号ＡＤＶのパルスの総数に応じたブロックアドレス
であるから、カウントアップ信号ＡＤＶの１パルスがア
ドレスカウンタ２２０に入力される度に前のブロックア
ドレスから１だけ増加したブロックアドレスが出力され
ることになる。通常の読み出し動作の場合と同様に、ア
ドレスカウンタ２２０から出力されるブロックアドレス
に対応するブロックが不良ブロックでないときは上記ブ
ロックが選択され、上記ブロックが不良ブロックのとき
は、上記ブロックアドレスに対応するブロックと置き換
えられる冗長ブロックが選択され、それぞれ自動消去動
作が行われる。この自動消去動作は前述したように、図
１３に示す自動動作制御回路１６によって行われる。
【００１９】この自動消去動作を、図１７を参照して説
明する。まず、図１７（ａ）のステップＦ４０に示すよ
うに、アドレスカウンタ２２０のブロックアドレスをリ
セットする。続いて、上記ブロックアドレスに対応する
ブロックまたは冗長ブロック内のすべてのセルが書き込
み状態になっている、すなわちブロック書き込み処理が
終了しているか否かをステップＦ４１で判定し、ブロッ
ク書き込みが終了していない場合には、ステップＦ４２
に進みブロック書き込み処理を行う。このブロック書き
込み処理は図１７（ｂ）に示すようにして行われる。図
１７（ｂ）において、まず、ステップＦ５１に示すよう
にロウまたはカラムアドレスをリセットする。続いて、
ステップＦ５２に進み、書き込みベリファイ、すなわち
上記ロウまたはカラムアドレスに対応する全セルが書き
込み状態にあるか否かをベリファイすることを行う。上
記ロウまたはカラムアドレスに対応する全セルが書き込
み状態にない場合にはステップＦ５３に進み、書き込み
を行い、その後ステップＦ５２に戻る。上記ロウまたは
カラムアドレスに対応する全セルが書き込み状態にある
とベリファイされた場合には、ステップＦ５４に進み、
上記ロウまたはカラムアドレスが最終アドレスか否かが
判定される。上記ロウまたはカラムアドレスが最終アド
レスの場合には書き込み処理を終了する。上記ロウまた
はカラムアドレスが最終アドレスでない場合には、ステ
ップＦ５５に進み上記ロウまたはカラムアドレスをカウ
ントアップし、その後ステップＦ５２に戻り上述のステ
ップを繰り返すことにより書き込み処理が行われる。
明する。まず、図１７（ａ）のステップＦ４０に示すよ
うに、アドレスカウンタ２２０のブロックアドレスをリ
セットする。続いて、上記ブロックアドレスに対応する
ブロックまたは冗長ブロック内のすべてのセルが書き込
み状態になっている、すなわちブロック書き込み処理が
終了しているか否かをステップＦ４１で判定し、ブロッ
ク書き込みが終了していない場合には、ステップＦ４２
に進みブロック書き込み処理を行う。このブロック書き
込み処理は図１７（ｂ）に示すようにして行われる。図
１７（ｂ）において、まず、ステップＦ５１に示すよう
にロウまたはカラムアドレスをリセットする。続いて、
ステップＦ５２に進み、書き込みベリファイ、すなわち
上記ロウまたはカラムアドレスに対応する全セルが書き
込み状態にあるか否かをベリファイすることを行う。上
記ロウまたはカラムアドレスに対応する全セルが書き込
み状態にない場合にはステップＦ５３に進み、書き込み
を行い、その後ステップＦ５２に戻る。上記ロウまたは
カラムアドレスに対応する全セルが書き込み状態にある
とベリファイされた場合には、ステップＦ５４に進み、
上記ロウまたはカラムアドレスが最終アドレスか否かが
判定される。上記ロウまたはカラムアドレスが最終アド
レスの場合には書き込み処理を終了する。上記ロウまた
はカラムアドレスが最終アドレスでない場合には、ステ
ップＦ５５に進み上記ロウまたはカラムアドレスをカウ
ントアップし、その後ステップＦ５２に戻り上述のステ
ップを繰り返すことにより書き込み処理が行われる。
【００２０】このようにして、図１７（ａ）に示すステ
ップＦ４２において、上記ブロックアドレスに対応する
ブロックの書き込み処理が終わると、図１７（ａ）のス
テップＦ４１に戻り、ブロック書き込みが終了した否か
が判定される。ブロック書き込みが終了した判定される
と、ステップＦ４３に進み、上記ブロックアドレスに対
応するブロックの消去が終了したか否かが判定される。
ブロックの消去が終了していない場合には、ステップＦ
４４に進み、ブロックの消去処理が行われる。
ップＦ４２において、上記ブロックアドレスに対応する
ブロックの書き込み処理が終わると、図１７（ａ）のス
テップＦ４１に戻り、ブロック書き込みが終了した否か
が判定される。ブロック書き込みが終了した判定される
と、ステップＦ４３に進み、上記ブロックアドレスに対
応するブロックの消去が終了したか否かが判定される。
ブロックの消去が終了していない場合には、ステップＦ
４４に進み、ブロックの消去処理が行われる。
【００２１】このブロックの消去処理の詳細を図１７
（ｃ）を参照して説明する。まず、図１７（ｃ）のステ
ップＦ６１に示すように、ロウまたはカラムアドレスを
リセットする。続いて、ステップＦ６２に進み消去ベリ
ファイ、すなわち上記ロウまたはカラムアドレスに対応
する全てのセルが消去状態にあるか否かをベリファイす
ることを行う。上記ロウまたはカラムアドレスに対応す
る全セルが消去状態にない場合には、ステップＦ６３に
進み消去処理を行い、その後、ステップＦ６２に進み、
上述のステップを繰り返す。上記ロウまたはカラムアド
レスに対応する全セルが消去状態にある場合には、ステ
ップＦ６４に進み、上記ロウまたはカラムアドレスがブ
ロック内の最終アドレスか否かを判定する。上記ロウま
たはカラムアドレスがブロック内の最終アドレスのとき
は消去処理を終了する。上記ロウまたはカラムアドレス
がブロック内の最終アドレスでないときは、ステップＦ
６５に進み上記ロウまたはカラムアドレスをカウントア
ップする。そして、その後ステップＦ６２に戻り上述の
ことを繰り返すことにより、消去処理を行う。
（ｃ）を参照して説明する。まず、図１７（ｃ）のステ
ップＦ６１に示すように、ロウまたはカラムアドレスを
リセットする。続いて、ステップＦ６２に進み消去ベリ
ファイ、すなわち上記ロウまたはカラムアドレスに対応
する全てのセルが消去状態にあるか否かをベリファイす
ることを行う。上記ロウまたはカラムアドレスに対応す
る全セルが消去状態にない場合には、ステップＦ６３に
進み消去処理を行い、その後、ステップＦ６２に進み、
上述のステップを繰り返す。上記ロウまたはカラムアド
レスに対応する全セルが消去状態にある場合には、ステ
ップＦ６４に進み、上記ロウまたはカラムアドレスがブ
ロック内の最終アドレスか否かを判定する。上記ロウま
たはカラムアドレスがブロック内の最終アドレスのとき
は消去処理を終了する。上記ロウまたはカラムアドレス
がブロック内の最終アドレスでないときは、ステップＦ
６５に進み上記ロウまたはカラムアドレスをカウントア
ップする。そして、その後ステップＦ６２に戻り上述の
ことを繰り返すことにより、消去処理を行う。
【００２２】このようにして図１７（ａ）のステップＦ
４４に示す消去処理が行われると、図１７（ａ）のステ
ップＦ４３に戻り、上記ブロックアドレスに対応するブ
ロックの消去が終了したか否かの判定が行われる。上記
ブロックアドレスに対応するブロックの消去が終了した
と判定された場合には、ステップＦ４５に進み上記ブロ
ックが最終ブロックか否かが判定される。最終ブロック
と判定された場合には、自動消去動作は終了する。最終
ブロックと判定されなかった場合には、ステップＦ４６
に進みブロックアドレスを１だけカウントアップし、ス
テップＦ４７に進む。ステップＦ４７において、ステッ
プＦ４２のブロック書き込み処理およびステップＦ４４
のブロック消去処理で用いられる終了フラグをリセット
し、再びステップＦ４１に進み、上述のことを繰り返
し、自動消去動作を行う。
４４に示す消去処理が行われると、図１７（ａ）のステ
ップＦ４３に戻り、上記ブロックアドレスに対応するブ
ロックの消去が終了したか否かの判定が行われる。上記
ブロックアドレスに対応するブロックの消去が終了した
と判定された場合には、ステップＦ４５に進み上記ブロ
ックが最終ブロックか否かが判定される。最終ブロック
と判定された場合には、自動消去動作は終了する。最終
ブロックと判定されなかった場合には、ステップＦ４６
に進みブロックアドレスを１だけカウントアップし、ス
テップＦ４７に進む。ステップＦ４７において、ステッ
プＦ４２のブロック書き込み処理およびステップＦ４４
のブロック消去処理で用いられる終了フラグをリセット
し、再びステップＦ４１に進み、上述のことを繰り返
し、自動消去動作を行う。
【００２３】次に、従来の他の半導体装置を、図１８を
参照して説明する。
参照して説明する。
【００２４】カラム冗長回路をＩ／Ｏの置き換えに使用
した場合の書き込みとベリファイについて図１８のブロ
ック図で説明する。図１８は１６ビットのＩ／Ｏに対し
１ビットの冗長回路がある従来の半導体装置のブロック
図である。まずベリファイ時の期待値となるデータをマ
ルチプレクサ１０４０〜１０４１５が選択する。書き込
み時はチップ外部から指定されたデータを書き込むため
マルチプレクサの選択制御信号ＳＥＬ ＥＸＴＥＲＮＡ
Ｌが”Ｈ”となり、外部指定されたデータＥＸＴＤＡＴ
Ａ＜ｉ＞（ｉ＝０，・・・，１５）がマルチプレクサ１
０４ｉによって選択される。消去時は内部データ発生回
路１０１の出力が選択される。消去は、ブロック内の全
セルに“０”を書き込む“ブロック書き込み”処理と、
消去により“１”にする“ブロック消去”処理からな
る。そこで図２２（ａ）に示す内部データ発生回路を用
いてブロック書き込み処理時は期待値データを“０”
に、ブロック消去処理時は期待値を“１”に固定する。
した場合の書き込みとベリファイについて図１８のブロ
ック図で説明する。図１８は１６ビットのＩ／Ｏに対し
１ビットの冗長回路がある従来の半導体装置のブロック
図である。まずベリファイ時の期待値となるデータをマ
ルチプレクサ１０４０〜１０４１５が選択する。書き込
み時はチップ外部から指定されたデータを書き込むため
マルチプレクサの選択制御信号ＳＥＬ ＥＸＴＥＲＮＡ
Ｌが”Ｈ”となり、外部指定されたデータＥＸＴＤＡＴ
Ａ＜ｉ＞（ｉ＝０，・・・，１５）がマルチプレクサ１
０４ｉによって選択される。消去時は内部データ発生回
路１０１の出力が選択される。消去は、ブロック内の全
セルに“０”を書き込む“ブロック書き込み”処理と、
消去により“１”にする“ブロック消去”処理からな
る。そこで図２２（ａ）に示す内部データ発生回路を用
いてブロック書き込み処理時は期待値データを“０”
に、ブロック消去処理時は期待値を“１”に固定する。
【００２５】マルチプレクサ１０４０〜１０４１５で選
択されたベリファイ期待値はベリファイ判定回路１０８
０〜１０８１５でセンスアンプＳＡ０〜ＳＡ１５の出力
と比較され各Ｉ／Ｏ毎に、一致しているか否、すなわ
ち、ＯＫ（一致）かＮＧ（不一致）かが判定される。す
べてのＩ／ＯでＯＫになるとＡＮＤゲート１２０を介し
て選択アドレスのベリファイパス信号ＶＦＹＯＫが”
Ｈ”レベルの信号となる。
択されたベリファイ期待値はベリファイ判定回路１０８
０〜１０８１５でセンスアンプＳＡ０〜ＳＡ１５の出力
と比較され各Ｉ／Ｏ毎に、一致しているか否、すなわ
ち、ＯＫ（一致）かＮＧ（不一致）かが判定される。す
べてのＩ／ＯでＯＫになるとＡＮＤゲート１２０を介し
て選択アドレスのベリファイパス信号ＶＦＹＯＫが”
Ｈ”レベルの信号となる。
【００２６】Ｉ／Ｏ置き換えのカラム冗長回路を持つ系
では、冗長カラム用のセンスアンプＳＡＲＤが存在す
る。ベリファイ判定回路１０８０〜１０８１５でセンス
アンプ出力と期待値データと比較する際に、不良カラム
のセンスアンプ出力は冗長カラム用センスアンプＳＡ
ＲＤの出力に置き換える必要がある。そこで、置換アド
レス記憶回路１１０に記憶されたデータをデコーダ１１
２によってデコードした信号を用い、不良カラムに対応
していれば、センスアンプ出力が冗長カラム用センスア
ンプの出力にマルチプレクサ１０４０〜１０４１５によ
って置き換えられる。
では、冗長カラム用のセンスアンプＳＡＲＤが存在す
る。ベリファイ判定回路１０８０〜１０８１５でセンス
アンプ出力と期待値データと比較する際に、不良カラム
のセンスアンプ出力は冗長カラム用センスアンプＳＡ
ＲＤの出力に置き換える必要がある。そこで、置換アド
レス記憶回路１１０に記憶されたデータをデコーダ１１
２によってデコードした信号を用い、不良カラムに対応
していれば、センスアンプ出力が冗長カラム用センスア
ンプの出力にマルチプレクサ１０４０〜１０４１５によ
って置き換えられる。
【００２７】各ベリファイ判定回路１０８ｉ（ｉ＝０，
・・・，１５）ではベリファイ判定を行い、一致してい
ることを示す信号ＯＫｉを各Ｉ／Ｏ毎に出力すると同時
に次に書き込むデータＰＲＧｉを確定させる。例えば図
２０に示すベリファイ判定回路を用い、ベリファイ判定
がＯＫ（ＯＫｉ＝Ｈ）ならばＰＲＧｉ＝Ｈとなり“０”
データは書かれない。
・・・，１５）ではベリファイ判定を行い、一致してい
ることを示す信号ＯＫｉを各Ｉ／Ｏ毎に出力すると同時
に次に書き込むデータＰＲＧｉを確定させる。例えば図
２０に示すベリファイ判定回路を用い、ベリファイ判定
がＯＫ（ＯＫｉ＝Ｈ）ならばＰＲＧｉ＝Ｈとなり“０”
データは書かれない。
【００２８】実際にセルにバイアスする際には、不良カ
ラムではなく冗長カラムに書き込みを実行しなければな
らない。したがって置換アドレス記憶回路１１０のデー
タと一致したＩ／Ｏは本体セルでなく冗長セルの方にバ
イアスするために、切り換えスイッチ１２２０〜１２２
１５で書き込みデータをスイッチする。書き込みデータ
の切り換えスイッチ１２２０〜１２２１５は例えば図２
１に示す回路構成で実現できる。置換アドレス記憶回路
のデータと一致していないＩ／Ｏは冗長ブロック使用指
示信号ＨＩＴが”Ｌ”となるためベリファイ判定回路１
０８０〜１０８ １５で指定された書き込みデータをその
まま転送する。不良Ｉ／ＯではＨＩＴ＝Ｈとなり本体セ
ルは書き込みデータが“１”(ＯＵＴ＝Ｈ）に固定され
バイアスされない。代わりに書き込みデータはＰＲＧＩ
Ｏ＜ＲＤ＞として転送され冗長セルに書き込まれる。
ラムではなく冗長カラムに書き込みを実行しなければな
らない。したがって置換アドレス記憶回路１１０のデー
タと一致したＩ／Ｏは本体セルでなく冗長セルの方にバ
イアスするために、切り換えスイッチ１２２０〜１２２
１５で書き込みデータをスイッチする。書き込みデータ
の切り換えスイッチ１２２０〜１２２１５は例えば図２
１に示す回路構成で実現できる。置換アドレス記憶回路
のデータと一致していないＩ／Ｏは冗長ブロック使用指
示信号ＨＩＴが”Ｌ”となるためベリファイ判定回路１
０８０〜１０８ １５で指定された書き込みデータをその
まま転送する。不良Ｉ／ＯではＨＩＴ＝Ｈとなり本体セ
ルは書き込みデータが“１”(ＯＵＴ＝Ｈ）に固定され
バイアスされない。代わりに書き込みデータはＰＲＧＩ
Ｏ＜ＲＤ＞として転送され冗長セルに書き込まれる。
【００２９】なお、内部データ発生回路１０１で図２２
（ｂ）に示すロジックの回路を使用すれば最下位ビット
（ＡＤＤ＜０＞）の偶奇によって“１”または“０”が
決まるような特定パターンを書くことができる。テスト
時にこのようなロジックを活かすことでさまざまな特定
パターンのデータをセルに書くことができる。必要なら
ば内部データ発生回路１０１をＩ／Ｏ毎に独立に持たせ
ればＩ／Ｏ内でも均一パターン以外のパターン(全ての
データが“０”または“１”となる以外のパターン)の
セルデータを自動で書くことができる。
（ｂ）に示すロジックの回路を使用すれば最下位ビット
（ＡＤＤ＜０＞）の偶奇によって“１”または“０”が
決まるような特定パターンを書くことができる。テスト
時にこのようなロジックを活かすことでさまざまな特定
パターンのデータをセルに書くことができる。必要なら
ば内部データ発生回路１０１をＩ／Ｏ毎に独立に持たせ
ればＩ／Ｏ内でも均一パターン以外のパターン(全ての
データが“０”または“１”となる以外のパターン)の
セルデータを自動で書くことができる。
【００３０】
【発明が解決しようとする課題】図１４に示す従来の半
導体装置においては、自動消去動作は、製品としての実
使用時のみならず、製品出荷前のテスト時にもよく利用
する。これはメモリテスタなど外部測定装置で同様のベ
リファイと、書き込み及び消去動作とを実行するよりも
高速だからである。
導体装置においては、自動消去動作は、製品としての実
使用時のみならず、製品出荷前のテスト時にもよく利用
する。これはメモリテスタなど外部測定装置で同様のベ
リファイと、書き込み及び消去動作とを実行するよりも
高速だからである。
【００３１】ところが、冗長ブロックは置き換えを前提
としているため特定のアドレスを持たない。そこで冗長
ブロックについて自動動作での書きこみ、消去のテスト
を実行するには、置換アドレス記憶回路２８のデータを
書き換えるか、強制的に冗長ブロックを選択するような
テストモードにして本体ブロックのテストとは別にもう
一度自動動作を実行するしかなく、一回ですべてのブロ
ックの書きこみ、消去を確認することは不可能であっ
た。このためテスト時間がかかるという問題があった。
としているため特定のアドレスを持たない。そこで冗長
ブロックについて自動動作での書きこみ、消去のテスト
を実行するには、置換アドレス記憶回路２８のデータを
書き換えるか、強制的に冗長ブロックを選択するような
テストモードにして本体ブロックのテストとは別にもう
一度自動動作を実行するしかなく、一回ですべてのブロ
ックの書きこみ、消去を確認することは不可能であっ
た。このためテスト時間がかかるという問題があった。
【００３２】また、図１８に示す従来の半導体装置にお
いては、冗長カラムは常に置き換えられるため、テスト
時に冗長カラムまで含めた全セルに書き込むことができ
ず、冗長カラムまで含めた全セルに書き込むためには通
常のテストとは別にもう一度テストするしかなく、テス
ト時間がかかるという問題がある。
いては、冗長カラムは常に置き換えられるため、テスト
時に冗長カラムまで含めた全セルに書き込むことができ
ず、冗長カラムまで含めた全セルに書き込むためには通
常のテストとは別にもう一度テストするしかなく、テス
ト時間がかかるという問題がある。
【００３３】本発明は、上記事情を考慮してなされたも
のであって、テスト時間を可及的に短縮することのでき
る半導体装置を提供することを目的とする。
のであって、テスト時間を可及的に短縮することのでき
る半導体装置を提供することを目的とする。
【００３４】
【課題を解決するための手段】本発明による半導体装置
の第１の態様は、第１モードの場合には、入力された第
１ブロックアドレスを出力し、第２モードの場合には、
本体ブロック複数個および冗長ブロックを有するメモリ
部の前記本体ブロック複数個に対応するブロックアドレ
ス空間の倍のブロックアドレス空間の中から選択した第
２ブロックアドレスを出力するアドレスカウンタと、不
良ブロックのアドレス情報および前記不良ブロックが置
き換えられる冗長ブロックのアドレスを記憶する記憶回
路と、前記アドレスカウンタの出力と前記記憶回路に記
憶された不良ブロックのアドレスとを比較して一致した
ときには一致信号を出力する冗長ブロック置換判定回路
と、テスト時は、前記アドレスカウンタの出力であるブ
ロックアドレスの最上位の値が第１のロジックレベルの
場合に前記アドレスカウンタの出力に対応する本体ブロ
ックを選択し、前記最上位の値が第２のロジックレベル
の場合に前記本体ブロックを強制非選択にして前記冗長
ブロックを代わりに選択し、テスト時以外のときは、前
記一致信号が前記冗長ブロック置換判定回路から出力さ
れない場合に前記アドレスカウンタの出力に対応する本
体ブロックを選択し、前記一致信号が前記冗長ブロック
置換判定回路から出力された場合に、前記本体ブロック
を強制非選択にしかつ前記記憶回路の出力に基づいて前
記アドレスカウンタの出力に対応する本体ブロックが置
き換えられる冗長ブロックを代わりに選択するブロック
選択制御回路と、を有するアドレス制御回路を備えたこ
とを特徴とする。
の第１の態様は、第１モードの場合には、入力された第
１ブロックアドレスを出力し、第２モードの場合には、
本体ブロック複数個および冗長ブロックを有するメモリ
部の前記本体ブロック複数個に対応するブロックアドレ
ス空間の倍のブロックアドレス空間の中から選択した第
２ブロックアドレスを出力するアドレスカウンタと、不
良ブロックのアドレス情報および前記不良ブロックが置
き換えられる冗長ブロックのアドレスを記憶する記憶回
路と、前記アドレスカウンタの出力と前記記憶回路に記
憶された不良ブロックのアドレスとを比較して一致した
ときには一致信号を出力する冗長ブロック置換判定回路
と、テスト時は、前記アドレスカウンタの出力であるブ
ロックアドレスの最上位の値が第１のロジックレベルの
場合に前記アドレスカウンタの出力に対応する本体ブロ
ックを選択し、前記最上位の値が第２のロジックレベル
の場合に前記本体ブロックを強制非選択にして前記冗長
ブロックを代わりに選択し、テスト時以外のときは、前
記一致信号が前記冗長ブロック置換判定回路から出力さ
れない場合に前記アドレスカウンタの出力に対応する本
体ブロックを選択し、前記一致信号が前記冗長ブロック
置換判定回路から出力された場合に、前記本体ブロック
を強制非選択にしかつ前記記憶回路の出力に基づいて前
記アドレスカウンタの出力に対応する本体ブロックが置
き換えられる冗長ブロックを代わりに選択するブロック
選択制御回路と、を有するアドレス制御回路を備えたこ
とを特徴とする。
【００３５】このように構成された本発明の半導体装置
によれば、１回のシーケンスで冗長ブロックを含めた全
てのブロックで書き込み、消去を実行することが可能と
なるので、テスト時間を可及的に短縮することができ
る。
によれば、１回のシーケンスで冗長ブロックを含めた全
てのブロックで書き込み、消去を実行することが可能と
なるので、テスト時間を可及的に短縮することができ
る。
【００３６】本発明による半導体装置の第２の態様は、
不良メモリセルを置き換えるための冗長なワード線ある
いはビット線と、不良ワード線あるいはビット線を前記
冗長線に置き換えるためのアドレス情報を記憶する記憶
回路と、アドレスカウンタと、 前記アドレスカウンタ
出力にしたがって順次メモリセルを選択し、書き込みあ
るいは消去を実行し、すべてのメモリセルに対して動作
を終了した時点で自動的に動作完了する手段を備え、テ
スト時には、すべてのメモリセルを順次選択し、書き込
みおよび消去動作を実行することを特徴とする。
不良メモリセルを置き換えるための冗長なワード線ある
いはビット線と、不良ワード線あるいはビット線を前記
冗長線に置き換えるためのアドレス情報を記憶する記憶
回路と、アドレスカウンタと、 前記アドレスカウンタ
出力にしたがって順次メモリセルを選択し、書き込みあ
るいは消去を実行し、すべてのメモリセルに対して動作
を終了した時点で自動的に動作完了する手段を備え、テ
スト時には、すべてのメモリセルを順次選択し、書き込
みおよび消去動作を実行することを特徴とする。
【００３７】このように構成された本発明の半導体装置
によれば、１回のシーケンスで冗長ブロックを含めた全
てのブロックで書き込み、消去を実行することが可能と
なるので、テスト時間を可及的に短縮することができ
る。
によれば、１回のシーケンスで冗長ブロックを含めた全
てのブロックで書き込み、消去を実行することが可能と
なるので、テスト時間を可及的に短縮することができ
る。
【００３８】本発明による半導体装置の第３の態様は、
メモリセルが接続された本体カラムおよび冗長カラム
と、冗長カラムをどの本体カラムと置き換えたかの情報
を保持する保持回路と、選択された本体および冗長カラ
ム上のデータをセンスするセンスアンプと、各々のセン
スアンプに対しセンス出力とセルデータ期待値とを比較
する比較回路と、通常時には冗長カラムのデータは前記
保持回路に保持された情報により指定されたカラムのセ
ンス出力を、冗長カラム用センスアンプ出力と置き換え
て比較し、テスト時には前記保持回路の情報に関係な
く、本体カラムと冗長カラムそれぞれに対して比較する
ベリファイ判定回路と、を備えたことを特徴とする。
メモリセルが接続された本体カラムおよび冗長カラム
と、冗長カラムをどの本体カラムと置き換えたかの情報
を保持する保持回路と、選択された本体および冗長カラ
ム上のデータをセンスするセンスアンプと、各々のセン
スアンプに対しセンス出力とセルデータ期待値とを比較
する比較回路と、通常時には冗長カラムのデータは前記
保持回路に保持された情報により指定されたカラムのセ
ンス出力を、冗長カラム用センスアンプ出力と置き換え
て比較し、テスト時には前記保持回路の情報に関係な
く、本体カラムと冗長カラムそれぞれに対して比較する
ベリファイ判定回路と、を備えたことを特徴とする。
【００３９】このように構成された本発明の半導体装置
によれば、１回のシーケンスで冗長ブロックを含めた全
てのブロックで書き込み、消去を実行することが可能と
なるので、テスト時間を可及的に短縮することができ
る。
によれば、１回のシーケンスで冗長ブロックを含めた全
てのブロックで書き込み、消去を実行することが可能と
なるので、テスト時間を可及的に短縮することができ
る。
【００４０】
【発明の実施の形態】本発明による半導体装置の実施形
態を、以下図面を参照して説明する。
態を、以下図面を参照して説明する。
【００４１】（第１の実施形態）本発明による半導体装
置の第１の実施形態を、図１乃至図４を参照して説明す
る。この実施形態の半導体装置は、フラッシュメモリを
有し、例えば図１３に示すように、メモリセルアレイ３
およびカラムデコーダ４ならびにロウデコーダ５を有す
るメモリ部２と、センスアンプ部７と、アドレス制御回
路１１およびデータ制御回路１３を有する制御部１０
と、コマンドインターフェース１４と、自動動作制御回
路１６と、電源制御回路１８とを備えている。アドレス
制御部１１は入力されたアドレスに基づいてメモリ部２
を制御する。データ制御回路１３は出力イネーブル信号
ＯＥＢ、チップイネーブル信号ＣＥＢ、ライトイネーブ
ル信号ＷＥＢに基づいてメモリ部を制御する。Ｉ／Ｏ部
介して入力されたデータはデータ制御回路１３によって
メモリ部２に送られる。また、センスアンプ部７によっ
て読み出されたメモリ部２のデータはデータ制御回路１
３を介してＩ／Ｏ部に出力される。一方、Ｉ／Ｏ部介し
て入力されたコマンドはコマンドインターフェース１４
を介して自動動作制御回路１６や電源制御回路１８に送
られる。電源制御回路１８はメモリ部２の電源の制御を
行い、自動動作制御回路１６は、例えば複数ブロック自
動消去機能を実行する。そして、この実施形態に係るア
ドレス制御回路の構成を図１に示す。
置の第１の実施形態を、図１乃至図４を参照して説明す
る。この実施形態の半導体装置は、フラッシュメモリを
有し、例えば図１３に示すように、メモリセルアレイ３
およびカラムデコーダ４ならびにロウデコーダ５を有す
るメモリ部２と、センスアンプ部７と、アドレス制御回
路１１およびデータ制御回路１３を有する制御部１０
と、コマンドインターフェース１４と、自動動作制御回
路１６と、電源制御回路１８とを備えている。アドレス
制御部１１は入力されたアドレスに基づいてメモリ部２
を制御する。データ制御回路１３は出力イネーブル信号
ＯＥＢ、チップイネーブル信号ＣＥＢ、ライトイネーブ
ル信号ＷＥＢに基づいてメモリ部を制御する。Ｉ／Ｏ部
介して入力されたデータはデータ制御回路１３によって
メモリ部２に送られる。また、センスアンプ部７によっ
て読み出されたメモリ部２のデータはデータ制御回路１
３を介してＩ／Ｏ部に出力される。一方、Ｉ／Ｏ部介し
て入力されたコマンドはコマンドインターフェース１４
を介して自動動作制御回路１６や電源制御回路１８に送
られる。電源制御回路１８はメモリ部２の電源の制御を
行い、自動動作制御回路１６は、例えば複数ブロック自
動消去機能を実行する。そして、この実施形態に係るア
ドレス制御回路の構成を図１に示す。
【００４２】この実施形態に係るアドレス制御回路２０
は、８個のブロックＢＬＫ０〜ＢＬＫ７と、２個の冗長
ブロックＲＤ０〜ＲＤ１とを有するメモリ部に対して適
用される。アドレス制御回路２０は、アドレスカウンタ
２２と、ブロックアドレスデコーダ２４と、冗長ブロッ
ク置換判定回路２６と、置換アドレス記憶回路２８と、
ブロック選択制御部３０と、最終ブロック判定回路４０
とを備えている。
は、８個のブロックＢＬＫ０〜ＢＬＫ７と、２個の冗長
ブロックＲＤ０〜ＲＤ１とを有するメモリ部に対して適
用される。アドレス制御回路２０は、アドレスカウンタ
２２と、ブロックアドレスデコーダ２４と、冗長ブロッ
ク置換判定回路２６と、置換アドレス記憶回路２８と、
ブロック選択制御部３０と、最終ブロック判定回路４０
とを備えている。
【００４３】アドレスカウンタ２２は、複数のアドレス
バッファ２３ａ、２３ｂ、２３ｃおよびダミーバッファ
２３ｄから構成されている。これらのアドレスバッファ
２３ａ、２３ｂ、２３ｃおよびダミーバッファ２３ｄは
それぞれ、図１５に示すアドレスバッファ２３から構成
されており、このアドレスバッファ２３は、従来例で説
明したように、カウンタ部２３０と、マルチプレクサ部
２５０とから構成されている。マルチプレクサ部２５０
はＮＡＮＤゲート２５１、２５３、２５４と、インバー
タ２５２とから構成され、通常読み出し時（ＲＥＡＤ＝
Ｈ)には入力端子ＩＮから入力されるアドレスをそのま
ま出力端子ＯＵＴから出力する。そして、アドレスをカ
ウントする自動消去時（ＲＥＡＤ＝Ｌ）には、カウンタ
部２３０の出力（後述のインバータ２３８の出力）を出
力端子ＯＵＴから出力する。
バッファ２３ａ、２３ｂ、２３ｃおよびダミーバッファ
２３ｄから構成されている。これらのアドレスバッファ
２３ａ、２３ｂ、２３ｃおよびダミーバッファ２３ｄは
それぞれ、図１５に示すアドレスバッファ２３から構成
されており、このアドレスバッファ２３は、従来例で説
明したように、カウンタ部２３０と、マルチプレクサ部
２５０とから構成されている。マルチプレクサ部２５０
はＮＡＮＤゲート２５１、２５３、２５４と、インバー
タ２５２とから構成され、通常読み出し時（ＲＥＡＤ＝
Ｈ)には入力端子ＩＮから入力されるアドレスをそのま
ま出力端子ＯＵＴから出力する。そして、アドレスをカ
ウントする自動消去時（ＲＥＡＤ＝Ｌ）には、カウンタ
部２３０の出力（後述のインバータ２３８の出力）を出
力端子ＯＵＴから出力する。
【００４４】カウンタ部２３０は、ゲートにリセット信
号ＲＳＴが入力されるｎチャネルＭＯＳトランジスタ２
３１、２３７と、インバータ２３２ａ，２３２ｂからな
るラッチ回路２３２と、トランスファゲート２３４と、
インバータ２３５ａ，２３５ｂからなるラッチ回路２３
５と、インバータ２３８と、トランスファゲート２３９
と、ＮＡＮＤゲート２４０と、インバータ２４１と、Ｎ
ＡＮＤゲート２４２と、インバータ２４３とを備えてい
る。ラッチ回路２３２の入力はトランジスタ２３１によ
ってリセットされ、ラッチ回路２３５の入力はトランジ
スタ２３７によってラッチされる構成となっている。ま
たラッチ回路２３２の出力端はトランスファゲートを介
してラッチ回路２３５の入力端に接続される。ラッチ回
路２３５の出力端は、インバータ２３８の入力端に接続
されている。インバータ２３８の出力はマルチプレクサ
部２５０に送られるとともに、トランスファゲート２３
９を介してラッチ回路２３２の入力に帰還する構成とな
っている。また、２入力ＮＡＮＤゲート２４０の一方の
入力端にラッチ回路２３２の入力端が接続され、他方の
入力端に入力キャリー信号ＣＡＲＲＹＩＮが入力され
る。ＮＡＮＤゲート２４０の出力はインバータ２４１を
介してキャリー信号ＣＡＲＲＹとして外部に出力され
る。２入力ＮＡＮＤゲート２４２の一方の入力端には入
力キャリー信号ＣＡＲＲＹＩＮ信号が入力され、他方の
入力端にはパルスであるカウントアップ信号ＡＤＶが入
力される構成となっている。
号ＲＳＴが入力されるｎチャネルＭＯＳトランジスタ２
３１、２３７と、インバータ２３２ａ，２３２ｂからな
るラッチ回路２３２と、トランスファゲート２３４と、
インバータ２３５ａ，２３５ｂからなるラッチ回路２３
５と、インバータ２３８と、トランスファゲート２３９
と、ＮＡＮＤゲート２４０と、インバータ２４１と、Ｎ
ＡＮＤゲート２４２と、インバータ２４３とを備えてい
る。ラッチ回路２３２の入力はトランジスタ２３１によ
ってリセットされ、ラッチ回路２３５の入力はトランジ
スタ２３７によってラッチされる構成となっている。ま
たラッチ回路２３２の出力端はトランスファゲートを介
してラッチ回路２３５の入力端に接続される。ラッチ回
路２３５の出力端は、インバータ２３８の入力端に接続
されている。インバータ２３８の出力はマルチプレクサ
部２５０に送られるとともに、トランスファゲート２３
９を介してラッチ回路２３２の入力に帰還する構成とな
っている。また、２入力ＮＡＮＤゲート２４０の一方の
入力端にラッチ回路２３２の入力端が接続され、他方の
入力端に入力キャリー信号ＣＡＲＲＹＩＮが入力され
る。ＮＡＮＤゲート２４０の出力はインバータ２４１を
介してキャリー信号ＣＡＲＲＹとして外部に出力され
る。２入力ＮＡＮＤゲート２４２の一方の入力端には入
力キャリー信号ＣＡＲＲＹＩＮ信号が入力され、他方の
入力端にはパルスであるカウントアップ信号ＡＤＶが入
力される構成となっている。
【００４５】このカウウンタ部２３０は、次のように動
作する。
作する。
【００４６】ａ）インバータ２３８の出力が”Ｌ”レベ
ルかつ入力キャリー信号ＣＡＲＲＹＩＮが”Ｈ”レベル
のときにカウントアップ信号ＡＤＶとなるパルスが入力
され、カウントアップ信号ＡＤＶが”Ｌ”レベルから”
Ｈ”レベルに変化した場合には、インバータ２３８の出
力およびキャリー信号ＣＡＲＲＹは共に”Ｌ”レベルか
ら”Ｈ”レベルへ変化する。
ルかつ入力キャリー信号ＣＡＲＲＹＩＮが”Ｈ”レベル
のときにカウントアップ信号ＡＤＶとなるパルスが入力
され、カウントアップ信号ＡＤＶが”Ｌ”レベルから”
Ｈ”レベルに変化した場合には、インバータ２３８の出
力およびキャリー信号ＣＡＲＲＹは共に”Ｌ”レベルか
ら”Ｈ”レベルへ変化する。
【００４７】ｂ）インバータ２３８の出力が”Ｈ”レベ
ルかつキャリー信号ＣＡＲＲＹＩＮが”Ｈ”レベルのと
きにカウントアップ信号ＡＤＶとなるパルスが入力さ
れ、カウントアップ信号ＡＤＶが”Ｌ”レベルから”
Ｈ”レベルに変化した場合には、インバータ２３８の出
力およびキャリー信号ＣＡＲＲＹは共に”Ｈ”レベルか
ら”Ｌ”レベルへ変化する。
ルかつキャリー信号ＣＡＲＲＹＩＮが”Ｈ”レベルのと
きにカウントアップ信号ＡＤＶとなるパルスが入力さ
れ、カウントアップ信号ＡＤＶが”Ｌ”レベルから”
Ｈ”レベルに変化した場合には、インバータ２３８の出
力およびキャリー信号ＣＡＲＲＹは共に”Ｈ”レベルか
ら”Ｌ”レベルへ変化する。
【００４８】ｃ）入力キャリー信号ＣＡＲＲＹＩＮが”
Ｌ”レベルの場合には、インバータ２３８の出力のレベ
ルに関わらず、インバータ２３８の出力およびキャリー
信号ＣＡＲＲＹのレベルは”Ｌ”レベルのままとなる。
Ｌ”レベルの場合には、インバータ２３８の出力のレベ
ルに関わらず、インバータ２３８の出力およびキャリー
信号ＣＡＲＲＹのレベルは”Ｌ”レベルのままとなる。
【００４９】再び図１に戻り、このように構成されたア
ドレスバッファ２３ａ、２３ｂ、２３ｃ、およびダミー
バッファ２３ｄからなるアドレスカウンタ２２において
は、最下段のアドレスバッファ２３ａの入力キャリー信
号ＣＡＲＲＹＩＮとして常に”Ｈ”レベルの信号が入力
され、アドレスバッファ２３ａから出力されるキャリー
信号ＣＡＲＲＹは次段のアドレスバッファ２３ｂの入力
キャリー信号ＣＡＲＲＹＩＮとなり、アドレスバッファ
２３ｂから出力されるキャリー信号ＣＡＲＲＹは次段の
アドレスバッファ２３ｃの入力キャリー信号ＣＡＲＲＹ
ＩＮとなる。アドレスバッファ２３ｃから出力されるキ
ャリー信号ＣＡＲＲＹは次段のダミーバッファ２３ｄの
入力キャリー信号ＣＡＲＲＹＩＮとなる。なお、ダミー
バッファ２３ｄの入力端子ＩＮは接地されている。
ドレスバッファ２３ａ、２３ｂ、２３ｃ、およびダミー
バッファ２３ｄからなるアドレスカウンタ２２において
は、最下段のアドレスバッファ２３ａの入力キャリー信
号ＣＡＲＲＹＩＮとして常に”Ｈ”レベルの信号が入力
され、アドレスバッファ２３ａから出力されるキャリー
信号ＣＡＲＲＹは次段のアドレスバッファ２３ｂの入力
キャリー信号ＣＡＲＲＹＩＮとなり、アドレスバッファ
２３ｂから出力されるキャリー信号ＣＡＲＲＹは次段の
アドレスバッファ２３ｃの入力キャリー信号ＣＡＲＲＹ
ＩＮとなる。アドレスバッファ２３ｃから出力されるキ
ャリー信号ＣＡＲＲＹは次段のダミーバッファ２３ｄの
入力キャリー信号ＣＡＲＲＹＩＮとなる。なお、ダミー
バッファ２３ｄの入力端子ＩＮは接地されている。
【００５０】従って、通常読み出し時には、アドレスカ
ウンタ２２に３ビットのブロックアドレス信号がアドレ
スパッドから入力されると、最下位のビットはアドレス
バッファ２３ａに、中位のビットはアドレスバッファ２
３ｂに、最上位のビットはアドレスバッファ２３ｃにそ
れぞれ入力される構成となっている。また、自動消去動
作時には、入力されたカウウントアップ信号ＡＤＶのパ
ルスの総数をカウントしカウント結果に応じたブロック
アドレスがアドレスカウンタ２２から出力される。例え
ば、まず、カウントアップ信号ＡＤＶとして１個のパル
スが入力されると、アドレスバッファ２３ａの出力は”
Ｈ”レベルの信号となるが、他のアドレスバッファ２３
ｂ、２３ｃの出力は共に”Ｌ”となる。この状態で、カ
ウントアップ信号ＡＤＶとして１個のパルスが更に入力
されると、アドレスバッファ２３ａの出力は”Ｌ”レベ
ル、アドレスバッファ２３ｂの出力は”Ｈ”レベル、ア
ドレスバッファ２３ｃ出力は”Ｌ”レベルとなる。この
状態で、カウントアップ信号ＡＤＶとして１個のパルス
が更に入力されると、アドレスバッファ２３ａの出力
は”Ｈ”レベル、アドレスバッファ２３ｂの出力は”
Ｈ”レベル、アドレスバッファ２３ｃの出力は”Ｌ”レ
ベルとなる。
ウンタ２２に３ビットのブロックアドレス信号がアドレ
スパッドから入力されると、最下位のビットはアドレス
バッファ２３ａに、中位のビットはアドレスバッファ２
３ｂに、最上位のビットはアドレスバッファ２３ｃにそ
れぞれ入力される構成となっている。また、自動消去動
作時には、入力されたカウウントアップ信号ＡＤＶのパ
ルスの総数をカウントしカウント結果に応じたブロック
アドレスがアドレスカウンタ２２から出力される。例え
ば、まず、カウントアップ信号ＡＤＶとして１個のパル
スが入力されると、アドレスバッファ２３ａの出力は”
Ｈ”レベルの信号となるが、他のアドレスバッファ２３
ｂ、２３ｃの出力は共に”Ｌ”となる。この状態で、カ
ウントアップ信号ＡＤＶとして１個のパルスが更に入力
されると、アドレスバッファ２３ａの出力は”Ｌ”レベ
ル、アドレスバッファ２３ｂの出力は”Ｈ”レベル、ア
ドレスバッファ２３ｃ出力は”Ｌ”レベルとなる。この
状態で、カウントアップ信号ＡＤＶとして１個のパルス
が更に入力されると、アドレスバッファ２３ａの出力
は”Ｈ”レベル、アドレスバッファ２３ｂの出力は”
Ｈ”レベル、アドレスバッファ２３ｃの出力は”Ｌ”レ
ベルとなる。
【００５１】なお、ダミーバッファ２３ｄの出力端ＯＵ
Ｔから出力される信号ＲＤＳＥＬは、ブロックＢＬＫ０
〜ＢＬＫ７を全て強制的に非選択状態にするのに用いら
れる。また、アドレスバッファ２３ｃから出力されるキ
ャリー信号ＣＡＲＲＹ１は、冗長ブロックが最終の冗長
ブロックか否かの判定に用いられる。
Ｔから出力される信号ＲＤＳＥＬは、ブロックＢＬＫ０
〜ＢＬＫ７を全て強制的に非選択状態にするのに用いら
れる。また、アドレスバッファ２３ｃから出力されるキ
ャリー信号ＣＡＲＲＹ１は、冗長ブロックが最終の冗長
ブロックか否かの判定に用いられる。
【００５２】また、置換アドレス記憶回路２８には、不
良ブロックのアドレスおよびこの不良ブロックに対して
置き換えるべき冗長ブロックの情報が記憶されている。
例えば、冗長ブロックＲＤ０にはブロックＢＬＫ０のア
ドレス０ｈ（１６進数の０）を、冗長ブロックＲＤ１に
はブロックＢＬＫ１のアドレス１ｈ（１６進数の１）を
置き換え元とする。置換アドレス記憶回路２８が書き換
え可能な不揮発性メモリの場合は置き換えるアドレスを
上記メモリに直接書いておけばよい。ヒューズ回路のよ
うに一度しか置換アドレスデータが書けないようなタイ
プの置換アドレス記憶回路の場合は、図２に示すように
一時的に置換アドレスデータをラッチするようなテスト
用置換アドレス記憶回路２９を新たに設けることでテス
トが可能となる。図２に示すテスト用置換アドレス記憶
回路２９の例では、通常はパワーオン時などの置換アド
レス読み出し期間(ＦＵＳＥＲＥＡＤＢ＝”Ｌ”)に置換
アドレスデータをラッチする。一方テストのためＴＥＳ
ＴＬＡＴ信号を”Ｈ”レベルにし、置き換えをするブロ
ックアドレスを入力パッドから入力することで置換アド
レス記憶回路２８に直接データを書くことなく一時的に
任意の置換アドレスデータをラッチさせることができ
る。
良ブロックのアドレスおよびこの不良ブロックに対して
置き換えるべき冗長ブロックの情報が記憶されている。
例えば、冗長ブロックＲＤ０にはブロックＢＬＫ０のア
ドレス０ｈ（１６進数の０）を、冗長ブロックＲＤ１に
はブロックＢＬＫ１のアドレス１ｈ（１６進数の１）を
置き換え元とする。置換アドレス記憶回路２８が書き換
え可能な不揮発性メモリの場合は置き換えるアドレスを
上記メモリに直接書いておけばよい。ヒューズ回路のよ
うに一度しか置換アドレスデータが書けないようなタイ
プの置換アドレス記憶回路の場合は、図２に示すように
一時的に置換アドレスデータをラッチするようなテスト
用置換アドレス記憶回路２９を新たに設けることでテス
トが可能となる。図２に示すテスト用置換アドレス記憶
回路２９の例では、通常はパワーオン時などの置換アド
レス読み出し期間(ＦＵＳＥＲＥＡＤＢ＝”Ｌ”)に置換
アドレスデータをラッチする。一方テストのためＴＥＳ
ＴＬＡＴ信号を”Ｈ”レベルにし、置き換えをするブロ
ックアドレスを入力パッドから入力することで置換アド
レス記憶回路２８に直接データを書くことなく一時的に
任意の置換アドレスデータをラッチさせることができ
る。
【００５３】ブロック選択制御部３０は、ＮＡＮＤゲー
ト３１と、インバータ３２と、ＮＡＮＤゲート３３と、
ブロックＢＬＫ０〜ＢＬＫ７に対応して設けられたＡＮ
Ｄゲート３４０〜３４７とを備えている。各ＡＮＤゲー
ト３４ｉ（ｉ＝０，・・・，７）は、インバータ３２お
よびＮＡＮＤゲート３３を介して送られてくるテスト信
号ＴＥＳＴと、冗長ブロック置換判定回路２６からＮＡ
ＮＤゲート３３を介して送られてくる冗長ブロック使用
指示信号ＨＩＴと、ブロックアドレスデコーダ２４から
送られてくるブロック選択信号ＢＬＫ＜ｉ＞とに基づい
て、ブロックアドレスに対応するブロックＢＬＫｉを選
択する。
ト３１と、インバータ３２と、ＮＡＮＤゲート３３と、
ブロックＢＬＫ０〜ＢＬＫ７に対応して設けられたＡＮ
Ｄゲート３４０〜３４７とを備えている。各ＡＮＤゲー
ト３４ｉ（ｉ＝０，・・・，７）は、インバータ３２お
よびＮＡＮＤゲート３３を介して送られてくるテスト信
号ＴＥＳＴと、冗長ブロック置換判定回路２６からＮＡ
ＮＤゲート３３を介して送られてくる冗長ブロック使用
指示信号ＨＩＴと、ブロックアドレスデコーダ２４から
送られてくるブロック選択信号ＢＬＫ＜ｉ＞とに基づい
て、ブロックアドレスに対応するブロックＢＬＫｉを選
択する。
【００５４】最終ブロック判定回路４０は、インバータ
４１と、ＮＡＮＤゲート４２，４３，４４とを備えてい
る。ＮＡＮＤゲート４２は、ダミーバッファ２３ｄの出
力信号ＲＤＳＥＬと、テスト信号ＴＥＳＴと、アドレス
バッファ２３ａのキャリー信号ＣＡＲＲＹ２とに基づい
て、ＮＡＮＤ演算を行い、演算結果をＮＡＮＤゲート４
４に出力する。ＮＡＮＤゲート４３は、インバータ４１
を介して送られてくるテスト信号ＴＥＳＴと、アドレス
バッファ２３ｃのキャリー信号ＣＡＲＲＹ１とに基づい
て、ＮＡＮＤ演算を行い、演算結果をＮＡＮＤゲート４
４に送出する。ＮＡＮＤゲート４４は、ＮＡＮＤゲート
４２およびＮＡＮＤゲート４３の出力に基づいて、ＮＡ
ＮＤ演算を行い、最終ブロックか否かの判定に用いられ
る信号ＢＬＫＥＮＤを出力する。
４１と、ＮＡＮＤゲート４２，４３，４４とを備えてい
る。ＮＡＮＤゲート４２は、ダミーバッファ２３ｄの出
力信号ＲＤＳＥＬと、テスト信号ＴＥＳＴと、アドレス
バッファ２３ａのキャリー信号ＣＡＲＲＹ２とに基づい
て、ＮＡＮＤ演算を行い、演算結果をＮＡＮＤゲート４
４に出力する。ＮＡＮＤゲート４３は、インバータ４１
を介して送られてくるテスト信号ＴＥＳＴと、アドレス
バッファ２３ｃのキャリー信号ＣＡＲＲＹ１とに基づい
て、ＮＡＮＤ演算を行い、演算結果をＮＡＮＤゲート４
４に送出する。ＮＡＮＤゲート４４は、ＮＡＮＤゲート
４２およびＮＡＮＤゲート４３の出力に基づいて、ＮＡ
ＮＤ演算を行い、最終ブロックか否かの判定に用いられ
る信号ＢＬＫＥＮＤを出力する。
【００５５】次に、図１に示すアドレス制御回路２０の
動作を説明する。
動作を説明する。
【００５６】まず、アドレス制御回路２０の通常の読み
出し時（図１５に示す信号ＲＥＡＤが”Ｈ”の時）の動
作について説明する。通常の読み出し時には、一般にテ
スト信号ＴＥＳＴは、”Ｌ”レベルであるから、ブロッ
ク選択制御部３０のＮＡＮＤゲート３１の出力が”Ｈ”
レベルとなっている。また通常の読み出し時には、アド
レスパッドから入力されたブロックアドレスはアドレス
カウンタ２２を介してブロックアドレスデコーダ２４お
よび冗長ブロック置換判定回路２６に送られる。このと
き、アドレスカウンタ２２を介して送られてきたブロッ
クアドレスが不良ブロックのアドレスでない場合には、
冗長ブロック置換判定回路２６から出力される冗長ブロ
ック使用指示信号ＨＩＴが”Ｌ”レベルとなり、ブロッ
クアドレスデコーダ２４から出力されるブロック選択信
号のうち、上記ブロックアドレスに対応するブロックを
選択するブロック選択信号のみが”Ｈ”レベルとなり、
他のブロック選択信号が”Ｌ”レベルとなる。例えば、
上記ブロックアドレスに対応するブロックがブロックＢ
ＬＫ０であるならば、ブロック選択信号ＢＬＫ＜０＞の
みが”Ｈ”レベルとなり、他のブロック選択信号ＢＬＫ
＜１＞〜ＢＬＫ＜７＞が”Ｌ”レベルとなる。これによ
り、上記ブロックアドレスに対応するブロックのみがブ
ロック選択制御部３０によって選択されように制御され
る。
出し時（図１５に示す信号ＲＥＡＤが”Ｈ”の時）の動
作について説明する。通常の読み出し時には、一般にテ
スト信号ＴＥＳＴは、”Ｌ”レベルであるから、ブロッ
ク選択制御部３０のＮＡＮＤゲート３１の出力が”Ｈ”
レベルとなっている。また通常の読み出し時には、アド
レスパッドから入力されたブロックアドレスはアドレス
カウンタ２２を介してブロックアドレスデコーダ２４お
よび冗長ブロック置換判定回路２６に送られる。このと
き、アドレスカウンタ２２を介して送られてきたブロッ
クアドレスが不良ブロックのアドレスでない場合には、
冗長ブロック置換判定回路２６から出力される冗長ブロ
ック使用指示信号ＨＩＴが”Ｌ”レベルとなり、ブロッ
クアドレスデコーダ２４から出力されるブロック選択信
号のうち、上記ブロックアドレスに対応するブロックを
選択するブロック選択信号のみが”Ｈ”レベルとなり、
他のブロック選択信号が”Ｌ”レベルとなる。例えば、
上記ブロックアドレスに対応するブロックがブロックＢ
ＬＫ０であるならば、ブロック選択信号ＢＬＫ＜０＞の
みが”Ｈ”レベルとなり、他のブロック選択信号ＢＬＫ
＜１＞〜ＢＬＫ＜７＞が”Ｌ”レベルとなる。これによ
り、上記ブロックアドレスに対応するブロックのみがブ
ロック選択制御部３０によって選択されように制御され
る。
【００５７】一方、アドレスカウンタ２２を介して送ら
れてきたブロックアドレスが不良ブロックのアドレスで
ある場合には冗長ブロック置換判定回路２６から出力さ
れる冗長ブロック使用指示信号ＨＩＴが”Ｈ”レベルで
あり、通常の読み出し時にはテスト信号ＴＥＳＴは”
Ｌ”レベルであるので、ＮＡＮＤゲート３３の出力が”
Ｌ”レベルとなり、ブロック選択部３０によってブロッ
クＢＬＫ０〜ＢＬＫ７は強制的に非選択状態にされる。
そして、このとき、置換アドレス記憶回路２８に記憶さ
れた情報に基づいて冗長ブロック置換判定回路２６から
出力される冗長ブロック選択信号ＲＤＢＬＫ＜０＞，Ｒ
ＤＢＬＫ＜１＞のうち、上記不良ブロックに置き換わる
べき冗長ブロックを選択する冗長ブロック選択信号のみ
が”Ｈ”レベルで他の冗長ブロック選択信号が”Ｌ”レ
ベルとなり、上記不良ブロックに置き換わるべき冗長ブ
ロックのみが選択される。例えば、上記不良ブロックに
置き換わるべき冗長ブロックが冗長ブロックＲＤ０であ
る場合は、冗長ブロック選択信号ＲＤＢＬＫ＜０＞のみ
が”Ｈ”レベルとなり、他の冗長ブロック選択信号ＲＤ
ＢＬＫ＜１＞は”Ｌ”レベルとなる。これにより、上記
不良ブロックに置き換わるべき冗長ブロックが選択され
る。
れてきたブロックアドレスが不良ブロックのアドレスで
ある場合には冗長ブロック置換判定回路２６から出力さ
れる冗長ブロック使用指示信号ＨＩＴが”Ｈ”レベルで
あり、通常の読み出し時にはテスト信号ＴＥＳＴは”
Ｌ”レベルであるので、ＮＡＮＤゲート３３の出力が”
Ｌ”レベルとなり、ブロック選択部３０によってブロッ
クＢＬＫ０〜ＢＬＫ７は強制的に非選択状態にされる。
そして、このとき、置換アドレス記憶回路２８に記憶さ
れた情報に基づいて冗長ブロック置換判定回路２６から
出力される冗長ブロック選択信号ＲＤＢＬＫ＜０＞，Ｒ
ＤＢＬＫ＜１＞のうち、上記不良ブロックに置き換わる
べき冗長ブロックを選択する冗長ブロック選択信号のみ
が”Ｈ”レベルで他の冗長ブロック選択信号が”Ｌ”レ
ベルとなり、上記不良ブロックに置き換わるべき冗長ブ
ロックのみが選択される。例えば、上記不良ブロックに
置き換わるべき冗長ブロックが冗長ブロックＲＤ０であ
る場合は、冗長ブロック選択信号ＲＤＢＬＫ＜０＞のみ
が”Ｈ”レベルとなり、他の冗長ブロック選択信号ＲＤ
ＢＬＫ＜１＞は”Ｌ”レベルとなる。これにより、上記
不良ブロックに置き換わるべき冗長ブロックが選択され
る。
【００５８】次に、アドレス制御回路２０の自動消去時
（図１５に示す信号ＲＥＡＤが”Ｌ”の時）の動作につ
いて説明する。自動消去動作時には、アドレスカウンタ
２２から出力されるブロックアドレスは、アドレスカウ
ンタ２２に入力されたカウントアップ信号ＡＤＶのパル
スの総数に応じたブロックアドレスであるから、カウン
トアップ信号ＡＤＶの１パルスがアドレスカウンタ２２
に入力される度に前のブロックアドレスから１だけ増加
したブロックアドレスが出力されることになる。通常の
読み出し動作の場合と同様に、アドレスカウンタ２２か
ら出力されるブロックアドレスに対応するブロックが不
良ブロックでないときは上記ブロックが選択される。し
かし、上記ブロックが不良ブロックのときは、冗長ブロ
ック置換判定回路２６の出力信号ＨＩＴが”Ｈ”となる
が、テスト信号ＴＥＳＴの値によって動作が異なる。テ
スト信号ＴＥＳＴが”Ｌ”の場合は通常の読み出し時と
同様に、ＮＡＮＤゲート３３の出力が”Ｌ”となるの
で、上記ブロックアドレスに対応するブロックと置き換
えられる冗長ブロックが選択され、それぞれ自動消去動
作が行われる。テスト信号ＴＥＳＴが”Ｈ”の場合は、
ＮＡＮＤゲート３３の出力が”Ｈ”となるので、ブロッ
クＢＬＫ０〜ＢＬＫ７がブロックアドレスデコーダ２４
の出力に応じて順次選択され、自動消去動作が行われ
る。そして、この場合、ブロックアドレスが最終のブロ
ックＢＬＫ７のブロックアドレスに到達したとき、アド
レスバッファ２３ｃから出力される信号ＣＡＲＲＹ１
は”Ｈ”となるがダミーバッファ２３ｄの出力ＲＤＳＥ
Ｌは”Ｌ”であるので、最終ブロック選択フラッグＢＬ
ＫＥＮＤは、”Ｈ”にならず、さらにブロックアドレス
がカウントアップされる。これにより、ダミーバッファ
２３ｄの出力ＲＤＳＥＬが”Ｈ”となり、ブロックＢＬ
Ｋ０〜ＢＬＫ７が強制非選択状態になる。ここで、冗長
ブロックＲＤ０、ＲＤ１のブロックアドレスを０ｈ（１
６進数で０）、１ｈ（１６進数で１）にそれぞれ指定し
てあれば、冗長ブロックＲＤ０、ＲＤ１が順次選択され
て、１ブロックずつ、書き込み、消去動作が実行され
る。最後の冗長ブロックが選択された時点で（ＲＤＳＥ
Ｌが”Ｈ”となる時点で）、最終ブロック選択フラッグ
ＢＬＫＥＮＤが”Ｈ”になるので、最終の冗長ブロック
への書き込み、消去が終了したところで、自動消去動作
が終了する。
（図１５に示す信号ＲＥＡＤが”Ｌ”の時）の動作につ
いて説明する。自動消去動作時には、アドレスカウンタ
２２から出力されるブロックアドレスは、アドレスカウ
ンタ２２に入力されたカウントアップ信号ＡＤＶのパル
スの総数に応じたブロックアドレスであるから、カウン
トアップ信号ＡＤＶの１パルスがアドレスカウンタ２２
に入力される度に前のブロックアドレスから１だけ増加
したブロックアドレスが出力されることになる。通常の
読み出し動作の場合と同様に、アドレスカウンタ２２か
ら出力されるブロックアドレスに対応するブロックが不
良ブロックでないときは上記ブロックが選択される。し
かし、上記ブロックが不良ブロックのときは、冗長ブロ
ック置換判定回路２６の出力信号ＨＩＴが”Ｈ”となる
が、テスト信号ＴＥＳＴの値によって動作が異なる。テ
スト信号ＴＥＳＴが”Ｌ”の場合は通常の読み出し時と
同様に、ＮＡＮＤゲート３３の出力が”Ｌ”となるの
で、上記ブロックアドレスに対応するブロックと置き換
えられる冗長ブロックが選択され、それぞれ自動消去動
作が行われる。テスト信号ＴＥＳＴが”Ｈ”の場合は、
ＮＡＮＤゲート３３の出力が”Ｈ”となるので、ブロッ
クＢＬＫ０〜ＢＬＫ７がブロックアドレスデコーダ２４
の出力に応じて順次選択され、自動消去動作が行われ
る。そして、この場合、ブロックアドレスが最終のブロ
ックＢＬＫ７のブロックアドレスに到達したとき、アド
レスバッファ２３ｃから出力される信号ＣＡＲＲＹ１
は”Ｈ”となるがダミーバッファ２３ｄの出力ＲＤＳＥ
Ｌは”Ｌ”であるので、最終ブロック選択フラッグＢＬ
ＫＥＮＤは、”Ｈ”にならず、さらにブロックアドレス
がカウントアップされる。これにより、ダミーバッファ
２３ｄの出力ＲＤＳＥＬが”Ｈ”となり、ブロックＢＬ
Ｋ０〜ＢＬＫ７が強制非選択状態になる。ここで、冗長
ブロックＲＤ０、ＲＤ１のブロックアドレスを０ｈ（１
６進数で０）、１ｈ（１６進数で１）にそれぞれ指定し
てあれば、冗長ブロックＲＤ０、ＲＤ１が順次選択され
て、１ブロックずつ、書き込み、消去動作が実行され
る。最後の冗長ブロックが選択された時点で（ＲＤＳＥ
Ｌが”Ｈ”となる時点で）、最終ブロック選択フラッグ
ＢＬＫＥＮＤが”Ｈ”になるので、最終の冗長ブロック
への書き込み、消去が終了したところで、自動消去動作
が終了する。
【００５９】上記自動消去動作は前述したように、図１
３に示す自動動作制御回路１６によって行われ、従来の
場合と同様に図１７に示すフローチャートに従って行わ
れる。
３に示す自動動作制御回路１６によって行われ、従来の
場合と同様に図１７に示すフローチャートに従って行わ
れる。
【００６０】以上説明したようにして、１回のシーケン
スで冗長ブロックを含めた全てのブロックで書き込み、
消去を実行することが可能となる。
スで冗長ブロックを含めた全てのブロックで書き込み、
消去を実行することが可能となる。
【００６１】図３に通常動作時の、図４にテスト時のブ
ロック選択のタイミングチャートをそれぞれ示す。
ロック選択のタイミングチャートをそれぞれ示す。
【００６２】図３は、仮にＢＬＫ＜１＞が不良ブロック
でかつこのブロックが選択されるとき(アドレス１ｈ)に
冗長ブロックＲＤ０と置き換えるよう置換アドレスデー
タが書かれていた場合を示す。一方、図４は、アドレス
０ｈ、１ｈのときにそれぞれ冗長ブロックＲＤ０、ＲＤ
１と置き換えるよう置換アドレスデータが書かれていた
場合を示す。
でかつこのブロックが選択されるとき(アドレス１ｈ)に
冗長ブロックＲＤ０と置き換えるよう置換アドレスデー
タが書かれていた場合を示す。一方、図４は、アドレス
０ｈ、１ｈのときにそれぞれ冗長ブロックＲＤ０、ＲＤ
１と置き換えるよう置換アドレスデータが書かれていた
場合を示す。
【００６３】以上説明したように、本実施形態によれ
ば、１回のシーケンスで冗長ブロックを含めた全てのブ
ロックで書き込み、消去を実行することが可能となるの
で、テスト時間を可及的に短縮することができる。
ば、１回のシーケンスで冗長ブロックを含めた全てのブ
ロックで書き込み、消去を実行することが可能となるの
で、テスト時間を可及的に短縮することができる。
【００６４】（第２の実施形態）次に、本発明による半
導体装置の第２の実施形態を、図５および図６を参照し
て説明する。第１の実施形態では全ブロック消去の例を
示したが、図１７の消去シーケンスのフローチャートで
は消去前に全セルを書き込む。そこで、図１７のシーケ
ンスのうち消去サブシーケンスをスキップして書きこみ
サブシーケンスのみ実行すれば、１回のチップ消去シー
ケンスコマンドの入力で冗長ブロックを含めた全ブロッ
ク、全セルヘの書き込みを行うことができる。
導体装置の第２の実施形態を、図５および図６を参照し
て説明する。第１の実施形態では全ブロック消去の例を
示したが、図１７の消去シーケンスのフローチャートで
は消去前に全セルを書き込む。そこで、図１７のシーケ
ンスのうち消去サブシーケンスをスキップして書きこみ
サブシーケンスのみ実行すれば、１回のチップ消去シー
ケンスコマンドの入力で冗長ブロックを含めた全ブロッ
ク、全セルヘの書き込みを行うことができる。
【００６５】図１７に示すフローを実現するには、アド
レス毎の書き込み(あるいは消去)のベリファイについて
のＰａｓｓ／Ｆａｉｌフラグ（ＶＦＹＯＫ）、書き込み
サブシーケンスの終了フラグ（ＰＶＯＫ）、消去サブシ
ーケンスの終了フラグ（ＥＶＯＫ）およびブロック内最
終アドレス選択フラグ（ＡＤＤＥＮＤ）、最終ブロック
選択フラグ（ＢＬＫＥＮＤ）の５つのフラグが必要とな
る。これらのフラグを用いて図１７のフローチャートを
書き直すと図５に示すようになる。
レス毎の書き込み(あるいは消去)のベリファイについて
のＰａｓｓ／Ｆａｉｌフラグ（ＶＦＹＯＫ）、書き込み
サブシーケンスの終了フラグ（ＰＶＯＫ）、消去サブシ
ーケンスの終了フラグ（ＥＶＯＫ）およびブロック内最
終アドレス選択フラグ（ＡＤＤＥＮＤ）、最終ブロック
選択フラグ（ＢＬＫＥＮＤ）の５つのフラグが必要とな
る。これらのフラグを用いて図１７のフローチャートを
書き直すと図５に示すようになる。
【００６６】第２の実施形態の半導体装置は、第１の実
施形態において、図６に示す回路を新たに設けた構成と
なっており、自動消去動作が図５に示すフローチャート
に従って行われる。図６に示す回路は図５に示す自動消
去動作を実行するための回路である。この第２の実施形
態における自動消去動作を説明する。
施形態において、図６に示す回路を新たに設けた構成と
なっており、自動消去動作が図５に示すフローチャート
に従って行われる。図６に示す回路は図５に示す自動消
去動作を実行するための回路である。この第２の実施形
態における自動消去動作を説明する。
【００６７】まず、図５（ａ）のステップＦ１に示すよ
うに、アドレスカウンタ２２０のブロックアドレスをリ
セットする。続いて、上記ブロックアドレスに対応する
ブロックまたは冗長ブロック内のすべてのセルが書き込
み状態になっている、すなわちブロック書き込み処理が
終了しているか否かを、フラッグＰＶＯＫの値に基づい
てステップＦ２において判定し、ブロック書き込みが終
了していない場合、すなわちフラッグＰＶＯＫの値がＬ
の場合には、ステップＦ３に進みブロック書き込み処理
を行う。このブロック書き込み処理は図５（ｂ）に示す
ようにして行われる。図５（ｂ）において、まず、ステ
ップＦ１１に示すようにロウまたはカラムアドレスをリ
セットする。続いて、ステップＦ１２に進み、書き込み
ベリファイ、すなわち上記ロウまたはカラムアドレスに
対応する全セルが書き込み状態にあるか否かをフラッグ
ＶＦＹＯＫの値に基づいてベリファイすることを行う。
上記ロウまたはカラムアドレスに対応する全セルが書き
込み状態にない場合、すなわちフラッグＶＦＹＯＫの値
が”Ｌ”の場合にはステップＦ１３に進み、書き込みを
行い、その後ステップＦ１２に戻る。上記ロウまたはカ
ラムアドレスに対応する全セルが書き込み状態にあると
ベリファイされた場合、すなわちフラッグＶＦＹＯＫの
値が”Ｈ”の場合には、ステップＦ１４に進み、上記ロ
ウまたはカラムアドレスが最終アドレスか否かがフラッ
グＡＤＤＥＮＤの値に基づいて判定される。上記ロウま
たはカラムアドレスが最終アドレスの場合、すなわちフ
ラッグＡＤＤＥＮＤの値が”Ｈ”の場合には書き込み処
理を終了する。上記ロウまたはカラムアドレスが最終ア
ドレスでない場合、すなわちフラッグＡＤＤＥＮＤの値
が”Ｌ”の場合には、ステップＦ１５に進み上記ロウま
たはカラムアドレスをカウントアップし、その後ステッ
プＦ１２に戻り上述のステップを繰り返すことにより書
き込み処理が行われる。
うに、アドレスカウンタ２２０のブロックアドレスをリ
セットする。続いて、上記ブロックアドレスに対応する
ブロックまたは冗長ブロック内のすべてのセルが書き込
み状態になっている、すなわちブロック書き込み処理が
終了しているか否かを、フラッグＰＶＯＫの値に基づい
てステップＦ２において判定し、ブロック書き込みが終
了していない場合、すなわちフラッグＰＶＯＫの値がＬ
の場合には、ステップＦ３に進みブロック書き込み処理
を行う。このブロック書き込み処理は図５（ｂ）に示す
ようにして行われる。図５（ｂ）において、まず、ステ
ップＦ１１に示すようにロウまたはカラムアドレスをリ
セットする。続いて、ステップＦ１２に進み、書き込み
ベリファイ、すなわち上記ロウまたはカラムアドレスに
対応する全セルが書き込み状態にあるか否かをフラッグ
ＶＦＹＯＫの値に基づいてベリファイすることを行う。
上記ロウまたはカラムアドレスに対応する全セルが書き
込み状態にない場合、すなわちフラッグＶＦＹＯＫの値
が”Ｌ”の場合にはステップＦ１３に進み、書き込みを
行い、その後ステップＦ１２に戻る。上記ロウまたはカ
ラムアドレスに対応する全セルが書き込み状態にあると
ベリファイされた場合、すなわちフラッグＶＦＹＯＫの
値が”Ｈ”の場合には、ステップＦ１４に進み、上記ロ
ウまたはカラムアドレスが最終アドレスか否かがフラッ
グＡＤＤＥＮＤの値に基づいて判定される。上記ロウま
たはカラムアドレスが最終アドレスの場合、すなわちフ
ラッグＡＤＤＥＮＤの値が”Ｈ”の場合には書き込み処
理を終了する。上記ロウまたはカラムアドレスが最終ア
ドレスでない場合、すなわちフラッグＡＤＤＥＮＤの値
が”Ｌ”の場合には、ステップＦ１５に進み上記ロウま
たはカラムアドレスをカウントアップし、その後ステッ
プＦ１２に戻り上述のステップを繰り返すことにより書
き込み処理が行われる。
【００６８】このようにして、図５（ａ）に示すステッ
プＦ３において、上記ブロックアドレスに対応するブロ
ックの書き込み処理が終わると、図５（ａ）のステップ
Ｆ１に戻り、ブロック書き込みが終了した否かが判定さ
れる。ブロック書き込みが終了した判定されると（ＰＶ
ＯＫ＝Ｈ）、ステップＦ４に進み、上記ブロックアドレ
スに対応するブロックの消去が終了したか否かが、フラ
ッグＥＶＯＫの値に基づいて判定される。ブロックの消
去が終了していない場合、すなわちフラッグＥＶＯＫの
値が”Ｌ”の場合には、ステップＦ５に進み、ブロック
の消去処理が行われる。このブロックの消去処理の詳細
を図５（ｃ）を参照して説明する。まず、図５（ｃ）の
ステップＦ２１に示すように、ロウまたはカラムアドレ
スをリセットする。続いて、ステップＦ２２に進み消去
ベリファイ、すなわち上記ロウまたはカラムアドレスに
対応する全てのセルが消去状態にあるか否かをフラッグ
ＶＦＹＯＫの値に基づいてベリファイすることを行う。
上記ロウまたはカラムアドレスに対応する全セルが消去
状態にない場合、すなわちフラッグＶＦＹＯＫの値が”
Ｌ”の場合には、ステップＦ２３に進み消去処理を行
い、その後、ステップＦ２２に戻り、上述のステップを
繰り返す。ステップＦ２２において、上記ロウまたはカ
ラムアドレスに対応する全セルが消去状態にある場合、
すなわちフラッグＶＦＹＯＫの値が”Ｈ”の場合には、
ステップＦ２４に進み、上記ロウまたはカラムアドレス
がブロック内の最終アドレスか否かをフラッグＡＤＤＥ
ＮＤの値に基づいて判定する。上記ロウまたはカラムア
ドレスがブロック内の最終アドレスのとき、すなわちフ
ラッグＡＤＤＥＮＤの値が”Ｈ”のときは消去処理を終
了する。上記ロウまたはカラムアドレスがブロック内の
最終アドレスでないとき、すなわちフラッグＡＤＤＥＮ
Ｄの値が”Ｌ”のときは、ステップＦ２５に進み上記ロ
ウまたはカラムアドレスをカウントアップする。そし
て、その後ステップＦ２２に戻り上述のことを繰り返す
ことにより、消去処理を行う。
プＦ３において、上記ブロックアドレスに対応するブロ
ックの書き込み処理が終わると、図５（ａ）のステップ
Ｆ１に戻り、ブロック書き込みが終了した否かが判定さ
れる。ブロック書き込みが終了した判定されると（ＰＶ
ＯＫ＝Ｈ）、ステップＦ４に進み、上記ブロックアドレ
スに対応するブロックの消去が終了したか否かが、フラ
ッグＥＶＯＫの値に基づいて判定される。ブロックの消
去が終了していない場合、すなわちフラッグＥＶＯＫの
値が”Ｌ”の場合には、ステップＦ５に進み、ブロック
の消去処理が行われる。このブロックの消去処理の詳細
を図５（ｃ）を参照して説明する。まず、図５（ｃ）の
ステップＦ２１に示すように、ロウまたはカラムアドレ
スをリセットする。続いて、ステップＦ２２に進み消去
ベリファイ、すなわち上記ロウまたはカラムアドレスに
対応する全てのセルが消去状態にあるか否かをフラッグ
ＶＦＹＯＫの値に基づいてベリファイすることを行う。
上記ロウまたはカラムアドレスに対応する全セルが消去
状態にない場合、すなわちフラッグＶＦＹＯＫの値が”
Ｌ”の場合には、ステップＦ２３に進み消去処理を行
い、その後、ステップＦ２２に戻り、上述のステップを
繰り返す。ステップＦ２２において、上記ロウまたはカ
ラムアドレスに対応する全セルが消去状態にある場合、
すなわちフラッグＶＦＹＯＫの値が”Ｈ”の場合には、
ステップＦ２４に進み、上記ロウまたはカラムアドレス
がブロック内の最終アドレスか否かをフラッグＡＤＤＥ
ＮＤの値に基づいて判定する。上記ロウまたはカラムア
ドレスがブロック内の最終アドレスのとき、すなわちフ
ラッグＡＤＤＥＮＤの値が”Ｈ”のときは消去処理を終
了する。上記ロウまたはカラムアドレスがブロック内の
最終アドレスでないとき、すなわちフラッグＡＤＤＥＮ
Ｄの値が”Ｌ”のときは、ステップＦ２５に進み上記ロ
ウまたはカラムアドレスをカウントアップする。そし
て、その後ステップＦ２２に戻り上述のことを繰り返す
ことにより、消去処理を行う。
【００６９】このようにして図５（ａ）のステップＦ５
に示す消去処理が行われると、図５（ａ）のステップＦ
４に戻り、上記ブロックアドレスに対応するブロックの
消去が終了したか否かの判定が行われる。上記ブロック
アドレスに対応するブロックの消去が終了したと判定さ
れた場合、すなわちフラッグＥＶＯＫの値が”Ｈ”の場
合には、ステップＦ６に進み上記ブロックが最終ブロッ
クか否かがフラッグＢＬＫＥＮＤの値に基づいて判定さ
れる。最終ブロックと判定された場合、すなわちフラッ
グＢＬＫＥＮＤの値が”Ｈ”の場合には、自動消去動作
は終了する。最終ブロックと判定されなかった場合、す
なわちフラッグＢＬＫＥＮＤの値が”Ｌ”の場合には、
ステップＦ７に進みブロックアドレスを１だけカウント
アップし、ステップＦ８に進む。ステップＦ８におい
て、ステップＦ３のブロック書き込み処理およびステッ
プＦ５のブロック消去処理で用いられるフラグＰＶＯＫ
およびＥＶＯＫをリセットし、再びステップＦ２に進
み、上述のことを繰り返し、自動消去動作を行う。
に示す消去処理が行われると、図５（ａ）のステップＦ
４に戻り、上記ブロックアドレスに対応するブロックの
消去が終了したか否かの判定が行われる。上記ブロック
アドレスに対応するブロックの消去が終了したと判定さ
れた場合、すなわちフラッグＥＶＯＫの値が”Ｈ”の場
合には、ステップＦ６に進み上記ブロックが最終ブロッ
クか否かがフラッグＢＬＫＥＮＤの値に基づいて判定さ
れる。最終ブロックと判定された場合、すなわちフラッ
グＢＬＫＥＮＤの値が”Ｈ”の場合には、自動消去動作
は終了する。最終ブロックと判定されなかった場合、す
なわちフラッグＢＬＫＥＮＤの値が”Ｌ”の場合には、
ステップＦ７に進みブロックアドレスを１だけカウント
アップし、ステップＦ８に進む。ステップＦ８におい
て、ステップＦ３のブロック書き込み処理およびステッ
プＦ５のブロック消去処理で用いられるフラグＰＶＯＫ
およびＥＶＯＫをリセットし、再びステップＦ２に進
み、上述のことを繰り返し、自動消去動作を行う。
【００７０】上述のフラグＰＶＯＫおよびＥＶＯＫの発
生は図６に示す回路によって実現することができる。信
号ＰＶＭＤおよび信号ＥＶＭＤはそれぞれ書き込みおよ
び消去のサブシーケンス中に”Ｈ”となる信号である。
選択ブロックが変われば、また書きこみサブシーケンス
から開始するのでブロックアドレスのカウントアップ信
号(ＢＬＫＡＤＶ)を用いてリセットする。これらの信号
の遷移は図３および図４のタイミングチャートに示した
通りである。
生は図６に示す回路によって実現することができる。信
号ＰＶＭＤおよび信号ＥＶＭＤはそれぞれ書き込みおよ
び消去のサブシーケンス中に”Ｈ”となる信号である。
選択ブロックが変われば、また書きこみサブシーケンス
から開始するのでブロックアドレスのカウントアップ信
号(ＢＬＫＡＤＶ)を用いてリセットする。これらの信号
の遷移は図３および図４のタイミングチャートに示した
通りである。
【００７１】テスト信号(ＴＥＳＴＰＲＧ)を用いてＴＥ
ＳＴＰＲＧ＝”Ｈ”のときにＥＶＯＫ＝”Ｈ”に固定す
れば、図５に示すフローチャートにおいて消去サブシー
ケンスは実行されることなく、全ブロック、全アドレス
について書きこみサブシーケンスのみ実行して自動動作
は終了する。
ＳＴＰＲＧ＝”Ｈ”のときにＥＶＯＫ＝”Ｈ”に固定す
れば、図５に示すフローチャートにおいて消去サブシー
ケンスは実行されることなく、全ブロック、全アドレス
について書きこみサブシーケンスのみ実行して自動動作
は終了する。
【００７２】このテストの場合は全アドレスを書きこみ
状態にすることができるが、書きこみデータをアドレス
やＩ／Ｏの偶奇で反転させるなど規則的なパターン書き
こみを実現することができる。
状態にすることができるが、書きこみデータをアドレス
やＩ／Ｏの偶奇で反転させるなど規則的なパターン書き
こみを実現することができる。
【００７３】この第２実施形態も、第１実施形態と同様
に、１回のシーケンスで冗長ブロックを含めた全てのブ
ロックで書き込み、消去を実行することが可能となるの
で、テスト時間を可及的に短縮することができる。
に、１回のシーケンスで冗長ブロックを含めた全てのブ
ロックで書き込み、消去を実行することが可能となるの
で、テスト時間を可及的に短縮することができる。
【００７４】（第３実施形態）次に、本発明による半導
体装置の第３実施形態を図７を参照して説明する。図７
は第３実施形態の半導体装置にかかるアドレス制御回路
２０の構成を示すブロック図である。図１に示す第１実
施形態にかかるアドレス制御回路２０においては、本体
ブロックをすべて選択した後、冗長ブロックをすべて選
択し終わった時点で、ＢＬＫＥＮＤ＝”Ｈ”として、シ
ーケンスを終了していた。しかし、図７に示すように単
にダミーバッファ２３ｄによってアドレス空間を２倍に
してその空間すべてのブロックアドレスをカウントアッ
プした後、ＢＬＫＥＮＤ＝”Ｈ”とするように構成して
も良い。すなわち、図７に示す第３実施形態にかかるア
ドレス制御回路は、図１に示す第１実施形態にかかるア
ドレス制御回路２０において、最終ブロック判定回路４
０を最終ブロック判定回路４０Ａに置き換えた構成とな
っており、最終ブロック判定回路４０Ａは最終ブロック
判定回路４０のＮＡＮＤゲート４２をＮＡＮＤゲート４
２Ａに置き換えた構成となっている。そして、ＮＡＮＤ
ゲート４２Ａはダミーバッファ２３ｄのキャリー信号Ｃ
ＡＲＲＹとテスト信号ＴＥＳＴとに基づいてＮＡＮＤ演
算を行い、その演算結果をＮＡＮＤゲート４４に送る構
成となっている。
体装置の第３実施形態を図７を参照して説明する。図７
は第３実施形態の半導体装置にかかるアドレス制御回路
２０の構成を示すブロック図である。図１に示す第１実
施形態にかかるアドレス制御回路２０においては、本体
ブロックをすべて選択した後、冗長ブロックをすべて選
択し終わった時点で、ＢＬＫＥＮＤ＝”Ｈ”として、シ
ーケンスを終了していた。しかし、図７に示すように単
にダミーバッファ２３ｄによってアドレス空間を２倍に
してその空間すべてのブロックアドレスをカウントアッ
プした後、ＢＬＫＥＮＤ＝”Ｈ”とするように構成して
も良い。すなわち、図７に示す第３実施形態にかかるア
ドレス制御回路は、図１に示す第１実施形態にかかるア
ドレス制御回路２０において、最終ブロック判定回路４
０を最終ブロック判定回路４０Ａに置き換えた構成とな
っており、最終ブロック判定回路４０Ａは最終ブロック
判定回路４０のＮＡＮＤゲート４２をＮＡＮＤゲート４
２Ａに置き換えた構成となっている。そして、ＮＡＮＤ
ゲート４２Ａはダミーバッファ２３ｄのキャリー信号Ｃ
ＡＲＲＹとテスト信号ＴＥＳＴとに基づいてＮＡＮＤ演
算を行い、その演算結果をＮＡＮＤゲート４４に送る構
成となっている。
【００７５】一般に、冗長ブロックの個数は本体ブロッ
クの個数より少ないのが一般的であるから、この実施形
態においては、選択するブロックが存在しないことがあ
る。つまりどのＲＤＢＬＫ信号も”Ｈ”にならないケー
スがある。ＰＶＯＫやＥＶＯＫなどシーケンス分岐を制
御するフラグを、例えば図８に示すサブシーケンスフラ
グ設定回路５０Ａを用いて、選択する冗長ブロックが存
在しないときは強制的に”Ｈ”にしてシーケンスを進め
ればよい。
クの個数より少ないのが一般的であるから、この実施形
態においては、選択するブロックが存在しないことがあ
る。つまりどのＲＤＢＬＫ信号も”Ｈ”にならないケー
スがある。ＰＶＯＫやＥＶＯＫなどシーケンス分岐を制
御するフラグを、例えば図８に示すサブシーケンスフラ
グ設定回路５０Ａを用いて、選択する冗長ブロックが存
在しないときは強制的に”Ｈ”にしてシーケンスを進め
ればよい。
【００７６】このようにすると、置換アドレス記憶回路
２８に記憶される置き換えブロックアドレスデータはシ
リアルである必要はなく任意でも構わない。このような
場合のブロック選択のタイミングチャートを図９に示
す。図９の例は置換アドレスデータとしてＢＬＫ＜４＞
とＢＬＫ＜６＞を、置換アドレス記憶回路２８に記憶さ
せた場合を示している。
２８に記憶される置き換えブロックアドレスデータはシ
リアルである必要はなく任意でも構わない。このような
場合のブロック選択のタイミングチャートを図９に示
す。図９の例は置換アドレスデータとしてＢＬＫ＜４＞
とＢＬＫ＜６＞を、置換アドレス記憶回路２８に記憶さ
せた場合を示している。
【００７７】この第３実施形態の半導体装置は、第１実
施形態と同様に、１回のシーケンスで冗長ブロックを含
めた全てのブロックで書き込み、消去を実行することが
可能となるので、テスト時間を可及的に短縮することが
できる。
施形態と同様に、１回のシーケンスで冗長ブロックを含
めた全てのブロックで書き込み、消去を実行することが
可能となるので、テスト時間を可及的に短縮することが
できる。
【００７８】（第４実施形態）次に、本発明による半導
体装置の第４実施形態を、図１０を参照して説明する。
体装置の第４実施形態を、図１０を参照して説明する。
【００７９】第２実施形態の図５に示す自動消去動作に
おいては、例えばあるアドレスのセルヘの書き込みが永
遠に終了しないことが起こる。つまりＶＦＹＯＫ＝”
Ｌ”のままだと無限ループに陥り自動動作が終了しな
い。そこで、通常ループがある規定回数を超えるか、あ
るいはシーケンス所要時間が規定時間を超えるとシーケ
ンスを強制的に終了させ、エラーフラグを出力する機能
を付加することが考えられる。このように構成したのが
本発明の第４実施形態である。上記機能を実現する場合
のフローチャートを図１０に示す。
おいては、例えばあるアドレスのセルヘの書き込みが永
遠に終了しないことが起こる。つまりＶＦＹＯＫ＝”
Ｌ”のままだと無限ループに陥り自動動作が終了しな
い。そこで、通常ループがある規定回数を超えるか、あ
るいはシーケンス所要時間が規定時間を超えるとシーケ
ンスを強制的に終了させ、エラーフラグを出力する機能
を付加することが考えられる。このように構成したのが
本発明の第４実施形態である。上記機能を実現する場合
のフローチャートを図１０に示す。
【００８０】図１０において、まずロウまたはカラムア
ドレスをリセットする（ステップＦ３１参照）。その
後、ステップＦ３２に進み、ベリファイがＯＫか否かを
判定する。ベリファイがＯＫでない場合は、ステップＦ
３３に進み、ループ回数（ＣＹＣＬＥ）が規定回数を超
えたか否かを判定する。超えている場合には、ステップ
Ｆ３５に進み、エラーフラグをセットした後、自動動作
を終了する。ループ回数が規定回数を超えていない場合
には、ステップＦ３４に進み、書き込みまたは消去のル
ープ回数をカウントアップし、その後、ステップＦ３２
に戻る。ステップＦ３２において、ベリファイがＯＫで
ある場合には、ステップＦ３６に進み、現在のアドレス
が終了アドレスか否かが判定される。終了アドレスであ
る場合には、自動動作を終了する。終了アドレスでない
場合には、ステップＦ３７に進み、アドレスをカウント
アップし、その後ステップＦ３２に戻り、上述のことを
繰り返す。
ドレスをリセットする（ステップＦ３１参照）。その
後、ステップＦ３２に進み、ベリファイがＯＫか否かを
判定する。ベリファイがＯＫでない場合は、ステップＦ
３３に進み、ループ回数（ＣＹＣＬＥ）が規定回数を超
えたか否かを判定する。超えている場合には、ステップ
Ｆ３５に進み、エラーフラグをセットした後、自動動作
を終了する。ループ回数が規定回数を超えていない場合
には、ステップＦ３４に進み、書き込みまたは消去のル
ープ回数をカウントアップし、その後、ステップＦ３２
に戻る。ステップＦ３２において、ベリファイがＯＫで
ある場合には、ステップＦ３６に進み、現在のアドレス
が終了アドレスか否かが判定される。終了アドレスであ
る場合には、自動動作を終了する。終了アドレスでない
場合には、ステップＦ３７に進み、アドレスをカウント
アップし、その後ステップＦ３２に戻り、上述のことを
繰り返す。
【００８１】しかし、この実施形態においては、テスト
時は不良セルがチップ内に存在することは承知のうえで
冗長セルを含む全メモリセルについて書きこみ、消去を
実行する。もしエラー条件が成立してそこで自動動作が
終了してしまうと、自動動作が終了したアドレス以降の
セルについては書きこみ・消去のテストがなされていな
いことになってしまう。そこでエラー条件となる規定回
数(あるいは時間)よりも短い回数のところで強制的にＶ
ＦＹＯＫ＝”Ｈ”としてシーケンスを進めてしまうこと
で不良セルの有無に関わらず、全メモリセルについての
自動書きこみ、消去を実現するように構成しても良い。
必要ならば、強制的にＶＦＹＯＫ＝”Ｈ”とした場合は
フラグを立て、そのアドレスをラッチしておけばシーケ
ンス終了後、確認することができる。
時は不良セルがチップ内に存在することは承知のうえで
冗長セルを含む全メモリセルについて書きこみ、消去を
実行する。もしエラー条件が成立してそこで自動動作が
終了してしまうと、自動動作が終了したアドレス以降の
セルについては書きこみ・消去のテストがなされていな
いことになってしまう。そこでエラー条件となる規定回
数(あるいは時間)よりも短い回数のところで強制的にＶ
ＦＹＯＫ＝”Ｈ”としてシーケンスを進めてしまうこと
で不良セルの有無に関わらず、全メモリセルについての
自動書きこみ、消去を実現するように構成しても良い。
必要ならば、強制的にＶＦＹＯＫ＝”Ｈ”とした場合は
フラグを立て、そのアドレスをラッチしておけばシーケ
ンス終了後、確認することができる。
【００８２】以上説明したように、この第４実施形態の
半導体装置は、第２実施形態と同様に、１回のシーケン
スで冗長ブロックを含めた全てのブロックで書き込み、
消去を実行することが可能となるので、テスト時間を可
及的に短縮することができる。
半導体装置は、第２実施形態と同様に、１回のシーケン
スで冗長ブロックを含めた全てのブロックで書き込み、
消去を実行することが可能となるので、テスト時間を可
及的に短縮することができる。
【００８３】（第５実施形態）次に、本発明による半導
体装置の第５実施形態を、図１１を参照して説明する。
体装置の第５実施形態を、図１１を参照して説明する。
【００８４】不良セルの置き換え単位がブロックではな
くロウやカラムであった場合にも同様のことが可能であ
る。例としてロウリダンダンシが各ブロックに2本ある
場合を考える。この場合のロウアドレスの制御回路も構
成そのものは、図１や図７に示す実施形態の構成と同じ
である。ただし、行リダンダンシは各ブロックに存在す
るため置き換えのための置き換えアドレスデータには不
良行アドレスに加えて不良ワード線が存在するブロック
アドレスも含まれる。全セル書きこみ、消去テストでは
冗長ワード線も含めてすべてに書きこみ、消去をおこな
うのでブロックアドレスの置き換えアドレスデータは無
視してよい。そこで、第１または第３の実施形態の冗長
ブロック置換判定回路２６を、図１１に示す行冗長置換
判定回路６０に置き換え、置き換えアドレスデータのう
ちブロックアドレスを無視する。１つのブロック中に備
えた冗長ワード線の数と同じ置き換えアドレスセットを
用い、各々の冗長ワード線に相当する置き換えアドレス
をシリアルに置換アドレス記憶回路２８に、置き換えア
ドレスとして持たせればよい。あとの動作は第１または
第３の実施形態の場合と同じである。
くロウやカラムであった場合にも同様のことが可能であ
る。例としてロウリダンダンシが各ブロックに2本ある
場合を考える。この場合のロウアドレスの制御回路も構
成そのものは、図１や図７に示す実施形態の構成と同じ
である。ただし、行リダンダンシは各ブロックに存在す
るため置き換えのための置き換えアドレスデータには不
良行アドレスに加えて不良ワード線が存在するブロック
アドレスも含まれる。全セル書きこみ、消去テストでは
冗長ワード線も含めてすべてに書きこみ、消去をおこな
うのでブロックアドレスの置き換えアドレスデータは無
視してよい。そこで、第１または第３の実施形態の冗長
ブロック置換判定回路２６を、図１１に示す行冗長置換
判定回路６０に置き換え、置き換えアドレスデータのう
ちブロックアドレスを無視する。１つのブロック中に備
えた冗長ワード線の数と同じ置き換えアドレスセットを
用い、各々の冗長ワード線に相当する置き換えアドレス
をシリアルに置換アドレス記憶回路２８に、置き換えア
ドレスとして持たせればよい。あとの動作は第１または
第３の実施形態の場合と同じである。
【００８５】この実施形態も、１回のシーケンスで冗長
ブロックを含めた全てのブロックで書き込み、消去を実
行することが可能となるので、テスト時間を可及的に短
縮することができる。
ブロックを含めた全てのブロックで書き込み、消去を実
行することが可能となるので、テスト時間を可及的に短
縮することができる。
【００８６】（第６実施形態）本発明による半導体装置
の第６実施形態を、図１２を参照して説明する。図１２
は、第６実施形態の半導体装置にかかるＩ／Ｏ書き換え
の書き込み制御回路の構成を示すブロック図である。
の第６実施形態を、図１２を参照して説明する。図１２
は、第６実施形態の半導体装置にかかるＩ／Ｏ書き換え
の書き込み制御回路の構成を示すブロック図である。
【００８７】図１８に示す従来の半導体装置において
は、冗長カラム（Ｒ／Ｄカラム）は常に置き換えるため
ベリファイ判定回路を使用して、Ｒ／Ｄカラムまで含め
た全セルを書き込むことはできない。そこで図１２に示
すような構成をとることでそれが可能になる。
は、冗長カラム（Ｒ／Ｄカラム）は常に置き換えるため
ベリファイ判定回路を使用して、Ｒ／Ｄカラムまで含め
た全セルを書き込むことはできない。そこで図１２に示
すような構成をとることでそれが可能になる。
【００８８】Ｒ／Ｄ用のベリファイ判定回路１０８ＲＤ
と、書き込みデータスイッチ１２２ ＲＤを追加する。そ
してテスト時はＲ／Ｄ置き換えのスイッチをすべて使用
禁止にする。
と、書き込みデータスイッチ１２２ ＲＤを追加する。そ
してテスト時はＲ／Ｄ置き換えのスイッチをすべて使用
禁止にする。
【００８９】まず内部データ発生回路１０１の出力のみ
をベリファイ期待値として用いる。そこでＡＮＤゲート
１０２で期待値データを、マルチプレクス１０４０〜１
０４ １６の内部期待値に固定する。またベリファイ期待
値や書き込みデータのＲ／Ｄ置き換えをしないようＯＲ
ゲート１１４により置き換えのためのＨＩＴ信号をすべ
て”Ｌ”にする。さらに対象アドレスのベリファイ判定
はＲ／Ｄ用のベリファイ判定結果もＯＫである必要があ
るのでＡＮＤゲート１２０にＲ／Ｄ用の判定結果信号Ｏ
Ｋｉを追加する。
をベリファイ期待値として用いる。そこでＡＮＤゲート
１０２で期待値データを、マルチプレクス１０４０〜１
０４ １６の内部期待値に固定する。またベリファイ期待
値や書き込みデータのＲ／Ｄ置き換えをしないようＯＲ
ゲート１１４により置き換えのためのＨＩＴ信号をすべ
て”Ｌ”にする。さらに対象アドレスのベリファイ判定
はＲ／Ｄ用のベリファイ判定結果もＯＫである必要があ
るのでＡＮＤゲート１２０にＲ／Ｄ用の判定結果信号Ｏ
Ｋｉを追加する。
【００９０】通常時(ＴＥＳＴ＝”Ｌ”)では置き換えを
イネーブルにするとともに、Ｒ／Ｄベリファイ判定回路
１０８ＲＤおよび書き込みデータスイッチ１２２ＲＤの
出力ロジックを固定する。具体的にはベリファイ判定回
路１０８ＲＤの判定結果信号ＯＫｉは”Ｈ”に固定さ
れ、書き込みデータ選択スイッチの出力は”Ｈ”とな
り、本来の置き換えデータがＲ／Ｄセルに印加される。
イネーブルにするとともに、Ｒ／Ｄベリファイ判定回路
１０８ＲＤおよび書き込みデータスイッチ１２２ＲＤの
出力ロジックを固定する。具体的にはベリファイ判定回
路１０８ＲＤの判定結果信号ＯＫｉは”Ｈ”に固定さ
れ、書き込みデータ選択スイッチの出力は”Ｈ”とな
り、本来の置き換えデータがＲ／Ｄセルに印加される。
【００９１】この実施形態も、１回のシーケンスで冗長
ブロックを含めた全てのブロックで書き込み、消去を実
行することが可能となるので、テスト時間を可及的に短
縮することができる。
ブロックを含めた全てのブロックで書き込み、消去を実
行することが可能となるので、テスト時間を可及的に短
縮することができる。
【００９２】
【発明の効果】以上述べたように、本発明によれば、１
回のシーケンスで冗長ブロックを含めた全てのブロック
で書き込み、消去を実行することが可能となるので、テ
スト時間を可及的に短縮することができる。
回のシーケンスで冗長ブロックを含めた全てのブロック
で書き込み、消去を実行することが可能となるので、テ
スト時間を可及的に短縮することができる。
【図１】本発明による半導体装置の第１実施形態にかか
るアドレス制御回路の構成を示すブロック図。
るアドレス制御回路の構成を示すブロック図。
【図２】置換アドレスデータを一時的にラッチするテス
ト用置換アドレス記憶回路の構成を示す回路図。
ト用置換アドレス記憶回路の構成を示す回路図。
【図３】第１実施形態にかかるアドレス制御回路の通常
時のブロック選択タイミングを示すフローチャート。
時のブロック選択タイミングを示すフローチャート。
【図４】第１実施形態にかかるアドレス制御回路のテス
ト時のブロック選択タイミングを示すフローチャート。
ト時のブロック選択タイミングを示すフローチャート。
【図５】本発明による半導体装置の第２実施形態の自動
消去動作を示すフローチャート。
消去動作を示すフローチャート。
【図６】図５に示す自動消去動作に用いられるフラグの
設定回路の構成を示す回路図。
設定回路の構成を示す回路図。
【図７】本発明による半導体装置の第３実施形態にかか
るアドレス制御回路の構成を示すブロック図。
るアドレス制御回路の構成を示すブロック図。
【図８】第３実施形態の自動消去動作に用いられるフラ
グの設定回路の構成を示す回路図。
グの設定回路の構成を示す回路図。
【図９】第３実施形態のブロック選択タイミングを示す
タイミングチャート。
タイミングチャート。
【図１０】本発明による半導体装置の第４実施形態の自
動消去動作を説明するフローチャート。
動消去動作を説明するフローチャート。
【図１１】本発明による半導体装置の第５実施形態にか
かる行冗長置き換え判定回路の構成を示す回路図。
かる行冗長置き換え判定回路の構成を示す回路図。
【図１２】本発明による半導体装置の第６実施形態にか
かるＩ／Ｏ置き換えの書き込み制御回路。
かるＩ／Ｏ置き換えの書き込み制御回路。
【図１３】フラッシュメモリの一般的な構成を示すブロ
ック図。
ック図。
【図１４】従来の半導体装置のアドレス制御回路の構成
を示すブロック図。
を示すブロック図。
【図１５】アドレスカウンタを構成するアドレスバッフ
ァの一具体例を示す回路図。
ァの一具体例を示す回路図。
【図１６】冗長ブロック置換判定回路の一具体例を示す
回路図。
回路図。
【図１７】自動消去動作を説明するフローチャート。
【図１８】従来の他の半導体装置にかかるＩ／Ｏ置き換
えの書き込み制御回路。
えの書き込み制御回路。
【図１９】図１８に示す書き込み制御回路に用いられる
マルチプレクサの一例を示す回路図。
マルチプレクサの一例を示す回路図。
【図２０】図１８に示す書き込み制御回路に用いられる
ベリファイ判定回路の一例を示す回路図。
ベリファイ判定回路の一例を示す回路図。
【図２１】図１８に示す書き込み制御回路に用いられる
書き込みデータ切り換え回路の一例を示す回路図。
書き込みデータ切り換え回路の一例を示す回路図。
【図２２】図１８に示す書き込み制御回路に用いられる
内部データ発生回路の一例を示す回路図。
内部データ発生回路の一例を示す回路図。
２ メモリ部
３ メモリセルアレイ
４ カラムデコーダ
５ ロウデコーダ
７ センスアンプ部
１０ 制御部
１１ アドレス制御回路
１３ データ制御回路
１４ コマンドインターフェース
１６ 自動動作制御回路
１８ 電源制御回路
２０ アドレス制御回路
２２ アドレスカウンタ
２３ アドレスバッファ
２３ａ〜２３ｃ アドレスバッファ
２３ｄ ダミーバッファ
２４ ブッロクアドレスデコーダ
２６ 冗長ブロック置換判定回路
２８ 置換アドレス記憶回路
２９ テスト用置換アドレス記憶回路
３０ ブロック選択制御部
４０ 最終ブロック判定回路
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ６３９Ｂ
17/00 Ｇ０１Ｒ 31/28 Ｂ
Ｖ
Ｇ１１Ｃ 17/00 ６０１Ｚ
(72)発明者 田 浦 忠 行
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
(72)発明者 渥 美 滋
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
Ｆターム(参考） 2G132 AA08 AK07 AL09
5B003 AA05 AB05 AD03 AD04 AD05
AD08 AE01 AE04
5B025 AD01 AD04 AD05 AD06 AD08
AD13 AD16 AE09
5L106 AA10 CC04 CC09 CC16 CC17
DD00 DD22
Claims (10)
- 【請求項１】第１モードの場合には、入力された第１ブ
ロックアドレスを出力し、第２モードの場合には、本体
ブロック複数個および冗長ブロックを有するメモリ部の
前記本体ブロック複数個に対応するブロックアドレス空
間の倍のブロックアドレス空間の中から選択した第２ブ
ロックアドレスを出力するアドレスカウンタと、 不良ブロックのアドレス情報および前記不良ブロックが
置き換えられる冗長ブロックのアドレスを記憶する記憶
回路と、 前記アドレスカウンタの出力と前記記憶回路に記憶され
た不良ブロックのアドレスとを比較して一致したときに
は一致信号を出力する冗長ブロック置換判定回路と、 テスト時は、前記アドレスカウンタの出力であるブロッ
クアドレスの最上位の値が第１のロジックレベルの場合
に前記アドレスカウンタの出力に対応する本体ブロック
を選択し、前記最上位の値が第２のロジックレベルの場
合に前記本体ブロックを強制非選択にして前記冗長ブロ
ックを代わりに選択し、テスト時以外のときは、前記一
致信号が前記冗長ブロック置換判定回路から出力されな
い場合に前記アドレスカウンタの出力に対応する本体ブ
ロックを選択し、前記一致信号が前記冗長ブロック置換
判定回路から出力された場合に、前記本体ブロックを強
制非選択にしかつ前記記憶回路の出力に基づいて前記ア
ドレスカウンタの出力に対応する本体ブロックが置き換
えられる冗長ブロックを代わりに選択するブロック選択
制御回路と、を有するアドレス制御回路を備えたことを
特徴とする半導体装置。 - 【請求項２】前記記憶回路は、電源オフ状態でも不良ブ
ロックのブロックアドレス情報を保持する第１の記憶部
と、電源オフ状態では前記ブロックアドレス情報が保持
できない第２の記憶部とを備え、 前記冗長ブロック置換判定回路は、前記第１、第２の記
憶部のいずれかを選択して一致信号を出力すること請求
項１記載の半導体装置。 - 【請求項３】前記記憶回路は、不良ブロックのブロック
アドレス情報を書き換えることのできる不揮発性メモリ
セルを有していることを特徴とする請求項１記載の半導
体装置。 - 【請求項４】前記記憶回路は冗長ブロックの置き換えア
ドレスをシリアルに指定した情報を有し、 前記アドレスカウウンタの出力で指定されるメモリセル
を順次選択する動作において、通常動作時は本体セルの
最終アドレス指定時に終了信号を出力し、テスト時は冗
長セルの最終アドレス指定時に終了信号を出力する最終
ブロック判定回路を備えたことを特徴とする請求項１乃
至３のいずれかに記載の半導体装置。 - 【請求項５】前記アドレスカウンタで指定されるメモリ
セルを順次選択する動作において、通常動作時は本体セ
ルの最終アドレス指定時に終了信号を出力し、テスト時
は前記アドレスカウンタで指定される２倍のアドレス空
間すべてを選択したときに終了信号を出力する最終ブロ
ック判定回路を備えたことを特徴とする請求項１乃至３
のいずれかに記載の半導体装置。 - 【請求項６】前記アドレスカウンタの出力に従ってメモ
リ部の本体ブロックまたは冗長ブロックを選択し、書き
込みあるいは消去を実行し、すべてのブロックに対して
動作を終了した時点で自動的に動作完了する自動動作制
御回路を備えたことを特徴とする請求項１乃至５のいず
れかに記載の半導体装置。 - 【請求項７】前記自動動作制御回路は、すべてのブロッ
クに対して書き込みをおこなう際アドレスの偶奇でデー
タを反転させる所定のパターンを書き込むことができる
手段を備えたことを特徴とする請求項６記載の半導体装
置。 - 【請求項８】前記自動動作制御回路は、各々のブロック
に対して書き込み、あるいは消去動作を実行後、ベリフ
ァイを行い、パスならば次のブロックアドレスを選択
し、フェイルならば再度書き込み、消去をおこない、 テスト時は、ひとつのメモリセルについてある回数以上
フェイルするとそのまま次のアドレスを選択するよう制
御することを特徴とする請求項６記載の半導体装置。 - 【請求項９】不良メモリセルを置き換えるための冗長な
ワード線あるいはビット線と、 不良ワード線あるいはビット線を前記冗長線に置き換え
るためのアドレス情報を記憶する記憶回路と、 アドレスカウンタと、 前記アドレスカウンタ出力にしたがって順次メモリセル
を選択し、書き込みあるいは消去を実行し、すべてのメ
モリセルに対して動作を終了した時点で自動的に動作完
了する手段を備え、 テスト時には、すべてのメモリセルを順次選択し、書き
込みおよび消去動作を実行することを特徴とする半導体
装置。 - 【請求項１０】メモリセルが接続された本体カラムおよ
び冗長カラムと、 冗長カラムをどの本体カラムと置き換えたかの情報を保
持する保持回路と、 選択された本体および冗長カラム上のデータをセンスす
るセンスアンプと、 各々のセンスアンプに対しセンス出力とセルデータ期待
値とを比較する比較回路と、 通常時には冗長カラムのデータは前記保持手段に保持さ
れた情報により指定されたカラムのセンス出力を、冗長
カラム用センスアンプ出力と置き換えて比較し、テスト
時には前記保持回路の情報に関係なく、本体カラムと冗
長カラムそれぞれに対して比較するベリファイ判定回路
と、を備えたことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001262884A JP2003077293A (ja) | 2001-08-31 | 2001-08-31 | 半導体装置 |
| US10/231,283 US6888764B2 (en) | 2001-08-31 | 2002-08-30 | Semiconductor device including semiconductor memory |
| KR10-2002-0052305A KR100528110B1 (ko) | 2001-08-31 | 2002-08-31 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001262884A JP2003077293A (ja) | 2001-08-31 | 2001-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003077293A true JP2003077293A (ja) | 2003-03-14 |
Family
ID=19089717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001262884A Pending JP2003077293A (ja) | 2001-08-31 | 2001-08-31 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6888764B2 (ja) |
| JP (1) | JP2003077293A (ja) |
| KR (1) | KR100528110B1 (ja) |
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